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Gebiet der vorliegenden Erfindung
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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft insbesondere die Herstellung äußert größenreduzierter
Transistoren mit sehr flachen pn-Übergängen, um das Bauteilverhalten
zu verbessern.
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Beschreibung des Stands der
Technik
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Die
Herstellung integrierter Schaltungen erfordert das Ausbilden einer
großen
Anzahl an Schaltungselementen, etwa Transistoren, auf einer vorgegebenen
Chipfläche
gemäß einer
spezifizierten Schaltungsanordnung. Im Allgemeinen werden eine Reihe
von Prozesstechnologien aktuell eingesetzt, wobei für komplexe
Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen,
die CMOS-Technologie gegenwärtig
eine der vielversprechendsten Lösungen
auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder
Leistungsaufnahme und/oder Kosteneffizienz ist. Während der
Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie
werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransisotoren, auf
einem Substrat hergestellt, das eine kristalline Halbleiterschicht
aufweist, die typischerweise als Siliziumschicht vorgesehen ist.
Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder
ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers dotierten
Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem
Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h. das Durchlassstromvermögen
des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die
nahe an dem Kanalgebiet angeordnet und davon durch eine dünne isolierende
Schicht getrennt ist. Die Leitfähigkeit
des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des
Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene
Ausdehnung des Kanalgebiet in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit ist die Leitfähigkeit des Kanalgebiets ein
wesentlicher Faktor, der das Leistungsverhalten von MOS-Transistoren
bestimmt. Damit wird die Verringerung der Kanallänge – und damit verknüpft die
Verringerung des Kanalwiderstands – zu einem wichtigen Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
ständige
Abnahme der Transistorabmessungen beinhaltet jedoch eine Reihe damit
verknüpfter
Probleme, die es zu lösen
gilt, um nicht in unerwünschter
Weise die durch das stetige Verringern der Kanallänge von
MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein wesentliches
Problem in dieser Hinsicht ist die Entwicklung verbesserter Photolithographie-
und Ätzstrategien,
um in zuverlässiger
und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen,
etwa die Gateelektroden der Transistoren, für jede neue Bauteilgeneration
zu schaffen. Des weiteren sind äußerst anspruchsvolle Dotierstoffprofile
in vertikaler Richtung und in lateraler Richtung in den Drain- und
Sourcegebieten erforderlich, um für den geringen Schichtwiderstand
und Kontaktwiderstand in Verbindung mit einer gewünschten
Kanalsteuerbarkeit zu sorgen. Beispielweise repräsentiert die vertikale Lage
der pn-Übergänge in Bezug
auf die Gateisolationsschicht ebenfalls ein kritisches Entwurfskriterium
im Hinblick auf die Leckstromsteuerung und die Gatesteuerbarkeit, da
eine Verringerung der Kanallänge
für gewöhnlich auch
eine Reduzierung der Tiefe der Drain- und Sourcegebiete in Bezug
auf die Grenzfläche
erfordert, die durch die Gateisolationsschicht und das Kanalgebiet
gebildet ist, wodurch modernste Implantationsverfahren erforderlich
sind. Wenn äußerst flache Drain-
und Sourcegebiete hergestellt werden, werden typischerweise geeignete
Voramorphisierungsimplantationsprozesse ausführt, um das Verhalten des nachfolgenden
Implantationsprozesse zum Einführen
der eigentlichen Dotierstoffe für
die Bildung der Drain- und Sourcegebiete zu verbessern. Beim Rekristallisieren
der voramorphisierten Bereiche können
jedoch Kristalldefekte erzeugt werden.
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In
noch weiteren Vorgehensweisen zum Verbessern des Leistungsverhaltens
von modernen Transistorbauelementen wird eine Verformung in dem
Kanalgebiet des Transistors hervorgerufen, indem die amorphisierten
Bereiche in Anwesenheit einer Verspannungsschicht, die über dem
Transistorbereich ausgebildet ist, rekristallisiert werden. Auch in
diesem Falle können
unerwünschte
Kristalldefekte erzeugt werden, wie dies detaillierter mit Bezug
zu den 1a bis 1c beschrieben
ist.
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Es
sollte beachtet werden, dass jegliche Angaben hinsichtlich der Lage
von Schichten oder anderen Strukturelementen als relative Positionsangaben
zu verstehen sind, wobei ein entsprechendes Substrat als eine Referenz
betrachtet wird. Beispielsweise ist eine „vertikale" Richtung eine Richtung senkrecht zu
dem betrachteten Substrat. In ähnlicher Weise
ist eine „horizontale" Richtung im Wesentlichen
parallel zur Substratoberfläche.
Ein erstes Strukturelemente ist „über" einem zweiten Strukturelemente angeordnet,
wenn das zuletzt genannte näher
an dem Substrat angeordnet ist.
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1a zeigt
schematisch ein Halbleiterbauelement 100 mit einem Substrat 101,
etwa einem Siliziumsubstrat, das darauf ausgebildet eine vergrabene
isolierende Schicht 102 aufweist, über der eine kristalline Siliziumschicht 103 gebildet
ist. Ferner umfasst das Halbleiterbauelement 100 eine Gateelektrode 104,
die über
der Siliziumschicht 103 gebildet und davon durch eine Gateisolationsschicht 105 getrennt
ist. Ferner ist eine Beschichtung 106, die beispielsweise
aus Siliziumdioxid aufgebaut ist, konform auf der Gateelektrode 104 und
der Siliziumschicht 103 ausgebildet. Das Halbleiterbauelement 100 unterliegt
einem Ionenimplantationsprozess 108, der so gestaltet ist,
dass ein Gebiet 112 der Siliziumschicht 103, das
benachbart zu der Gateelektrode 104 angeordnet ist, im
Wesentlichen amorphisiert wird. Ferner ist ein dotiertes Gebiet 107 in
der Schicht 103 gebildet und umfasst geeignete Dotierstoffsorten,
die für den
speziellen Transistor, der in Verbindung mit der Gateelektrode 104 herzustellen
ist, geeignet sind. Die Tiefe des Gebiets 107 kann im Bereich
von einigen Nanometern bis 20 nm liegen, abhängig von der Gesamtkonfiguration
des noch herzustellenden Transistors. Im Allgemeinen ist die Tiefe
des Gebiets 107 mit der Gatelänge, d. h. der horizontalen
Abmessung der Gateelektrode 104, und den Eigenschaften
der Gateisolationsschicht 105 korreliert.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100 umfasst
die folgenden Prozesse. Nach dem Herstellen oder nach dem Bereitstellen
des Substrats 101 mit der hierauf ausgebildeten vergrabenen
isolierenden Schicht 102 und der Siliziumschicht 103 werden
geeignete Implantationssequenzen ausgeführt, um ein gewünschtes
vertikales Dotierprofil in der Schicht 103 zu erzeugen,
das der Einfachheit halber in 1a nicht
gezeigt ist. Danach werden geeignete Isolationsstrukturen (nicht
gezeigt), etwa flache Grabenisolationen, oder dergleichen, hergestellt.
Als nächstes
wird ein geeignetes dielektrisches Material durch Abscheiden und/oder
Oxidation gebildet, woran sich das Abscheiden eines geeignetes Gateelektrodenmaterials
anschließt,
wobei beide Schichten dann auf der Grundlage modernster Photolithographie-
und Ätzverfahren strukturiert
werden. Nachfolgend wird die Beschichtung 106 auf der Grundlage
gut etablierter plasmaunterstützter
CVD-(chemische Dampfabscheide-)Verfahren hergestellt. Abhängig von
den Prozesserfordernissen und der Strategie kann die Beschichtung 106 als
ein Abstandshalter oder eine Abstandsschicht für die Herstellung des dotierten
Gebiets 107 auf der Grundlage gut etablierter Implantationsverfahren
dienen. Ferner wird vor dem Herstellen des dotierten Gebiets 107,
das ein p-Dotiermittel oder ein n-Dotiermittel enthalten kann, abhängig davon,
ob ein p-Kanaltransistor oder ein n-Kanaltransistor herzustellen
ist, ein Amorphisierungsimplantationsprozess 108 ausgeführt, um
Kanaleffekte während
der Herstellung der Gebiete 107 zu reduzieren, wodurch die
Genauigkeit der vertikalen Position und die Abmessungen der entsprechenden
Bereiche der Drain- und Sourcegebiete, die noch herzustellen sind,
verbessert wird. Zu diesem Zweck wird eine geeignete Dosis und Energie
für die
betrachtete Implantationssorte auf der Grundlage gut etablierter
Rezepte ausgewählt,
wodurch die im Wesentlichen amorphisierten Gebiete 112 gebildet
werden. Beispielsweise sind Xenon, Germanium oder andere schwere
Ionen geeignete Kandidaten für
die Amorphisierungsimplantation 108. Danach wird eine Abstandsschicht über dem
Halbleiterbauelement 100 gebildet, wobei in einigen Vorgehensweisen
die entsprechende Abstandshalterschicht eine spezielle Art innerer
Verspannung, etwa eine Zugverspannung oder eine Druckverspannung
aufweisen kann. Nach dem Abscheiden der Schicht oder nach einem
nachfolgenden Strukturieren der Abstandshalterschicht in entsprechende
Abstandshalter auf der Grundlage anisotroper Ätzverfahren werden in einigen
Vorgehensweisen Ausheizprozesse ausgeführt, um die im Wesentlichen
amorphisierten Gebiete 112 zu rekristallisieren, während in
anderen Lösungen
entsprechende „tiefe" Drain- und Sourcegebiete
gebildet werden, woran sich ein gemeinsamer Ausheizprozess anschließt.
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1b zeigt
schematisch das Halbleiterbauelement 100 nach dem Ende
der oben beschriebenen Prozesssequenz, in der ein Seitenwandabstandshalter 109,
der eine hohe innerer Verspannung aufweisen kann, an Seitenwänden der
Gateelektrode 104 gebildet ist, während die im Wesentlichen amorphisierten
Gebiete 112 nunmehr im Wesentlichen rekristallisiert sind
und als 112a bezeichnet sind. Wenn der vorhergehende Ausheizprozess
auf der Grundlage einer stark verspannten Abstandsschicht oder den Abstandshaltern 109 ausgeführt wurde,
werden die rekristallierten Gebiete 112a in einem verformten
Zustand aufgewachsen, wodurch auch eine entsprechende Verformung 110 in
einem Kanalgebiet 115 erzeug wird, das unter der Gateelektrode 104 angeordnet
ist. In anderen Fällen
können
die rekristallisierten Gebiete 112a als im Wesentlichen
nicht verformte Gebiete gebildet werden. Danach wird das Halbleiterbauelement 100 weiteren
Fertigungsprozessen zur Vervollständigung des Transistorelements
unterzogen.
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1c zeigt
schematisch das Halbleiterbauelement 100 mit einem weiteren
Abstandshalterelement 111, das benachbart zu dem Abstandshalter 109 ausgebildet
ist und mit entsprechenden „tiefen" Drain- und Sourcgebieten 113,
die in der Siliziumschicht 103 und auch teilweise innerhalb
des Gebiets 112a oder dem Gebiet 112 ausgebildet
sind, wenn der entsprechende Rekristallisierungsausheizprozess noch
nicht ausgeführt
ist. Das Bauelement 110 kann gemäß gut etablierter Prozesse
hergestellt werden, etwa weiteren Implantationssequenzen, auf der Grundlage
des Abstandshalterelements 111, um damit das erforderliche
Dotierstoffprofil für
die Drain- und Sourcegebiete 113 zu erhalten.
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Folglich
wird eine effiziente Technologie für das Erzeugen des flachen
Gebiets 107 bereitgestellt. Während des Betriebs des Bauelements 100 kann
jedoch eine deutliche Zunahme der Leckströme beobachtet werden, wobei
man annimmt, dass dies durch Kristalldefekte 114 hervorgerufen
wird, die auch als „Reißverschlussdefekte" bezeichnet werden,
und die eine Quelle für
die Reduzierung der Lebensdauer der Minoritätsladungsträger repräsentieren, wodurch möglicherweise
merklich zu einem Anstieg der Leckströme beigetragen wird.
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Obwohl
die mit Bezug zu den 1a bis 1c beschriebene
Vorgehensweise äußerst flache
pn-Übergänge für n-Kanaltransistoren
und p-Kanaltransistoren liefert, können die vermehrten Kristalldefekte
einen deutlichen Anteil des aktiven Bauteilgebiets, das für das Transistorleistungsverhalten verantwortlich
ist, einnehmen, wodurch die konventionelle Prozesstechnologie wenig
attraktiv ist für
die Herstellung modernster Transistorbauelemente.
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Die
Patentschrift
US 6
680 250 B1 offenbart einen tiefen Amorphisierungsschritt
für Source-/Draingebiete
durch den der Abstand von im Randbereich des Amorphisierungsgebietes
gebildeten Kristallfehlern zum pn-Übergang vergrößert wird, um
die Leckströme
des pn-Übergangs
zu reduzieren. Als Halbleitersubstrat kann ein monokristallines
Siliziumsubstrat mit einer <100>-Kristallorientierung
verwendet werden.
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Die
Patentanmeldung US 2005/0170595 A1 offenbart ein Halbleiterbauteil
und einen Implantationsprozess, der den sogenannten Kanalisierungseffekt
nutzt. In der 2a wird eine Orientierung für die Gateelektrode
offenbart, die gegenüber
dem beschriebenen Stand der Technik um 45 Grad gedreht ist und in
der Kanalrichtung eine <100>-Orientierung aufweist.
Entsprechend orientierte Gateelektroden weisen beim Implantieren
von Source- und Drain-Gebieten eine vorteilhafte Auswirkung des
Kanalisierungseffekts auf.
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Die
Patentanmeldung
WO
2006/007081 A2 offenbart ein Verfahren zum Herstellen eines
Halbleiterbauteils mit einer verspannten Halbleiterschicht. Nach
einem Amorphisierungsschritt werden Germaniumionen implantiert und
anschließend
wird der amorphe Bereich mittels einer Wärmebehandlung rekristallisiert.
Eine spezielle Orientierung der Gateelektrode ist nicht angegeben.
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Angesichts
der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte
Technik zur Herstellung von Transistorelementen mit flachen pn-Übergängen, wobei
eines oder mehrere der oben erkannten Probleme vermieden oder zumindest
deren Auswirkungen verringert werden.
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Überblick über die
Erfindung
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik
zur Herstellung moderner Transistorbauelemente, in denen Bereiche
von Drain- und Sourcegebieten im Wesentlichen amorphisiert werden,
um damit nachfolgende Prozessschritte zu verbessern, etwa die Implantation
von Dotierstoffsorten zur Herstellung von flachen pn-Übergängen, wie dies für äußert größenreduzierte
Transistorbauelemente erforderlich ist. Im Gegensatz zu konventionellen
Transistorformen wird in der vorliegenden Erfindung die Kristallorientierung
des Halbleitermaterials berücksichtigt,
um damit den Rekristallisierungsprozess der im Wesentlichen amorphisierten
Gebiete deutlich zu verbessern, so dass die unterschiedlichen Aufwachsrichtungen
während
des Rekristallierungsprozesses im Wesentlichen übereinstimmen, um damit unerwünschte Kristalldefekte, etwa
Stapelfehler, und dergleichen zu vermeiden. Somit kann durch geeignetes
Auswählen
der Kristallorientierung des Halbleiterbasismaterials in Bezug auf
die entsprechenden Aufwachsrichtungen für das Rekristallisieren amorphisierter
Halbleiterbereiche, die schließlich
erreichte Kristallqualität
des entsprechenden Kanalgebiets und der benachbarten Drain- und
Sourcgebiete deutlich verbessert werden im Vergleich zu konventionellen
Transistorbauelementen. Damit können äußerst flache
pn-Übergänge auf
der Grundlage eines effizienten Voramorphisierungsprozesses und
einer deutlich geringeren Anzahl an Kristalldefekten gebildet werden,
wobei ferner die Option der Amorphisierung und des nachfolgenden
Rekristallisierens entsprechender Transistorbereiche in einer geeigneten
Fertigungsphase besteht, ohne dass im Wesentlichen unerwünschte Kristalldefekte
zusätzlich
erzeugt werden.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
Gateelektrode über
einer kristallinen Halbleiterschicht, wobei die Gateelektrode eine Längsrichtung
definiert, die entlang einer vordefinierten kristallinen Richtung
orientiert ist, die durch einen Satz aus Miller-Indizes definiert
ist, wobei die vordefinierte Kristallrichtung im Wesentlichen äquivalent
zu einer Oberflächenorientierung
der kristallinen Halbleiterschicht ist, die durch den gleichen Satz
an Miller-Indizes definiert ist. Das Verfahren umfasst ferner das
Ausführen
eines Amorphisierungsimplantationsprozesses zur Herstellung eines
im Wesentlichen amorphisierten Gebiets in der anfänglich kristallinen Halbleiterschicht
benachbart zu der Gateelektrode. Ferner wird ein dotiertes Gebiet
in dem im Wesentlichen amorphisierten Gebiet hergestellt und das
im Wesentlichen amorphisierte Gebiet wird dann rekristallisiert,
um einen pn-Übegang
in der Halbleiterschicht zu bilden.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
Implantationsmaske über
einer kristallinen Halbleiterschicht, die eine kubische Gitterstruktur
aufweist, wobei die Implantationsmaske eine Längsrichtung entsprechend einer
ersten Kristallrichtung definiert, die im Wesentlichen äquivalent
zu einer zweiten Kristallrichtung ist, die durch eine Oberflächenorientierung
der kristallinen Halbleiterschicht definiert ist. Des weiteren umfasst
das Verfahren das im Wesentlichen Amorphisieren eines Bereichs der
Halbleiterschicht unter Anwendung der Implantationsmaske und es
wird mindestens ein zwischenliegender Prozess auf der Grundlage
des im Wesentlichen amorphisierten Bereichs ausgeführt. Ferner
wird die Halbleiterschicht ausgeheizt, um den im Wesentlichen amorphisierten Bereich
zu rekristallisieren.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Auswählen einer
Kristallkonfiguration einer Halbleiterschicht derart, das eine Kristalloberflächenorientierung
an der Oberfläche auftritt,
die im Wesentlichen äquivalent
zu einer Kristallrichtung einer Längsrichtung eines Kanalgebiets ist,
das in der Halbleiterschicht zu bilden ist. Das Verfahren umfasst
ferner das Bilden von Drain- und Sourcegebieten in der Halbleiterschicht
auf der Grundlage mindestens eines Amorphisierungsprozesses, um
das Kanalgebiet zwischen dem Draingebiet und dem Sourcegebiet zu
bilden. Des weiteren umfasst das Verfahren das Ausheizen der Halbleiterschicht,
um im Wesentlichen amorphisierte Bereiche in der Halbleiterschicht
zu rekristallisieren.
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Kurze Beschreibung der Zeichnungen
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a bis 1c schematisch
Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen
zur Herstellung flacher pn-Übergänge auf
der Grundlage eines Voramorphisierungsprozesses gemäß konventioneller
Verfahren zeigen;
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1d schematisch
eine Draufsicht eines konventionellen Transistorelements zeigt,
der gemäß standardmäßiger kristallographischer
Konfigurationen einer siliziumbasierten Schicht gebildet ist;
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1e und 1f schematisch
eine Querschnittsansicht entlang der Transistorbreitenrichtung und
der Transistorlängenrichtung
zeigen, wobei unterschiedliche Kristalloberflächen während der Rekristallisierung
gemäß konventioneller
Verfahren angetroffen werden;
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2a eine
Draufsicht eines Transistorelements zeigt, das auf einem Halbleitermaterial
gebildet ist, dessen Kristallorientierungen zu der Transistorbreitenrichtung
und Längenrichtung
ausgerichtet sind, um damit Stapelfehler und andere Kristalldefekte
während
des Rekristallisierens gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung zu reduzieren;
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2b schematisch
eine Querschnittsansicht des Transistorbauelements aus 2a zeigt;
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2c und 2d schematisch
eine Draufsicht bzw. eine Querschnittsansicht eines Transistorelements
zeigen, das auf einem Halbleitermaterial mit einer unterschiedlichen
Orientierung im Vergleich zu dem Material in den 2a und 2b gebildet ist,
wobei dennoch ein reduziertes Maß an Stapelfehler während der
Rekristallisierung gemäß weiterer anschaulicher
Ausführungsformen
erreicht wird;
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2e bis 2g schematisch
Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen
zeigen, wobei das Transistorelement so orientiert ist, dass während einem
oder mehreren Rekristallisierungsprozessen ein reduziertes Maß an Kristalldefekten
gemäß weiterer
anschaulicher Ausführungsformen
erzeugt wird; und
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3 schematisch
eine Querschnittsansicht eines Transistorelements zeigt, das auf
der Grundlage mehrerer Amorphisierungsprozesse und entsprechender
Rekristallisierungsprozesse auf der Grundlage einer geeignet ausgewählten Kristallorientierung des
Halbleitermaterials gemäß weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung gebildet wird.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken, sondern
die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Die
vorliegende Erfindung betrifft Fertigungsverfahren zur Herstellung
moderner Transistorbauelemente, in denen amorphisierte Bereiche
in der Nähe
der Oberfläche
gebildet werden, um damit nachfolgende Prozessschritte, etwa Implantationen, das
Wiederaufwachsen verformter Halbleitermaterialien, und dergleichen
zu verbessern, während
eine hervorgerufene Rate aus Kristalldefekten zunehmend negativ
das gesamte Transistorverhalten beeinflussen kann, wenn die Transistorabmessungen zunehmend
verringert werden. Wie beispielsweise zuvor erläutert ist, werden in äußerst größenreduzierten
Transistorbauelemente deutlich ausgeprägte Leckströme beobachtet, von denen angenommen wird,
dass sie im Wesentlichen durch entsprechende Kristalldefekte 114 (siehe 1c)
hervorgerufen werden, die daher konventionelle Lösungen, in denen flache pn-Übergänge erforderlich
sind, weniger aussichtsreich machen. Ohne die vorliegende Erfindung
auf die folgende Erläuterung
einschränken
zu wollen, so wird angenommen, dass bekannte Stapelfehler in konventionellen
Transistorformen auf Grund der entsprechenden Orientierung der Transistorelemente
in Bezug auf die Kristallkonfiguration des siliziumbasierten Materials
hervorgerufen werden, wie nachfolgend detaillierter mit Bezug zu
den 1d und 1f erläutert ist.
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1d zeigt
schematisch ein konventionelles Halbleiterbauelement, etwa den Transistor 100, der
auf einer Siliziumschicht, etwa der Schicht 103 gebildet
ist. Bekanntlich wird in konventionellen Verfahren die Halbleiterschicht 103 mit
einer (100) Oberflächenorientierung
vorgesehen, wobei die Transistorlängsrichtung, d. h. in 1d die
horizontale Richtung, entlang einer <110> Richtung
orientiert ist. In dieser Hinsicht sollte beachtet werden, dass
Kristallorientierungen typischerweise durch sogenannte Miller-Indizes
ausgedrückt
werden, die die Position und Orientierung einer Kristallebene dadurch
beschreiben, dass die Koordinaten der drei nicht kollinearen Atome,
die in der Ebene liegen, angegeben werden. Dies wird in geeigneter
Weise durch die Miller-Indizes ausgedrückt, die wie folgt definiert
sind:
zuerst werden die Schnittpunkte dreier Basisachsen in
Einheiten der Gitterkonstante des betrachteten Halbleiterkristalls
bestimmt;
dann werden die Kehrwerte dieser Zahlen genommen
und auf die kleinsten drei ganzzahligen Werte mit dem gleichen Verhältnis gebacht,
wobei die entsprechenden Ergebnisse in Klammern geschrieben werden,
um damit eine spezielle Kristallebene anzugeben. Der Einfachheit
werden Ebenen, die durch Symmetrie äquivalent sind, hierin durch
die gleichen Miller-Indizes bezeichnet. Beispielsweise sind eine (100),
eine (010) oder eine (001) Ebene physikalisch äquivalent und werden gemeinsam
als (100) Ebene bezeichnet.
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In ähnlicher
Weise werden Kristallrichtungen auf der Grundlage der Miller-Indizes
ausgedrückt,
die den Satz der kleinsten ganzzahligen Werte mit den gleichen Verhältnissen
wie die Komponenten eines entsprechenden Vektors in der gewünschten
Richtung repräsentieren.
Beispielsweise ist in Kristallen mit einer kubischen Gitterstruktur,
etwa einem Siliziumkristall, eine Kristallrichtung, die durch einen
gewissen Satz an Miller-Indizes klassifiziert ist, senkrecht zu
einer Ebene, die durch den gleichen Satz an Miller-Indizes repräsentiert
ist.
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Somit
ist für
die standardmäßige Kristallorientierung
der Siliziumschicht 103 die entsprechende Oberfläche eine
(100) Oberfläche,
während
die Transistorlängsrichtung
und die Transistorbreitenrichtung entlang den entsprechenden <110> Richtungen ausgerichtet
sind. Somit ist für
ein kristallines Material, das auf der Schicht 103 aufgewachsen
werden muss, eine entsprechende Wachstumsrichtung, d. h. eine Richtung
senkrecht zur Zeichenebene aus 1d, eine <100> Richtung.
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1e zeigt
schematisch das Transistorbauelement 100 in einer Schnittansicht,
wie dies durch die Linie Ie in 1d angegeben
ist. Wie zuvor erläutert
ist, repräsentiert
die entsprechende Kristallebene, die in der Schnittansicht aus 1e „gesehen" wird, eine (110)
Ebene, da in einer kubischen Gitterstruktur eine entsprechende Richtung
senkrecht zu einer Ebene ist, die durch die gleichen Miller-Indizes
definiert sind. Somit repräsentiert „a" die fundamentale
Gitterkonstante von Silizium und „b" die diagonale Abmessung (a mal √2).
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1f zeigt
schematisch eine Schnittansicht, die durch If durch 1d angegeben
ist, die auch eine (110) Ebene repräsentiert, da die Transistorlängsrichtung
auch entlang der (110) Richtung orientiert ist. Beim Amorphisieren
eines Bereichs der Halbleiterschicht 103, der als 103a angegeben
ist, um damit gleichförmige
Bedingungen für
den nachfolgenden Implantationsprozess zu schaffen, wird daher die
entsprechende Gitterstruktur im Wesentlichen vollständig zerstört. Danach
muss der Bereich 103a auf der Grundlage geeigneter Ausheizverfahren
wieder aufgewachsen werden, wobei die entsprechend Wachstumsfront
von den verbleibenden kristallinen Bereichen aus beginnt. D. h.,
ein Wachstumsprozess schreitet in der horizontalen Richtung voran,
wobei die entsprechende „Schablonenebene" im Wesentlichen
durch ein (110) Ebene repräsentiert
ist, wie dies zuvor erläutert
ist, während
eine vertikale Wiederaufwachsrichtung im Wesentlichen auf einer
(100) Ebene basiert, woraus sich deutliche Stapelfehler am Grenzflächenbereich
beider Wachstumsfronten ergeben können. Schließlich werden
entsprechende Stapelfehler, etwa die Defekte 114 (siehe 1c)
erzeugt.
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Daher
wird erfindungsgemäß die Kristallorientierung
des Halbleitermaterials berücksichtigt, wenn
entsprechende Transistorelemente darauf angeordnet werden, um damit
ein Wachstumsverhalten zu erreichen, das deutlich weniger Stapelfehler
im Vergleich zur konventionellen Konfiguration erzeugt.
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2a zeigt
schematisch eine Draufsicht eines Halbleiterbauelements 200,
das eine entsprechende Implantationsmaske 104 aufweist,
die über einer
kristallinen Halbleiterschicht 203 gebildet ist, wobei
eine Längsrichtung
der Maske 204, d. h. in 2a die
horizontale Richtung, zu den Kristallrichtungen der Halbleiterschicht 203 so
ausgerichtet ist, dass beim Wiederaufwachsen eines amorphisierten Bereichs
in der vertikalen und horizontalen Richtung im Wesentlichen die
gleichen, d. h. äquivalente,
Kristallwachstumsrichtungen erhalten werden. In einer anschaulichen
Ausführungsform
repräsentiert
das Halbleiterbauelement 200 ein Transistorelement, wobei
die Implantationsmaske 204 eine Gateelektrode 204a repräsentiert,
die an Seitenwänden
davon eine entsprechende Abstandshalterstruktur 204b mit
geeigneten Abmessungen aufweist. Ferner kann die Halbleiterschicht 203 eine
siliziumbasierte kristallisierte Schicht repräsentieren mit einer (100) Oberflächenorientierung,
wobei die Längsrichtung
im Gegensatz zu konventionellen Gestaltungen, entlang der <100> Richtung ausgerichtet
ist. D. h., in Bezug auf die konventionelle Gestaltung, wie sie
in 1d gezeigt ist, ist die Längsrichtung um 45 Grad gedreht, was
beispielsweise durch entsprechendes Drehen einer Siliziumscheibe
in Bezug auf die konventionelle Konfiguration erreicht werden kann,
wobei typischerweise eine entsprechende Einkerbung die <110> Richtung angibt. Somit
kann durch entsprechendes Drehen einer konventionellen Siliziumscheibe
um 45 Grad um ihre Oberflächennormale
in einer beliebigen Richtung die Konfiguration, wie sie in 2a gezeigt ist,
erhalten werden.
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2b zeigt
schematisch eine Querschnittsansicht des Bauelements 200,
wie es in 2a gezeigt ist, wobei schematisch
ein amorphisierter Bereich 203a dargestellt ist, der nunmehr
eine horizontale und eine vertikale Wachstumsrichtung aufweist, die
durch die gleichen Miller-Indizes spezifiziert sind, d. h. die entsprechenden
Schablonenoberflächen
für das
horizontale und das vertikale kristalline Wachstum sind (100) Oberflächen, wodurch
entsprechende Stapelfehler im Wesentlichen vermieden werden, die in
der konventionellen Technik erzeugt werden.
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Somit
kann der im Wesentlichen amorphisierte Bereich 203a während einer
beliebigen geeigneten Fertigungsphase hergestellt werden, um damit nachfolgende
Prozessschritte, etwa Implantation, Kristallisierung, und dergleichen
zu verbessern, da Kristalldefekte während des nachfolgenden Rekristallisierungsprozesses
vermieden werden können. Somit
wird in einigen anschaulichen Ausführungsformen der im Wesentlichen
amorphisierte Bereich 203a vor dem Einbau einer geeigneten
Dotierstoffsorte gebildet, um damit einen entsprechenden pn-Übergang
an einer gewünschten
Tiefe innerhalb der Halbleiterschicht 203 anzuordnen. Nach
dem entsprechenden Implantationsprozess, der auf der Grundlage geeigneter
Implantationsenergien ausgeführt
wird, um beispielsweise flache Dotierstoffprofile zu erzeugen, wird
der nachfolgende Rekristallisierungsprozess auf der Grundlage äquivalenter Wachstumsebenen
ausgeführt,
wodurch die Erzeugung von Kristallstapelfehlern reduziert wird.
In anderen anschaulichen Ausführungsformen
werden zusätzlich
oder alternativ zur Bildung flacher Dotierstoffprofile verformungsinduzierende
Mechanismen in dem Bauelement 200 eingerichtet, wobei das
verbesserte Rekristallisierungsverhalten deutlich Kristalldefekte
reduzieren kann, die insbesondere erzeugt werden, wenn verformte
Halbleitermaterialbereiche in der Halbleiterschicht 203 gebildet
werden. Beispielsweise wird in einigen anschaulichen Ausführungsformen
der im Wesentlichen amorphe Bereich 203a in Anwesenheit
eines verformten darüber
liegenden Materials rekristallisiert, wie dies nachfolgend detaillierter
beschrieben ist, so dass die entsprechende wieder aufgewachsene
Gitterstruktur eine leicht modifizierte Gitterkonstante aufweist,
wodurch eine entsprechende Verformung hervorgerufen wird. Da der entsprechende
Rekristallisierungsprozess auf der Grundlage „übereinstimmender" Wachstumsebenen ausgeführt werden
kann, führt
die geringe Gitterverzerrung, die durch das darüber liegende verspannte Material
hervorgerufen wird, dennoch nur zu einer deutlich reduzierten Rate
an Kristalldefekten. Somit kann eine verbesserte Kristallqualität sowie
eine erhöhte
Gesamtverformung erreicht werden, da die Anzahl der die Verformung
relaxierenden Kristalldefekte deutlich verringert werden kann. In
anderen anschaulichen Ausführungsformen
kann die Anpassung der Kristallorientierungen der Schicht 203 in
Bezug auf Längsrichtungen
und Breitenrichtungen der Gateelektrode 204a auch auf die
Herstellung anderer verformungsinduzierender Mechanismen angewendet
werden, etwa an das Vorsehen eines Halbleiterverbindungsmaterials
in der siliziumbasierten Schicht 203, beispielsweise durch
selektive epitaktische Wachstumsverfahren, Implantation und dergleichen. Zu
diesem Zweck werden in einer anschaulichen Ausführungsform entsprechende Aussparungen bzw.
Vertiefungen in der Schicht 203 gebildet und nachfolgend
mit einem geeigneten Halbleiterlegierungsmaterial, etwa Silizium/Germanium,
Silizium/Kohlenstoff, und dergleichen aufgefüllt, die nunmehr mit einer
geringeren Zahl an Stapelfehlern auf Grund der entsprechenden angepassten
Kristallkonfiguration aufwachsen. In anderen Fällen kann vor dem Herstellen
der entsprechenden Vertiefungen der amorphisierte Bereich 203a hergestellt
werden, um damit das Verhalten eines entsprechenden Ätzprozesses
zu verbessern, oder es können
nach dem Herstellen der entsprechenden Vertiefungen die freiliegenden
Seitenwände
davon amorphisiert werden, wodurch weniger anspruchsvolle Anforderungen
an den nachfolgenden selektiven Abscheideprozess gestellt werden,
wobei nachfolgend die entsprechende im Wesentlichen amorphe Halbleiterlegierungen
in effizienter Weise rekristallisiert werden kann. Wenn eine im
Wesentlichen kristalline Halbleiterlegierung in der Halbleiterschicht 203 gebildet
wird, kann der Einbau einer Dotierstoffsorte mittels Ionenimplantation effizient
auf der Grundlage entsprechender Amorphisierungsimplantationen ausgeführt werden,
die dem eigentlichen Implantationsprozess vorausgehen, da danach
die entsprechende Halbleiterlegierung in wirksamer Weise rekristallisiert
werden kann, wie dies zuvor beschrieben ist. Entsprechende Ausheizprozesse
können
auf der Grundlage moderner Verfahren ausgeführt werden, die lasergestützte oder blitzlichtgestützte Ausheizprozesse
umfassen, in denen entsprechende Halbleiterbereiche der entsprechenden
Strahlung für äußerst kurze
Zeitdauern in der Größenordnung
von Millisekunden oder sogar Mikrosekunden und weniger ausgesetzt
werden, wodurch ein effizienter Mechanismus zum Rekristallisieren
der amorphen Struktur bereitgestellt wird, während eine unerwünschte Diffusion
von Dotiermitteln, Komponenten von Halbleiterlegierungen, und dergleichen
deutlich reduziert oder vermieden wird. Somit kann eine entsprechende
Amorphisierung während
einer beliebigen geeigneten Fertigungsphase ausgeführt werden,
da danach amorphisierte Bereiche mit einer geringeren Anzahl an
Stapelfehlern rekristallisiert werden können, wobei auch eine Dotierstoffdiffusion
im Wesentlichen vermieden wird, so dass das thermischen Budget der
entsprechenden Halbleiterbauelemente nicht negativ beeinflusst wird. Somit
kann in einigen anschaulichen Ausführungsformen eine entsprechende
Atomsorte, etwa Kohlenstoff, effizient in die Halbleiterschicht 203 durch
Ionenimplantation eingebaut werden, wobei eine Voramorphisierungsimplantation
vorausgehen kann, wobei nach dem Rekristallisieren ein entsprechend
verformtes Halbleitermaterial erhalten wird, wobei das Erzeugen
von Stapelfehlern deutlich verringert werden kann.
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2c zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen,
in denen die Halbleiterschicht 203 so vorgesehen ist, dass
diese eine (110) Oberflächenorientierung
aufweist, so dass für
eine kubische Gitterstruktur, etwa Silizium, eine <100> Richtung und eine <110> Richtung mit einem
Winkelunterschied von 90 Grad vorhanden ist, wie dies durch die
entsprechenden Pfeile in 2c angegeben
ist. In der in 2c dargestellten Ausführungsform
ist die Gateelektrode 204a mit ihrer Längsrichtung entlang der <110> Richtung orientiert,
so dass für
ein siliziumbasiertes Halbleiterbauelement im Wesentlichen die gleichen
physikalischen Bedingungen für
das Ladungsträgerverhalten
und dergleichen bereitgestellt sind, wie in einer standardmäßigen Konfiguration.
Jedoch ist anders zur konventionellen Gestaltung die Breitenrichtung entlang
der <100> Richtung ausgerichtet.
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2d zeigt
schematisch eine Querschnittsansicht entlang der Längsrichtung,
wobei eine (100) Ebene in der Zeichenebene aus 2d bereitgestellt ist,
während
die entsprechende Wachstumsrichtung für den im Wesentlichen amorphisierten
Bereich 203a auf entsprechenden <110> Richtungen
beruht. Somit wird, wie zuvor erläutert ist, beim Rekristallisieren
des Bereichs 203a eine deutlich geringere Anzahl an Stapelfehlern
erzeugt, wodurch im Wesentlichen die gleichen Vorteile erreicht
werden, wie sie zuvor beschrieben sind. Es sollte beachtet werden,
dass die Kristallkonfiguration, wie sie in Bezug zu den 2c und 2d beschrieben
ist, für
eine größere Flexibilität bei der
Gestaltung geeigneter Halbleiterbauelemente sorgen kann, da die
beiden Metallhauptrichtungen unter einem Winkelabstand von 90 Grad
angeordnet sind, wodurch effiziente Schaltungsaufbauten möglich sind,
d. h. unterschiedliche Orientierungen der entsprechenden Transistorelemente,
wobei auch eine hohe räumliche
Effizienz der entsprechenden Ausgestaltung erreicht wird. Wenn beispielsweise
Transistorelemente mit geringeren Kristalldefekten erforderlich
sind, kann eine entsprechende Orientierung dieser Transistoren in
der in den 2c und 2d gezeigten
Weise ausgewählt werden.
Wenn in anderen Transistorelementen ein erhöhtes Maß an Leckstrom erforderlich
ist, beispielsweise um Effekte des potentialfreien Körpers und
dergleichen zu reduzieren, können
entsprechende Transistorelemente mit einem 90 Grad Winkelbstand
gebildet werden, so dass entsprechende Längsrichtung entlang der <100> Richtung angeordnet
ist, wodurch ein entsprechendes Maß an Stapelfehlern erzeugt
werden, die vorteilhaft beim Abführen
akkumulierter Minoritätsladungsträger sein
können.
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Es
sollte beachtet werden, dass die entsprechenden kristallographischen
Konfigurationen der Halbleiterschicht 203, wie sie in den 2a bis 2d gezeigt
sind, nur anschauliche Beispiele sind, die äußerst vorteilhaft in Verbindung
mit standardmäßigen Prozessverfahren
sein können,
da lediglich geringe Änderungen
in den entsprechenden Prozessen durchzuführen sind, wodurch ein hohes Maß an Kompatibilität mit konventionellen
Technologien erreicht wird. Beispielsweise können für die Ausführungsform, die in den 2a und 2b gezeigt ist,
konventionelle Siliziumscheiben mit einer entsprechenden Drehung,
wie dies zuvor beschrieben ist, verwendet werden, wobei in einigen
Prozessverfahren für
beispielsweise geneigte Implantationsprozesse eine entsprechende
Modifizierung von Implantationsparametern durchgeführt werden
kann, um damit ein geringfügig
unterschiedliches Kanalisierungsverhalten entsprechenden Ionensorten
zu berücksichtigen,
wenn diese mit einem spezifizierten Neigungswinkel in die entsprechende
Siliziumoberfläche
eindringen. In ähnlicher
Weise können
entsprechende Anpassungen auch in Bezug auf die Ausführungsformen
angewendet werden, die mit Bezug zu den 2c und 2d beschrieben
sind, wobei entsprechende Modifizierungen entsprechender Implantationsparameter
effizient auf der Grundlage von Simulationen, Testverfahren und
dergleichen ermittelt werden können.
Es sollte ferner beachtet werden, dass in anderen anschaulichen
Ausführungsformen
andere Kristallkonfigurationen, d. h. Oberflächenorientierungen, vorgesehen
werden können, wobei
die entsprechende Orientierung entsprechender Schaltungselemente,
die eine Rekristallisierung auf der Grundlage im Wesentlichen orthogonaler Atomebenen
erfordern, in geeigneter Weise in Bezug auf die vorgegebene Oberflächenorientierung
ausgerichtet werden können,
um damit die gleiche Art an Wachstumsebene für jede Wachstumsrichtung zu
erhalten. Somit kann für
kubische Gitterstrukturen das entsprechende Schaltungselement, etwa
eine Gateelektrode, oder eine andere Implantationsmaske so orientiert
werden, dass die entsprechenden orthogonalen Wachstumsrichtungen
im Wesentlichen durch die gleichen Miller-Indizes definiert sind.
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Mit
Bezug zu den 2e bis 2g und 3 werden
nunmehr weitere anschauliche Ausführungsformen der vorliegenden
Erfindung detaillierter beschrieben.
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2e zeigt
schematisch das Halbleiterbauelement 200 in einer Fertigungsphase,
in der der im Wesentlichen amorphisierte Bereich 203a benachbart
zu der Gateelektrode 204a gebildet ist, die an ihren Seitenwänden ein
geeignet gestaltetes Abstandshalterelement 204b aufweist
in einer Breite, um damit im Wesentlichen einen Abstand der amorphisierten
Bereiche 203a in Bezug auf ein Kanalgebiet 215 zu
bestimmen, das unter der Gateelektrode 204a angeordnet
und davon durch eine Gateisolationsschicht 205 getrennt
ist.
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Das
in 2e gezeigte Halbleiterbauelement 200 kann
auf der Grundlage der folgenden Prozesse hergestellt werden. Nach
dem Bereitstellen der Halbleiterschicht 203, die auf oder über einem geeigneten
Trägermaterial 201 ausgebildet
ist, etwa eine Halbleiterscheibe, ein Trägermaterial mit einer darauf
ausgebildeten isolierenden Schicht, und dergleichen, wodurch eine
SOI-Konfiguration geschaffen wird, wird die Längsrichtung der Gateelektrode 204a an
die Kristallorientierung der Halbleiterschicht 203 angepasst.
D. h., die Längsrichtung
der Gateelektrode 204a wird so gewählt, dass die Längsrichtung
einer ersten Kristallorientierung des kristallinen Materials der
Schicht 203 entspricht, während eine entsprechende Oberflächenorientierung
der Schicht 203 durch eine zweite Kristallrichtung definiert
ist, wobei die erste und die zweite Kristallrichtung im Wesentlichen äquivalente
Kristallrichtungen sind, d. h., diese Richtungen werden durch den
gleichen Satz an Miller-Indizes charakterisiert. Daher repräsentiert
in einigen anschaulichen Ausführungsformen
die Schicht 203 eine siliziumbasierte Schicht, wobei für Oberflächenorientierungen
(100), (110) eine entsprechende Längsrichtung ausgewählt wird,
wie dies zuvor mit Bezug zu den 2a, 2b und 2c, 2d beschrieben
ist. Für
andere Oberflächenkonfigurationen
können
andere geeignete Auswahlen für die
Längsrichtung
verwendet werden. In einigen anschaulichen Ausführungsformen wird eine unterschiedliche
Orientierung der entsprechenden Längsrichtungen der Transistorelemente
für die
gleiche Halbleiterschicht 203 verwendet, wenn unterschiedliche
Eigenschaften im Hinblick auf das Leckstromverhalten, verformungsinduzierende
Mechanismen, und dergleichen gewünscht
sind. In noch anderen anschaulichen Ausführungsformen kann das Substrat 201 darauf
ausgebildet entsprechende Schichtbereiche mit unterschiedlicher
Oberflächenorientierung aufweisen.
Auch in diesem Falle kann in einem oder mehreren dieser Halbleiterbereiche
mit unterschiedlicher Oberflächenorientierung
eine entsprechende Auswahl der Transistorlängsrichtung in geeigneter Weise
stattfinden, um damit das verbesserte Wachstumsverhalten beim Rekristallisieren
der entsprechenden im Wesentlichen amorphisierten Bereiche 203a zu
erhalten. Danach werden die Gateelektrode 204a und die
Gateisolierschicht 205 auf der Grundlage gut etablierter
Prozessverfahren hergestellt, woran sich eine geeignete Fertigungssequenz
zur Bildung der Seitenwandabstandshalter 204b mit einer erforderlichen
Breite anschließt.
Danach wird ein geeigneter Implantationsprozess ausgeführt, um
den Bereich 203a mit einer geeigneten Größe und Form zu
schaffen. Beispielsweise können
Xenon, Germanium, Silizium oder andere schwere Atomsorten für den entsprechenden
Ionenimplantationsprozess verwendet werden, um damit eine ausreichende
Kristallschädigung
bei moderaten Implantationsdosiswerten zu erhalten. Wie ferner zuvor
erläutert
ist, kann die entsprechende Amorphisierungsimplantation mit einem
spezifizierten Neigungswinkel ausgeführt werden, wenn eine entsprechende „Unterhöhlung" der Gateelektrode 204a erforderlich
ist. Als nächstes wird
ein Implantationsprozess 208 ausgeführt, um eine gewünschte Dotierstoffsorte
zum Definieren entsprechender Bereiche von Drain- und Sourcegebieten 207 einzubauen,
wobei eine entsprechende Tiefe der Gebiete 207 nach der
Implantation mehrere Nanometer betragen kann, wenn sehr flache pn-Übergänge erforderlich
sind. Auf Grund der im Wesentlichen amorphen Eigenschaften des Bereichs 203a zeigt
die Eindringtiefe während
der Implantation 208 ein hohes Maß an Gleichmäßigkeit
auf Grund des Fehlens kristallspezifischer Einflüsse auf das Eindringen von
Ionensorten. Selbst für äußerste geringe
Implantationsenergien wird ein hohes Maß an Prozessgleichmäßigkeit
auf der Grundlage des im Wesentlichen amorphen Gebiets 203a erreicht.
In einigen anschaulichen Ausführungsformen
wird nach der Implantation 208 ein entsprechend gestalteter
Ausheizprozess ausgeführt,
um den Bereich 203a zu rekristallisieren, wodurch auch
die Dotiermittel in dem Gebiet 207 aktiviert werden. In
noch anderen anschaulichen Ausführungsformen
werden weitere Implantationsprozesse ausgeführt, indem beispielsweise entsprechende
zusätzliche
Abstandshalterelemente vorgesehen werden, um damit ein gewünschtes
laterales Dotierstoffprofil für
entsprechende Drain- und Sourcegebiete
zu schaffen, wobei auch in diesem Falle die entsprechenden Implantationsprozesse eine
verbesserte Prozessgleichmäßigkeit
auf Grund der im Wesentlichen Natur des Bereichs 203a aufweisen
können.
Danach wird das Bauelement 200 zum Aktivieren von Dotiermitteln
und zur Rekristallisierung des Bereiches 203a ausgeheizt,
wobei die Äquivalenz
der entsprechenden vertikalen und horizontalen Aufwachsrichtung
für eine
deutlich geringere Anzahl an Kristalldefekten sorgt.
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2f zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen.
Hier wird vor oder nach dem Ausführen des
Implantationsprozesses 208 eine Schicht 209 mit einem
Material mit hoher innerer Verspannung über der Gateelektrode 204a und
dem im Wesentlichen amorphisierten Bereich 203a gebildet.
Beispielsweise kann Siliziumnitrid auf der Grundlage plasmaunterstützter CVD
mit hoher innerer Verspannung hergestellt werden, indem in geeigneter
Weise entsprechende Prozessparameter gesteuert werden, wobei eine
kompressive Verspannung bis zu 2 GPa und höher und auch eine Zugverspannung
von 1 GPa und deutlich höher
erreicht werden können.
Es sollte beachtet werden, dass die Schicht 209 eine Ätzstoppschicht
(nicht gezeigt) bei Bedarf enthalten kann, um damit nachfolgend
ein vollständiges
oder teilweise durchgeführtes
Entfernen der verspannten Schicht 209 zu ermöglichen.
Ein Ausheizprozess 220 kann ausgeführt werden, um den Bereich 203a in
Anwesenheit der Schicht 209 zu rekristallisieren, wodurch bewirkt
wird, dass das Halbleitermaterial in einem verformten Zustand aufwächst, abhängig von
der Art der Verspannung der Schicht 209. In diesem Falle führt das
hohe Maß an Übereinstimmung
der Wachstumsrichtungen in der vertikalen Richtung und der horizontalen
Richtung zu einer deutlich geringeren Anzahl an Kristalldefekten,
obwohl das Material in dem Bereich 203a in einem verformten
Zustand gebildet wird. Auf Grund des verbesserten Rekristallisierungsverhaltens,
das durch die vorliegende Erfindung ermöglicht wird, kann somit der
entsprechende verformungsinduzierende Mechanismus, der durch die
verformte Rekristallisierung bereitgestellt wird, deutlich im Vergleich
zu konventionellen Strategien verbessert werden, wie sie zuvor beschrieben
sind. Des weiteren kann ein hohes Maß an Prozessflexibilität geschaffen
werden, da die entsprechende Amorphisierung und Rekristallisierung
während
einer beliebigen geeigneten Fertigungsphase ausgeführt werden
können.
Beispielsweise kann, wie gezeigt ist, das dotierte Gebiet 207 vor
dem Abscheiden der verspannten Schicht 209 gebildet sein,
wobei das dotierte Gebiet 207 auf der Grundlage einer Prozesssequenz
hergestellt werden, wie sie zuvor mit Bezug zu 2e beschrieben
ist. In anderen Fällen
kann eine entsprechende Rekristallisierung nach dem Bilden der verspannten
Schicht 209 ausgeführt
werden, um damit Dotierstoffe in dem Gebiet 207 zu aktivieren und
um einen verformten Rekristallisierungsprozess zu ermöglichen.
In weiteren anschaulichen Ausführungsformen
wird das dotierte Gebiet 207 nach dem Ausheizprozess 220 zum Rekristallisieren
des Bereichs 203a auf der Grundlage der Schicht 209 ausgeführt, die
dann entfernt werden kann, wobei dennoch ein gewisses Maß an Verformung
in der Halbleiterschicht 203 „konserviert" wird. Danach wird
die weitere Bearbeitung fortgesetzt, indem entsprechende Drain-
und Sourcegebiete gebildet werden, wobei ein oder mehrere Implantationsprozesse
von einem entsprechenden Amorphisierungsimplantationsprozess begleitet
sein können,
wie dies zuvor beschrieben ist. Eine entsprechende „Entkopplung" des verformungsinduzierenden
Rekristallisierungsprozesses und das Herstellen entsprechender Drain-
und Sourcegebiet sorgt für
eine erhöhte
Flexibilität
beim individuellen Einstellen von Implantationsparametern für die entsprechenden
Amorphisierungsprozesse.
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2g zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Herstellungsstadium. Das Bauelement 200 umfasst Drain-
und Sourcegebiete 213 zusätzlich zu dem flachen dotierten
Gebieten 207, die als Erweiterungsgebiete bezeichnet werden
können,
wobei weitere entsprechende Metallsilizidgebiete 222 in
einen oberen Bereich der Drain- und Sourcegebiete 213 und
der Gateelektrode 204a gebildet sind. Ferner können entsprechende
Seitenwand- und Abstandshalter 209 vorgesehen werden, und
eine dielektrische Schicht 221, etwa eine Kontaktätzstoppschicht,
die für
ein nachfolgendes Strukturieren eines dielektrischen Materials,
das den Transistor 200 umschließt, verwendet wird, wird über dem
Bauelement 200 gebildet. In einigen anschaulichen Ausführungsformen umfasst
die Schicht 221 eine hohe innere Verspannung, um damit
eine entsprechende Verformung in dem Kanalgebiet 215 hervorzurufen.
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Der
Transistor 200, wie er in 2g gezeigt ist,
kann auf der Grundlage gut etablierter Prozessverfahren hergestellt
werden, die beliebige geeignete Strategien zur Schaffung einer gewünschten
Art an Verformung in dem Kanalgebiet 215 beinhalten können, wenn
moderne Transistorelemente betrachtet werden. Wie beispielsweise
zuvor erläutert
ist, wird in einigen anschaulichen Ausführungsformen ein verformtes
Halbleitermaterial in den Drain- und Sourcegebieten 213 gebildet,
indem fortschrittliche selektive epitaktische Wachstumsverfahren,
Implantationsprozesse, und dergleichen eingesetzt werden. In diesen Fällen kann
auf Grund der entsprechenden Orientierung der Gateelektrode 204a in
Bezug auf die vertikalen und horizontalen Kristallrichtungen, wie
sie zuvor erläutert
sind, eine deutliche Verringerung von Kristalldefekten insbesondere
in der Nähe
des Kanalgebiets 215 erreicht werden, wodurch die Gesamteffizienz
des entsprechenden verformungsinduzierenden Mechanismus deutlich
gesteigert wird. Beispielweise wird in einigen anschaulichen Ausführungsformen
vor dem Herstellen der entsprechenden Metallsilizidgebiete 222 ein
Teil der Drain- und Sourcegebiete 213 mittels eines geeigneten
Implantationsprozesses bis zu einer spezifizierten Tiefe amorphisiert, woran
sich eine entsprechende Implantation mit einer Atomsorte mit unterschiedlichen
kovalenten Radius anschließt,
die jedoch die gleiche Wertigkeit wie Silizium aufweist, um damit
eine verformte Halbleiterlegierung in den Drain- und Sourcegebieten 213 zu schaffen.
Beispielsweise kann Kohlenstoff durch Ionenimplantation eingeführt werden,
um damit eine moderat hohe Konzentration von einem bis mehreren Atomprozent
zu erreichen, wobei bei einem Ausheizprozess ein entsprechendes
verformtes Halbleitermaterial mit einer reduzierten Defektrate auf
Grund der geeignet orientierten Rekristallisierungsrichtung gebildet
wird. In diesem Falle kann die entsprechende Amorphisierungsimplantation
auf der Grundlage von Silizium ausgeführt werden, um nicht in unnötiger Weise
den Anteil an Nicht-Silizium-Atomen in den Gebieten 213 zu
erhöhen.
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In
anderen Fällen
wird ein entsprechendes verformtes Halbleitermaterial durch selektives
epitaktisches Aufwachsen gebildet, wobei der entsprechende Wachstumsprozess
mit geringeren Kristalldefekten im Vergleich zu konventionellen
Strategien von statten gehen kann. Ferner wird in einigen anschaulichen
Ausführungsformen
ein Silizium/Germanium-Material
in einer entsprechenden Vertiefung als ein im Wesentlichen intrinsisches
Material gebildet, wodurch die Steuerbarkeit des entsprechenden Wachstumsprozesses
verbessert wird, wobei danach ein geeignetes Dotierstoffprofil auf
der Grundlage einer vorhergehenden Amorphisierungsimplantation, wie
sie zuvor beschrieben ist, eingebaut werden kann. Somit kann ein
Kristallschaden in dem Silizium/Germanium-Material, der durch das
vorhergehende Erzeugen eines entsprechenden Dotierstoffprofils hervorgerufen
wird, in effizienter Weise ohne unerwünschte Kristalldefekte insbesondere
in der Nähe
des Kanalgebiets 215 rekristallisiert werden. Somit kann
das Anpassen der Längsrichtung
und der Breitenrichtung der Gateelektrode 204a im Hinblick auf
die Kristallkonfiguration der Halbleiterschicht 203 die
Möglichkeit
schaffen, äußerst flache
pn-Übergänge auf
der Grundlage eines gut steuerbaren gleichmäßigen Implantationsprozesse
zu bilden, wobei die Anzahl der Stapelfehler, die durch den nachfolgenden
Rekristallisierungsprozess hervorgerufen werden, deutlich reduziert
oder diese können
gänzlich vermieden
werden. Des weiteren können
verformungsinduzierende Mechanismen in die Transistorgestaltung
mit aufgenommen werden, wobei das verbesserte Kristallwachstum den
entsprechenden verformungsinduzierenden Mechanismus auf Grund der geringeren
Anzahl an Kristalldefekten deutlich verbessert ist.
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3 zeigt
schematisch ein Halbleiterbauelement 300 gemäß weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung. In der Fertigungsphase, die in 3 gezeigt
ist, umfasst das Bauelement 300 ein Substrat 301 mit
einer darüber ausgebildeten
Halbleiterschicht 303, deren Kristallorientierungen in
Bezug auf die Längsrichtung
und Breitenrichtung einer Gateelektrode 304a ausgerichtet
sind, die über
einem Bereich der Halbleiterschicht 303 gebildet und davon
durch eine Gateisolationsschicht 305 getrennt ist. D. h.,
eine Längsrichtung
der Gateelektrode 304a entspricht im Wesentlichen einer Kristallrichtung,
die durch Indizes (hkl) definiert ist, wobei eine entsprechende
Oberflächenorientierung der
Halbleiterschicht 303 durch den gleichen Satz an Indizes
gekennzeichnet ist. Des weiteren kann das Halbleiterbauelement 300 entsprechende
Drain- und Sourcegebiete 313 aufweisen, in deren oberen
Bereich entsprechende Silizidgebiete 322 gebildet sein können. Des
weiteren kann ein Bereich der Halbleiterschicht 303 benachbart
zu der Gateelektrode 304a, die entsprechende Seitenwandabstandshalter 309 besitzt,
als ein im Wesentlichen amorphes Halbleitermaterial vorgesehen sein.
Ferner sind in dieser Fertigungsphase eine dielektrische Schicht 321,
die eine Kontaktätzstoppschicht
repräsentiert
oder ein anderes dielektrisches Material über dem Bauelement 300 ausgebildet.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 300,
wie es in 3 gezeigt ist, kann ähnliche
Prozesse aufweisen, wie sie zuvor mit Bezug zu dem Bauelement 200 beschrieben
sind, wobei in einigen anschaulichen Ausführungsformen die im Wesentlichen
amorphen Bereiche 303a während eines beliebigen geeigneten
Fertigungsstadiums gebildet sind, um entsprechende Implantationsprozesse
oder andere Fertigungsschritte, etwa das Erzeugen eines verformten
Halbleitermaterials, und dergleichen, zu verbessern, wie dies zuvor
beschrieben ist. In noch anderen anschaulichen Ausführungsformen
werden die Drain- und Sourcegebiete 313 auf der Grundlage
einer Prozesssequenz gebildet, wie dies zuvor beschrieben ist, d. h.
durch Bilden eines im Wesentlichen amorphen Bereichs und Einführen einer
entsprechenden Dotierstoffsorte auf der Grundlage modernster Implantationsverfahren,
um damit das gewünschte
vertikale und horizontale Dotierstoffprofil zu erhalten. Danach werden
die entsprechenden im Wesentlichen amorphisierten Bereiche rekristallisiert,
wobei die entsprechende Anpassung der horizontalen und vertikalen Wachstumsebenen
für die
Reduzierung der Stapelfehler sorgt, wie dies zuvor erläutert ist.
Danach wird der amorphisierte Bereich 303a auf der Grundlage
eines weiteren Implantationsprozesses gebildet, um damit im Wesentlichen
amorphes Material für
den nachfolgenden Silizidierungsprozess bereitzustellen, in welchem
beispielsweise Nickelsilizid, Platinsilizid, Platin/Nickelsilizid,
und dergleichen gebildet werden. Auf Grund der im Wesentlichen amorphen
Natur des Materials in dem Bereich 303a schreitet der entsprechende
Silizidierungsprozess mit verbesserter Gleichmäßigkeit voran, wodurch eine
verbesserte Grenzfläche
zwischen den Metallsilizidgebieten 322 und dem Halbleitermaterial
geschaffen wird. Danach wird ein geeignet gestalteter Ausheizprozess 308 so ausgeführt, dass
der Bereich 303a rekristallisiert wird, wobei in einigen
anschaulichen Ausführungsformen
eine weitere thermische Stabilisierung der Metallsilizidgebiete 322 ebenso
erreicht wird. In einigen anschaulichen Ausführungsformen wird der Ausheizprozess 308 in
Form eines lasergestützten
oder blitzlichtgestützten
Ausheizprozesses vorgesehen, wobei entsprechende Bauteilbereiche
mit Strahlung für
extrem kurze Zeitperioden von Millisekunden und deutlich weniger
bestrahlt werden, wodurch eine hohe Dotierstoffaktivierung und Rekristallisierung
erreicht wird, während
ein deutlicher Grad an Dotierstoffdiffusion im Wesentlichen verhindert
wird. Auf Grund der geeignet ausgewählten Orientierung der Gateelektrode 304a in
Bezug auf die Kristallkonfiguration der Halbleiterschicht 303 trägt daher
ein weiterer Rekristallisierungsprozess nicht wesentlich zu weiteren
Kristalldefekten bei, während
eine deutliche Verbesserung der entsprechenden Metallsilizidgebiete 322 erreicht
wird. In einigen anschaulichen Ausführungsformen wird der im Wesentlichen
amorphisierte Bereich 303a in einer frühen Fertigungsphase gebildet,
so dass die Drain- und
Sourcegebiete 313 und entsprechende Erweiterungsgebiete
auch auf der Grundlage des amorphisierten Bereichs 303a gebildet
werden können.
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In
noch anderen anschaulichen Ausführungsformen
wird der Ausheizprozess 308 nach dem Abscheiden der dielektrischen
Schicht 321 durchgeführt,
wodurch eine erhöhte
Gleichmäßigkeit
des entsprechenden Bestrahlungsprozesses geschaffen wird. In einer
anschaulicher Ausführungsform
wird die dielektrische Schicht 321 als ein dielektrisches Material
mit einer hohen inneren Verspannung vorgesehen, so dass der entsprechende
Rekristallisierungsprozess zu einem entsprechend verformten Halbleitermaterial
in den Drain- und Sourcegebieten 313 führt, wodurch auch die entsprechende
Verformung effizient in das Kanalgebiet 315 übertragen wird.
Auf diese Weise kann die Verspannung der Schicht 321 effizienter
in das Kanalgebiet 315 im Vergleich zu konventionellen
Strategien übertragen
werden, in denen eine entsprechende verspannte darüber liegende
Schicht über
den im Wesentlichen kristallinen Drain- und Sourcegebieten vorgesehen
wird. Auch in diesem Falle wird lediglich eine geringe Anzahl an
Kristalldefekte während
des entsprechenden Rekristallisierungsprozesses erzeugt.
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Es
sollte beachtet werden, dass zusätzlich zu
dem verformungsinduzierenden Mechanismus, der durch die Schicht 321 geschaffen
wird, wenn diese mit hoher innerer Verspannung gebildet wird, andere
Mechanismen in das Bauelement 300 eingebaut werden können, wie
dies auch mit Bezug zu dem Bauelement 200 beschrieben ist.
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Es
gilt also: Die vorliegende Erfindung schafft die Voraussetzung,
um deutlich die Anzahl an Kristalldefekten beim Rekristallisieren
im Wesentlichen amorphisierter Bereiche in einer Halbleiterschicht
zu verringern, indem die Kristallkonfiguration der Halbleiterschicht
in Bezug auf ein Schaltungselement, das darauf ausgebildet ist,
und benachbart zu welchem ein im Wesentlichen amorphisiertes Halbleitermaterial
zu bilden ist, berücksichtigt
wird. Somit kann durch Vorsehen im Wesentlichen physikalisch äquivalenter
Wachstumsebenen für
die vertikale und horizontale Wachstumsrichtung bei einem Rekristallisierungsprozess
ein verbessertes „Anpassen" der entsprechenden
Wachstumsbereiche erreicht werden, wodurch die Wahrscheinlichkeit
des Erzeugens entsprechender Stapelfehler verringert wird. Somit können Transistorelemente,
die äußerst flache
Dotierstoffprofile erfordern, auf der Grundlage eines im Wesentlichen
voramorphisierten Halbleitermaterials hergestellt werden, das dann
in effizienter Weise rekristallisiert werden kann. Wie beispielsweise
durch entsprechende Elektronenmikroskopmessungen angedeutet wird,
für ansonsten
identische Transistorparameter der Anteil an typischen „Reißverschlusseffekten" in hohem Maße reduziert,
während
in konventionell hergestellten Bauelementen deutliche Stapelfehler
und damit Leckströme
beobachtet werden. Somit können
in Verbindung mit modernsten lasergestützten und blitzlichtgestützten Ausheizprozessen kristalline
Bereiche amorphisiert und in einem beliebigen geeigneten Fertigungsstadium
wieder rekristallisiert werden, wodurch die Prozesseffizienz und
die Bauteileffizienz verbessert werden, ohne dass im Wesentlichen
zu weiteren Kristalldefekten beigetragen wird.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.