DE102008047127A1 - Integral ausgebildete Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement - Google Patents

Integral ausgebildete Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement Download PDF

Info

Publication number
DE102008047127A1
DE102008047127A1 DE102008047127A DE102008047127A DE102008047127A1 DE 102008047127 A1 DE102008047127 A1 DE 102008047127A1 DE 102008047127 A DE102008047127 A DE 102008047127A DE 102008047127 A DE102008047127 A DE 102008047127A DE 102008047127 A1 DE102008047127 A1 DE 102008047127A1
Authority
DE
Germany
Prior art keywords
transistor
dopant
drain
epitaxial growth
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102008047127A
Other languages
English (en)
Other versions
DE102008047127B4 (de
Inventor
Anthony Buda Mowry
Andy Wei
Andreas Gehring
Casey Scott
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Original Assignee
AMD Fab 36 LLC and Co KG
Advanced Micro Devices Inc
AMD Fab 36 LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AMD Fab 36 LLC and Co KG, Advanced Micro Devices Inc, AMD Fab 36 LLC filed Critical AMD Fab 36 LLC and Co KG
Priority to DE102008047127A priority Critical patent/DE102008047127B4/de
Priority to US12/394,475 priority patent/US8093634B2/en
Publication of DE102008047127A1 publication Critical patent/DE102008047127A1/de
Application granted granted Critical
Publication of DE102008047127B4 publication Critical patent/DE102008047127B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Abstract

Durch wiederholtes Anwenden einer Prozesssequenz mit einem Ätzprozess und einem selektiven epitaktischen Aufwachprozess während der Herstellung von Drain- und Sourcebereichen in einem Transistorbauelement können sehr komplexe Dotierstoffprofile auf der Grundlage einer integrierten Dotierung erzeugt werden. Ferner wird ein Verformungsmaterial vorgesehen, wobei Verspannungsrelaxationsmechanismen aufgrund des Fehlens von Implantationsprozessen reduziert werden.

Description

  • GEBIET DER VORLIEGENDEN OFFENBARUNG
  • Im Allgemeinen betrifft die vorliegende Offenbarung integrierte Schaltungen und betrifft insbesondere Transistoren mit komplexen Dotierstoffprofilen, die eine Silizium-Germaniumlegierung zur Erzeugung von Verformung in dem Kanalgebiet aufweisen.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Integrierte Schaltungen enthalten eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung, wobei Transistoren, etwa Feldeffekttransistoren, eine wichtige Komponente repräsentieren, die als Schaltelement, Strom- und/oder Spannungsverstärker verwendet wird. Die Transistoren werden in und über im Wesentlichen kristallinen Halbleitergebieten mit zusätzlichen Dotierstoffmaterialien gebildet, die an speziellen Substratpositionen ausgebildet sind, um als ”aktive” Gebiete zu dienen, d. h., um zumindest zeitweilig als leitende Bereiche zum Erzeugen eines gesteuerten Stromflusses. Generell werden zur Zeit eine Vielzahl von Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die MOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen ist, und der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor oder eine andere Transistorarchitektur betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, etwa Drain- und Sourcegebiete, mit einem leicht dotierten oder nicht-dotierten Gebiet, etwa einem Kanalgebiet, gebildeten, das benachbart zu den stark dotierten Gebieten angeordnet ist. Im Falle eines Feldeffekttransistors wird die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten der MOS-Transistoren. Damit wird die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht unerwünschterweise die Vorteile aufzuheben, die durch das stetige Verringern der Abmessungen der Transistoren gewonnen werden. Beispielsweise sind sehr anspruchsvolle Dotierstoffprofile in vertikaler Richtung und in lateraler Richtung erforderlich in den Drain- und Sourcegebieten, um damit den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erreichen, um damit sogenannten Kurzkanaleffekten entgegen zu wirken, etwa der durch das Drain hervorgerufene Barrierenabsenkung und dergleichen. Des Weiteren repräsentiert die vertikale Position der pn-Übergänge in Bezug auf die Gateisolationsschicht ebenfalls ein wichtiges Entwurfskriterium im Hinblick auf die Steuerung der Leckströme, da das Verringerung der Kanallänge ebenfalls eine Verringerung der Tiefe der Drain- und Sourcegebiete im Hinblick auf die Grenzfläche, die durch die Gateisolationsschicht und das Kanalgebiet gebildet ist, erfordert, wodurch anspruchsvolle Implantationstechniken notwendig sind.
  • Da ferner die kontinuierliche Verringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise die Neuentwicklung äußerst komplexer Prozessverfahren im Hinblick auf die oben genannten Prozessschritte erfordert, wurde auch vorgeschlagen, das Bauteilleistungsverhalten der Transistorelemente auch durch Erhöhen der Ladungsträgerbeweglichkeit beispielsweise im Kanalgebiet für eine vorgegebene Kanallänge zu verbessern, wodurch die Möglichkeit geboten wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Fortschreiten zu einem Technologiestandard mit größenreduzierten Bauelementen, wobei viele der oben genannten Prozessanpassungen, die mit der Größenreduzierung der Bauelemente verknüpft sind, vermieden werden können. Prinzipiell können zumindest zwei Mechanismen eingesetzt werden, wobei dies in Kombination oder separat zueinander geschehen kann, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens, in Feldeffekttransistoren kann die Dotierstoffkonzentration innerhalb des Kanalgebiets verringert werden, wodurch Streuereignisse für die Ladungsträger verringert werden und damit die Leitfähigkeit erhöht wird. Jedoch beeinflusst eine Reduzierung der Dotierstoffkonzentration in dem Kanalgebiet deutlich die Schwellwertspannung bzw. Einsetzspannung des Transistorelements, wodurch eine Verringerung der Dotierstoffkonzentration ein wenig wünschenswerter Vorgang ist, sofern nicht andere Mechanismen entwickelt werden, um eine gewünschte Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur in entsprechenden Halbleitergebieten, etwa dem Kanalgebiet, kann gestaucht/gedehnt werden, beispielsweise durch Erzeugen von Zugverformung oder kompressiver Verformung darin, was zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet eines Feldeffekttransistors in Bezug auf die Stromflussrichtung die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern verbessern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Verspannungs- oder Verformungstechnologie in den Herstellungsprozess für integrierte Schaltungen ist ein sehr vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine ”neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsstarker Halbleiterbauelemente ermöglicht, ohne dass teure Halbleitermaterialien und Fertigungstechniken erforderlich sind.
  • Es wurde folglich vorgeschlagen, eine Silizium/Germaniumlegierung in den Drain- und Sourcegebieten von p-Kanaltransistoren vorzusehen, um eine kompressive Verspannung zu erzeugen, die zu einer entsprechenden Verformung führt.
  • Mit Bezug zu den 1a–1c werden typische konventionelle Vorgehensweisen zur Verbesserung des Leistungsverhaltens von p-Kanaltransistoren im Hinblick auf die Verringerung von Kurzkanaleffekten, zur Verbesserung der Ladungsträgerbeweglichkeit in dem Kanalgebiet und zur Verringerung des Gesamtreihenwiderstandes in Drain/Sourcepfad beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines p-Kanaltransistors 100 mit einem Substrat 101, etwa einem Siliziumvollsubstrat, oder einem SOI (Silizium-auf-Isolator)-Substrat, d. h. es ist eine vergrabene isolierende Schicht (nicht gezeigt) auf dem Substrat 101 ausgebildet. Ferner ist eine Halbleiterschicht 102, etwa eine Siliziumschicht, über dem Substrat 101 gebildet und enthält Isolationsstrukturen 103, etwa flache Grabenisolationen und dergleichen. Die Isolationsstrukturen 103 definieren ein ”aktives” Gebiet, in und über wel chem ein oder mehrere Transistorelemente gebildet werden, etwa der Transistor 100. Es sollte beachtet werden, dass ein aktives Gebiet als ein Halbleitergebiet verstanden wird, das darin ausgebildet Dotierstoffprofile aufweist oder erhält, um damit die Gesamtleitfähigkeit gemäß den Bauteilerfordernissen einzustellen, beispielsweise, um die Transistoreigenschaften zu erhalten, und dergleichen. In der gezeigten Fertigungsphase ist eine Gateelektrodenstruktur 104 über der Halbleiterschicht 102 ausgebildet, wobei eine Gateisolationsschicht 104a der Gateelektrodenstruktur 104 ein Gateelektrodenmaterial, etwa Polysilizium und dergleichen, von einem Kanalgebiet 105 in der Halbleiterschicht 102 trennt. Wie gezeigt, ist an der Gateelektrode 104b an Seitenwänden ein Nicht-Elektrodenmaterial in Form von Abstandshalterelementen, etwa aus Siliziumdioxid und dergleichen, ausgebildet. Des Weiteren ist die Gateelektrodenstruktur 104 durch Abstandshalterelemente 107 und eine Deckschicht 104 eingekapselt, die beispielsweise aus Siliziumnitrid aufgebaut sind. Ferner sind Vertiefungen oder Aussparungen 106 in der Halbleiterschicht 102 seitig benachbart zu der Gateelektrodenstruktur 104 ausgebildet und davon beabstandet, wobei ein lateraler Abstand durch die Breite des Abstandshalters 104b und des Abstandshalters 107 bestimmt ist. Ein typischer konventioneller Prozessablauf zur Herstellung des in 1a gezeigten Transistors 100 umfasst die folgenden Prozesse. Nach dem Herstellen der Isolationsstrukturen 103 wird ein geeignetes vertikales Dotierstoffprofil in der Halbleiterschicht 102 durch entsprechend gestaltete Implantationsprozesse geschaffen. Anschließend werden Materialschichten für die Gateelektrodenstruktur 104, d. h. ein Gatedielektrikumsmaterial und ein Elektrodenmaterial, durch geeignete Techniken gebildet, etwa durch thermische oder nasschemische Oxidation und/oder Abscheidung für das Gatedielektrikum, während häufig eine chemische Dampfabscheidung bei hohem Druck (LPCVD) zum Abscheiden von Polysilizium als Gateelektrodenmaterial angewendet wird. Es können auch weitere Materialschichten, etwa Material für die Deckschicht 108, die als ein Teil einer antireflektierenden Beschichtung (ARC) dienen kann, ebenfalls gemäß gut etablierten Prozessrezepten abgeschieden werden. Der resultierende Schichtstapel wird dann durch moderne Fotolithografie- und Ätzverfahren strukturiert, woran sich die Herstellung der Abstandshalter 104b anschließt, beispielsweise durch thermische Oxidation, Abscheidung und dergleichen. Als nächstes wird ein Abstandshaltermaterial abgeschieden, beispielsweise in Verbindung mit einem Beschichtungsmaterial, falls dies erforderlich ist, das dann durch gut etablierte anisotrope Ätztechniken strukturiert wird, um die Abstandshalterelemente 107 zu erhalten, deren Breite im Wesentlichen den lateralen Abstand der Aussparungen 106 bestimmt.
  • Wie zuvor erläutert ist, kann eine uniaxiale kompressive Verformung in dem Kanalgebiet 105 in Stromflussrichtung deutlich die Beweglichkeit von Löchern verbessern, wodurch das Gesamtverhalten des Transistors 100 verbessert wird, wenn dieser einen p-Kanaltransistor repräsentiert. Um die gewünschte kompressive Verformung zu erreichen, werden die Aussparungen 106 durch gut etablierte Ätztechniken und Anwendung der Abstandshalter 107 und der Deckschicht 108 als Ätzmaske hergestellt, wobei in dem gezeigten Beispiel auch die Isolationsstrukturen 103 als eine Ätzmaske dienen. In anderen Fällen wird eine zusätzliche Hartmaskenschicht vorgesehen, wenn die laterale Ausdehnung der Aussparungen 106 beschränkt werden soll, so dass dieses sich nicht vollständig zu den Reaktionsstrukturen 103 erstrecken. Während des entsprechenden Ätzprozesses wird eine gewisse Menge eines Schablonenmaterials der Schicht 102 beibehalten, wenn eine SOI-Konfiguration betrachtet wird, in der eine vergrabene Isolierschicht zwischen dem Substrat 101 und der Halbleiterschicht 102 angeordnet ist. Die Aussparungen 106 können mit einem geeigneten Halbleitermaterial wiederaufgefüllt werden, etwa einer Silizium/Germaniumlegierung, die eine natürliche Gitterkonstante aufweist, die größer ist als die Gitterkonstante von Silizium, so dass das entsprechende epitaktisch aufgewachsene Material in einem verformten Zustand gebildet wird, wodurch auch eine Verspannung auf das Kanalgebiet 105 übertragen wird und damit eine entsprechende kompressive Verformung darin hervorgerufen wird. Selektive epitaktische Wachstumstechniken zum Abscheiden von Silizium/Germaniumlegierungsmaterialien sind im Stand der Technik gut etabliert und können auf der Grundlage geeigneter ausgewählter Prozessparameter, etwa der Temperatur, dem Druck, der Durchflussrate, der Vorstufengase und der Trägergase so ausgeführt werden, dass eine wesentliche Abscheidung vom Material nahezu gänzlich auf die kristallinen Siliziumoberflächen beschränkt ist, während eine Abscheidung auf dielektrische Materialien unterdrückt wird. Während des Abscheidens des Silizium/Germaniummaterials kann auch eine gewünschte Dotierstoffsorte in die Abscheideatmosphäre eingebracht werden, etwa in Form von Bor, um damit eine gewünschte Basisdotierung für Drain- und Sourcegebiete in Abhängigkeit von der erforderlichen Komplexivität des vertikalen und lateralen Profils der Drain- und Sourcegebiete zu erreichen. Im Allgemeinen wird ein geringerer Reihenwiderstand der Drain- und Sourcegebiete erreicht, indem hohe Dotierstoffkonzentrationen bereitgestellt werden, während andererseits für Halbleiterbauelemente mit geringsten Abmessungen das entsprechende elektrische Feld, das über dem Kanalgebiet 105 auftritt, zu einer erhöhten Ladungsträgereinprägung in die Gateisolationsschicht 104a bei höheren Dotierstoffkonzentrationen führen kann, wodurch typischerweise eine geringere Dotierstoffkonzentration und ein flacheres Profil für die Drain- und Sourcegebiete in der Nähe der Gateelektrodenstruktur 104 erforderlich ist.
  • 1b zeigt schematisch den Transistor 100 in einer weiter fortgeschrittenen Fertigungsphase, in der die Silizium/Germaniumlegierung 109 in den Aussparungen 106 ausgebildet ist, wie dies zuvor erläutert ist, und wobei die Abstandshalter 107 und die Deckschicht 108 entfernt sind, um damit die Gateelektrodenstruktur 104 freizulegen. Es sollte beachtet werden, dass die Abstandshalter 104b ebenfalls entfernt sein können und durch geeignet gestaltete Versatzabstandshalter bei Bedarf ersetzt sind. Wie zuvor erläutert ist, wird beim Verringern der Transistorabmessungen, d. h. der Gatelänge des Transistors 100, die als die horizontale Abmessung der Gateelektrodenstruktur 104 in 1b verstanden wird, die Steuerbarkeit des Kanalgebiets 105 zunehmend aufgrund der Kurzkanaleffekte erschwert, denen in einigen konventionellen Lösungen teilweise dadurch begegnet wird, dass gegendotierte Gebiete 110 vorgesehen werden, die auch als Halo-Gebiete bezeichnet werden, in denen die Dotierstoffkonzentration des Kanalgebiets 105 und des verbleibenden Halbleitergebiets, das auch als Körpergebiet 102a bezeichnet wird, deutlich erhöht wird, wodurch der Dotierstoffgradient an entsprechenden pn-Übergängen, die durch flachdotierte Drain- und Sourcegebiete gebildet werden, eingestellt wird. Typischerweise werden die gegendotierten Gebiete oder Halo-Gebiete 110 durch Ionenimplantation hergestellt, beispielsweise unter Anwendung eines Neigungswinkels, um damit ein gewisses Maß an Überlappung mit der Gateelektrodenstruktur 104 zu erzielen. Beim weiteren Verringern der Transistorabmessungen muss jedoch auch die Dotierstoffkonzentration und damit die Implantationsdosis erhöht werden, wodurch die durch die Dotierstoffe hervorgerufene Ladungsträgerstreuung, die Dotierstoffdiffusion und aufgrund der beteiligten Implantationsprozesse mit hoher Dosis auch die Verspannungsrelaxation in der Nähe des Kanalgebiets 105 verstärkt werden. Ferner wird eine Dotierstoffkonzentration in den Drain- und Sourcegebieten im Allgemeinen erhöht, um damit einen reduzierten Reihenwiderstand der Drain- und Sourcegebiete zu erhalten, so dass das Bauteilleistungsverhalten nicht beschränkt wird, wodurch ebenfalls die Dosis und die Energie für die Implantationsprozesse zum Erzeugen der Halo-Gebiete 110 erhöht werden müssen. Dies wiederum kann zu einer weiteren Verspannungsrelaxation in der Silizium/Germaniumlegierung aufgrund der größeren Gitterschäden und der höheren Dotierstoffdiffusion führen. Während der anspruchsvollen Implantationsprozesse sind längere Prozesszeiten erforderlich, um damit die gewünschte hohe Dosis während der Erzeugung der Halo-Gebiete 110 zu erreichen. Obwohl das Silizium/Germaniummaterial 109 mit hoher innerer Dotierstoffkonzentration bereitgestellt wird, sind dennoch anspruchsvolle und lange Implantationsprozesse erforderlich, um die pn-Übergänge in der Nähe der Gateelektrodenstruktur 104 auf der Grundlage der Halo-Gebiete 110 einzustellen.
  • 1c zeigt schematisch den Transistor 100 gemäß weiteren konventionellen Vorgehensweisen in einem Versuch, eine verbesserte Kanalsteuerung und eine geringere Dotierstoffdiffusion zu erreichen. Wie gezeigt, umfasst der Transistor 100 eine Abstandshalterstruktur 111 mit zumindest einem ersten Abstandshalterelement 111a und einem zweiten Abstandshalterelement 111b, die voneinander durch eine Ätzstoppbeschichtung (nicht gezeigt) bei Bedarf getrennt sind. Des Weiteren besitzen die Drain- und Sourcegebiete 112 ein aufwändiges Profil in lateraler und vertikaler Richtung, wobei ein sehr flacher Bereich 112a mit dem Kanalgebiet 105 verbunden ist, und eine Konzentration aufweist, so dass eine verbesserte Kanalsteuerbarkeit erreicht wird, während eine nicht akzeptable elektrische Feldstärke in der Nähe der Gateelektrodenstruktur 104 vermieden wird. Des Weiteren ist ein Zwischenbereich 112b vorgesehen, der eine erhöhte Dotierstoffkonzentration aufgrund des lateralen Abstands zum Kanalgebiet 105 aufweist. Schließlich wird ein starker dotierter tiefer Drain- und Sourcebereich 112 vorgesehen, in welchem eine noch weiter erhöhte Dotierstoffkonzentration für den erforderlichen geringen Widerstandsweg in den Drain- und Sourcegebieten 112 sorgt. Das aufwändige Profil der Drain- und Sourcegebiete 112, wie sie in 1c gezeigt sind, kann durch Ionenimplantationsprozesse erzeugt werden, in denen die Abstandshalterstruktur 111 in den diversen Fertigungsphasen als eine Implantationsmaske eingesetzt wird, um den lateralen Abstand der jeweiligen Bereiche 112a, 112b und 112c in Bezug auf das Kanalgebiet 105 einzustellen. Obwohl diese Vorgehensweise eine verbesserte Kanalsteuerbarkeit und einen geringeren Widerstand in den Drain- und Sourcegebieten mit sich bringt, sind dennoch aufwändige Implantationsprozesse erforderlich, wobei jedoch in Verbindung mit dem Vorsehen einer Silizium/Germaniumlegierung deutliche Gitterschäden hervorgerufen werden, wodurch zu einer merklichen Verspannungsrelaxation beitragen wird, was im Hinblick auf das Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet 105 wenig wünschenswert ist.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Verfahren und Halbleiterbauelemente, in denen eine verbesserte Kanalsteuerbarkeit und ein insgesamt geringer Reihenwiderstand in Transistorbauelementen erreicht wird, wobei eines oder mehrere der oberen erkannten Probleme vermieden werden oder zumindest in der Auswirkung reduziert werden.
  • ÜBERBLICK ÜBER DIE OFFENBARUNG
  • Die vorliegende Offenbarung betrifft Verfahren und Halbleiterbauelemente, in denen komplexe vertikale und laterale Dotierstoffprofile in den Drain- und Sourcegebieten erzeugt werden, in dem eine integrierte Dotierung während einer epitaktischen Aufwachssequenz vorgenommen wird, wenn eine Halbleiterlegierung zur Verbesserung der Ladungsträgerbeweglichkeit eines Kanalgebiets vorgesehen wird. Die Sequenz aus epitaktischen Wachstumsprozessen kann in einigen Aspekten mit entsprechenden Ätzprozessen für Aussparungen verknüpft sein, um damit den lateralen Abstand und die Tiefe der Dotierstoffkonzentration, die durch die selektiven epitaktischen Aufwachsprozesse geschaffen wird, einzustellen. Der Einbau der Dotierstoffsorten kann auch das Abscheiden einer Dotierstoffsorte mit entgegengesetzter Leitfähigkeit derart beinhalten, wodurch eine effiziente Erzeugung von gegendotierten Gebieten oder Halo-Gebieten ermöglicht wird, ohne dass weitere Kristalldefekte hervorgerufen werden, etwa Dislokationen, Punktdefekte, Stabfehler und prismatische Dislokationsringe. Folglich kann eine verbesserte Ladungsträgerbeweglichkeit in dem Kanalgebiet des Transistors aufgrund des Vermeidens oder des zumindest deutlichen Verringerns von verspannungsrelaxierenden Mechanismen erreicht werden, wobei auch eine hohe Dotierstoffkonzentration für die gegendotierten Gebiete geschaffen wird, wodurch eine erwünschte Dotierstoffdiffusion, beispielsweise in p-Transistoren, unterdrückt wird, die ohnehin eine erhöhte Diffusionsaktivität von p-Dotiermitteln, etwa von Bor, aufweisen, wobei auch das Einstellen eines steilen Dotierstoffgradienten bei Bedarf möglich ist. Ferner kann eine gewünschte hohe Dotierstoffkonzentration in tieferen Drain- und Sourcebereichen und in Bereichen mit größerem lateralen Abstand zum Kanalgebiet geschaffen werden, wodurch ebenfalls ein Leitungspfad mit geringerem Widerstand in den Drain- und Sourcebereichen eingerichtet wird.
  • In anderen Aspekten wird eine verbesserte Kanalsteuerbarkeit erreicht, indem eine Halbleiterlegierung mit variierender Zusammensetzung in Verbindung mit einem geeigneten in-situ- erzeugten Dotierprofil vorgesehen wird.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden eines ersten kristallinen Halbleitermaterials in einer ersten Vertiefung, die in einem aktiven Gebiet eines Transistors lateral benachbart zu einer Gateelektrodenstruktur angeordnet ist, durch einen ersten selektiven epitaktischen Aufwachsprozess. Das erste kristalline Halbleitermaterial umfasst eine Dotierstoffsorte einer ersten Leitfähigkeitsart und eine Dotierstoffsorte einer zweiten Leitfähigkeitsart, die entgegengesetzt zur ersten Leitfähigkeitsart ist. Das Verfahren umfasst ferner das Bilden einer zweiten Vertiefung lateral beabstandet zu der Gateelektrodenstruktur, wobei die zweite Vertiefung sich durch das erste kristalline Halbleitermaterial erstreckt. Des Weiteren umfasst das Verfahren das Bilden eines zweiten kristallinen Halbleitermaterials in der zweiten Vertiefung benachbart zu dem ersten kristallinen Halbleitermaterial mittels eines zweiten epitaktischen Aufwachsprozesses, wobei das zweite kristalline Halbleitermaterial eine Dotierstoffsorte der ersten und der zweiten Leitfähigkeitsart aufweist.
  • Es wird ein weiteres anschauliches Verfahren zur Herstellung von Drain- und Sourcegebieten eines Transistors bereitgestellt. Das Verfahren umfasst das Ausführen einer Sequenz aus Prozessen, die einen Ätzprozess und einen epitaktischen Aufwachsprozess umfassen, um eine Vertiefung in einer Halbleiterschicht mit einem lateralen Abstand zur einen Gateelektrodenstruktur, die über der Halbleiterschicht gebildet ist, zu bilden und um ein kristallines Halbleitermaterial in der Vertiefung zu bilden, wobei das kristalline Halbleitermaterial eine Dotierstoffsorte einer ersten und einer zweiten Leitfähigkeitsart aufweist. Das Verfahren umfasst ferner das Wiederholen der Sequenz ein oder mehrere Male und das Vergrößern des lateralen Abstands und das Vergrößern einer Tiefe der Vertiefung bei jeder Wiederholung der Sequenz.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst einen Transistor mit einer Gateelektrodenstruktur, die über einem Kanalgebiet gebildet ist. Der Transistor enthält ferner Drain- und Sourcegebiete, die lateral benachbart zu dem Kanalgebiet ausgebildet sind, wobei die Drain- und Sourcegebiete eine Halbleiterlegierung aufweisen, die einen unterschiedlichen lateralen Abstand zur Gateelektrodenstruktur zumindest an einigen unterschiedlichen Niveaus besitzt. Die Halbleiterlegierung ist gestaltet, eine Verformung in dem Kanalgebiet hervorzurufen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlich aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a und 1b schematisch Querschnittsansichten eines Transistors während diverser Fertigungsphasen bei der Herstellung von Drain- und Sourcegebieten auf der Grundlage einer epitaktisch aufgewachsenen Halbleiterlegierung mit einer integrierten Dotierung und einem implantierten Halo-Gebiet gemäß konventioneller Strategien zeigen;
  • 1c schematisch einen Transistor darstellt, der Drain- und Sourcegebiete aufweist, die durch Ionenimplantation auf der Grundlage einer komplexen Seitenwandabstandshalterstruktur gemäß konventioneller Strategien hergestellt werden;
  • 2a schematische eine Querschnittansicht eines Transistorbauelements während eines selektiven epitaktischen Aufwachsprozesses zeigt, um Aussparungen benachbart zu einer Gateelektrodenstruktur mit einem Halbleitermaterial gemäß einem Abscheideverhalten zu füllen, das für ein effizientes Einbauen zweier unterschiedlicher Dotierstoffsorten während einzelnen Abscheideschritts gemäß anschaulicher Ausführungsformen ausgenutzt wird;
  • 2b–2f schematisch Querschnittsansichten eines Transistors während einer Prozesssequenz zeigen, die einen Ätzschritt zur Bildung von Aussparungen und einem nachfolgenden epitaktischen Aufwachsprozess zum Wiederbefüllen der Aussparungen mit einer Halbleiterlegierung, die zwei unterschiedliche Arten an Dotierstoffsorten gemäß anschaulicher Ausführungsformen enthält, aufweist;
  • 2e und 2f schematisch Querschnittsansichten des Transistors zeigen, wenn die Sequenz unter Anwendung eines Abstandshalterelements zum Einstellen des lateralen Abstands einer weiteren Aussparung gemäß anschaulicher Ausführungsformen wiederholt wird;
  • 2g schematisch den Transistor nach einer weiteren Wiederholung der zuvor beschriebenen Sequenz gemäß noch weiterer anschaulicher Ausführungsformen zeigt;
  • 2h und 2i schematisch Querschnittsansichten von Transistorbauelementen zeigen, die gemäß der oben spezifizierten Prozesssequenz hergestellt sind, die mehrere Male wiederholt wird, um damit ein gewünschtes laterales und vertikales Dotierstoffprofil auf der Grundlage einer in-situ-Dotierung bzw. einer integrierten Dotierung einer Halbleiterlegierung gemäß weiterer anschaulicher Ausführungsformen zu erhalten;
  • 3a–3e schematisch Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen Transistoren während diverser Fertigungsphasen zeigen, in denen zumindest eine Sequenz zur Bildung einer Aussparung und ein Wiederbefüllen mit einem in-situ-dotierten Halbleitermaterial unterschiedlich für beide Transistorelemente gemäß anschaulicher Ausführungsformen ausgeführt wird;
  • 3f schematisch das Halbleiterbauelement mit Transistoren unterschiedlicher Leitfähigkeitsart zeigt, wobei ein integral dotiertes aufwändiges Dotierstoffprofil separat für beide Transistoren gemäß noch weiterer anschaulicher Ausführungsformen hergestellt wird; und
  • 4a und 4b schematisch Querschnittsansichten eines Transistors mit abgestuften Schichten mit SiGe (4a) und mit einem oder mehreren Dotierstoffen, die den abgestuften SiGe-Schichten hinzugefügt sind (4b) gemäß noch weiteren anschaulichen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente und Verfahren, in denen Drain- und Sourcegebiete von Transistorelementen durch selektive epitaktische Aufwachstechniken hergestellt werden, wobei mehrere epitaktische Wachstumsschritte auf der Grundlage unterschiedlicher Dotierstoffe in Verbindung mit einer unterschiedlichen Materialzusammensetzung und/oder unterschiedlicher lateraler Abstände zu der Gateelektrodenstruktur so ausgeführt werden, dass ein gewünschtes laterales und vertikales Profil erreicht wird. Ferner kann das epitaktisch aufgewachsene Halbleitermaterial, das auch für eine gewünschte hohe Verformungskomponente zumindest in einer Art an Transistoren sorgt, eine Dotierstoffsorte zwei unterschiedlicher Leitfähigkeitsarten auf, so dass die eigentliche Drain- und Sourcedotierstoffsorte eingebaut werden kann, während gleichzeitig die Dotierstoffsorte für entsprechende gegendotierte Gebiete oder Halo-Gebiete bereitgestellt wird. Somit können bei Bedarf die komplexen Drain- und Sourcedotierstoffprofile eingerichtet werden, ohne dass Implantationsprozesse erforderlich sind, wodurch Relaxationsmechanismen deutlich geringer ausgeprägt sind, die typischerweise mit konventionellen Techniken einhergehen, wenn gegendotierte Gebiete bzw. Halo-Gebiete zur Verbesserung der Kanalsteuerbarkeit und zur Verringerung einer unerwünschten Dotierstoffdiffusion in den Drain- und Sourcegebieten bereitgestellt werden. Folglich kann durch das Einführen zumindest zweier unterschiedlicher Dotierstoffsorten während zumindest einiger der individuellen epitaktischen Aufwachsschritte die Eigenschaft der jeweiligen pn-Übergänge an einer speziellen Tiefe und bei einem speziellen lateralen Abstand zum Kanalgebiet effizient eingestellt werden, während gleichzeitig die integrierte bzw. in-situ-Dotierung die Möglichkeit schafft, eine deutlich erhöhte Gegendotierungskonzentration anzuwenden, da die entsprechende Dotierstoffsorte mit erhöhter Genauigkeit im Vergleich zu konventionellen Implantationstechniken positioniert werden kann. Beispielsweise werden die gegendotierten Gebiete oder Halo-Gebiete in der Nähe des Kanalgebiets mit hoher Präzision und mit einer moderat hohen Konzentration vorgesehen, um damit in geeigneter Weise Kurzkanaleffekten entgegenzutreten und die Dotierstoffdiffusion zu verringern, während in nachfolgenden epitaktischen Aufwachsschritten, die auf der Grundlage eines größeren lateralen Abstands ausgeführt werden, eine geringere Konzentration der gegendotierten Sorte eingeführt wird, während auch die Konzentration der Drain- und Sourcedotierstoffsorte geeignet eingestellt wird, so dass ein Weg mit geringem Widerstand in den Drain- und Sourcegebieten geschaffen wird. Der unterschiedliche Abstand bei der Positionierung der Halbleiterlegierung kann auf Grundlage entsprechender Abstandshalterelemente eingestellt werden, die als eine Ätzmaske während der entsprechenden Ätzprozesse dienen, die dem verknüpften epitaktischen Wachstumsprozess vorausgehen, wobei die kombinierte Breite der Abstandshalterelemente für den gewünschten seitlichen Abstand sorgt, während die Ätzzeit so gesteuert wird, dass die gewünschte Tiefe erreicht wird. Die hierin offenbarten Prinzipien können auch vorteilhaft auf unterschiedliche Transistorelemente angewendet werden, um variierende Transistoreigenschaften, beispielsweise im Hinblick auf die Schwellwertspannung und dergleichen, zu erhalten, was bewerkstelligt werden kann, indem ein oder mehrere Transistoren während mindestens einer Sequenz des Ätzens einer Aussparung und des nachfolgenden Auffüllens der Aussparung mit einem integral dotierten Halbleitermaterial maskiert werden. Danach wird eine entsprechende Sequenz für den zuvor maskierten Transistor ausgeführt, während nunmehr die andere Transistorart maskiert ist, so dass unterschiedliche Transistoreigenschaften schließlich auf der Grundlage der Materialeigenschaften des einzufüllenden Halbleitermaterials sowie auf der Grundlage der entsprechenden integrierten Dotierung eingestellt werden können. Zum Beispiel wird die erste Sequenz unterschiedlich für unterschiedliche Arten von Transistoren ausgeführt, wodurch die Einstellung der Transistoreigenschaften, beispielweise den unterschiedlicher ”Geschmacksvarianten” der Transistoren mit grundsätzlich der gleichen Leitfähigkeitsart ermöglicht wird. Danach können weitere Sequenzen mit ätzender Aussparung zum epitaktischen Aufwachsen gemeinsam für die unterschiedlichen Transistorarten im Hinblick auf die Gesamtprozesseffizienz ausgeführt werden. In anderen anschaulichen Ausführungsformen können die hierin offenbarten Prinzipien auf Transistoren unterschiedlicher Leitfähigkeitsart angewendet werden, wobei beispielsweise eine entsprechende Anzahl an Sequenzen aus Ätzschritten und epitaktischen Aufwachsschritten für eine Art an Transistoren ausgeführt wird, während die andere Transistorart maskiert ist, und nach der Fertigstellung der grundlegenden Transistorstrukturen werden die Drain- und Sourcegebiete des zuvor maskierten Transistors durch ähnliche Prozessverfahren hergestellt, wodurch im Wesentlichen Implantationsprozesse zur Bildung der Drain- und Sourcegebiete von Transistoren mit entgegengesetzter Leitfähigkeitsart im Wesentlichen vermieden werden. In anderen Fällen werden zusätzliche Implantationsprozesse zum Einstellen der Transistoreigenschaften zumindest für eine Art an Transistor angewendet.
  • Somit bietet die vorliegende Offenbarung den Vorteil einer effizienten Verspannungsübertragung, beispielsweise auf der Grundlage einer Silizium/Germaniumlegierung, und der Verwendung einer integrierten Dotierung bzw. in-situ-Dotierung in Verbindung mit geeigneten Abstandshaltertechniken, um entsprechend gestaltete gegendotierte Gebiete oder Halo-Gebiete zu schaffen, wodurch Source- und Draingebiete mit geringem Widerstand erzeugt werden, während auch die Auswirkungen der Kurzkanaleffekte verringert werden, wodurch das gesamte Transistorleistungsverhalten verbessert wird, da die mit der konventionell verknüpften Implantationstechnik im Zusammenhang stehenden Nachteile in einem Halbleiterbauelement mit extrem kleinen Abmessungen vermieden werden oder zumindest deutlich verringert werden. In einigen Lösungen werden die hierin offenbarten Prinzipien auf einen gesamten CMOS-Fertigungsablauf ausgeweitet, um damit komplexe implantationsbasierte Source- und Draindotiertechniken zu vermeiden.
  • Mit Bezug zu den 2a–2i und den 3a–3e werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, der einen Transistor repräsentiert, etwa einen p-Kanaltransistor, der eine Halbleiterlegierung in Drain- und Sourcebereichen mittels einer selektiven epitaktischen Aufwachstechnik erhält. Das Bauelement 200 umfasst ein Substrat 201, über welchen eine Halbleiterschicht 202 ausgebildet ist, etwa eine Silizium-basierte Schicht, die als eine Materialschicht verstanden wird, in der eine deutliche Menge an Silizium, möglicherweise in Verbindung mit anderen Materialien, etwa Germanium, Kohlenstoff, Zinn und dergleichen, eingebaut ist. Das Bauelement 200 umfasst eine Gateelektrodenstruktur 204c, die ein Gateelektrodenmaterial 207 in Form eines beliebigen geeigneten leitenden Materials aufweist, etwa in Form von Polysilizium, Metall enthaltenden Materialien und dergleichen. Die Gateelektrode 204c ist von einem Kanalgebiet 205 mittels einer Gateisolationsschicht 204a getrennt, die ein beliebiges geeignetes dielektrisches Material repräsentiert, etwa Materialien auf Siliziumdioxidbasis, Siliziumnitrid, dielektrische Materialien mit großem ε, die als Material zu verstehen sind, die eine Dielektrizitätskonstante von ungefähr 10 oder größer verstanden wird, oder auf Basis einer Kombination von dielektrischen Materialien. Des Weiteren weist die Gateelektrodenstruktur 204 ein Nicht-Elektrodenmaterial 204b an Seitenwänden auf, wobei dieses Material aus Siliziumnitrid, Siliziumdioxid und dergleichen aufgebaut sein kann. Eine Deckschicht 208 deckt die obere Fläche der Gateelektrodenstruktur 204 und ist aus einem beliebigen geeigneten dielektrischen Material aufgebaut, das in effizienter Weise das Abscheiden von Halbleitermaterial während eines selektiven epitaktischen Aufwachsprozesses 213 unterdrückt. Ferner sind Aussparungen oder Vertiefungen 206 in der Halbleiterschicht 202 benachbart zu der Gateelektrodenstruktur 204 ausgebildet, wobei in Abhängigkeit von der gesamten Prozessstrategie zur Herstellung der Aussparungen 206 ein Abstand zur Gateelektrode 204c im Wesentlichen durch die Breite des Abstandshalters 204b bestimmt ist.
  • Im Hinblick auf Fertigungsverfahren und Eigenschaften für die bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Transistor 100 erläutert sind. Es sollte beachtet werden, dass die Aussparungen 206 so gebildet werden können, dass diese vollständig in Halbleitermaterial eingebettet sind, d. h. an der Seite der Aussparungen 206 auf der von der Gateelektrodenstruktur 204 abgewandten Seite wird zumindest ein Bereich eines Halbleitermaterials vorgesehen, während in anderen Fällen, wie dies beispielsweise gezeigt ist, die äußeren Kanten der Aussparungen 206 durch Isola tionsstrukturen 203, beispielsweise in Form von flachen Grabenisolationen, bestimmt sind. Während des selektiven epitaktischen Aufwachsprozesses wird eine geeignete Halbleiterlegierung, etwa Silizium/Germanium, mit einem gewünschten Anteil an Germanium, beispielsweise bis zu 30 Atomprozent oder mehr, abgeschieden, wobei typischerweise die Abscheidebedingungen zu einem bevorzugten Aufwachsen auf Seitenwänden der Aussparungen 206 auf der Grundlage eines entsprechenden Schablonenmaterials des verbleibenden Halbleitermaterials 202a führen. Andererseits ist das Aufwachsen in der horizontalen Richtung weniger ausgeprägt, wodurch ein graduelles Aufwachsen der Halbleiterlegierung erreicht wird, wie dies durch 209 angegeben ist, und wie dies auch qualitativ in 2a gezeigt ist. Es sollte beachtet werden, dass das Aufwachsmuster eine kristalline Wachstumsbedingung repräsentiert, die von beiden Seitenwänden in einer im Wesentlichen symmetrischen Weise beginnt, wenn ein Schablonenmaterial auch an den äußeren Kanten der Aussparungen 206 vorgesehen ist, wie dies zuvor erläutert ist. Wenn die Isolationsstruktur die äußere Grenze der Aussparungen 206 bildet, wird das Aufwachsmuster nach außen verschoben, wodurch das im Wesentlichen asymmetrische Muster erreicht wird, wobei auch in diesem Falle ein graduelles Aufwachsmuster benachbart zu dem Kanalgebiet 205 und dem verbleibenden Halbleitermaterial 202a, das auch als Körpergebiet bezeichnet wird, erreicht wird. Die grundlegende Aufwachsdynamik während des epitaktischen Wachstumsprozesses 213 kann vorteilhafterweise dafür eingesetzt werden, dass ein sehr komplexes Dotierstoffprofil für Drain- und Sourcebereiche sowie für Halo-Gebiete oder gegendotierte Gebiete erreicht wird, wie dies mit Bezug zu den folgenden Figuren erläutert ist.
  • 2b zeigt schematisch das Halbleiterbauelement 200 gemäß anschaulicher Ausführungsformen, in denen das vertikale und laterale Dotierstoffprofil der Drain- und Sourcebereiche auf der Grundlage einer in-situ-Dotierung bzw. einer integrierten Dotierung während eines selektiven epitaktischen Aufwachsprozesses gebildet wird. In der in 2b gezeigten Fertigungsphase ist das Bauelement 200 der Einwirkung einer Ätzumgebung 214a ausgesetzt, die gestaltet ist, ein im Wesentlichen anisotropes Ätzverhalten für das selektive Entfernen von Material der Halbleiterschicht 202 bereitzustellen. Zu diesem Zweck sind gut etablierte selektive Ätzchemien anwendbar, in denen Silizium in Bezug auf Siliziumnitrid und/oder Siliziumdioxid entfernt wird. Dadurch wird eine Vertiefung bzw. Aussparung 206a bis hinab zu einer spezifizierten Tiefe geschaffen, die kleiner ist im Vergleich zu konventionellen Vorgehensweisen, wie sie beispielsweise mit Bezug zu Bauelement 100 in 1a erläutert sind. In der gezeigten Ausführungsform dienen die Deckschicht 208 und der Abstandhalter 204b als eine Ätzmaske zum Schützen der Gateelektrode 204c, wobei auch die Selektivität in Bezug auf die Isolationsstruktur 203 ausgenutzt werden kann, um die Aussparung 206a zu bilden. In anderen Fällen wird, wie zuvor erläutert ist, eine zusätzliche Ätzmaske gebildet, um die laterale Abmessung der Aussparungen 206a zu bestimmen.
  • 2c zeigt schematisch das Halbleiterbauelement 200 während eines epitaktischen Aufwachsprozesses 213a, der im Gegensatz zu konventionellen epitaktischen Aufwachstechniken auf der Grundlage einer Abscheideatmosphäre ausgeführt wird, die während des Prozesses durch Einführen zweier unterschiedlicher Dotierstoffsorten mit entgegengesetzter Leitfähigkeitsart geändert wird. Das heißt, im Allgemeinen wird die Abscheideumgebung des Prozesses 213a unter Anwendung gut etablierter Prozessparameter eingerichtet, beispielsweise in Bezug auf die gewünschte Zusammensetzung der abzuscheidenden Halbleiterlegierung, etwa in Hinblick auf Silizium/Germanium, während in einer anfänglichen Phase eine erste Dotierstoffsorte mit einer gewünschten Konzentration eingebaut wird. Die erste Dotierstoffsorte repräsentiert ein Dotierstoffmaterial mit der gleichen Leitfähigkeitsart, wie sie auch durch die Dotierstoffsorte erzeugt wird, die die grundlegende Dotierung des Kanalgebiets 205 und des Körpergebiets 202a repräsentiert. Die erste Dotierstoffsorte bildet somit einen gegendotiertes Gebiet bzw. Halo-Gebiet 209a, das vorzugsweise benachbart zu dem Kanalgebiet 205 ausgebildet wird, wie dies für das geeignete Einstellen des Dotierstoffgradienten entsprechender pn-Übergänge und auch zur effizienten Reduzierung der Drain- und Sourcedotierstoffdiffusion erforderlich ist, wie dies auch zuvor erläutert ist. Somit wird die erste Dotierstoffsorte, etwa Arsen, wenn das Bauelement 200 einen p-Kanaltransistor repräsentiert, mit hoher Genauigkeit und Gleichmäßigkeit innerhalb des Gebiets 209 bereitgestellt, wodurch das Vorsehen eines höheren Grades an Gegendotierung im Vergleich zu konventionellen Halo-Gebieten möglich ist, die typischerweise durch Ionenimplantation gebildet werden, wobei aufgrund der Natur des Ionenimplantationsprozesses das Abscheiden einer vergleichbaren hohen Konzentration zu nicht akzeptabel hohen Gitterschäden führen würde, in Verbindung mit den aufwändigen Implantationsparametern bezüglich der Dosis und Energie, wobei dennoch eine weniger genaue Positionierung der Dotierstoffsorte erfolgt. Nach dem Erreichen einer gewünschten Dicke des Gebiets 209a, die auf der Grundlage der Prozesszeit für eine gegebene und bekannte Abscheiderate eingestellt werden kann, wird die Gasdurchflussrate für das Vorstufenmaterial, das erste Dotierstoffsorte enthält, in geeigneter Weise reduziert, während auch die Durchflussrate einer zweiten Dotierstoffsorte, die die eigentliche Drain- und Sourcedotierstoffsorte repräsentiert, etwa Bor, für einen p-Kanaltransistor, zunehmend in der Abscheideumgebung erhöht wird. Folglich wird ein ”graduelles” Gebiet 209b mit einem abnehmenden Grade an Gegendotie rung aufgewachsen. Es sollte beachtet werden, dass die Größe und der Dotierstoffgradient in dem Gebiet 209b im Hinblick auf die erste Dotierstoffsorte und die zweite Dotierstoffsorte zuverlässig auf Grundlage der Abscheideparameter eingestellt werden können, was durch Implantationsverfahren nur sehr schwer erreichbar ist. Folglich kann das laterale Dotierstoffprofil auf der Grundlage von Gasdurchflussraten während des Abscheidens 213a und auf der Grundlage der zuvor ausgebildeten Aussparungen 206a eingestellt werden, wodurch ein hohes Maß an Gesamtprozessgleichmäßigkeit erreicht wird. Zumindest in einer abschließenden Phase des Abscheideprozesses 213a wird die Zufuhr der ersten Dotierstoffsorte unterbrochen und es wird eine gewünschte Hohe Konzentration der zweiten Dotierstoffsorte eingeführt, um ein stark dotiertes Gebiet 209c zu schaffen, das für einen Bereich mit geringem Widerstand in den Drain- und Sourcegebieten des Bauelements 200 sorgt. Wie zuvor angegeben ist, wird in Abhängigkeit von den Aufwachsbedingungen innerhalb der Aussparung 206a ein mehr oder minder symmetrisches Abscheideverhalten in Bezug auf die Mitte der Aussparung 206a beobachtet, wobei dies jedoch den geringen Widerstand 209a, 209b, 209c in der Fertigungsphase entfernt werden kann.
  • 2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der ein Abstandshalterelement 211a an Seitenwänden der Gateelektrodenstruktur 204 gebildet ist, so dass dieses als eine Ätzmaske dient, die einen gewünschten lateralen Abstand für einen weiteren anisotropen Ätzprozess 214b bestimmt, der auf der Grundlage gut etablierter Ätzrezepte ausgeführt wird, um einen freiliegenden Bereich der Materialien 209a, 209b, 209c zu entfernen und auch in die Halbleiterschicht 202 bis zu einer Tiefe zu ätzen, die für ein geeignetes Formen des gesamten Dotierstoffprofils der Drain- und Sourcegebiete des Bauelements 200 gewünscht ist. Beispielsweise werden die Ätzprozesse 214a, 214b auf der Basis des gleichen Prozessrezepts ausgeführt, jedoch mit unterschiedlichen Prozesszeiten, um damit unterschiedliche Tiefenniveaus zu erreichen.
  • 2e zeigt schematisch das Bauelement 200 während einer Anfangsphase eines weiteren selektiven epitaktischen Aufwachsprozesses 214b, in welchem eine Dotierstoffsorte der ersten Leitfähigkeitsart, beispielsweise ein n-Dotiermittel in Form von Arsen, in die Abscheideumgebung eingebracht wird, um die Halbleiterlegierung 209a vorzugsweise an freigelegten Seitenwandbereichen von Aussparungen 206b zu bilden, die sich bis zu einer zweiten Tiefe D2 erstrecken, die geringer ist als die erste Tiefe D1 der ersten Aussparung 206a. Während der Herstellung des Gebiets 209a wird die gewünschte hohe Konzentration der ersten Dotierstoffsorte eingebaut, wie dies zuvor für die Aussparungen 206a erläutert ist, wobei jedoch in einigen anschaulichen Ausführungsformen eine geringere Dotierstoffkonzentration vorgesehen wird, da das Gebiet 209a einen größeren lateralen Abstand zum Kanalgebiet 205 aufweist, der durch das Abstandshalteelement 211a definiert ist. Folglich kann durch geeignetes Ausbilden des Breite des Abstandshalters 211a und der Tiefe D2 eine gewünschte Konzentration der ersten Dotierstoffsorte in den Drain- und Sourcebereichen positioniert werden, wobei auch die Konzentration mit einem zunehmenden lateralen Abstand und einer zunehmenden Tiefe verringert werden kann.
  • 2f zeigt schematisch das Bauelement 200 während einer fortgeschrittenen Phase des selektiven epitaktischen Aufwachsprozesses 214b, in welcher eine gewünschte hohe Konzentration der zweiten Dotierstoffsorte, etwa einer p-Dotierstoffsorte, in die Abscheideumgebung eingebracht wird, um die stark dotierten Gebiete 209c zu bilden. Abhängig von dem gesamten gewünschten Dotierstoffprofil kann ebenfalls ein graduell abgestuftes Gebiet 209b gebildet worden sein, indem in geeigneter Weise die Gasdurchflussraten für Vorstufenmaterialien für die erste und die zweite Dotierstoffsorte gesteuert werden, wie dies auch zuvor mit Bezug zu 2e erläutert ist.
  • 2g zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein weiteres Abstandshalteelement 211b an dem Abstandshalteelement 211a ausgebildet, wodurch eine Abstandshalterstruktur 211 gebildet ist, die einen lateralen Abstand zur Gateelektrodenstruktur 204 gemäß einem gewünschten lateralen Profil der Dotierstoffkonzentration in den Drain- und Sourcebereichen 212 bestimmt. Es sollte beachtet werden, dass die Abstandshalterstruktur 211 auch bei Bedarf entsprechende Ätzstoppbeschichtungen aufweisen kann, die der Einfachheit halber in 2g nicht gezeigt sind. Des Weiteren ist auch eine in-situ-dotierte Halbleiterlegierung in den Aussparungen 206c ausgebildet, die sich bis hinab zur Tiefe D3 erstrecken, die tiefer liegt als das Niveau D2. Beispielsweise enthält die Halbleiterlegierung in den Aussparungen 206c ein im Wesentlichen gegendotiertes Gebiet oder Halo-Gebiet 209a, möglicherweise in Verbindung mit einem abgestuften Gebiet 209b und einem stark p-dotierten Gebiet 209c, wie dies auch zuvor mit Bezug zu den Aussparungen 206a, 206b erläutert ist. Es sollte beachtet werden, dass auch in der Aussparung 206c eine geeignete Dotierstoffkonzentration in allen Gebieten 209a, 209b und 209c erzeugt werden kann. Beispielsweise ist in einer anschaulichen Ausführungsform die Dotierstoffkonzentration der ersten Sorte, etwa einer n-Dotierstoffsorte, in dem Gebiet 209a geringer im Vergleich zur Konzentration des Gebiets 209a in der Aussparung 209b aufgrund des größeren lateralen Abstands zu dem Kanalge biet 205. Andererseits ist die Konzentration der p-Dotierstoffsorte, wenn ein p-Kanaltransistor betrachtet wird, in dem Gebiet 209 größer im Vergleich zu dem Material 209c in der Aussparung 209b, um einen geringeren Gesamtwiderstand der Drain- und Sourcegebiete 212 zu erreichen.
  • Das in 2g gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden.
  • Nach dem Ende des epitaktischen Aufwachsprozesses 214b (siehe 2f) wird der Abstandshalterelement 211b gebildet, indem ein geeignetes Abstandshaltermaterial abgeschieden wird, möglicherweise in Verbindung mit einem Ätzstoppmaterial, und indem die Materialschicht durch anisotrope Ätztechniken strukturiert wird, wie sie im Stand der Technik bekannt sind. Der resultierende Abstandshalter 211 besitzt eine gewünschte Breite, wie sie durch die anfängliche Schichtdicke und die Ätzbedingungen bestimmt ist, um damit den erforderlichen lateralen Abstand für eine weitere Sequenz eines Ätzprozesses, etwa der Prozesse 214a, 214b, und eines selektiven epitaktischen Aufwachsprozesses, etwa die Prozesse 212a, 212b, bereitzustellen. In dem entsprechenden Ätzprozess können ähnliche oder die gleichen Prozessparameter eingesetzt werden, wobei jedoch eine Ätzzeit so eingestellt wird, dass die gewünschte Tiefe D3 erreicht wird. In ähnlicher Weise können während des nachfolgenden selektiven epitaktischen Aufwachsprozesses die grundlegenden Prozessparameter angewendet werden, wie sie auch in den vorhergehenden Prozessen 213a, 213b benutzt werden, während der Einbau der p-Dotiersorte und der n-Dotiersorte auf der Grundlage der gewünschten Gesamtdotierstoffkonzentrationen in dem Gebiet 209a, 209b, 209c in der Aussparung 206c eingestellt wird. Somit wird ein im Wesentliches treppenartiges Dotierstoffprofil in den Drain- und Sourcegebieten 212 geschaffen. Anschließend wird ein Ausheizprozess 215 ausgeführt, um für ein gewisses Maß an Dotierstoffdiffusion zu sorgen, um damit die endgültige Form der Drain- und Sourcegebiete 212 einzustellen, wobei auch die resultierenden Dotierstoffgradienten eingestellt werden und wobei auch ein im Wesentlichen kontinuierlicher leitender Weg zwischen den stark dotierten Gebieten 209c in jeder der Aussparungen 206a, 206b und 206c geschaffen wird. Beispielsweise wird das gegendotierte Gebiet 209a in oberen Bereichen der jeweiligen Aussparungen 206a, ..., 206c, die Bereiche mit einem hohen Widerstand in den Drain- und Sourcegebieten repräsentiert, ”entfernt”, da die Dotierstoffdiffusion der Dotiersorten mit der entgegengesetzten Leitfähigkeitsart, in diesem Beispiel der p-Leitfähigkeit, von beiden lateralen Seiten aus erfolgt, wie dies durch die Pfeile 215a, 215b angegeben ist. Auf diese Weise kann ein im We sentlichen zusammenhängender leitender Weg mit geringem Widerstand in den Drain- und Sourcegebieten 212 eingerichtet werden. Andererseits können an den treppenähnlichen Grenzen der Aussparungen 206a, ..., 206c die moderat hoch dotierten Halo-Gebiete 209a im Wesentlichen beibehalten werden, da diese Gebiete durch die abgestuften Gebiete 209b und das Kanalgebiet und das Körpergebiet 202a begrenzt sind. Es sollte beachtet werden, dass der Ausheizprozess 215 eine beliebige geeignete Ausheiztechnik enthalten kann, etwa lasergestützte Ausheiztechniken, blitzlichtgestützte Ausheizprozesse und dergleichen, in welchen der Grad an Dotierstoffdiffusion einstellbar ist, um damit das gewünschte gesamte laterale und vertikale Dotierstoffprofil in den Drain- und Sourcegebieten 212 zu erhalten. Da die Gebiete 209a, ..., 209c in einem im Wesentlichen kristallinen Zustand sind, muss die Rekristallisierung der Drain- und Sourcebereiche im Gegensatz zu konventionellen Lösungen nicht berücksichtigt werden, die typischerweise auf Implantationstechniken zumindest für das Erzeugen der Halo-Gebiete beruhen.
  • 2h zeigt schematisch das Bauelement 200 nach dem Ausheizprozess 215 mit einer Halbleiterlegierung 209, in der die Drain- und Sourcegebiete 212 gemäß einem gewünschten lateralen und vertikalen Dotierstoffprofil hergestellt sind, wobei das stark gegendotierte Gebiet 209 eine im Wesentlichen treppenartige Konfiguration aufweist, wobei, wie zuvor erläutert ist, in einigen anschaulichen Ausführungsformen der Grad der Gegendotierung mit zunehmenden lateralen Abstand und zunehmender Tiefe der entsprechenden individuellen ”Stufen”, wie sie anfänglich durch die Aussparungen 206a, 206b und 206c vorgegeben sind, abnimmt, wie dies auch zuvor erläutert ist. Das abgestufte Gebiet 209b der Halbleiterlegierung 209 repräsentiert einen Bereich, in welchem die entsprechenden pn-Übergänge angeordnet sind, wobei deren Dotierstoffgradient sowie die Größe und die Position durch die zuvor ausgeführten Sequenzen aus Ätzprozessen und selektiven epitaktischen Aufheizprozessen bestimmt sind, etwa die Sequenz 213a, 214a und die Sequenz 213b und 214b in Verbindung mit dem Ausheizprozess 215, während das gegendotierte Gebiet 209a für eine verbesserte Stabilität in Bezug auf das Diffundieren der Dotierstoffsorten, etwa von Bor, sorgt. Des Weiteren bieten die stark dotierten Gebiete 209c einen leitenden Weg mit geringem Widerstand in den Drain- und Sourcegebieten 212, wobei auch zu beachten ist, dass die laterale Dotierstoffkonzentration entsprechend den Bauteilerfordernissen aufgrund der diversen vorhergehenden selektiven epitaktischen Aufwachsprozesse variiert werden kann. Aufgrund des implantationsfreien Prozessablaufs zur Herstellung der Drain- und Sourcegebiete 212 ist der Anteil an Kristalldefekten deutlich verringert im Vergleich zu konventionellen Lösungen, die auf Halo-Implantationssequenzen beruhen, so dass die Verfor mungsrelaxation in der Halbleiterlegierung 209 deutlich verringert ist, wodurch eine höhere Verformungskomponente 216 in dem Kanalgebiet 205 hervorgerufen wird. Somit können durch Anwenden anspruchsvoller Abstandshaltertechniken zur Herstellung der Seitenwandabstandshalterstruktur 211 in Verbindung mit einer Sequenz aus Ätzprozessen und selektiven epitaktischen Aufwachstechniken aufwändige Dotierstoffprofile in den Drain- und Sourcegebieten mittels einer integrierten Dotierung bzw. in-situ-Dotierung erreicht werden, wobei die laterale und die vertikale Profilierung der Dotierstoffkonzentration auf Grundlage der Anzahl der Sequenzen an Ätzprozessen in Verbindung mit einem selektiven epitaktischen Wachstumsprozess und den Prozessparametern der integrierten Abscheidung der Dotierstoffsorte während jeder einzelnen Sequenz eingestellt werden können.
  • 2i zeigt schematisch das Bauelement 200 gemäß weiteren anschaulichen Ausführungsformen, in denen die Konfiguration der Drain- und Sourcegebiete 212 auf der Grundlage mehrerer Sequenzen mit einem Ätzprozess, etwa dem Prozess 213a, 213b und einem damit verknüpften selektiven epitaktischen Aufwachsprozess, etwa den Prozessen 214a, 214b, erreicht wird. Wie gezeigt, enthält die Abstandshalterstruktur 211 mehrere Abstandshalterelemente 211a, ..., 211n, wovon jedes als eine Ätzmaske und Wachstumsmaske während einer entsprechenden Sequenz aus einem Ätzprozess und einem epitaktischen Aufwachsprozess dient, wie dies zuvor erläutert ist. Somit kann mit zunehmendem lateralen Abstand von dem Kanalgebiet 205 oder der Gateelektrodenstruktur 204 auch die entsprechende Tiefe der jeweiligen Aussparung vergrößert werden und es kann für jeden selektiven epitaktischen Aufwachsprozess eine geeignete integrierte Dotierung eingesetzt werden, beispielsweise eine Verringerung der Dotierstoffkonzentration mit zunehmendem lateralen Abstand und Tiefe in dem gegendotierten Gebiet 209a, wie dies zuvor erläutert ist, wobei auch eine entsprechende Anpassung des abgestuften Gebiets 209b möglich ist, d. h. des Gebiets, in welchem pn-Übergänge erzeugt werden, und es kann die Dotierstoffkonzentration in dem Gebiet mit geringem Widerstand 209c angepasst werden. Somit kann durch Ausführen mehrerer Wiederholungen der zuvor beschriebenen Prozesssequenz ein insgesamt fein eingestelltes laterales und vertikales Dotierstoffprofil für die Drain- und Sourcegebiete 212 und das gegendotierte Gebiet oder Halo-Gebiet 209a erreicht werden.
  • Mit Bezug zu den 3a–3f werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen der Prozessablauf zur Herstellung der Drain- und Sourcegebiete mittels einer integrierten Dotierung zumindest teilweise für unterschiedliche Transistoren entkoppelt ist.
  • 3a zeigt schematisch ein Halbleiterbauelement 300 mit einem Substrat 301, über welchem eine Halbleiterschicht 302 vorgesehen ist. Beispielsweise repräsentieren das Substrat 301 und die Halbleiterschicht 302 eine SOI-Konfiguration, wenn eine vergrabene isolierende Schicht (nicht gezeigt) zwischen dem Substrat 301 und der Halbleiterschicht 302 angeordnet ist. In anderen Fällen wird eine Vollsubstratkonfiguration vorgesehen, das die Halbleiterschicht 302 repräsentiert einen oberen Bereich des Substrats 301, der in Form eines kristallinen Halbleitermaterials vorgesehen ist. Das Bauelement 300 umfasst ferner einen ersten Transistor 300a und einen zweiten Transistor 300b, wobei in der gezeigten Fertigungsphase eine Gateelektrodenstruktur 304 mit einer Deckschicht 308 enthalten ist. In Bezug auf die Gateelektrodenstruktur 304 gelten die gleichen Kriterien, wie sie auch zuvor erläutert sind. Das Bauelement 300 ist einem Ätzprozess 313a für eine Aussparung ausgesetzt, der auf der Grundlage von Prozessparametern ausgeführt wird, um damit eine gewünschte Selektivität zu erreichen, so dass Material der Schicht 302 benachbart zu den Gateelektrodenstrukturen 304 selektiv abgetragen wird. Wie zuvor mit Bezug zu den Ätzprozessen 213a, 213b erläutert ist, können entsprechende Prozessparameter so eingestellt werden, dass eine gewünschte Tiefe erreicht wird, wenn in die Halbleiterschicht 302 geätzt wird.
  • 3b zeigt schematisch das Bauelement 300 nach dem Ätzprozess 313a, wodurch Vertiefungen oder Aussparungen 306a mit einer gewünschten Tiefe erhalten werden. Des Weiteren ist der zweite Transistor 300b durch eine Maskenschicht 320 abgedeckt, die aus einem beliebigen geeigneten dielektrischen Material aufgebaut ist, etwa Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid und dergleichen, das als eine effiziente Wachstumsmaske während eines nachfolgenden selektiven epitaktischen Aufwachsprozesses dient. Die Maskenschicht 320 kann durch Abscheiden eines dielektrischen Materials gemäß gut etablierter Prozessrezepte unter Anwendung von CVD (chemische Dampfabscheidung) und dergleichen hergestellt werden. Danach wird die dielektrische Schicht 320 von oberhalb des ersten Transistors 300a durch Vorsehen einer Lithografiemaske und selektives Ätzen der Schicht 320 in Bezug auf das darunter liegende Material, zumindest das Material der Schicht 302, entfernt.
  • 3c zeigt schematisch das Halbleiterbauelement 300 während eines selektiven epitaktischen Aufwachsprozesses 314a, in welchem eine Halbleiterlegierung, etwa Silizium/Germanium, Silizium/Kohlenstoff und dergleichen, gemäß Prozessrezepten abgeschieden werden, wie sie auch zuvor mit Bezug zu dem Bauelement 200 erläutert sind. Das heißt, wäh rend des Aufwachsprozesses 214a werden zumindest zwei Dotierstoffsorten mit entgegengesetzter Leitfähigkeitsart bereitgestellt, so dass ein Halo-Gebiet oder gegendotiertes Gebiet 309a, ein abgestuftes Gebiet 309b und ein stark dotiertes Gebiet 309c in der verformten Halbleiterlegierung 309 erhalten werden, wie dies auch zuvor erläutert ist. Während des Prozesses 314a werden Parameter zum Steuern der Materialzusammensetzung der Halbleiterlegierung 309 sowie die Parameter zum Steuern des Dotierstoffprofils so eingestellt, dass ein gewünschtes Leistungsverhalten des Transistors 300a erreicht wird. Andererseits verhindert die Maskenschicht 320 im Wesentlichen eine Materialabscheidung übe dem zweiten Transistor 300b.
  • 3d zeigt schematisch das Halbleiterbauelement 300 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Maskenschicht 321 selektiv über dem ersten Transistor 300a gebildet ist, während der zweite Transistor 300b der Einwirkung einer Ätzumgebung 314d ausgesetzt ist, um die Aussparungen 306a mit einem geeigneten Halbleitermaterial zu füllen. Die Ätzmaske 321 ist aus einem beliebigen geeigneten dielektrischen Material aufgebaut, wie dies auch mit Bezug zu der Schicht 320 erläutert ist. Die Schicht 321 kann beispielsweise durch Abscheiden eines geeigneten dielektrischen Materials und Vorsehen einer Ätzmaske, etwa einer Lackmaske, zur Abdeckung des ersten Transistors 300a und zum Freilegen des zweiten Transistors 300b hergestellt werden. In einem nachfolgenden Ätzprozess wird der freigelegte Bereich der Schicht 321 möglicherweise in Verbindung mit der Schicht 320 auf der Grundlage eines selektiven Ätzrezepts entfernt. In anderen Fällen wird die Schicht 320 selektiv ohne das Vorsehen einer Ätzmaske entfernt und nachfolgend wird Material der Schicht 321 abgeschieden und durch Lithografie und Ätztechniken strukturiert. Nach dem Vorbereiten der Oberfläche des zweiten Transistors 300b für das selektive epitaktische Aufwachsen 314d wird eine geeignete Dotierstoffkonzentration in einer anfänglichen Phase des Prozesses 314d eingerichtet, um damit das gewünschte Maß an Gegendotierung zu erhalten, wie dies zuvor beschrieben ist. Es sollte beachtet werden, dass abhängig von den Eigenschaften des Transistors 300b, auch die Materialzusammensetzung eines Halbleitermaterials 319, das in den Aussparungen 316a gebildet wird, unterschiedlich im Hinblick auf den Transistor 300a, d. h. wenn eine gewisse Art der Verformung nicht in dem Transistor 300b erforderlich ist, oder wenn eine deutlich geringe Verformung erwünscht ist, kann das Halbleitermaterial 319 in Form von im Wesentlichen dem gleichen Material vorgesehen werden, wie es in der Halbleiterschicht 302 vorhanden ist, während in dem zuletzt genannten Falle ein geringerer Anteil der verformungsinduzierenden Komponente eingebaut wird. Wenn beispielsweise beide Transistoren 300a, 300b eine kompressive Verfor mung erfordern, jedoch mit einer unterschiedlichen Größe, kann der Anteil an Germanium, Zinn und dergleichen, der zu einer größeren natürlichen Gitterkonstante im Vergleich zu dem siliziumbasierten Material der Schicht 302 beiträgt, unterschiedlich eingestellt werden. In anderen Fällen wird eine andere Art an Verformung erzeugt, wie dies nachfolgend mit Bezug zu 3f beschrieben ist. Folglich kann das Material 319 darin eingebaute Bereiche 319a, 319b und 319c aufweisen, die einem gegendotierten Gebiet, einem abgestuften Gebiet und einem stark dotierten Gebiet entsprechen, wie dies zuvor erläutert ist, wobei jedoch die Konzentrationen als auch die Zusammensetzungen unterschiedlich sind zu dem entsprechenden Dotierstoffprofil in dem ersten Transistor 300a. Auf diese Weise können Transistoreigenschaften, wie etwa die Schwellwertspannung, der Durchlassstrom und dergleichen, innerhalb eines weiten Bereichs auf der Grundlage einer integrierten Dotierung bzw. in-situ-Dotierung variiert werden. Ferner kann auch der Verformungspegel bei Bedarf variiert werden.
  • 3e zeigt schematisch das Halbleiterbauelement 300 in einer weiter fortgeschrittenen Fertigungsphase, in der ein Abstandshalterelement 311a an Seitenwänden der Gateelektrodenstrukturen 304 ausgebildet ist. Danach wird eine weitere Sequenz mit einem Ätzprozess und einem selektiven epitaktischen Aufwachsprozess ausgeführt, um entsprechende Aussparungen zu sehen und diese mit einem in-situ-dotierten Halbleitermaterial zu füllen, wie dies zuvor beschrieben ist. In der gezeigten Ausführungsform beruht die weitere Bearbeitung auf einem gemeinsamen Prozess derart, dass Drain- und Sourcebereiche des ersten und des zweiten Transistors 300a, 300b an einer Tiefe unterhalb der Aussparungen 306a sehr ähnlich oder identisch sind, wobei dennoch kritische Transistoreigenschaften, etwa die Schwellwertspannung, geeignet auf der Grundlage der epitaktischen Aufwachsprozesse 314a, 314d eingestellt sind. Somit können eine Vielzahl unterschiedlicher Transistoreigenschaften auf der Grundlage einer Prozesssequenz erhalten werden, wie dies zuvor mit Bezug zu dem Bauelement 200 beschrieben ist, während ein Unterschied mit den ersten epitaktischen Aufwachsprozessen 314a, 314d für die gewünschte Variierbarkeit der Transistoreigenschaften sorgt. Somit können die Transistoren 300a, 300b auf der Grundlage einer integrierten Dotierung bzw. in-situ-Dotierung gemäß einer Prozesssequenz hergestellt werden, wie dies zuvor beschrieben ist, wobei ein Unterschied in den Transistoreigenschaften effizient auf Grundlage gut etablierter Lithografietechniken durch abwechselndes Maskieren der Transistoren während zumindest eines epitaktischen Aufwachsprozesses eingestellt werden können. Es sollte beachtet werden, dass, wenn komplexere Dotierstoffprofile erfor derlich sind, ein entsprechendes Maskierungsschema während mehrerer epitaktischer Aufwachsprozesse angewendet werden kann.
  • Mit Bezug zu 3f werden noch weitere anschauliche Ausführungsformen beschrieben, in denen unterschiedliche Transistoreigenschaften eingerichtet werden, indem zunächst mehrere Prozessprozesssequenzen ausgeführt werden, wobei jede Sequenz einen Ätzprozess mit einem anschließenden selektiven epitaktischen Aufwachsprozess enthält, wie dies zuvor erläutert ist, um damit die grundlegende Transistorkonfiguration herzustellen, während ein oder mehrere andere Transistorarten maskiert sind. Danach werden die zuvor fertiggestellten Transistoren maskiert und ein entsprechender Prozessablauf, einschließlich mehrerer Sequenzen aus Ätzprozessen und selektiven epitaktischen Aufwachsprozessen, wird auf den einen oder die mehreren anderen Arten an Transistoren angewendet. Dieses Maskierungsschema kann auch auf mehrere unterschiedliche Transistorarten bei Bedarf angewendet werden.
  • 3f zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase. Das heißt, der erste Transistor 300a enthält Drain- und Sourcegebiete 312, in denen die Halbleiterlegierung 309 mit dem gewünschten Dotierstoffprofil vorgesehen ist. Das heißt, eine treppenartige Konfiguration des Materials 309 ist vorgesehen, wie dies auch zuvor erläutert ist, wobei die Anzahl der einzelnen Stufen und damit der lateralen Abstände und Höhen der Stufen gemäß den Erfordernissen des Transistors 300a ausgewählt sind. Somit sind ein gegendotiertes Gebiet 309a, gefolgt von einem abgestuften Gebiet 3009b und einem stark dotierten Gebiet 309c, in den Drain- und Sourcegebieten 312 vorgesehen. Des Weiteren ist der Transistor 300a von einer Maskenschicht 323 bedeckt, die aus einem beliebigen geeigneten Material oder einer Materialzusammensetzung aufgebaut ist, um als eine Ätzmaske und Wachstumsmaske während der weiteren Bearbeitung zu dienen. Andererseits ist der zweite Transistor 300b der Einwirkung einer Ätzumgebung 313b ausgesetzt, um entsprechende Aussparungen 306b zu bilden, deren Tiefe gemäß den Anforderungen für den Transistor 300b ausgewählt ist. Beispielsweise repräsentiert der Transistor 300a einen p-Kanaltransistor, in welchem eine kompressive Verformung gewünscht ist, was durch Vorsehen eines Silizium/Germaniummaterials, eines Silizium/Germanium/Zinnmaterial und dergleichen bewerkstelligt werden kann. Auf der anderen Seite repräsentiert der Transistor 300b in diesem Falle einen n-Kanaltransistor, in welchem eine im Wesentlichen Verformungsmetallkonfiguration gewünscht ist oder in der eine Zugverformung erzeugt wird. Somit wird während eines nachfolgenden selektiven epitaktischen Aufwachsprozes ses eine geeignete Materialzusammensetzung, etwa Siliziummaterial, wenn die Schicht 302 im Wesentlichen aus Silizium aufgebaut ist, oder eine Silizium/Kohlenstofflegierung gebildet, wenn eine Zugverformung gewünscht ist. Der Einbau einer ersten und einer zweiten Dotierstoffsorte wird so gewählt, dass eine geeignet dotiertes Halo-Gebiet erhalten wird, woran sich ein abgestuftes oder graduelles Gebiet und ein stark dotiertes Gebiet anschließen, wie dies zuvor für das Material 309 erläutert ist. Danach wird eine weitere Sequenz eines Ätzprozesses und eines selektiven epitaktischen Aufwachsprozesses ausgeführt, wobei weiterhin der erste Transistor 300a abgedeckt ist. Somit kann in Abhängigkeit der Gesamtkomplexität der Drain- und Sourcegebiete des zweiten Transistors 300b eine Vielzahl entsprechender Prozesssequenzen ausgeführt werden, wodurch die erforderlichen Verformungsbedingungen und das Dotierstoffprofil für den Transistor 300b eingerichtet wird, ohne dass weitere Implantationsprozesse erforderlich sind. Schließlich wird das Bauelement 300 ausgeheizt, um das endgültige Dotierstoffprofil einzustellen, wie dies auch zuvor erläutert ist. Es sollte beachtet werden, dass der Transistor 300a zuvor ausgeheizt worden sein kann, abhängig von der Gesamtprozessstrategie. Folglich können während eines weiteren Ausheizprozesses für den zweiten Transistor 300d die Parameter so ausgewählt werden, dass in Verbindung gewünschten gesamten diffundierten Dotierstoffprofil in dem Transistor 300a das gewünschte endgültige Profil erreicht wird.
  • Mit Bezug zu den 4a und 4b werden nun weitere Ausführungsformen beschrieben, in denen eine Steuerung der Kurzkanaleffekte mittels einer graduellen Halbleiterlegierung mit einer speziell angepassten Dotierstoffverteilung erreicht wird, wobei auch die größere Anfälligkeit der Halbleiterlegierungen, etwa von Silizium/Germanium, während der Verarbeitung, etwa bei Reinigungen und Lackabtragungen, verringert wird, wenn größere Germaniumkonzentrationen im Hinblick auf die Leistungssteigerung verwendet werden.
  • 4a zeigt schematisch einen Teil eines Transistors 400 mit einem Substrat 401 und einer siliziumbasierten Schicht 402. Eine Gateelektrode 404 ist über der Halbleiterschicht 402 gebildet, wobei benachbart dazu eine graduelle oder abgestufte Halbleiterlegierung 409, etwa ein Silizium/Germanium-Material, in Drain- oder Sourcebereichen ausgebildet ist. Die Legierung 409 enthält eine erste Schicht 409a mit einer hohen Germaniumkonzentration, etwa ca. 30 Atom% oder mehr, eine zweite Schicht 409b mit einer geringeren Konzentration, etwa 20 Atom%, und eine dritte Schicht mit einer noch geringeren Konzentration von ca. 10 Atom% oder weniger, die weniger anfällig ist für Materialerosion während des gesamten Herstellungsprozesses.
  • 4b zeigt den Transistor 400 gemäß Ausführungsformen, in denen die graduelle Halbleiterlegierung 409 mit einer geeigneten in-situ eingebrachten Dotierstoffkonzentration versehen ist. Wie gezeigt, sind Dotierstoffe 419 zur Steuerung der Kurzkanaleffekte in der Schicht 409a, die die höchste Germaniumkonzentration aufweist, etwa Halo-Dotierstoffe, vorgesehen, wie sie zuvor erläutert sind, während die Schicht 409c im wesentlichen nicht oder nur schwach dotiert ist mit den Halo-Dotierstoffen. Aufgrund der in-situ-Dotierung wird eine durch Implantation hervorgerufene Relaxation der Verspannung vermieden. Ferner sind in einigen Ausführungsformen andere Dotierstoffe 419 in die Schichten 409 eingebaut, um z. B. die Diffusion von Bor zu unterbrechen, indem Kohlenstoff oder Stickstoff hinzugefügt wird, Somit kann die Dotierstoffkonzentration und die Art der Dotierstoffe 419 individuell für jede der Schichten 419 eingestellt werden, wobei auch die Germaniumkonzentration so eingestellt wird, dass die abgestufte oder graduelle Struktur erreicht wird.
  • Es gilt also: die vorliegende Offenbarung stellt Techniken und Halbleiterbauelemente bereit, in denen ein sehr komplexes Dotierstoffprofil durch eine in-situ-Dotierung bzw. integrierte Dotierung beim Abscheiden, möglicherweise in Verbindung mit der Herstellung eines stark verformten Halbleitermaterials in den Drain- und Sourcebereichen erreicht wird, wobei die entsprechende Verformungskomponente in dem Kanalgebiet aufgrund einer deutlichen Verringerung von Kristalldefekten beibehalten wird, die in konventionellen Strategien zur Herstellung von Halo-Gebieten während der Ionenimplantationsprozesse erzeugt werden. Unter Anwendung moderner Abstandshaltertechniken kann auch das vertikale und das laterale Profil der Dotierstoffkonzentration verbessert werden, da die Dotierstoffsorte mit hoher Genauigkeit und Gleichmäßigkeit im Vergleich zu implantationsgestützten Technologien positioniert werden kann. Somit können Drain- und Sourcegebiete mit anspruchsvollen Dotierstoffprofilen ohne Notwendigkeit von Implantationsprozessen eingerichtet werden, zumindest für eine Art von Transistoren, während in anderen Fallen ein Fertigungsablauf bereitgestellt wird, in welchem die Implantation von Drain- und Sourcegebieten vermieden oder deutlich verringert wird, wodurch die Möglichkeit geschaffen wird, Transistorbauelemente aufgrund der erhöhten Genauigkeit der Lage der Dotierstoffsorte weiter in ihren Abmessungen zu reduzieren.
  • Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (23)

  1. Verfahren mit: Bilden eines ersten kristallinen Halbleitermaterials in einer ersten Vertiefung, die in einem aktiven Gebiet eines Transistors lateral benachbart zu einer Gateelektrodenstruktur ausgebildet ist, durch einen ersten epitaktischen Aufwachsprozess, wobei das erste kristalline Halbleitermaterial eine Dotierstoffsorte einer ersten Leitfähigkeitsart und eine Dotierstoffsorte einer zweiten Leitfähigkeitsart, die entgegengesetzt zur ersten Leitfähigkeitsart ist, aufweist; Bilden einer zweiten Vertiefung lateral beabstandet zu der Gateelektrodenstruktur, wobei die zweite Vertiefung sich durch das erste kristalline Halbleitermaterial erstreckt; und Bilden eines zweiten kristallinen Halbleitermaterials in der zweiten Vertiefung benachbart zu dem ersten kristallinen Halbleitermaterial durch einen zweiten epitaktischen Aufwachsprozess, wobei das zweite kristalline Halbleitermaterial eine Dotierstoffsorte der ersten und der zweiten Leitfähigkeitsart aufweist.
  2. Verfahren nach Anspruch 1, wobei die zweite Vertiefung mit einer größeren Tiefe als die erste Vertiefung hergestellt wird.
  3. Verfahren nach Anspruch 1, wobei das erste und das zweite kristalline Halbleitermaterial eine unterschiedliche Gitterkonstante im Vergleich zu einem Halbleitermaterial des aktiven Gebiets aufweisen.
  4. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer dritten Vertiefung lateral beabstandet zu der Gateelektrodenstruktur, wobei sich die dritte Vertiefung durch einen Teil des zweiten kristallinen Halbleitermaterials erstreckt; und Bilden eines dritten kristallinen Halbleitermaterials in der dritten Vertiefung benachbart zu dem zweiten kristallinen Halbleitermaterial durch einen dritten epitaktischen Aufwachsprozess, wobei das dritte kristalline Halbleitermaterial eine Dotierstoffsorte der ersten und der zweiten Leitfähigkeitsart aufweist.
  5. Verfahren nach Anspruch 4, wobei die dritte Vertiefung mit einer größeren Tiefe als die zweite Vertiefung gebildet wird.
  6. Verfahren nach Anspruch 1, wobei Bilden des ersten Halbleitermaterials umfasst: Einführen der Dotierstoffsorte der ersten Leitfähigkeitsart in eine Abscheideumgebung des ersten epitaktischen Aufwachsprozesses, um ein gegendotiertes Gebiet zu bilden, und Einführen der Dotierstoffsorte der zweiten Leitfähigkeitsart zumindest in einer abschließenden Phase, um einen Bereich eines Drain- und Sourcegebiets zu bilden.
  7. Verfahren nach Anspruch 1, wobei Bilden der zweiten Vertiefung umfasst: Bilden eines Abstandshalterelements an Seitenwänden der Gateelektrodenstruktur zum Verwenden des Abstandshalterelements als eine Ätzmaske.
  8. Verfahren nach Anspruch 1, das ferner umfasst: Ausführen eines Ausheizprozesses, um kontinuierliche Drain- und Sourcegebiete mit der Dotierstoffsorte der zweiten Leitfähigkeitsart zu bilden, die in dem ersten und dem zweiten Halbleitermaterial vorgesehen ist.
  9. Verfahren nach Anspruch 1, das ferner umfasst: Abdecken eines zweiten Transistors während des Ausführens des ersten epitaktischen Aufwachsprozesses, Freilegen des zweiten Transistors nach dem ersten epitaktischen Aufwachsprozess und Ausführen des zweiten epitaktischen Aufwachsprozesses gemeinsam für den Transistor und den zweiten Transistor.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Abdecken eines zweiten Transistors während des Ausführens des ersten und des zweiten epitaktischen Aufwachsprozesses, Freilegen des zweiten Transistors nach dem ersten und dem zweiten epitaktischen Aufwachsprozess und Ausführen einer Sequenz aus Ätzprozessen und epitaktischen Aufwachsprozessen, während der Transistor maskiert ist, um Drain- und Sourcegebiete in dem zweiten Transistor zu bilden.
  11. Verfahren nach Anspruch 10, wobei der Transistor und der zweite Transistor Transistoren entgegengesetzter Leitfähigkeitsart sind.
  12. Verfahren zur Herstellung von Drain- und Sourcegebieten eines Transistors, wobei das Verfahren umfasst: Ausführen einer Sequenz aus Prozessen mit einem Ätzprozess und einem epitaktischen Aufwachsprozess zur Herstellung einer Vertiefung in einer Halbleiterschicht mit einem lateralen Abstand zu einer Gateelektrodenstruktur, die über der Halbleiterschicht gebildet ist; Einfüllen eines kristallinen Halbleitermaterials in die Vertiefung, wobei das kristalline Halbleitermaterial eine Dotierstoffsorte einer ersten und einer zweiten Leitfähigkeitsart aufweist, und wobei die zweite Leitfähigkeitsart entgegengesetzt zur ersten Leitfähigkeitsart ist; und Wiederholen der Sequenz ein oder mehrere Male, um eine oder mehrere zusätzliche Vertiefungen zu erzeugen, wobei jede der zusätzlichen Vertiefungen einen größeren lateralen Abstand zu der Gateelektrodenstruktur und eine größere Tiefe der Vertiefung im Vergleich zu einer vorhergehenden Vertiefung aufweist.
  13. Verfahren nach Anspruch 12, wobei während einer Anfangsphase jedes selektiven epitaktischen Aufwachsprozesses die Dotierstoffsorte der ersten Leitfähigkeitsart mit einer höheren Konzentration als die Dotierstoffsorte der zweiten Leitfähigkeitsart vorgesehen wird.
  14. Verfahren nach Anspruch 13, wobei während einer abschließenden Phase des selektiven epitaktischen Aufwachsprozesses die Dotierstoffsorte der ersten Leitfähigkeitsart mit einer geringeren Konzentration als die Dotierstoffsorte der zweiten Leitfähigkeitsart vorgesehen wird.
  15. Verfahren nach Anspruch 14, wobei eine Konzentration der Dotierstoffsorte der ersten Leitfähigkeitsart in einer ersten Wiederholung der Sequenz geringer ist als eine Konzentration der Dotierstoffsorte der ersten Leitfähigkeitsart, wenn die Sequenz das erste Mal ausgeführt wird.
  16. Verfahren nach Anspruch 12, wobei die Sequenz mindestens zweimal wiederholt wird.
  17. Verfahren nach Anspruch 12, wobei das Halbleitermaterial eine andere natürliche Gitterkonstante als Material der Halbleiterschicht aufweist.
  18. Verfahren nach Anspruch 17, wobei die natürliche Gitterkonstante des Halbleitermaterials größer ist als jene der Halbleiterschicht.
  19. Verfahren nach Anspruch 12, das ferner umfasst: selektives Ausführen der Sequenz und der mindestens einen Wiederholung der Sequenz für den Transistor, wenn ein zweiter Transistor abgedeckt ist.
  20. Halbleiterbauelement mit: einem Transistor, der umfasst eine Gateelektrodenstruktur, die über einem Kanalgebiet gebildet ist; Drain- und Sourcegebiete, die lateral benachbart zum Kanalgebiet ausgebildet sind, wobei die Drain- und Sourcegebiete mehrere Halbleiterlegierungsgebiete aufweisen, wovon jedes einen unterschiedlichen lateralen Abstand zu der Gateelektrodenstruktur zumindest an einigen unterschiedlichen Tiefen besitzt, und wobei die Halbleiterlegierung eine Verformung in dem Kanalgebiet hervorruft.
  21. Halbleiterbauelement nach Anspruch 20, wobei die Halbleiterlegierung eine Silizium/Germaniummischung aufweist.
  22. Halbleiterbauelement nach Anspruch 20, wobei eine Konzentration einer ersten Dotierstoffsorte einer entgegengesetzten Leitfähigkeitsart im Vergleich zu einer zweiten Dotierstoffsorte, die die Drain- und Sourcegebiete bildet, höher ist an einer ersten Tiefe, die einem kleinsten lateralen Abstand der Halbleiterlegierung entspricht, im Vergleich zu einer zweiten Tiefe, die einem anderen lateralen Abstand entspricht.
  23. Halbleiterbauelement nach Anspruch 20, das ferner einen zweiten Transistor der gleichen Leitfähigkeitsart wie des Transistors aufweist, wobei der zweite Transistor aufweist: eine Gateelektrodenstruktur, die über einem Kanalgebiet ausgebildet ist, und Drain- und Sourcegebiete, die lateral benachbart zu dem Kanalgebiet des zweiten Transistors gebildet sind, wobei die Drain- und Sourcegebiete des zweiten Transistors die Halbleiterlegierung mit einem unterschiedlichen lateralen Abstand zu der Gateelektrodenstruktur zumindest an einigen unterschiedlichen Tiefen besitzt, wobei die Halbleiterlegierung eine Verformung in dem Kanalgebiet des zweiten Transistors hervorruft und wobei ein Dotierstoffprofil in den Drain- und Sourcegebieten des zweiten Transistors sich von einem Dotierstoffprofil der Drain- und Sourcegebiete des Transistors unterscheidet.
DE102008047127A 2008-05-30 2008-09-15 Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement Expired - Fee Related DE102008047127B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102008047127A DE102008047127B4 (de) 2008-05-30 2008-09-15 Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement
US12/394,475 US8093634B2 (en) 2008-05-30 2009-02-27 In situ formed drain and source regions in a silicon/germanium containing transistor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102008026189 2008-05-30
DE102008026189.0 2008-05-30
DE102008047127A DE102008047127B4 (de) 2008-05-30 2008-09-15 Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement

Publications (2)

Publication Number Publication Date
DE102008047127A1 true DE102008047127A1 (de) 2009-12-03
DE102008047127B4 DE102008047127B4 (de) 2010-07-08

Family

ID=41254078

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008047127A Expired - Fee Related DE102008047127B4 (de) 2008-05-30 2008-09-15 Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement

Country Status (2)

Country Link
US (1) US8093634B2 (de)
DE (1) DE102008047127B4 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8053273B2 (en) 2008-07-31 2011-11-08 Advanced Micro Devices Inc. Shallow PN junction formed by in situ doping during selective growth of an embedded semiconductor alloy by a cyclic growth/etch deposition process
DE102010063292A1 (de) * 2010-12-16 2012-06-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Gering diffundierte Drain- und Sourcegebiete in CMOS-Transistoren für Anwendungen mit hoher Leistungsfähigkeit und geringer Leistung

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI401729B (zh) * 2008-10-16 2013-07-11 Advanced Optoelectronic Tech 阻斷半導體差排缺陷之方法
DE102009031114B4 (de) * 2009-06-30 2011-07-07 Globalfoundries Dresden Module One LLC & CO. KG, 01109 Halbleiterelement, das in einem kristallinen Substratmaterial hergestellt ist und ein eingebettetes in-situ n-dotiertes Halbleitermaterial aufweist, und Verfahren zur Herstellung desselben
JP2011054740A (ja) * 2009-09-01 2011-03-17 Toshiba Corp 半導体装置及びその製造方法
DE102010002450B4 (de) * 2010-02-26 2012-04-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistoren mit Metallgateelektrodenstrukturen mit großem ε und angepassten Kanalhalbleitermaterialien
US8202767B2 (en) * 2010-05-28 2012-06-19 International Business Machines Corporation Device and method of reducing junction leakage
US9076817B2 (en) * 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
US9099492B2 (en) 2012-03-26 2015-08-04 Globalfoundries Inc. Methods of forming replacement gate structures with a recessed channel
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
US9190471B2 (en) 2012-04-13 2015-11-17 Globalfoundries U.S.2 Llc Semiconductor structure having a source and a drain with reverse facets
US8946035B2 (en) * 2012-09-27 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement channels for semiconductor devices and methods for forming the same using dopant concentration boost
US9530674B2 (en) * 2013-10-02 2016-12-27 Applied Materials, Inc. Method and system for three-dimensional (3D) structure fill
CN104701177B (zh) * 2013-12-10 2018-07-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US10008383B2 (en) * 2014-03-10 2018-06-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9627480B2 (en) 2014-06-26 2017-04-18 Globalfoundries Inc. Junction butting structure using nonuniform trench shape
US10510839B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US10707352B2 (en) * 2018-10-02 2020-07-07 Qualcomm Incorporated Transistor with lightly doped drain (LDD) compensation implant
CN112582268A (zh) * 2019-09-30 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060076627A1 (en) * 2004-10-12 2006-04-13 International Business Machines Corporation Ultra shallow junction formation by epitaxial interface limited diffusion
US20080067545A1 (en) * 2006-09-20 2008-03-20 Samsung Electronics Co., Ltd Semiconductor device including field effect transistor and method of forming the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759730B2 (en) * 2001-09-18 2004-07-06 Agere Systems Inc. Bipolar junction transistor compatible with vertical replacement gate transistor
US6773994B2 (en) * 2001-12-26 2004-08-10 Agere Systems Inc. CMOS vertical replacement gate (VRG) transistors
US7825003B2 (en) * 2007-06-26 2010-11-02 International Business Machines Corporation Method of doping field-effect-transistors (FETs) with reduced stress/strain relaxation and resulting FET devices
US7651920B2 (en) * 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060076627A1 (en) * 2004-10-12 2006-04-13 International Business Machines Corporation Ultra shallow junction formation by epitaxial interface limited diffusion
US20080067545A1 (en) * 2006-09-20 2008-03-20 Samsung Electronics Co., Ltd Semiconductor device including field effect transistor and method of forming the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8053273B2 (en) 2008-07-31 2011-11-08 Advanced Micro Devices Inc. Shallow PN junction formed by in situ doping during selective growth of an embedded semiconductor alloy by a cyclic growth/etch deposition process
DE102008035812B4 (de) * 2008-07-31 2011-12-15 Advanced Micro Devices, Inc. Flacher pn-Übergang, der durch in-situ-Dotierung während des selektiven Aufwachsens einer eingebetteten Halbleiterlegierung mittels eines zyklischen Aufwachs-Ätz-Abscheideprozesses gebildet wird
US8906811B2 (en) 2008-07-31 2014-12-09 Advanced Micro Devices, Inc. Shallow pn junction formed by in situ doping during selective growth of an embedded semiconductor alloy by a cyclic growth/etch deposition process
DE102010063292A1 (de) * 2010-12-16 2012-06-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Gering diffundierte Drain- und Sourcegebiete in CMOS-Transistoren für Anwendungen mit hoher Leistungsfähigkeit und geringer Leistung
US8664068B2 (en) 2010-12-16 2014-03-04 Globalfoundries Inc. Low-diffusion drain and source regions in CMOS transistors for low power/high performance applications
DE102010063292B4 (de) * 2010-12-16 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung gering diffundierter Drain- und Sourcegebiete in CMOS-Transistoren für Anwendungen mit hoher Leistungsfähigkeit und geringer Leistung

Also Published As

Publication number Publication date
US8093634B2 (en) 2012-01-10
US20090294860A1 (en) 2009-12-03
DE102008047127B4 (de) 2010-07-08

Similar Documents

Publication Publication Date Title
DE102008047127B4 (de) Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement
DE102008063427B4 (de) Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
DE102009006884B4 (de) Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
DE102005041225B3 (de) Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren
DE102006019937B4 (de) Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
DE102008046400B4 (de) Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
DE102005004411B4 (de) Verfahren für die Herstellung eines in-situ-gebildeten Halo-Gebietes in einem Transistorelement
DE102005051994B4 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE102006019921B4 (de) Verfahren zur Herstellung des Transistors mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode
DE102006046363B4 (de) Verfahren zum Verringern von Kristalldefekten in Transistoren mit wieder aufgewachsenen flachen Übergängen durch geeignetes Auswählen von Kristallorientierungen
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE102008049718B3 (de) Transistorbauelement mit einer asymmetrischen eingebetteten Halbleiterlegierung und Herstellungsverfahren dafür
DE102008011932B4 (de) Verfahren zur Erhöhung der Eindringtiefe von Drain- und Sourceimplantationssorten für eine gegebene Gatehöhe
DE102008035816A1 (de) Leistungssteigerung in PMOS- und NMOS-Transistoren auf der Grundlage eines Silizium/Kohlenstoff-Materials
DE102008006961A1 (de) Verfahren zum Erzeugen eines verformten Kanalgebiets in einem Transistor durch eine tiefe Implantation einer verformungsinduzierenden Sorte unter das Kanalgebiet
DE102008059501A1 (de) Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
DE102006051492A1 (de) Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung
DE102008049719A1 (de) Asymmetrische Transistorbauelemente, die durch asymmetrische Abstandshalter und eine geeignete Implantation hergestellt sind
DE102011003439B4 (de) Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
DE102010063781A1 (de) Unterschiedliche Schwellwertspannungseinstellung in PMOS-Transistoren durch unterschiedliche Herstellung eines Kanalhalbleitermaterials
DE102010064282B4 (de) Transistor mit eingebetteten sigma-förmigen sequenziell hergestellten Halbleiterlegierungen
DE102008016512B4 (de) Erhöhen der Verspannungsübertragungseffizienz in einem Transistor durch Verringern der Abstandshalterbreite während der Drain- und Source-Implantationssequenz
DE102013100904A1 (de) Gestreckte Struktur einer Halbleitervorrichtung und Verfahren zur Herstellung der gestreckten Struktur
DE102008011813A1 (de) Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
DE102010064287B4 (de) Verfahren zum zuverlässigen Einbetten von Metallsilizidkontaktgebieten in stark dotierte Drain- und Sourcegebiete durch eine Silizidstoppschicht und entsprechendes Halbleiterbauelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Owner name: AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG,, DE

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNER: AMD FAB 36 LIMITED LIABILITY CO, GLOBALFOUNDRIES INC., , KY

Effective date: 20110426

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: AMD FAB 36 LIMITED LIABILITY CO, GLOBALFOUNDRIES INC., , KY

Effective date: 20110426

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNERS: AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Effective date: 20110426

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNERS: AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Effective date: 20110426

R082 Change of representative

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER,

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LTD. LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Effective date: 20120125

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LTD. LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Effective date: 20120125

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNER: GLOBALFOUNDRIES DRESDEN MODULE , GLOBALFOUNDRIES INC., , KY

Effective date: 20120125

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: GLOBALFOUNDRIES DRESDEN MODULE , GLOBALFOUNDRIES INC., , KY

Effective date: 20120125

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Effective date: 20120125

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Effective date: 20120125

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee