DE102008011814A1 - CMOS-Bauelement mit einem NMOS-Transistor mit abgesenkten Drain- und Sourcebereichen und einem PMOS-Transistor mit einem Si/Ge-Material in den Drain- und Sourcebereichen - Google Patents

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Abstract

Eine abgesenkte Transistorkonfiguration wird selektiv für eine Transistorart, etwa für n-Kanaltransistoren, bereitgestellt, wodurch die Verformungsinduzierungseffizienz und der Reihenwiderstand verbessert werden, während eine im Wesentlichen ebene Konfiguration oder eine erhabene Drain- und Sourcekonfiguration für andere Transistoren, etwa p-Kanaltransistoren, bereitgestellt wird, die auch eine verformte Halbleiterlegierung enthalten können, wobei dennoch ein hohes Maß an Kompatibilität mit CMOS-Techniken geschaffen wird. Zur diesem Zweck wird ein geeignetes Maskierungsschema vorgesehen, um effizient die Gatelekektrode eines Transistors während der Herstellung der entsprechenden Vertiefungen abzudecken, während die andere Transistorart vollständig abgedeckt ist.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Transistoren mit verformten Kanalgebieten unter Anwendung von Verspannungsquellen, etwa verspannten Deckschichten, einer verformten Halbleiterlegierung in Drain- und Sourcebereichen, um damit die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell auf dem Gebiet der Halbleiterherstellung eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit ist die Verringerung der Kanallänge ein wesentliches Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit und eine Erhöhung der Packungsdichte integrierter Schaltungen zu erreichen.
  • Die ständige Verringerung der Transistorabmessungen bringt jedoch eine Reihe damit verknüpfter Probleme mit sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnen werden. Ein wichtiges Problem in dieser Hinsicht ist das Bereitstellen eines geringen Schichtwiderstands und eines geringen Kontaktwiderstands in Drain- und Sourcegebieten und in entsprechenden Kontakten, die damit verbunden sind, wobei auch die Kanalsteuerbarkeit beibehalten werden muss. Beispielsweise kann das Verringern der Kanallänge ein Vergrößern der kapazitiven Kopplung zwischen der Gateelektrode und dem Kanalgebiet notwendig machen, woraus sich eine geringere Dicke der Gateisolationsschicht ergibt. Gegenwärtig liegt die Dicke von siliziumdioxidbasierten Isolationsschichten im Bereich von 1 bis 2 nm, wobei eine weitere Verringerung wenig aussichtsreich im Hinblick auf Leckströme ist, die typischerweise exponentiell anwachsen, wenn die Gatedielektrikumsdicke verringert wird.
  • Die kontinuierliche Verringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, macht die Anpassung und möglicherweise die Neuentwicklung sehr komplexer Prozesstechnologien im Hinblick auf die zuvor genannten Probleme notwendig. Es wurde daher vorgeschlagen, das Transistorleistungsverhalten zu verbessern, indem die Kanalleitfähigkeit der Transistorelemente erhöht wird, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet einer gegebenen Kanallänge vergrößert wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu einem künftigen Technologiestandard, wobei viele der zuvor genannten Probleme, etwa die Verringerung des Gatedielektrikums, vermieden oder zumindest hinausgeschoben werden. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine Druckverspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise führt bei stan dardmäßigen Siliziumsubstraten das Erzeugen einer Zugverformung in dem Kanalgebiet zu einer Erhöhung der Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit und damit des Durchlassstromers und der Arbeitsgeschwindigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen von Verspannungs- bzw. Verformungstechnologien in den Fertigungsablauf für integrierte Schaltungen ist ein äußerst vielversprechender Ansatz für künftige Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsstarker Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei auch viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • Gemäß einem vielversprechenden Ansatz zum Erzeugung von Verformung in dem Kanalgebiet von Transistorelementen wird das dielektrische Material, das über der grundlegenden Transistorstruktur ausgebildet wird, in einem stark verspannten Zustand vorgesehen, um damit eine gewünschte Art an Verformung in dem Transistor und insbesondere in dessen Kanalgebiet hervorzurufen. Beispielsweise werden die Transistorstrukturen typischerweise von einem dielektrischen Zwischenschichtmaterial umschlossen, das für die gewünschte mechanische und elektrische Integrität der einzelnen Transistorstrukturen sorgt und das eine Ausgangsbasis für die Ausbildung zusätzlicher Verdrahtungsschichten bildet, die typischerweise zum Bereitstellen der elektrischen Verbindung zwischen den einzelnen Schaltungselementen erforderlich sind. D. h., es werden typischerweise mehrere Verdrahtungsebenen oder Metallisierungsschichten vorgesehen, die horizontale Metallleitungen und vertikale Kontaktdurchführungen mit geeigneten leitenden Materialien enthalten, um die elektrischen Verbindungen einzurichten. Folglich muss eine geeignete Kontaktstruktur vorgesehen werden, die die eigentlichen Schaltungselemente, etwa Transistoren, Kondensatoren und dergleichen oder entsprechende Bereiche davon mit der ersten Metallisierungsschicht verbindet. Zu diesem Zweck wird das dielektrische Zwischenschichtmaterial in geeigneter Weise strukturiert, um entsprechende Öffnungen vorzusehen, die eine Verbindung zu den gewünschten Kontaktbereichen der Schaltungselemente herstellen, was typischerweise bewerkstelligt wird, indem ein Ätzstoppmaterial in Verbindung mit dem eigentlichen dielektrischen Zwischenschichtmaterial verwendet wird.
  • Beispielsweise ist Siliziumdioxid ein unetabliertes dielektrisches Zwischenschichtmaterial in Verbindung mit Siliziumnitrid, das als ein effizientes Ätzstoppmaterial während der Herstellung der Kontaktöffnungen dient. Somit das Ätzstoppmaterial, d. h. das Siliziumnitridmaterial, im engen Kontakt mit der grundlegenden Transistorstruktur und kann daher effizient verwendet werden, um Verformung in den Transistoren hervorzurufen, insbesondere da Siliziumnitrid auf der Grundlage gut etablierter plasmaunterstützter CVD-(chemische Dampfabscheide-)Techniken mit hoher innerer Verspannung aufgebracht werden kann. Z. B. kann Siliziumnitrid mit hoher innerer kompressiver innerer Verspannung von 2 GPa und höher aufgebracht werden, indem geeignete Abscheideparameter gewählt werden. Andererseits kann eine moderat hohe interne Zugverspannung bis zu 1 GPa und mehr durch geeignetes Einstellen der Prozessparameter erzeugt werden, beispielsweise insbesondere wir das Maß an Ionenbeschuss während des Abscheidens des Siliziumnitridmaterials eingestellt. Folglich kann die Größe der in dem Kanal eines Transistorelements hervorgerufenen Verformung von dem internen Verspannungspegel des dielektrischen Ätzstoppmaterials mit der Dicke des verspannten dielektrischen Materials in Verbindung mit dem wirksamen Abstand des stark verspannten dielektrischen Materials von dem Kanalgebiet abhängen. Im Hinblick auf das Verbessern des Transistorleistungsverhaltens ist es daher wünschenswert, den inneren Verspannungspegel zu erhöhen und auch eine größere Menge an stark verspannten dielektrischen Material in der Nähe des Transistorelements vorzusehen, wobei auch das verspannte dielektrische Material möglichst nahe an dem Kanalgebiet angeordnet werden soll. Es zeigt sich jedoch, dass die inneren Verspannungspegel von Siliziumnitrid durch die Gesamtabscheidefähigkeiten aktuell verfügbarer plasmaunterstützter CVD-Techniken beschränkt sind, wobei auch die effektive Schichtdicke im Wesentlichen durch die grundlegende Transistortopographie und den Abstand zwischen benachbarten Schaltungselementen bestimmt ist. Obwohl deutliche Vorteile erzielt werden, hängt folglich die Effizienz des Verspannungsübertragungsmechanismus von den Prozess- und Bauteileigenschaften ab und kann zu einem geringeren Leistungszuwachs für gut etablierte standardmäßige Transistorstrukturen mit Gatelängen von 50 nm oder weniger führen, da die gegebene Bauteiltopographie und die Spaltfülleigenschaften des entsprechenden Abscheideprozesses in Verbindung mit einem moderat großen Abstand des stark verspannten Materials von dem Kanalgebiet, der durch anspruchsvolle Abstandshalterstrukturen hervorgerufen wird, die schließlich erreichte Verformung in dem Kanalgebiet verringern kann.
  • Aus diesen Gründen wurde vorgeschlagen, eine abgesenkte Transistorarchitektur zu verwenden, d. h. eine Architektur, in der Bereich der Drain- und Sourcegebiete im Hinblick auf das Kanalgebiet in der Nähe der Grenzfläche zwischen dem Kanal und der Gateisolationsschicht abgesenkt sind, um damit das Abscheiden des stark verspannten dielektrischen Materials auf einem Höhenniveau zu ermöglichen, das dem Kanalgebiet entspricht, wodurch der laterale Verspannungsübertragungsmechanismus in das Kanalgebiet effizient verbessert wird. Obwohl diese Strategie zu einer erhöhten Transistorleistungsfähigkeit führen kann, ist es unter gewissen Umständen nicht wünschenswert, diese Strategie auf alle Transistorelemente eines Halbleiterbauelements anzuwenden, da eine abgesenkte Transistorkonfiguration die Effizienz anderer verformungsinduzierender Mechanismen beeinträchtigen kann, was daher zu einem geringeren Gesamttransistorleistungsvermögen führen kann. Beispielsweise wird in einigen Vorgehensweisen das Leistungsverhalten von Transistoren, etwa von p-Kanaltransistoren, verbessert, indem ein Halbleitermaterial zumindest in Teilen der Drain- und Sourcebereiche so vorgesehen wird, das eine gewünschte Art an Verformung in dem benachbarten Kanalgebiet erzeugt wird. Zu diesem Zweck wird häufig eine Silizium/Germanium-Mischung oder Legierung eingesetzt, die epitaktisch auf einem Siliziumschablonenmaterial aufgewachsen wird, wodurch ein verformter Zustand der Silizium/Germaniumlegierung erzeugt wird, die eine gewisse Verspannung auf das benachbarte Kanalgebiet ausübt, wodurch darin die gewünschte Verformung hervorgerufen wird. Die Größe der Verformung in dem Kanalgebiet kann auf der Grundlage der Größe der entsprechenden Aussparungen eingestellt werden, in denen die Silizium/Germanium-Legierung aufgewachsen wird und kann durch die Größe der Germaniumkonzentration in der Halbleiterlegierung eingestellt werden. Da die entsprechende verformte Halbleiterlegierung unmittelbar benachbart zu dem Kanalgebiet angeordnet werden kann, wird ein sehr effizienter verformungsinduzierender Mechanismus bereitgestellt, der jedoch deutlich durch Vorsehen einer abgesenkten Transistorkonfiguration beeinflusst wird. D. h., das Absenken der Drain- und Sourcebereiche, die die stark verformte Halbleiterlegierung enthalten, kann zu einer Verringerung der Verformung führen, selbst wenn das entfernte verformte Halbleiterlegierungsmaterial durch ein stark verspanntes dielektrisches Siliziumnitridmaterial ersetzt wird, wie dies zuvor erläutert ist. Somit ist ein effizienter verformungsinduzierender Mechanismus für p-Kanaltransistoren auf der Grundlage verformter Halbleiterlegierungen unter Umständen nicht vollständig kompatibel mit einer abgesenkten Transistorarchitektur, die sehr vorteilhaft im Hinblick auf n-Kanaltransistoren sein kann, da für diese Transistoren verformte Halbleiterlegierungen, die in das Drain- und Sourcegebiet eingebaut werden, weniger effizient gemäß den aktuell verfügbaren Technologien sind.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Halbleiterbauelemente und Verfahren, die darauf abstellen, das Leistungsverhalten einer Transistorart auf der Grundlage einer abgesenkten Transistorkonfiguration zu verbessern, ohne andere Transistoren, die ein verformtes Halbleitermaterial enthalten, wesentlich negativ zu beeinflussen.
  • Überblick über die vorliegende Offenbarung
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand Halbleiterbauelemente und Techniken zur Herstellung dieser Elemente, wobei ein verbessertes Transistorleistungsverhalten für eine Art an Transistoren, etwa für n-Kanaltransistoren, auf der Grundlage einer abgesenkten Transistorkonfiguration erreicht wird, während andere Transistoren, etwa p-Kanaltransistoren, nicht wesentlich unerwünscht beeinflusst werden, für die eine abgesenkte Transistorkonfiguration nicht gewünscht ist. Zu diesem Zweck wird eine Technik bereitgestellt, die für ein hohes Maß an Kompatibilität mit modernsten CMOS-Technologien sorgt, wobei die Herstellung verformter Halbleiterlegierungen, etwa eines verformten Silizium/Germanium-Materials in den Drain- und Sourcebereichen von p-Kanaltransistoren in Kombination mit anspruchsvollen lateralen Dotierstoffprofilen möglich ist, die typischerweise auf der Grundlage von Seitenwandabstandshalterstrukturen hergestellt werden, die zwei oder mehr einzelne Abstandshalterelemente enthalten. Die selektive Absenkung von Bereichen der Drain- und Sourcegebiete kann erreicht werden, indem ein geeignetes Maskierungsschema zum Schützen der Gateelektroden des Transistors, der die abgesenkte Drain- und Sourcekonfiguration erhöht, vorgesehen wird, während andere Transistoren, die keine abgesenkte Drain- und Sourcekonfiguration erhalten, effizient durch gut etablierte Lithographietechniken, die mit dem Gesamt-CMOS-Prozessablauf kompatibel sind, bereitgestellt werden. In einigen anschaulichen hierin offenbarten Aspekten kann die Maske der Gateelektrode effizient entfernt werden, ohne dass zusätzliche Prozessschritte im Vergleich zu konventionellen CMOS-Strategien erforderlich sind, in denen die Breite einer Seitenwandabstandshalterstruktur vor dem Bilden von Metallsilizidgebieten verringert wird, um damit den Gesamtreihenwiderstand zu verringern und auch den lateralen Abstand zu dem Kanalgebiet zu verringern. Folglich kann das Leistungsverhalten beider Arten von Transistoren, d. h. von Transistoren mit einer abgesenkten Drain- und Sourcekonfiguration und nicht abgesenkten Transistoren mit zusätzlichen verformungsinduzierenden Mechanismen verbessert werden, wodurch insgesamt eine deutliche Steigerung der Leistungsfähigkeit von CMOS-Bauelementen erreicht wird.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst einen n-Kanaltransistor, der über einem Substrat ausgebildet ist. Der n-Kanaltransistor umfasst Drain- und Sourcegebiete, die in einem Halbleitermaterial angeordnet sind, das auf dem Substrat ausgebildet ist, wobei die Drain- und Sourcegebiete einen abgesenkten Oberflächenbereich besitzen, der auf einem tieferen Höhenniveau im Vergleich zu dem Höhenniveau positioniert ist, das durch eine Oberfläche einer Gateisolationsschicht des n-Kanaltransistors definiert ist. Das Halbleiterbauelement umfasst ferner einen p-Kanaltransistor, der über dem Substrat ausgebildet ist und Drain- und Sourcegebiete aufweist, die einen verformungsinduzierenden Bereich aus einer Halbleiterlegierung enthalten. Des weiteren ist eine erste verformungsinduzierende Schicht über dem n-Kanaltransistor gebildet, wobei die erste verformungsinduzierende Schicht eine erste Art an Verformung in einem Kanalgebiet des n-Kanaltransistors hervorruft. Schließlich umfasst das Halbleiterbauelement eine zweite verformungsinduzierende Schicht, die über dem p-Kanaltransistor ausgebildet ist, wobei die zweite verformungsinduzierende Schicht eine zweite Art an Verformung in einem Kanalgebiet des p-Kanaltransistors hervorruft, wobei die zweite Art an Verformung sich von der ersten Art an Verformung unterscheidet.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das selektive Bilden einer Halbleiterlegierung in ersten Vertiefungen in einer siliziumenthaltenden Halbleiterschicht, die lateral von einer Gateelektrode eines ersten Transistors beabstandet ist. Des weiteren umfasst das Verfahren das Bilden von Drain- und Sourcegebieten in dem ersten Transistor und einem zweiten Transistor und das selektive Entfernen von Material der siliziumenthaltenden Schicht in den Drain- und Sourcegebieten des zweiten Transistors, während der erste Transistor und eine Gateelektrode des zweiten Transistors maskiert sind. Des weiteren umfasst das Verfahren das Bilden einer ersten verformungsinduzierenden Schicht über dem ersten Transistor und einer zweiten verformungsinduzierenden Schicht über dem zweiten Transistor.
  • Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden von Drain- und Sourcegebieten eines ersten Transistors in einer Halbleiterschicht benachbart zu einer ersten Gateelektrode, an deren Seitenwände eine erste Abstandshalterstruktur gebildet ist. Das Verfahren umfasst ferner das Bilden von Drain- und Sourcegebieten des zweiten Transistors benachbart zu einer zweiten Gateelektrode, an deren Seitenwände eine zweite Abstandshalterstruktur gebildet ist. Des weiteren werden Vertiefungen in den Drain- und Sourcegebieten des zweiten Transistors gebildet, wobei der erste Transistor maskiert ist und die zweite Abstandshalterstruktur und eine Deckschicht, auf der zweiten Gateelektrode ausgebildet ist, werden als eine Ätzmaske verwendet. Das Verfahren umfasst ferner das Reduzieren einer Breite der zweiten Abstandshalterstruktur und das Bilden eines verformungsinduzierenden Materials über dem ersten und dem zweiten Transistor.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Aspekte der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen auch deutlich aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1i schematisch Querschnittsansichten eines Halbleiterbauelements mit zwei Transistorelementen während diverser Fertigungsphasen zeigen, wobei eine abgesenkte Konfiguration in einem der Transistoren hergestellt wird, während eine im Wesentlichen nicht abgesenkte Konfiguration in dem anderen Transistor beibehalten wird, indem ein effizientes Maskierungsschema gemäß anschaulicher Ausführungsformen angewendet wird;
  • 1j schematisch eine Querschnittsansicht des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigt, in denen eine abgesenkte Transistorkonfiguration in einer Transistorart so gebildet wird, dass eine vergrabene isolierende Schicht vor dem Abscheiden eines verformungsinduzierenden Materials freigelegt wird; und
  • 1k schematisch eine Querschnittsansicht eines Halbleiterbauelements in einer Fertigungsphase vor der Herstellung von Vertiefungen in den Drain- und Sourcebereichen auf der Grundlage einer eingestellten Abstandshalterbreite gemäß noch weiterer anschaulicher Ausführungsformen zeigt.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen gezeigt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den Gegenstand auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente und Prozesstechniken zum selektiven Bereitstellen einer abgesenkten Transistorkonfiguration, während ein hohes Maß an Kompatibilität mit modernsten CMOS-Prozessverfahren beibehalten wird, um moderne Halbleiterbauelemente zu bilden. Auf Grund der abgesenkten Drain- und Sourcekonfiguration einer Bauteilart, etwa von n-Kanaltransistoren, wird eine verbesserte Oberflächentopographie für das nachfolgende Abscheiden eines stark verspannten dielektrischen Materials bereitgestellt, etwa für eine dielektrische Ätzstoppschicht, ein dielektrische Zwischenschichtmaterial und dergleichen. D. h. die abgesenkte Drain- und Sourcekonfiguruation ermöglicht die Anordnung des stark verspannten dielektrischen Materials näher an dem Kanalgebiet, selbst wenn eine geringere Schichtdicke in anderen Bauteilgebieten erforderlich ist auf Grund des beschränkten konformen Abscheideverhaltens der betrachteten plasmaunterstützten Abscheideprozesse. Obwohl somit insgesamt eine geringere Menge an stark verspanntem dielektrischen Material abgeschieden wird, kann die Menge des dielektrischen Materials, das nahe an dem Kanalgebiet auf einer Höhe abgeschieden ist, die im Wesentlichen der Höhe des Kanalgebiets entspricht, erhöht werden, wodurch in Verbindung mit dem allgemein verbesserten lateralen Verspannungsübertrag eine höhere Verformung in dem Kanalgebiet hervorgerufen wird, wodurch zu einer größeren Ladungsträgerbeweglichkeit und damit einem höheren Durchlassstrom des betrachteten Transistors beigetragen wird.
  • Ferner stellt die abgesenkte Drain- und Sourcekonfiguration auch einen größeren Oberflächenbereich bereit, der für einen Silizidierungsprozess verfügbar ist, wodurch sich ein geringerer Schichtwiderstand der Kontaktbereiche des Bauelements ergibt, wahren auch die größere Menge an Metallsilizid zum verformungsinduzierenden Mechanismus beiträgt. Bei spielsweise kann in n-Kanaltransistoren das Metallsilizid die gesamte Zugverspannungswirkung verbessern, wodurch insgesamt die Ladungsträgerbeweglichkeit verbessert wird. Ferner kann in einigen anschaulichen hierin offenbarten Aspekten die Seitenwandabstandshalterstruktur, die zum Definieren des lateralen Dotierstoffprofils der Drain- und Sourcegebiete eingesetzt wird, in ihrer Breite verringert werden, nachdem Bereich der Drain- und Sourcegebiete abgesenkt wurden, wodurch weiterhin zu einer Leistungssteigerung beigetragen wird, da der laterale Abstand des Metallsilizidgebiets und auch des verformungsinduzierenden Materials zu dem Kanalgebiet verringert wird. Andererseits kann eine gewünschte Source- und Drain-Konfiguration, beispielsweise eine im Wesentlichen plane Konfiguration oder eine erhabene Drain- und Sourcekonfiguration in anderen Transistorelementen beibehalten werden, etwa in p-Kanaltransistoren, ohne dass im Wesentlichen der Gesamtfertigungsablauf und somit die Eigenschaften dieser Transistoren beeinflusst werden. In einigen anschaulichen Aspekten weisen diese Transistoren einen sehr effizienten verformungsinduzierenden Mechanismus auf, der in einigen anschaulichen Ausführungsformen in Form einer verformten Halbleiterlegierung vorgesehen wird, etwa als Silizium/Germanium-Material, das auf der Grundlage gut etablierter Fertigungsverfahren hergestellt wird. In Verbindung mit einer Verringerung der Abstandshalterbreite kann jedoch das Gesamtleistungsverhalten dieser Transistoren ebenfalls verbessert werden, da ein Metallsilizid und ein geeignet verspanntes dielektrisches Material näher an dem Kanalgebiet dieser Transistoren angeordnet werden können.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem eine siliziumenthaltende Halbleiterschicht 103 gebildet ist. Das Substrat 101 repräsentiert ein geeignetes Trägermaterial, um darauf oder darüber die Halbleiterschicht 103 herzustellen. In einer anschaulichen Ausführungsform (nicht gezeigt) repräsentiert die Halbleiterschicht 103 einen oberen Teil des Substrats 101, das beispielsweise in Form eines Siliziummaterials und dergleichen vorgesehen ist. In der in 1a gezeigten Ausführungsform ist eine vergrabene isolierende Schicht 102, beispielsweise in Form von Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid und dergleichen, zwischen dem Substrat 101 und der Halbleiterschicht 103 vorgesehen, wodurch eine SOI-(Silizium-auf-Isolator-)Konfiguration gebildet wird. Es sollte beachtet werden, dass die Halbleiterschicht 103 eine geeignete Zusammensetzung und Dicke aufweist, wie die für die Herstellung moderner Transistorelemente erforderlich ist. Beispielsweise besitzt in der in 1a gezeigten Fertigungsphase die Fertigungsphase 103 ggf. Dotierstoffsorten, isoelektronische Komponenten oder andere halbleiterbildende Komponenten entsprechend den Bauteilerfordernissen, wobei auch ein deutlicher Anteil an Silizium vorgesehen ist, dessen Ladungsträgerbeweglichkeit auf der Grundlage von Mechanismen verbessert wird, wie sie zuvor beschrieben sind. Des weiteren umfasst das Halbleiterbauelement 100 einen ersten Transistor 150a und einen zweiten Transistor 150b in einer frühen Fertigungsphase. Die Transistoren 150a, 150b besitzen eine Gateelektrode 151, die aus einem beliebigen geeigneten Material aufgebaut ist, etwa Polysilizium oder andere Materialien, die teilweise oder vollständig durch ein weiteres Material in einer späteren Fertigungsphase ersetzt werden, und dergleichen. Die Gateelektroden 151 sind von entsprechenden Kanalgebieten 153 durch eine Gateisolationsschicht 152 getrennt, die aus Siliziumdioxid möglicherweise in Verbindung mit anderen dielektrischen Materialien, etwa Stickstoff und dergleichen aufgebaut ist, während in anderen Fällen dielektrische Materialien mit großem ε vorgesehen sind, wobei dies von den gesamten Bauteilerfordernissen abhängt. Des weiteren ist eine Deckschicht 154b, 154a auf den Gateelektroden 151 des ersten bzw. des zweiten Transistors 150a, 150b ausgebildet. Die Deckschichten 154a, 154b sind aus einem beliebigen geeigneten Material aufgebaut, das die erforderlichen Ätzstopp- oder Ätzverzögerungseigenschaften besitzt, wie dies in einer späteren Fertigungsphase zur Herstellung von Vertiefungen in dem ersten Transistor erforderlich ist, die dann mittels einer geeigneten Halbleiterlegierung erfüllt werden, und wie diese auch während der Herstellung von Vertiefungen in dem zweiten Transistor 150b in einer späteren Phase erforderlich ist, wie dies nachfolgend detaillierter erläutert ist. Beispielsweise werden die Deckschichten 154a, 154b in Form von Siliziumnitridmaterial vorgesehen, wobei auch andere Materialien, etwa Siliziumkarbid, stickstoffenthaltendes Siliziumkarbid und dergleichen verwendet werden können.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Ausbildung geeigneter Isolationsstrukturen (nicht gezeigt), etwa flache Grabenisolationen, dem Bilden geeigneter grundlegender Dotierstoffprofile, etwa von n-Wannen und p-Wannen bzw. Potentialtöpfen, was auf der Grundlage gut etablierter CMOS-Prozesstechniken erreicht wird, wird Material für die Gateisolationsschicht 152 und die Gateelektroden 151 gebildet, beispielsweise durch Abscheiden, Oxidation und dergleichen. Des weiteren wird ein geeignetes Material für die Deckschichten 154a, 154b vorgesehen, etwa durch Abscheiden eines Siliziumnitridmaterials und dergleichen. Anschließend werden die Materialschichten auf der Grundlage modernster Lithographieverfahren strukturiert, wobei beispielsweise das Deckschichtmaterial, möglicherweise in Verbindung mit anderen Materialien zur Erzeugung geeigneter Bedingungen während des Lithographieprozesses, strukturiert werden und als eine Hartmaske für die weitere Strukturierung der Gateelektroden 151 und der Gateisolationsschichten 152 verwendet werden.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase mit einer Ätzstoppschicht 104, die aus einem beliebigen geeigneten Material aufgebaut ist, etwa Siliziumdioxid und dergleichen, und die eine gewünschte hohe Ätzselektivität in Bezug auf eine Maskenschicht 105 aufweist, die aus einem Material aufgebaut ist, das als eine Ätzmaske und eine Wachstumsmaske während der nachfolgenden Fertigungssequenz verwendet werden kann. Beispielsweise wird die Maskenschicht 105 in Form eines Siliziumnitridmaterials, eines Siliziumkarbidmaterials und dergleichen vorgesehen, sofern die gewünschte Ätzselektivität in Bezug auf die Ätzstoppschicht 104 erreicht wird. Die Schichten 104, 105 werden mit einer geeigneten Dicke vorgesehen, um damit einen gewünschten lateralen Abstand zu dem Kanalgebiet 153 des ersten Transistor 150a zu erhalten.
  • Die Schichten 104 und 105 können auf der Grundlage gut etablierter Abscheidetechniken hergestellt werden. Als nächstes wird eine Ätzmaske, etwa eine Lackmaske (in 1b nicht gezeigt) vorgesehen, um den zweiten Transistor 150b abzudecken, während ein Teil der Schicht 105 über dem ersten Transistor 150a der Wirkung einer geeignet gestalteten Ätzumgebung zum Entfernen von Material der Schicht 105 von horizontalen Bauteilbereichen ausgesetzt wird. Beispielsweise wird ein anisotroper Ätzprozess ausgeführt, wobei in einer anschaulichen Ausführungsform ein im Wesentlichen nicht-selektives Ätzrezept eingesetzt wird im Hinblick auf die Materialien der Schichten 104, 105, um eine gewünschte Seitenwandabstandshalterstruktur in dem ersten Transistor 150a zu erhalten, deren Breite im Wesentlichen durch die Anfangsdicke der Schichten 104, 105 und die Bedingungen in dem Ätzprozess bestimmt ist. In anderen anschaulichen Ausführungsformen wird der Ätzprozess auf Grundlage einer selektiven Ätzchemie ausgeführt, um den ersten Ätzschritt im Wesentlichen in der Ätzstoppschicht 104 anzuhalten, wobei in einem nachfolgenden Schritt freiliegende Bereiche der Schicht 104 durch einen separaten Ätzschritt entfernt werden, der beispielsweise auf der Grundlage eines nasschemischen Prozesses, eines plasmaunterstütz ten Prozesses und dergleichen ausgeführt wird. Beispielsweise sind selektive anisotrope Ätzprozesse für Siliziumnitrid in Bezug auf Siliziumdioxid gut etabliert. Während eines Ätzschrittes zum Entfernen freigelegter Bereiche der Ätzstoppschicht 104 können die Deckschicht 154a und das Material der Gateelektrode 151 und die siliziumenthaltende Halbleiterschicht 103 als effizientes Ätzstoppmaterial dienen. Beispielsweise sind mehrere sehr selektive Ätzrezepte zum Entfernen von Siliziumdioxid selektiv zu Siliziumnitrid und Silizium verfügbar und können für diesen Zweck eingesetzt werden.
  • 1c zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschriebenen Prozesssequenz und während eines Ätzprozesses 106, der gestaltet ist, Material der siliziumenthaltenden Schicht 103 selektiv in Bezug auf die Deckschicht 154a und eine Abstandshalterstruktur 105a zu entfernen, die aus den verbleibenden Teilen der Schicht 105 und 104 in dem ersten Transistor 150a aufgebaut ist, wie dies zuvor erläutert ist. Während des Ätzprozesses 106 werden somit Vertiefungen bzw. Aussparungen 107 in der Schicht 103 gebildet, wobei eine Form durch die Breite der Abstandshalterstruktur 105a und die Bedingungen während des Ätzprozesses 106 bestimmt ist. D. h., abhängig von den Bauteilerfordernissen wird ein im Wesentlichen isotropes Verhalten oder ein im Wesentlichen antisotropes Ätzverhalten (wie dies gezeigt ist) oder ein beliebiges dazwischenliegendes Verhalten während des Prozesses 106 eingestellt, um damit die Menge und die Position einer Halbleiterlegierung zu definieren, die in den Aussparungen 107 zu bilden ist. Es sollte beachtet werden, dass in der gezeigten Ausführungsform eine Lackmaske 108, die auch zur Herstellung der Abstandshalterstruktur 105a verwendet wurde, wie dies zuvor erläutert ist, weiterhin während des Ätzprozesses 106 vorhanden sein kann, wodurch ein übermäßiger Materialabtrag der Schicht 105 in dem zweiten Transistor 150b verhindert wird, wenn eine Ätzselektivität beim Ätzprozess 106 wenig ausgeprägt ist. In anderen Fallen wird die Lackmaske 108 nach dem Bilden der Abstandshalterstruktur 105a entfernt und der Prozess 106 wird unter Anwendung der Maskenschicht 105 als eine effiziente Ätzmaske ausgeführt.
  • In noch anderen anschaulichen Ausführungsformen umfasst der Ätzprozess 106 geeignete Schritte, die auf der Grundlage der Lackmaske 108 ausgeführt werden, um die Maskenschicht 104 anisotrop zu ätzen, so dass entsprechende Abstandshalterelemente erhalten werden, woran sich ein Ätzprozess zum entfernen freiliegender Bereiche der Ätzstoppschicht 104 anschließt mit einem nachfolgenden Ätzschritt zum Ätzen in die Halbleiterschicht 103, wobei zumindest zwei der entsprechenden Prozessschritte in der gleichen Ätz kammer ausgeführt werden können, wobei eine geeignete Ätzumgebung während der diversen Ätzschritte eingestellt wird. Folglich kann das Vorsehen der Ätzstoppschicht 104 in geeigneter Weise in den Gesamtprozessablauf zur Herstellung der Maskenschicht 105 eingebaut werden, ohne dass wesentlich zu einer weiteren Prozesskomplexität beigetragen wird.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Halbleiterlegierung 157, etwa Silizium/Germanium, in den Aussparungen 107 gebildet, wobei die Halbleiterlegierung 157 bis zu einem gewünschten Höhenniveau hinaus ausgebildet ist, um damit eine im Wesentlichen plane Konfiguration oder eine erhaben Drain- und Sourcekonfiguration bereitzustellen, wie dies gemäß den Gesamterfordernissen notwendig ist. Es sollte beachtet werden, dass die Halbleiterlegierung 157 ein geeignetes Deckmaterial, etwa Silizium, aufweisen kann, falls dies als geeignet erachtet wird, wenn das Vorhandensein einer größeren Menge an Germanium oder einer anderen legierungsbildenden Komponente den Oberflächenbereich während der weiteren Bearbeitung des Bauelements 100 als ungünstig erachtet wird. Die Halbleiterlegierung 157 kann auf der Grundlage eines selektiven epitaktischen Aufwachsverfahrens gebildet werden, das nach dem Entfernen der Lackmaske 108, falls diese während des Ätzprozesses 106 vorgesehen ist, auf der Grundlage einer geeigneten Abscheideumgebung ausgeführt wird, in der das Halbleiterlegierungsmaterial sich im Wesentlichen an freiliegenden Oberflächenbereichen der Schicht 103 abscheidet, während eine Abscheidung auf dielektrischen Bereichen, etwa der Maskenschicht 104, der Deckschicht 154a und dem Seitenwandabstandshalter 105a unterdrückt wird. Geeignete Abscheidetechniken sind im Stand der Technik gut bekannt und können für diesen Zweck eingesetzt werden. Als nächstes wird der verbleibende Teil der Maskenschicht 104 entfernt, beispielsweise indem ein selektiver Ätzprozess ausgeführt wird, etwa ein Abtragungsprozess auf der Grundlage von heißer Phosphorsäure, wodurch auch ein Teil der Abstandshalterstruktur 105a entfernt wird, wenn diese aus Siliziumnitrid aufgebaut ist. Ferner wird während dieses Abstragungsprozesses auch die Deckschicht 154a, falls diese aus einem Material mit ähnlichen Ätzeigenschaften im Vergleich zu dem Maskenschichtmaterial 104 aufgebaut ist, abgetragen. Nach einem entsprechenden selektiven Ätzprozess kann somit die Maskenschicht 104 von dem zweiten Transistor 150b entfernt werden, wodurch die Ätzstoppschicht 104 freigelegt wird, die in effizienter Weise einen unerwünschten Materialabtrag der Deckschicht 154 verhindert. Andererseits kann die Deckschicht 154a und ein Teil der Abstandshalterstruktur 105 entfernt werden, während die Schicht 104 in dem ersten Transistor 150a ebenfalls als ein Ätzstoppmaterial dient, dessen Dicke jedoch im Vergleich zu dem Material 104 in dem zweiten Transistor 150b auf Grund der größeren Einwirkung durch die entsprechende Ätzumgebung geringer ist. Als nächstes wird die Ätzstoppschicht 104, 104r von dem zweiten und dem ersten Transistor 150b, 150a entfernt, indem ein selektiver Ätzprozess ausgeführt wird, der auf Grundlage von Flusssäure (HF) ausgeführt werden kann, wenn das Ätzstoppmaterial 104 auf Siliziumdioxid aufgebaut ist. In anderen Fällen kann eine beliebige andere Ätzchemie eingesetzt werden, um das Ätzstoppmaterial 104 in Bezug auf die Gateelektroden 151, die Halbleiterschicht 103 und die Halbleiterlegierung 157 selektiv zu entfernen.
  • 1e zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschriebenen Prozesssequenz. Somit ist die Gateelektrode 151 des zweiten Transistors 150b weiterhin durch die Deckschicht 154b bedeckt, die daher als eine effiziente Ätzmaske in einer späteren Fertigungsphase zur Herstellung von Vertiefungen in dem zweiten Transistor 150b eingesetzt werden kann.
  • 1f zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Seitenwandabstandshalterstruktur 160 an Seitenwänden der Gateelektrode 151 ausgebildet, wobei in einigen anschaulichen Ausführungsformen die Abstandshalterstruktur 160 mehrere einzelne Abstandshalterelemente 161, 162 aufweist, die von der Gateelektrode 151 und voneinander durch Ätzstoppbeschichtungen 163 und 164 getrennt sein können. In einigen anschaulichen Ausführungsformen weist zumindest das äußerste Abstandshalterelement 162 im Wesentlichen das gleiche Material wie die Deckschicht 154b auf, was so zu verstehen ist, dass die Deckschicht 154b und der äußerste Abstandshalter 162 im Wesentlichen die gleiche Ätzeigenschaft während eines nachfolgenden Ätzprozesses zur Verringerung einer Breite der Abstandshalterstruktur 160 aufweisen. In anderen anschaulichen Ausführungsformen werden beliebige andere Materialzusammensetzungen für die Abstandshalter 161, 162 eingesetzt, solange eine gewünschte Ätzselektivität der Abstandshalterstruktur 160 und der Deckschicht 154b im Vergleich zu der Halbleiterschicht 103 während eines Prozesses zum Absenken der Halbleiterschicht 103 in dem zweiten Transistor 150b in einer späteren Fertigungsphase erreicht wird. Beispielsweise sind die Abstandshalterelemente 161, 162 aus Siliziumnitrid aufgebaut, während die Beschichtungsmaterialien 163 und 164 aus Siliziumdioxid aufgebaut sind. Des weiteren besitzen die Transistoren 150a, 150b in Teilen der Halbleiterschicht 103 Drain- und Sourcegebiete 158 mit einem lateralen Dotierstoffprofil entsprechend den Bauteilerfordernissen, wobei das laterale Dotierstoffprofil im Wesentlichen durch die Konfiguration der Abstandshalterstruktur 160 und entsprechende Prozessparameter bestimmt ist, die zur Herstellung der Drain- und Sourcegebiete 158 angewendet werden. D. h., die Abstandshalterstruktur 160 wird typischerweise in mehreren Fertigungsphasen gebildet, beispielsweise durch zunächst Vorsehen eines Versatzabstandshalters (nicht gezeigt), der für einen gewünschten lateralen Abstand eines ersten Bereichs der Drain- und Sourcegebiete 158 sorgt, die einen flachen pn-Übergang bilden. Danach wird beispielsweise das Abstandshalterelement 161 in Verbindung mit der Beschichtung 163 auf Grundlage gut etablierter Abscheide- und anisotroper Ätztechniken hergestellt, woran sich ein geeigneter Implantationsprozess zum Einbau einer geeigneten Dotierstoffsorte auf Grundlage geeigneter Prozessparameter anschließt, etwa Dosis und Energie, wobei die Implantationsenergie die Verteilung in der Tiefe bestimmt, während die Breite des Abstandshalterelements 161 im Wesentlichen die laterale Position der Dotierstoffsorte festlegt. Als nächstes wird das größere Abstandshalteelement 162 in Verbindung mit der Beschichtung 164 durch Abscheiden und anisotrope Ätzprozesse gebildet, woran sich eine weitere Implantationssequenz zum Einbau der Dotierstoffsorte zum Definieren eines Teils der Drain- und Sourcegebiete 158 anschließt, wobei das endgültige Dotierstoffprofil auf Basis von Ausheizprozessen eingestellt wird, um die Dotiersorten zu aktivieren und auch um durch Implantation hervorgerufene Schäden zu rekristallisieren.
  • Wie beispielsweise in 1f gezeigt ist, können die Prozessparameter der vorhergehenden Implantationsprozesse und des einen oder mehreren Ausheizzyklen so eingestellt werden, dass die Drain- und Sourcegebiete 158 sich im Wesentlichen bis hinab zu der vergrabenen isolierenden Schicht 102 erstrecken, während in anderen Fällen eine andere geeignete Tiefe eingestellt wird. Es sollte beachtet werden, dass die Herstellung der Drain- und Sourcegebiete 158 weitere Implantationsprozesse beinhalten kann, etwa das Herstellen eines Halo-Gebiets (nicht gezeigt), wobei der Einbau einer Dotierstoffsorte mit umgekehrter Leitfähigkeitsart in Bezug auf die Dotierstoffsorte, die zum Bilden der Drain- und Sourcegebiete 158 verwendet wird, beteiligt ist, um damit einen gewünschten Dotierstoffgradienten an den jeweiligen pn-Übergängen zu erhalten. In ähnlicher Weise können Voramorphisierungsprozesse ausgeführt werden, wenn dies als geeignet erachtet wird.
  • 1g zeigt schematisch das Halbleiterbauelement 100 in einer fortgeschrittenen Fertigungsphase, in der eine Ätzmaske 111, etwa eine Lackmaske, vorgesehen ist, um den ersten Transistor 150a abzudecken, während der zweite Transistor 150b der Einwirkung einer Ätzumgebung 110 ausgesetzt ist. Die Ätzumgebung 110 wird auf der Grundlage einer Ätzchemie eingerichtet, die ein selektives Abtragen der Halbleiterschicht 103 in Bezug auf die Abstandshalterstruktur 160 und die Deckschicht 154b ermöglicht. Beispielsweise können im Wesentlichen die gleichen Prozessbedingungen angewendet werden, wie sie zuvor beschrieben sind, um die Aussparungen 107 herzustellen, wobei in der gezeigten Ausführungsform jedoch die Prozessparameter so gewählt sind, dass eine unerwünschte Unterätzung der Abstandshalterstruktur 160 vermieden wird. Folglich werden Vertiefungen 1120 geschaffen, die eine laterale Größe aufweisen, die zuverlässig innerhalb der Drain- und Sourcegebiete 158 liegt, um damit ausreichend Prozesstoleranzbereiche für die Ausbildung von Metallsilizid auf freiliegenden Oberflächen 112s der Vertiefungen 112 zu ermöglichen, ohne das pn-Übergänge der Drain- und Sourcegebiete 158 „kurzgeschlossen” werden. Somit wird eine abgesenkte Drain- und Sourcekonfiguration in dem zweiten Transistor 150 erreicht, wobei zumindest ein wesentlicher Teil der Oberfläche 112s an einer Höhe angeordnet ist, die tiefer ist im Vergleich zu einem Höhenniveau, das durch die Gateisolationsschicht 152 definiert ist.
  • In diesem Zusammenhang ist eine Positionsinformation als eine relative Position zu verstehen im Hinblick auf eine deutlich ausgeprägte Oberfläche des Bauelements 100, etwa eine Grenzfläche zwischen der vergrabenen isolierenden Schicht 102 und der Halbleiterschicht 103, wobei eine Komponente „tiefer” ist als eine andere Komponente, wenn der Abstand zwischen der zuerst genannten Komponente an einer Referenzebene, d. h. der zuvor angegebenen Grenzfläche kleiner ist als ein Abstand der zuletzt genannten Komponente und der Referenzebene. In diesem Sinne kann des Höhenniveau H, das der Gateisolationsschicht 152 entspricht, beispielsweise der Höhe der Grenzfläche zwischen der Schicht 152 und dem Kanalgebiet 153 eine obere Grenze für die Oberfläche 112s definieren. Da somit die Oberfläche 112s eine Grenze der Drain- und Sourcegebiete 158 bildet, von denen zumindest ein deutlicher Anteil unter einem Höhenniveau angeordnet ist, der durch die Gateisolationsschicht 152 definiert ist, kann der Transistor 150b als ein Transistor mit einer abgesenkten Drain- und Sourcekonfiguration betrachtet werden. Der erste Transistor 150a kann dagegen eine im Wesentlichen ebene Konfiguration aufweisen, wenn dessen Drain- und Sourcegebiete 158 mit der Halbleiterlegierung 157 sich im Wesentlichen zu dem HÖ henniveau H erstrecken, während eine erhabene Drain- und Sourcekonfiguration als eine Struktur verstanden wird, in der zumindest Teile der Drain- und Sourcegebiete 158, etwa die Halbleiterlegierung 157, sich über das Höhenniveau H hinaus erstrecken, wie dies beispielsweise in 1g gezeigt ist.
  • Nach dem Bilden der Vertiefungen 112 durch den Ätzprozess 110 wird die Lackmaske 111 entfernt, beispielsweise durch gut etablierte plasmaunterstützte Ätzverfahren, woran sich das Entfernen der Deckschicht 154b anschließt, was auf Grundlage eines beliebigen geeigneten selektiven Ätzrpozesses bewerkstelligt werden kann. In einer anschaulichen Ausführungsform wird eine Ätzchemie zum Entfernen der Deckschicht 154b selektiv zur Gateelektrode 151 verwendet, während auch die Abstandshalterstruktur 160 geätzt wird, um deren Breite zu verringern. In diesem Falle kann die Beschichtung 164 als ein effizientes Ätzstoppmaterial dienen, wodurch eine gut steuerbare Verringerung der Breite der Abstandshalterstruktur 160 geschaffen wird. In einer Ausführungsform besitzen die Deckschicht 154b und zumindest der äußerste Abstandshalter 162 ein ähnliches Ätzverhalten, wodurch ein effizientes gleichzeitiges Entfernen dieser Komponenten möglich ist, wobei dennoch für ein hohes Maß an Prozessgleichmäßigkeit gesorgt ist.
  • 1h zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der nach dem Entfernen der Deckschicht 154b und des Abstandshalters 162 ein Metallsilizidmaterial 159 in freigelegten Bereichen der Gateelektrode 151 und den Drain- und Sourcegebieten 158 gebildet wird. Auf Grund der Verringerung der Breite der Abstandshalterstruktur 160, beispielsweise durch Entfernen des äußersten Abstandshalters 162 besitzen die Drain- und Sourcegebiete 158 einen horizontalen Oberflächenbereich 112h zusätzlich zu den abgesenkten Oberflächenbereich 112s, die zum Umwandeln von Siliziummaterial in gut leitendes Metallsilizid der Gebiete 159 verfügbar sind. In ähnlicher Weise ist in dem ersten Transistor 150a das Siliziumgebiet 159 nahe an dem Kanalgebiet 153 angeordnet, wobei ein Abstand im Wesentlichen durch die reduzierte Abstandshalterstruktur 160 bestimmt ist. Wie zuvor erläutert ist, führt in dem zweiten Transistor 150b der größere Oberflächenbereich im Vergleich zu einer im Wesentlichen ebenen Konfiguration zu einer größeren Menge an Metallsilizid, wodurch ebenfalls für einen geringeren Reihenwiderstand des Transistors 150b gesorgt wird, wobei der kleinere Abstand zu dem Kanalgebiet 153 zusätzlich für verbessertes Bauteilverhalten sorgt, wie dies auch zuvor erläutert ist. Ferner kann die abgesenkte Konfiguration der Drain- und Sourcegebiete 158 eine gewisse Zugverformungskomponente in dem Kanalgebiet 152 des Transistors 150b auf Grund eines Metallsilizids 159 hervorrufen, wobei eine durch das Metallsilizid hervorgerufene entsprechende Verformung in dem Transistor 150a deutlich geringer ausgeprägt ist auf Grund der nicht abgesenkten oder sogar erhabenen Drain- und Sourcekonfiguration.
  • Das Metallsilizid 159 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wobei das Abscheiden eines hochschmelzenden Metalls erfolgt, etwa von Nickel, Platin, Kobalt und dergleichen, woran sich eine geeignete Wärmebehandlung in Verbindung mit dem Entfernen des nicht-reagierten Metalls anschließt.
  • 1i zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein verformungsinduzierendes Material über dem ersten und dem zweiten Transistor 150a, 150b gebildet ist. In einer anschaulichen Ausführungsform wird das verformungsinduzierende Material in Form einer ersten verformungsinduzierenden Schicht 120a bereitgestellt, die über dem Transistor 150a ausgebildet ist und eine Verformung erzeugt, wie sie zum Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet 153 des ersten Transistors 150 erforderlich ist. Andererseits ist eine zweite verformungsinduzierende Schicht 120b über dem zweiten Transistor 150b ausgebildet, wodurch eine unterschiedliche Art an Verformung in dem Kanalgebiet 153 hervorgerufen wird, um damit darin die Ladungsträgerbeweglichkeit zu verbessern. In einer anschaulichen Ausführung repräsentiert der erste Transistor 150a einen p-Kanaltransistor, der eine kompressive Verformung erfordert, um damit die Löcherbeweglichkeit bei einer standardmäßigen Kristallkonfiguration der Halbleiterschicht 103 zu erhöhen. In ähnlicher Weise repräsentiert der zweite Transistor 150b einen n-Kanaltransistor, wobei eine Zugverspannungskomponente der Schicht 120b in Verbindung mit einer Zugverspannungskomponente des Metallsilizids 159 für eine erhöhte Elektronenbeweglichkeit in dem Kanalgebiet 153 des Transistors 150b sorgt. Die verformungsinduzierenden Schichten 120a, 120b können in Form eines beliebigen geeigneten Materials, etwa Siliziumnitrid, stickstoffenthaltendem Siliziumkarbid, Siliziumdioxid und dergleichen vorgesehen sein. Wie zuvor erläutert ist, können beispielsweise die Schichten 120a, 120b in Form eines Siliziumnitridmaterials vorgesehen werden, das auf Grundlage geeignet ausgewählter Prozessparameter abgeschieden wird, um damit den gewünschten inneren Verspannungspegel zu erreichen. In noch anderen anschaulichen Ausführungsformen werden zusätzlich oder alternativ zu den Schichten 120a, 120b eine oder mehrere Schichten aus dielektrischem Material mit einer gewünschten inneren Ver spannung angeordnet, um damit das gewünschte Gesamttransistorleistungsverhalten zu erreichen. Beispielsweise kann bei der abgesenkten Konfiguration des Transistors 150b das Material der Schicht 120b innerhalb der Vertiefungen 112 in einem stark verspannten Zustand angeordnet werden, wodurch eine größere laterale Verspannungskomponente erreicht wird, die auf das Kanalgebiet 153 einwirkt. Auf Grund der vorhergehenden Verringerung der Breite der Abstandshalterstruktur 160 kann ein verspanntes Material über den Höhenniveau H näher an dem Kanalgebiet im Vergleich zu konventionellen Strategien angeordnet werden, in der die Verringerung der Abstandshalterbreite nicht ausgeführt wird. In ähnlicher Weise wird das Material der verformungsinduzierenden Schicht 120a nahe an dem Kanalgebiet 153 des Transistors 150 angeordnet, wobei auch ein verformungsinduzierender Mechanismus durch die Halbleiterlegierung 157 beibehalten wird. Des weiteren kann auch der Reihenwiderstand in dem Transistor 150a auf Grund des geringen Abstands des Metallsilizidgebiets 159 zu den pn-Übergängen der Drain- und Sourcegebiete 158 verringert werden.
  • Das verformungsinduzierende Material, etwa die Schichten 120, 120b können auf der Grundlage geeigneter Prozesstechniken bereitgestellt werden. Beispielsweise kann eine der Schichten 120a, 120b hergestellt werden, möglicherweise in Verbindung mit einem Ätzstoppmaterial (nicht gezeigt), und nachfolgend wird die Schicht von einem der Transistoren entfernt, der die Art an Verformung erfordert. Danach wird die andere der Schichten 120a, 120b abgeschieden und ein unerwünschter Bereich davon wird selektiv beispielsweise auf der Grundlage eines geeigneten Ätzstoppmaterials oder Ätzindikatormaterials von dem anderen der Transistoren 150a, 150b entfernt. Es sollte beachtet werden, dass weitere verformungsinduzierende Materialien oder im Wesentlichen verspannungsneutrale Materialien hinzugefügt werden können, abhängig von den Gesamtprozesserfordernissen. Ferner wird ggf. ein weiteres dielektrisches Zwischenschichtmaterial abgeschieden, beispielsweise in Form von Siliziumdioxid, und nachfolgend werden Kontaktöffnungen in dem dielektrischen Zwischenschichtmaterial und dem verformungsinduzierenden Material, etwa den Schichten 120a, 120b, strukturiert.
  • 1j zeigt schematisch das Halbleiterbauelement 100 gemäß weiterer anschaulicher Ausführungsformen, wobei der Ätzprozess 110 zur Herstellung der Vertiefungen 112 so ausgeführt wird, dass die Vertiefungen 112 sich im Wesentlichen bis hinab zu der vergrabenen isolierenden Schicht 102 erstrecken, wo verbesserte Verspannungsübertragungseigen schaften geschaffen werden und auch die parasitäre Kapazität der pn-Übergänge in den Drain- und Sourcegebieten 158 des zweiten Transistors 150b verringert wird. Zu diesem Zweck werden die Prozessparameter so eingestellt, dass eine Seitenwand oder ein Oberflächenbereich 122s geschaffen wird, wodurch sich ein Abstand 112b zwischen dem pn-Übergang des Drain- und Sourcegebiets 158 und der Oberfläche 112c an der vergrabenen isolierenden Schicht 102 ergibt, wodurch dennoch ein ausreichender Prozesstoleranzbereich während eines nachfolgenden Prozesses zur Herstellung des Metallsilizids 159 beibehalten wird. D. h., der Abstand 112d ist derart gestaltet, dass ein Kurzschluss des Drain- und Sourcegebiets 158 in der Nähe der vergrabenen isolierenden Schicht 102 zuverlässig nach dem Verbrauch des siliziumenthaltenden Materials in diesem Bereich durch den Silizidierungsprozess verhindert wird. Ferner sorgt die Neigung der Oberfläche 112s ebenfalls für einen zuverlässigen Kontaktbildungsablauf, wenn entsprechende Kontaktöffnungen zu den Drain- und Sourcegebieten 158 gebildet werden, wobei zumindest ein Bereich der jeweiligen Kontaktöffnungen einen Teil der geneigten Oberfläche 112s freilegt.
  • 1k zeigt schematisch das Halbleiterbauelement 100 gemäß noch weiterer anschaulicher Ausführungsformen, in denen vor dem Ätzprozess 110 die Breite der Abstandshalterstruktur 160 im Hinblick auf die Formung und die Positionierung der Vertiefungen 112 eingestellt wird. In einer anschaulichen Ausführungsform erhält die Abstandshalterstruktur 160 ein weiteres Abstandselement 165, wodurch größere Prozesstoleranzbereiche geschaffen werden, wenn die Vertiefungen 112 gebildet werden, woran sich das Ausbilden des Metallsilizids 150 anschließt, insbesondere, wenn die Vertiefungen 112 so gebildet werden, dass diese sich bis hinab zu der vergrabenen isolierenden Schicht 102 erstrecken.
  • Es gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente und Fertigungstechniken bereit, in denen ein verformungsinduzierender Mechanismus selektiv auf der Grundlage einer abgesenkten Drain- und Sourcekonfiguration bereitgestellt wird, ohne dass die ebene oder erhabene Drain- und Sourcekonfiguration anderer Transistoren negativ beeinflusst wird, wobei auch ein geringerer Abstand von Metallsilizidmaterial und von stark verspannten dielektrischen Material zu dem Kanalgebiet des abgesenkten und des nicht abgesenkten Transistors verringert wird. Folglich kann eine Leistungssteigerung von abgesenkten und nicht-abgesenkten Transistoren erreicht werden, wobei dennoch für ein hohes Maß an Kompatibilität mit konventionellen anspruchsvollen CMOS-Techniken gesorgt ist. Somit kann eine abgesenkte Drain- und Sourcekonfiguration beispielsweise für n- Kanaltransistoren vorgesehen werden, wodurch ein geringerer Reihenwiderstand und eine erhöhte Verspannungsübertragungseffizienz erreicht wird, während effiziente verformungsinduzierende Mechanismen in p-Kanaltransistoren eingesetzt werden können, etwa ein eingebettetes Halbleiterlegierungsmaterial, wobei auch ein geringerer Reihenwiderstand in Verbindung mit einer erhöhten Effizienz eines weiteren verformungsinduzierenden Mechanismus in Form eines verspannten dielektrischen Materials erreicht wird. Zu diesem Zweck ermöglicht ein geeignetes Maskierungsschema das selektive Absenken einer Art an Transistor, während die andere Transistorart im Wesentlichen nicht beeinflusst wird.
  • Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich anschaulicher Natur und ist für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (23)

  1. Halbleiterbauelement mit: einem n-Kanaltransistor, der über einem Substrat ausgebildet ist, wobei der n-Kanaltransistor Drain- und Sourcegebiete aufweist, die in einem Halbleitermaterial angeordnet sind, wobei die Drain- und Sourcegebiete einen abgesenkten Oberflächenbereich besitzen, der an einem tieferen Höhenniveau im Vergleich zu einem Höhenniveau angeordnet ist, das durch eine Oberfläche einer Gateisolationsschicht des n-Kanaltransistors definiert ist; einem p-Kanaltransistor, der über dem Substrat ausgebildet ist und Drain- und Sourcegebiete aufweist, wobei die Drain- und Sourcegebiete des p-Kanaltransistors einen verformungsinduzierenden Bereich mit eine Halbleiterlegierung aufweisen; einer ersten verformungsinduzierenden Schicht, die über dem n-Kanaltransistor gebildet ist, wobei die erste verformungsinduzierende Schicht eine erste Art an Verformung an einem Kanalgebiet des n-Kanaltransistors hervorruft; und einer zweiten verformungsinduzierenden Schicht, die über dem p-Kanaltransistor ausgebildet ist, wobei die zweite verformungsinduzierende Schicht eine zweite Art an Verformung in einem Kanalgebiet des p-Kanaltransistors hervorruft, die sich von der ersten Art unterscheidet.
  2. Halbleiterbauelement nach Anspruch 1, wobei der abgesenkte Oberflächenbereich lateral von einer Abstandshalterstruktur beabstandet ist, die an Seitenwänden einer Gateelektrode des n-Kanaltransistors ausgebildet ist.
  3. Halbleiterbauelement nach Anspruch 1, das ferner ein Metallsilizidmaterial aufweist, das auf den abgesenkten Oberflächenbereich ausgebildet ist, wobei das Metallsilizidmaterial sich entlang dem Abstand der Seitenwand Abstandshalterstruktur erstreckt.
  4. Halbleiterbauelement nach Anspruch 3, das ferner eine vergrabene isolierende Schicht aufweist, die unter dem Halbleitermaterial ausgebildet ist.
  5. Halbleiterbauelement nach Anspruch 4, wobei die erste verformungsinduzierende Schicht von der vergrabenen isolierenden Schicht an den Drain- und Sourcegebieten des n-Kanaltransistors durch das Halbleitermaterial und/oder das Metallsilizidmaterial getrennt ist.
  6. Halbleiterbauelement nach Anspruch 4, wobei die erste verformungsinduzierende Schicht mit der vergrabenen isolierenden Schicht an den Drain- und Sourcegebieten des n-Kanaltransistors in Kontakt ist.
  7. Halbleiterbauelement nach Anspruch 1, wobei die Drain- und Sourcegebiete des p-Kanaltransistors eine nicht-abgesenkte Drain- und Sourcekonfiguration in Bezug auf ein Höhenniveau bilden, das durch eine Gateisolationsschicht des p-Kanaltransistors definiert ist.
  8. Verfahren mit: selektives Bilden einer Halbleiterlegierung in mehreren ersten Vertiefungen in einer siliziumenthaltenden Halbleiterschicht, die lateral von einer Gateelektrode eines ersten Transistors beabstandet sind; Bilden von Drain- und Sourcegebieten des ersten Transistors und eines zweiten Transistors; selektives Entfernen von Material der siliziumenthaltenden Halbleiterschicht in den Drain- und Sourcegebieten des zweiten Transistors, während der erste Transistor und eine Gateelektrode des zweiten Transistors maskiert sind; und Bilden einer ersten verformungsinduzierenden Schicht über dem ersten Transistor und einer zweiten verformungsinduzierenden Schicht über dem zweiten Transistor.
  9. Verfahren nach Anspruch 8, das ferner umfasst: Bilden einer Gateelektrode des ersten und des zweiten Transistors derart, dass eine Deckschicht auf einer oberen Fläche der Gateelektrode geschaffen wird, und Beibehalten der Deckschicht auf der Gateelektrode des zweiten Transistors, indem Material der siliziumenthaltenden Halbleiterschicht selektiv entfernt wird.
  10. Verfahren nach Anspruch 9, das ferner umfasst: Bilden einer Ätzstoppschicht über dem ersten und dem zweiten Transistor, Bilden einer Maskenschicht über der Ätzstoppschicht, Maskieren des zweiten Transistors und Ausführen eines Ätzprozesses, um ein Abstandshalterelement an Seitenwänden der Gateelektrode des ersten Transistors zu bilden.
  11. Verfahren nach Anspruch 10, das ferner umfasst: Bilden der ersten Vertiefungen durch Ausführen einer Ätzsequenz, während das Abstandshalterelement und die Deckschicht auf der Gateelektrode des ersten Transistors als eine Ätzmaske verwendet werden.
  12. Verfahren nach Anspruch 11, wobei selektives Bilden der Halbleiterlegierung in den ersten Vertiefungen umfasst: epitaktisches Aufwachsen von Material, während das Abstandshalterelement und die Deckschicht als Wachstumsmaske für den ersten Transistor verwendet werden, und Verwenden der Maskenschicht als eine Wachstumsmaske für den zweiten Transistor.
  13. Verfahren nach Anspruch 12, das ferner umfasst: Entfernen eines äußeren Bereichs des Abstandshalterelements und der Deckschicht auf der Gateelektrode des ersten Transistors durch Verwenden der Ätzstoppschicht als ein Ätzstoppmaterial.
  14. Verfahren nach Anspruch 13, das ferner umfasst: selektives Entfernen der Ätzstoppschicht, um die Deckschicht, die auf der Gateelektrode des zweiten Transistors gebildet ist, freizulegen.
  15. Verfahren nach Anspruch 8, wobei Bilden der Drain- und Sourcegebiete umfasst: Bilden einer Seitenwandabstandshalterstruktur an Seitenwänden der Gateelektroden des ersten und des zweiten Transistors und Verwenden der Seitenwandabstandshalterstruktur als eine Implantationsmaske zum Einstellen eines lateralen Dotierstoffprofils der Drain- und Sourcegebiete des ersten und des zweiten Transistors.
  16. Verfahren nach Anspruch 15, das ferner umfasst: Verringern einer Breite der Seitenwandabstandshalterstruktur nach dem selektiven Entfernen von Material der siliziumenthaltenden Schicht zum Bilden von zweiten Vertiefungen.
  17. Verfahren nach Anspruch 16, das ferner umfasst: Bilden eines Metallsilizids in den zweiten Vertiefungen und in einem Teil der siliziumenthaltenden Schicht, der durch das Verringern der Breite der Seitenwandabstandshalterstruktur freigelegt ist.
  18. Verfahren nach Anspruch 8, wobei Material der siliziumenthaltenden Schicht entfernt wird, bis ein Bereich einer vergrabenen isolierenden Schicht freigelegt ist.
  19. Verfahren mit: Bilden von Drain- und Sourcegebieten eines ersten Transistors in einer Halbleiterschicht benachbart zu einer ersten Gateelektrode, an deren Seitenwänden eine erste Abstandshalterstruktur gebildet ist; Bilden von Drain- und Sourcegebieten eines zweiten Transistors benachbart zu einer zweiten Gateelektrode, an deren Seitenwände eine zweite Abstandshalterstruktur gebildet ist; Bilden von Vertiefungen in den Drain- und Sourcegebieten des zweiten Transistors, während der erste Transistor maskiert ist, und Verwenden der zweiten Abstandshalterstruktur und einer Deckschicht, die auf der zweiten Gateelektrode gebildet ist, als eine Ätzmaske; Verringern einer Breite der zweiten Abstandshalterstruktur; und Bilden eines verformungsinduzierenden Materials über dem ersten und dem zweiten Transistor.
  20. Verfahren nach Anspruch 19, das ferner umfasst: Bilden eines Metallsilizids in dem ersten und dem zweiten Transistor durch Verwenden der Abstandshalterstruktur mit reduzierter Breite als eine Maske.
  21. Verfahren nach Anspruch 19, das ferner umfasst: Anpassen einer Breite der Abstandshalterstruktur, um einen Abstand von Vertiefungen einzustellen, nach dem Bilden der Drain- und Sourcegebiete.
  22. Verfahren nach Anspruch 21, wobei Anpassen der Breite umfasst: Vergrößern der Breite vor dem Bilden der Vertiefungen.
  23. Verfahren nach Anspruch 19, das ferner umfasst: Bilden von Aussparungen benachbart zu der ersten Gateelektrodenstruktur und Füllen der Aussparungen mit einer Halbleiterlegierung vor dem Fertigstellen der Drain- und Sourcegebiete des ersten Transistors.
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