DE102007030056B3 - Verfahren zum Blockieren einer Voramorphisierung einer Gateelektrode eines Transistors - Google Patents

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Abstract

Es wird eine Technik vorgestellt, die für eine selektive Voramorphisierung von Source/Drain-Gebieten eines Transistors sorgt, während die Voramorphisierung einer Gateelektrode des Transistors verhindert wird. Anschauliche Ausführungsformen beinhalten die Herstellung eines Voramorphisierungsimplantationsblockiermaterials über der Gateelektrode. Ferner umfassen anschauliche Ausführungsformen das Hervorrufen einer Verformung in einem Kanalgebiet durch die Verwendung diverser Verspannungsquellen.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft dabei die Herstellung eines Transistors.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Vorgehensweise auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die nahe an dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine vorgegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten der MOS-Transistoren. Somit wird die Reduzierung der Kanallänge – und damit verknüpft die Verrin gerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Erhöhung der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnen werden. Ein wichtiges Problem in dieser Hinsicht ist die Entwicklung moderner Photolithographie- und Ätzstrategien, um in zuverlässiger und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode der Transistoren, für eine neue Bauteilgeneration zu schaffen. Des weiteren sind sehr anspruchsvolle Dotierstoffprofile in vertikaler Richtung sowie auch in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um damit den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erreichen. Des weiteren ist die vertikale Position der pn-Übergänge in Bezug auf die Gateisolationsschicht ein wichtiges Entwurfskriterium im Hinblick auf die Steuerung der Leckströme. Das Reduzieren der Kanallänge erfordert für gewöhnlich eine Verringerung der Tiefe der Drain- und Sourcegebiete in Bezug auf die Grenzfläche, die durch die Gateisolationsschicht und das Kanalgebiet gebildet ist, wodurch anspruchsvolle Implantationsverfahren erforderlich sind. In anderen Vorgehensweisen werden epitaktisch aufgewachsene Gebiete mit einem speziellen Abstand zu der Gateelektrode gebildet, was als erhöhte Drain- und Sourcegebiete bezeichnet wird, um eine erhöhte Leitfähigkeit dieser erhöhten Drain- und Sourcegebiete zu schaffen, wobei gleichzeitig ein flacher pn-Übergang in Bezug auf die Gateisolationsschicht beibehalten wird.
  • Eine weitere Vorgehensweise ist die Herstellung tiefer Source/Drain-Gebiete, die eine zuverlässige Silizidbildung und damit die Ausbildung eines Kontakts mit geringem Widerstand ermöglichen, während dennoch flache Source/Drain-Erweiterungsgebiete zwischen den tieferen Source/Drain-Gebieten und dem Gate ausgebildet sind.
  • Dotierstoffprofile werden für gewöhnlich durch Ionenimplantationsverfahren erzeugt. Die Ionenimplantation ist ein wesentlicher Bestandteil bei der Herstellung moderner integrierter Schaltungen. Das Implantieren von Ionen beinhaltet das Erzeugen des erforderlichen Ionenstrahls und das Implantieren dieser Ionen in das Substrat so, dass diese unmittelbar unter der Halbleiteroberfläche positioniert werden. Aktuell wird eine Ionnimplantation ange wendet, um Source- und Draingebiete, flache Erweiterungsübergänge zwischen dem Kanal und dem Source/Drain-Kontakten und um Polysiliziumgateelektroden elektrisch zu aktivieren, verwendet. An die Ionenimplantation schließt sich für gewöhnlich ein Ausheizschritt an, um die Schäden auszuheilen, die auftreten, wenn Ionen die Zwischengitterplätze in dem Halbleiterkristall während des Implantierens einnehmen.
  • Wenn Transistorbauelemente auf Abmessungen unter 100 nm gebracht werden, sind stark dotierte äußerst flache Übergänge für den hohen Durchgangsstrom mit einem akzeptablen Verhalten im Hinblick auf Kurzkanaleffekte erforderlich. Es wird angenommen, dass ein kritischer Parameter zum Reduzieren des Widerstands des Source/Drain-Erweiterungsübergangs die Dotierstoffdiffusionsänderung und nicht der maximale Dotierpegel ist. Somit ist die Entwicklung moderner Prozesstechnologien zum Erreichen eines scharfkantigen Profils vermutlich ein effizienter Weg, um einen geringeren Übergangswiderstand zu erreichen.
  • Bei der konventionellen Herstellung von Übergängen mittels Ionenimplantation und schneller thermischer Ausheizung ist es sehr schwierig, sehr steile und sehr flache Übergangsprofile zu erhalten, da die Wechselwirkung zwischen den durch die Implantation hervorgerufenen Punktdefekten und den Dotierstoffatomen während des Ausheizens das Profil deutlich aufweiten kann, d. h. der Gradient des Profils wird reduziert. Die thermische Ausheizung mit Laser bei einer Voramorphisierungsimplantation (PAI) hat viel Aufmerksamkeit erregt als mögliche Lösung, um sehr flache sehr scharfe Source/Drain-Erweiterungsübergänge mit geringem Widerstand zu erhalten.
  • Da die ständige Reduzierung der Größe der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung und möglicherweise die Neuentwicklung sehr komplexer Prozessverfahren im Hinblick auf die oben genannten Prozessschritte erforderlich macht, wurde auch vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu erhöhen, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge vergrößert wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Fortschreiten zu einem künftigen Technologiestandard, wobei viele der oben genannten Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, vermieden oder zumindest zeitlich verschoben werden können. Ein effizienter Mechanismus zum Vergrößern der Ladungsträgerbeweglichkeit ist die Modi fizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder Druckverspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, wobei abhängig von der Größe und der Richtung der Zugverformung ein Anstieg der Beweglichkeit von 50% oder mehr erreicht werden kann, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits kann die kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einbindung der Verspannungs- oder Verformungstechnologie in den Ablauf der Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für künftige Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue Art" an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, während viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • Es wurde daher vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht oder eine Silizium/Kohlenstoffschicht in oder unter dem Kanalgebiet anzuordnen, um damit eine Zugverspannung oder Druckverspannung zu erzeugen, die zu einer entsprechenden Verformung führt. Obwohl das Transistorleistungsverhalten deutlich gesteigert werden kann, indem verspannungserzeugende Schichten in und oder unter dem Kanalgebiet eingebaut werden, müssen große Anstrengungen unternommen werden, um die Ausbildung entsprechender Verspannungsschichten in die konventionelle und gut etablierte MOS-Verfahrenstechnologie einzubinden. Z. B. müssen zusätzliche epitaktische Wachstumsverfahren entwickelt und in den Prozess integriert werden, um die germanium- oder kohlenstoffenthaltenden Verspannungsschichten an geeigneten Positionen in oder unter dem Kanalgebiet einzubauen. Somit wird die Prozesskomplexität deutlich erhöht, wodurch auch zu den Produktionskosten beigetragen wird und die Möglichkeit einer Reduzierung der Produktausbeute ansteigt.
  • Somit wird in anderen Ansätzen eine externe Verspannung, die beispielsweise durch Deckschichten, Abstandselemente und dergleichen hervorgerufen wird, eingesetzt in dem Versuch, eine gewünschte Verformung in dem Kanalgebiet hervorzurufen. Obwohl dies ein vielversprechender Ansatz ist, hängt der Vorgang des Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer spezifizierten externen Verspannung von der Effizienz des Verspannungsübertragungsmechanismus für die externe Verspannung ab, die beispielsweise durch Kontaktschichten, Abstandshalter und dergleichen bereitgestellt wird, in Bezug auf das Kanalgebiet, um damit darin die gewünschte Verformung zu erhalten. Obwohl deutliche Vorteile gegenüber dem zuvor genannten Vorgehen, in welchem zusätzliche Verspannungsschichten innerhalb des Kanalgebiets erforderlich sind, vorhanden sind, hängt die Effizienz des Verspannungsübertragungsmechanismus von den Prozessgegebenheiten und den Bauteilbesonderheiten ab und kann zu einer geringeren Leistungszunahme für eine Art von Transistoren führen.
  • In einer weiteren Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren erhöht, indem eine verformte Silizium/Germaniumschicht in den Drain- und Sourcegebieten der Transistoren gebildet wird, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Dazu werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv abgesenkt, während die NMOS-Transistoren maskiert sind und nachfolgend wird die Silizium/Germanium-Schicht selektiv in dem PMOS-Transistor durch epitaktisches Aufwachsen gebildet. In ähnlicher Weise wird die Elektronenbeweglichkeit von NMOS-Transistoren verbessert, indem eine verformende Silizium/Kohlenstoffschicht in den Drain- und Sourcegebieten der Transistoren gebildet wird, wobei die zugverformten Drain- und Sourcegebiete eine uniaxiale Zugverformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Obwohl diese Technik deutliche Vorteile Hinblick auf Leistungszuwachs des PMOS-Transistors und damit des gesamten CMOS-Bauteils bietet, muss eine geeignete Gestaltung eingesetzt werden, die den Unterschied in der Leistungszunahme des PMOS-Transistors im Vergleich zum NMOS-Transistor Rechnung trägt.
  • Die Patentanmeldung EP 1 524 699 A1 offenbart ein Verfahren zum Bilden von Transistoren mit einer eingekerbten Gateisolationsschicht. Mittels einer schrägen Source/Drain-Amorphisierungsimplantation werden auch Randbereiche der Gateisolationsschicht amorphisiert, um sie in einem nachfolgenden Ätzschritt kontrolliert zu entfernen, wobei die Grenze zwischen dem amorphisierten und dem nicht amorphisierten Bereich der Gateisolationsschicht als Ätzstopp dient. Eine Vorrichtung, die das Amorphisieren der Gateelektrode blockiert, wird nicht erwähnt.
  • Die Patentanmeldung WO2007/035398 A2 offenbart ein CMOS Bauteil mitverspannten Gebieten, wobei ein Voramorphisierungsschritt (PAI) ausgeführt wird bei dem der NMOSFET mittels einer Photolackmaske abgeschirmt wird.
  • Der Erfindung liegt die Aufgabe Zugrunde, ein Verfahren anzusehen, das die Herstellung eines Transistors ermöglicht, wobei während der Herstellung der Source/Drain-Gebiete diese zumindest teilweise voramorphisiert werden, wohingegen eine Gateelektrode nicht voramorphisiert wird.
  • Ein solchen Verfahren umfasst das Bereitstellen eines Substrats, das eine Gateelektrode eines Transistors mit einem voramorphisierungsimplantationsblockierenden Material über der Gateelektrode aufweist. Das Substrat umfasst ferner Source/Drain-Gebiete des Transistors, die das voramorphisierungsimplantationsblockierende Material nicht aufweist. Das Substrat wird einem Voramorphisierungsimplantationsprozess unterzogen, um damit zumindest teilweise die Source/Drain-Gebiete zu amorphisieren, während die Gateelektrode während des Voramorphisierungsimplantationsprozesses blockiert wird.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen betrachtet wird, in denen:
  • 1a bis 1h schematisch Querschnittsansichten eines Halbleiterbauelements mit einem Transistor zeigen, dessen Source/Drain-Gebiete selektiv voramorphisiert werden, während eine Gateelektrode des Stransistors vor der Voramorphisierung geschützt ist, und wobei die Herstellung diverser verspannungserzeugender Quellen gemäß anschaulicher Ausführungsformen gezeigt ist;
  • 2 und 3 schematisch Querschnittsansichten von Halbleiterbauelementen mit Transistoren gemäß anschaulicher Ausführungsformen zeigen;
  • 4a und 4b schematisch Querschnittsansichten eins Halbleiterbauelements zeigen, wobei die Herstellung innerer Verspannungen in Source/Drain-Gebieten mittels einer „Verspannungsgedächtnistechnik" gemäß anschaulicher Ausführungsformen dargestellt ist;
  • 5 schematisch ein Querschnittsansicht eines Halbleiterbauelements mit zwei unterschiedlichen Arten von Transistoren zeigt; und
  • 6a bis 6c schematisch Querschnittsansichten eines Halbeleiterbauelements mit zwei unterschiedlichen Transistorarten zeigt, etwa mit p-Kanaltransistoren und n-Kanaltransistoren, deren Source/Drain-Gebiete selektiv voramorphisiert werden, während eine Gateelektrode des Transistors bei der Voramorphisierung gemäß anschaulicher hierin offenbarter Ausführungsformen geschützt ist.
  • Detaillierte Beschreibung der Erfindung
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand eine Technik, die die Ausbildung eines Transistors ermöglicht, wobei voramorphisierte Source/Drain-Gebiete enthalten sind, wohingegen eine Gateelektrode des Transistors nicht voramorphisiert wird, d. h. eine kristalline Struktur der Gateelektrode wird während der Voramorphisierung der Source/Drain-Gebiete bewahrt. Dazu wird ein die voramorphisierungsimplantationblockierendes Material (das im Weiteren als „Blockiermaterial" bezeichnet wird) über der Gateelektrode gebildet. Das Blockiermaterial kann zusammen mit der Gateelektrode in den gleichen Prozessschritten strukturiert werden. Gemäß anderer anschaulicher Ausführungsformen wird das Blo ckiermaterial separat strukturiert oder kann nach dem Strukturieren der Gateelektroden aufgebracht werden. Die Voramorphisierung kann eine Dotierstoffimplantation verbessern und kann zur Ausbildung von flachen abrupten Dotierstoffprofilen in der Nähe der Gateelektrode beitragen. Das Blockiermaterial kann in einem geeigneten Schritt der Transistorherstellung entfernt werden. Gemäß anschaulicher Ausführungsformen wird dieses zumindest vor der Ausbildung eines Silizids in den Source/Drain-Gebieten und der Gateelektrode entfernt. Das Blockiermaterial wird zusammen mit weiterem Material, das zu entfernen ist, gemäß gut etablierter Fertigungsprozesse abgetragen. Somit benötigt das Entfernen des Blockiermaterials unter Umständen keine zusätzlichen Schritte im Vergleich zu gut etablierten Fertigungsprozessen. Beispielsweise kann das Blockiermaterial im Zuge der Herstellung von Seitenwandabstandshaltern benachbart zu der Gateelektrode entfernt werden. Bekanntlich können die Seitenwandabstandshalter als eine Maske zum Erzeugen eines gewünschten Dotierstoffprofils in den Source/Drain-Gebieten verwendet werden.
  • Die hierin offenbarten Prinzipien sind auch vorteilhaft in Kombination mit der Verwendung einer verspannungserzeugenden Quelle, um ein entsprechend verspanntes Kanalgebiet unter der Gateelektrode bereitzustellen. Beispielsweise kann der Seitenwandabstandshalter eine Verspannung in dem Kanalgebiet hervorrufen. Der Seitenwandabstandshalter kann von der Gateelektrode und dem Source/Drain-Gebiete durch eine Zwischenbeschichtung getrennt sein, die wiederum eine Verspannung in dem Kanalgebiet hervorrufen kann. Ferner kann eine verspannungsinduzierende Schicht über dem Transistor ausgebildet sein, beispielsweise in Form einer dielektrischen Kontaktschicht oder in Form einer Ätzstoppschicht. Gemäß weiterer anschaulicher Ausführungsformen kann der Seitenwandabstandshalter vor dem Bilden der verspannungsinduzierenden Schicht entfernt werden. Ein weiteres Verfahren zur Bereitstellung einer Verspannungsübertragung in das Kanalgebiet umfasst eine „Verspannungsgedächtnistechnologie". Dabei wird eine Deckschicht über den Source/Drain-Gebieten hergestellt, wobei die Deckschicht ein relativ steifes Material ist, das in der Lage ist, der Verspannung zu widerstehen, die sich während des Ausheizens der voramorphisierten Source/Drain-Gebiete entwickelt, ohne dass eine wesentliche Deformation auftritt, so dass eine entsprechende entgegengesetzte Verspannung in dem Soure/Drain-Gebieten selbst hervorgerufen wird. Diese Verspannung wird bewahrt, d. h. „im Gedächtnis behalten", selbst nachdem die Deckschicht entfernt wird.
  • Die Erfindung ist sowohl auf NMOS- als auch auf PMOS-Transistoren anwendbar, wobei zu beachten ist, dass der Begriff NMOS als ein übergeordneter Begriff für eine beliebige Art eines n-Kanalfeldeffekttransistors betrachtet wird, und in ähnlicher Weise wir der Begriff PMOS als ein übergeordneter Begriff für eine beliebige Art eines p-Kanalfeldeffekttransistors betrachtet. Gemäß anschaulicher Ausführungsformen wird die kristalline Struktur von Gateelektroden von NMOS-Transistoren und von PMOS-Transistoren während der Voramorphisierung der Source/Drain-Gebiete bewahrt. Gemäß anderer Ausführungsformen wird die Kristallstruktur der Gateelektroden von PMOS-Transistoren oder von NMOS-Transistoren selektiv während der Voramorphisierung der Source/Drain-Gebiete bewahrt, wohingegen die andere Gateelektrode voramorphisiert wird. Z. B. können die Gateelektroden von NMOS-Transistoren selektiv in ihrer Kristallstruktur während der Voramorphisierung bewahrt werden, wohingegen die Gateelektroden der PMOS-Transistoren amorphisiert werden.
  • Überraschender Weise weisen hierin offenbarte Ausführungsformen eine Leistungssteigerung im Hinblick auf die Funktionsgeschwindigkeit von ungefähr 4% bis 8% für einen NMOS-Transistor auf. Der vorliegende Gegenstand erlaubt eine präzisere Angleichung des Leistungsverhaltens von NMOS-Transistoren und PMOS-Transistoren, die beide zur Leistungssteigerung des Halbleiterbauelements als Ganzes beitragen.
  • Mit Bezug zu den Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • Gemäß einer anschaulichen Ausführungsform beinhaltet die Herstellung eines Transistors die selektive Voramorphisierung von Source/Drain-Gebieten des Transistors, während eine Gateelektrode des Transistors in kristallinem Zustand bleibt. In Kombination mit gut etablierten Verspannungsquellen, die eine entsprechende Verformung in dem Kanalgebiet eines Transistors hervorrufen, wurde festgestellt, dass der Verspannungs/Verformungsübertrag in das Kanalgebiet des jeweiligen Transistors erhöht wird, indem die Gateelektrode des Transistors in ihrem (poly)-kristallinem Zustand ohne Voramorphisierung bewahrt wird.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, in und auf welchem ein Transistorelement zu bilden ist. Das Substrat 101 kann ein beliebiges geeignetes Substrat repräsentieren, auf welchem eine im Wesent lichen kristalline Halbleiterschicht 103 ausgebildet ist, die die Herstellung des Transistorelements ermöglicht. In einer anschaulichen Ausführungsform repräsentiert die Halbleiterschicht 103 ein siliziumbasiertes Halbleitermaterial, das auf einer vergrabenen isolierenden Schicht (nicht gezeigt) gebildet werden kann, so dass das Substrat 101 ein SOI-artiges Substrat repräsentiert. In anderen Ausführungsformen ist die Halbleiterschicht 103 auf einem Halbleitervollsubstrat ausgebildet, wobei das Transistorelement ein Vollsubstrattransistorelement repräsentiert. Es sollte beachtet werden, dass obwohl lediglich ein Transistor durchwegs in den 1a bis 4b gezeigt ist, gemäß anschaulicher Ausführungsformen mehrere Transistoren in und auf der Halbleiterschicht 103 gebildet sein können. Die Halbleiterschicht 103 besitzt eine Dicke, die angepasst ist an die speziellen Entwurfsregeln für die Transistorelemente, wenn beispielsweise diese Transistorelemente SOI-artige Transistoren repräsentieren. Es sollte beachtet werden, dass der Begriff SOI-Transistor als eine übergeordnete Ausdrucksweise für ein beliebiges Substrat und einen darauf ausgebildeten Transistor repräsentiert, der mindestens einen isolierenden Bereich aufweist, über welchem eine kristalline Halbleiterschicht ausgebildet ist, die für die Herstellung von Transistorelementen geeignet ist. In einer anschaulichen Ausführungsform ist die Halbleiterschicht 103 so gestaltet, dass die Herstellung teilweise verarmter Transistorelemente möglich ist, während in anderen Ausführungsformen die Dicke der Schicht 103 geeignet ist, um vollständig verarmte Bauelemente oder in anderen Fällen Vollsubstratbauelemente in der Schicht 103 zu bilden.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 1a gezeigt ist, umfasst die folgende Prozesse. Das Substrat 101 erhält, wenn es eine vergrabene isolierende Schicht enthält, die Halbleiterschicht 103 beispielsweise in Form einer nicht dotierten oder vordotierten kristallinen Siliziumschicht, wobei die Siliziumschicht durch Scheibenverbundtechniken oder andere gut etablierte Techniken zur Herstellung von SOI-Substraten gebildet wird. In anderen Fällen wird die Halbleiterschicht 103 durch epitaktische Aufwachsverfahren auf der Grundlage einer im Wesentlichen kristallinen Schablone, die in dem Substrat 101 bereitgestellt ist, gebildet. Danach werden Isolationsstrukturen (nicht gezeigt) auf der Grundlage gut etablierter Rezepte hergestellt, etwa Photolithographie und anisotrope Ätztechniken, woran sich geeignete Abscheide- und Polierverfahren anschließen, wenn die Herstellung von Grabenisolationsstrukturen betrachtet wird. Als nächstes wird eine geeignete dielektrische Schicht 106a durch Oxidation und/oder Abscheidung gebildet, woran sich das Abscheiden eines Gateelektrodenmaterials 105a anschließt, etwa in Form von Polysilizium oder vordotiertem Polysilizium was durch gut etablierte CVD-(chemische Dampfabscheide-)Techniken bei geringem Druck bewerkstelligt werden kann. Die dielektrische Schicht 106a dient als eine Gateisolationsschicht.
  • Über der Gateelektrodenmaterialschicht 105 wird ein Voramorphisierungsimplantationsblockiermaterial 132 (siehe 1b) durch einen Abscheideprozess 130 für das Voramorphisierungsimplantationsblockiermaterial gebildet. Der Abscheideprozess 130 ist ein geeignetes Verfahren zum Abscheiden des Voramorphisierungsimplantationsblockiermaterials 132, beispielsweise eine chemische Dampfabscheidung (CVD), eine plasmagestützte chemische Dampfabscheidung, physikalische Dampfabscheidung, beispielsweise Sputtern, etc. Das voramorphisierungsimplantationsblockierende Material kann ein beliebiges Material sein, das in der Lage ist, die Voramorphisierungsimplantation zu blockieren, die in einer späteren Phase ausgeführt wird. Beispielsweise kann das voramorphisierungsimplantationsblockierende Material 132 z. B. Silizium-Sauerstoff-Stickstoff (SiON) oder beispielsweise Siliziumnitrid sein.
  • 1b zeigt das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, wobei die Herstellung des voramorphisierungsimplantationblockierenden Material 132 über der Gateelektrodenschicht 105a beendet ist. Danach wird das voramorphisierungsimplantationblockierende Material 132, das Gateelektrodenmaterial 105a und die dielektrische Schicht 106 auf Grundlage gut etablierter Techniken strukturiert, beispielsweise unter Anwendung einer Maske 133 und mindestens eines anisotropen Ätzprozesses 134. Z. B. sind gut selektive Ätzrezepte für Silizium, Siliziumnitrid und Siliziumdioxid gut bekannt und können während des Ätzprozesses 134 eingesetzt werden. Abhängig von der Bauteilstrategie kann eine Lackmaske oder eine Hartmaske oder beide zur Strukturierung des Gateelektrodenmaterials eingesetzt werden, um damit die entsprechende Gateisolationsschicht 106 und die Gateelektrode 105 zu erhalten, die von dem voramorphisierungsimplantationsblockierenden Material 132 bedeckt ist. Die Maske 133 kann auf der Grundlage gut etablierter Techniken entfernt werden. Beispielsweise wird eine Lackmaske auf der Grundlage gut etablierter Prozesse auf Basis eines Sauerstoffplasmas mit anschließendem geeigneten Reinigungsprozessen entfernt.
  • 1c zeigt das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Herstellungsphase, wobei der anisotrope Ätzprozess 134 abgeschlossen ist, woraus die entsprechende Gateisolationsschicht 106 und die Gateelektrode 105 hervorgehen, die mit dem voramorphisierungsimplantationsblockierenden Material 132 bedeckt ist. Danach wird, wie in 1c gezeigt ist, ein Voramorphisierungsimplantationsprozess 135 ausgeführt auf der Grundlage gut etablierter Verfahren, beispielsweise der Implantation eines Voramorphisierungsimplantationsmaterials (PAI) in die Halbleiterschicht 103. Gemäß anschaulicher Ausführungsformen sind Elemente, die für die Voramorphisierungsimplantation verwendet werden, beispielsweise Silizium (Si), Germanium (Ge), Xenon (Xe), etc. Gemäß anschaulicher Ausführungsformen wird das Voramorphisierungsimplantationsmaterial als Ionen, beispielsweise positiv geladene Ionen implantiert. Wie zuvor dargelegt ist, stoppt das voramorphisierungsimplantationblockierende Material 132 das Eindringen beim Voramorphisierungsimplantationsprozess 135. Somit wird die Gateelektrode 105 beibehalten, ohne dass eine wesentliche Voramorphisierung stattfindet, beispielsweise wird diese in ihrer ursprünglichen (poly)kristallinen Struktur beibehalten.
  • Gemäß einer anschaulichen Ausführungsform wird die Maske 133 vor dem Ausführen des Voramorphisierungsprozesses 135 entfernt, wie in 1c gezeigt ist. Gemäß anderer anschaulicher Ausführungsformen ist die Maske 133 während des Voramorphisierungsprozesses 135 vorhanden. Auf diese Weise dient die Maske 133 als voramorphisierungsimplantationsblockierendes Material. Gemäß anderer anschaulicher Ausführungsformen ist die Maske 133 ausgebildet, beispielsweise im Hinblick auf die Größe, das Material, etc., um als voramorphisierungsimplantationsblockierendes Material zu dienen, das die Voramorphisierung der Gateelektrode 105 blockiert. In dieser anschaulichen Ausführungsform kann die Maske 133 als Voramorphisierungsimplantationsblockiermaterial dienen, und das zusätzliche voramorphisierungsimplantationsblockierende Material 132 kann weggelassen werden.
  • Gemäß weiterer anschaulicher Ausführungsformen besitzen die Source/Drain-Gebiete 112 des Transistor 110 eine andere Zusammensetzung als das Kanalgebiet 113. Beispielsweise beruht das Kanalgebiet 113 auf Silizium, wohingegen die Source/Drain-Gebiete Silizium und eine weitere Komponente aufweisen, die einen kovalenten Radius aufweist, der sich von Silizium unterscheidet, wodurch sich eine Gitterkonstante der Source/Drain-Gebiete ergibt, der sich von der Gitterkonstante des Siliziums unterscheidet, wodurch eine entsprechende Verformung in dem Kanalgebiet hervorgerufen wird. Wenn beispielsweise die Source/Drain-Gebiete ein Element mit einem größeren kovalenten Radius als Silizium aufwei sen, beispielsweise Germanium (Ge) oder Zinn (Sn), wird ein gewisser Teil an kompressiver Verspannung in dem Kanalgebiet 113 hervorgerufen. Wenn die Source/Drain-Gebiete in ähnlicher Weise ein Element mit einem kovalenten Radius besitzen, der kleiner als Silizium ist, beispielsweise Kohlenstoff (C), wird ein gewisser Grad an Zugverformung durch die Source/Drain-Gebiete 112 in dem Kanalgebiet 113 hervorgerufen. Die entsprechenden Anteile für die jeweilige weitere Komponente können entsprechend gut etablierter Materialzusammensetzungen ausgewählt werden. Beispielsweise kann Germanium mit einem Anteil im Bereich von 1% bis 30% vorhanden sein, wohingegen Kohlenstoff mit einem Anteil im Bereich von 0,1% bis 10% vorhanden sein kann.
  • Gemäß einer anschaulichen Ausführungsform wird die weitere Komponente in den Source/Drain-Gebieten abgeschieden, bevor der Voramorphisierungsprozess 135 ausgeführt wird. Beispielsweise können Vertiefungen (nicht gezeigt) in der Halbleiterschicht 103 gemäß gut etablierter Verfahren und Rezepte hergestellt werden. Danach werden die Vertiefungen mit einer gewünschten Halbleiterverbindung gefüllt. Es sollte beachtet werden, dass dieser Prozess mehrere gut etablierte Ätz- und Maskierungsschritte beinhaltet. Gemäß einer weiteren anschaulichen Ausführungsform wird die Komponente durch Ionenimplantation abgeschieden. Die Herstellung der Source/Drain-Gebiete mit der weiteren Komponente kann vor oder nach der Herstellung der Gateelektrode stattfinden. Gemäß einer noch weiteren Ausführungsform beruht das Vorarmorphisierungsimplantationsmaterial auf dem weiteren Element. Anders ausgedrückt, die Voramorphisierung der Gebiete 136 wird durch Implantieren der weiteren Komponente ausgeführt, wobei entsprechende Implantationsparameter eingesetzt werden.
  • 1d zeigt das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Herstellungsphase, wobei der Voramorphisierungsprozess 135 abgeschlossen ist und die voramorphisierten Gebiete 136 in der Halbleiterschicht 103 gebildet sind. Gemäß anschaulicher Ausführungsformen sind die voramorphisierten Gebiete 136 so ausgebildet, dass zumindest ein Teil der Halbleiterschicht 103, in welchem die Source/Drain-Gebiete (in 1d nicht gezeigt) des Transistors 110 hergestellt werden, voramorphisiert sind. Z. B. können die voramorphisierten Gebiete 136 kleiner gemacht werden als die Source/Drain-Gebiete und können vollständig in den Source/Drain-Gebieten angeordnet sein. Ferner können die voramorphisierten Gebiete 136 größer gemacht werden als die Source/Drain-Gebiete, wobei die Source/Drain-Gebiete vollständig innerhalb der voramorpisierten Gebiete 136 liegen. Die voramorphisierten Gebiete werden so gebildet, dass diese teilweise mit den Source/Drain-Gebieten des Transistors 110 überlappen. Des weiteren können die voramorphisierten Gebiete 136 so gebildet werden, dass die Source/Drain-Gebiete des Transistors 110 gebildet sind.
  • 1e zeigt das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, wobei ein Dotierprozess beendet ist und ein flaches dotiertes Gebiet 137 gebildet ist. Das flache dotierte Gebiet 137 kann als ein scharfkantiges bzw. behälterförmiges Gebiet oder in einer anderen gewünschten Form vorgesehen sein. Gemäß anschaulicher Ausführungsformen beinhaltet der Dotierprozess eine Dotierstoffimplantation in die voramorphisierten Gebiete 136. Dabei dienen die Gateisolationsschicht 106, die Gateelektrode 105 und das Überlagern des voramorphisierungsimplantationblockierendes Material 132 als eine Maske für den Dotierstoffimplantationsprozess.
  • Es sollte beachtet werden, dass eine beliebige Implantationssequenz eingesetzt werden kann, um ein erforderliches laterales Dotierstoffprofil zu erreichen wie es für die komplexe Konzentration in den Drain- und Source-Gebieten 112 erforderlich ist. Es sollte beachtet werden, dass mehrere Implantationssequenzen bereits stattgefunden haben können, um damit eine gewünschte vertikale Dotierstoffprofierung innerhalb der Halbleiterschicht 103 vor dem Ausbilden der Gateelektroden 105 zu schaffen.
  • 1e bis 1g zeigen eine weitere Prozesssequenz zur Herstellung eines Seitenwandabstandshalters gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung. In einem ersten Schritt, der in 1e gezeigt ist, wird ein Abscheideprozess 138 für ein Seitenwandabstandshaltermaterial ausgeführt, um damit eine Materialschicht für Seitenwandabstandshalter 137 (siehe 1f) über der Gateelektrode 105 und den überlagernden die voramorphisierungsimplantationsblockierende Material 132 abzuscheiden. Der Abscheideprozess für das Seitenwandabstandshaltermaterial 138 ist beispielsweise ein plasmagestützter CVD-Prozess oder ein anderer geeigneter Abscheideprozess. Das Seitenwandabstandshaltermaterial kann ein geeignetes dielektrisches Material sein, wozu Oxide und Nitride gehören, beispielsweise Siliziumoxide und Siliziumnitride. Z. B. kann das Seitenwandabstandshaltermaterial Siliziumnitrid sein.
  • 1f zeigt das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Herstellungsphase, wobei die Ausbildung der Seitenwandabstandshaltermaterialschicht 139 abgeschlossen ist. Als nächstes wird ein anisotroper Ätzprozess 140 ausgeführt, um die Seitenwandabstandshaltermaterialschicht 139 anisotrop zu ätzen, um damit die Seitenwandabstandshalter bereitzustellen. Gemäß einer anschaulichen Ausführungsform wird das voramorphisierungsimplantionsblockierende Material 132 mit dem anisotropen Ätzprozess 140 entfernt, der verwendet wird, um die Seitenwandabstandshalter herzustellen. Gemäß anderer anschaulicher Ausführungsformen wird das voramorphisierungsimplantationsblockierende Material 132 in einem separaten Prozessschritt entfernt.
  • 1g zeigt das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, wobei die Herstellung der Seitenwandabstandshalter 111 beendet ist. Gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung werden die Seitenwandabstandshalter 111 zum Erstellen eines gewünschten Dotierstoffprofils 141 in den Source/Drain-Gebieten 112 gemäß gut etablierter Verfahren eingesetzt. Z. B. wird gemäß weiterer anschaulicher Ausführungsformen ein Dotierstoff in die Source/Drain-Gebiete 112 durch einen entsprechenden Ionenimplantationsdotierstoffprozess 142 eingeführt, wobei der Seitenwandabstandshalter 111 als eine Maske zum Erzeugen eines gewünschten Dotierstoffprofils 141 in den Source/Drain-Gebieten 112 verwendet wird.
  • Es sollte beachtet werden, dass die Abstandshalter 111 gemäß den Erfordernissen des entsprechenden Dotierstoffprofils 141 in den Gebieten 112 so gebildet werden, dass eine Breite der jeweiligen Abstandshalter 111 sowie deren Anzahl gemäß diesen Erfordernissen variiert wird. Beispielsweise kann ein einzelner Abstandshalter 111 ausreichend sein, oder es können zwei oder mehr Abstandshalter vorgesehen werden, um als eine Implantationsmaske für die Herstellung der Source- und Draingebiete 112 zu dienen. Nach jedem oder einigen der Implantationszyklen oder nach dem letzten Implantationsprozess wird ein entsprechender Ausheizprozess ausgeführt, um die implantierten Dotierstoffe im Wesentlichen zu aktivieren und die voramorphisierten Gebiete 136 im Wesentlichen zu rekristallisieren und falls vorhanden weitere durch die Implantation hervorgerufene Schäden in der Halbleiterschicht 103 auszuheilen.
  • Gemäß anschaulicher Ausführungsformen ist der Seitenwandabstandshalter 111 ausgebildet, eine innere Verspannung in einem Kanalgebiet 113 unter der Gateelektrode 105 her vorzurufen. Es sollte beachtet werden, dass die Art der Verspannung, d. h. kompressive Verspannung oder Zugverspannung, in Abhängigkeit von der Transistorart ausgewählt wird, d. h. abhängig davon, ob der Transistor 110 ein PMOS-Transistor ein NMOS-Transistor ist. In einer noch weiteren anschaulichen Ausführungsform werden der eine oder die mehreren Abstandshalter 111 so gebildet, dass eine spezielle Art innerer Verspannung auftritt, etwa eine kompressive Verspannung oder eine Zugverspannung, um damit die Verformungserzeugung in einem entsprechenden Kanalgebiet 113 zu verbessern. Beispielsweise kann die Materialschicht des Seitenwandabstandshalters auf Grundlage gut etablierter Rezepte, etwa plasmaunterstützte CVD, abgeschieden werden, wobei die Abscheideparameter während der Herstellung der entsprechenden Abstandshalterschicht so eingestellt werden, dass eine gewünschte innere Verspannung beim Abscheiden erzeugt wird. Z. B. kann während des Abscheidens, beispielsweise dem Abscheiden von Siliziumnitrid, der Abscheideparametersatz, etwa Temperatur, Druck, Ionenbeschuss, und dergleichen so eingestellt werden, dass eine innere Verspannung in der jeweiligen Schicht, die von einer kompressiven Verspannung von ungefähr 1,5 GPa oder mehr bis zu einer Zugverspannung von ungefähr der gleichen Größe reichen, zu erhalten.
  • 1h zeigt das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, wobei die voramorphisierten Gebiete 136 ausgeheizt sind und die durch das Dotierstoffprofil 141 gezeigten Dotierstoffe aktiviert sind. Gemäß anschaulicher Ausführungsformen wird das Ausheizen der voramorphisierten Gebiete gemäß gut etablierter Verfahren ausgeführt. Beispielsweise beinhaltet das Ausheizen der voramorphisierten Gebiete das Aufheizen des gesamten Halbleiterbauelements 100. Gemäß anderer anschaulicher Ausführungsformen beinhaltet das Ausheizen der voramorphisierten Gebiete das selektive Aufheizen der voramorphisierten Gebiete 136, beispielsweise durch Laserbestrahlung.
  • Ferner sind in der in 1h gezeigten Fertigungsphase Metallsilizidgebiete 114 in Kontaktbereichen der Source/Drain-Gebiete 112 und der Gateelektrode 109 gemäß gut etablierter Verfahren hergestellt. Z. B. sind die jeweiligen Metallsilizidgebiete 114 aus Nickelsilizid oder Nickel/Platin-Silizid aufgebaut, das zuverlässig in einem Silizium/Germanium-Material hergestellt werden kann. Ferner können Metallsilizidgebiete 114 auf Grundlage von Nickel oder Nickel/Platin auf Basis von geeigneten Temperaturen hergestellt werden, die ungefähr 400 Grad C nicht übersteigen. Die Metallsilizidgebiete können durch Abscheiden des entsprechenden Metalls auf den Kontaktbereichen und Aufheizen des Halbleiterbauelements oder zumindest der Kontaktbereiche auf eine ausreichende Temperatur, bei der sich das Silizid 114 ausbildet, hergestellt werden.
  • In einer anschaulichen Ausführungsform umfassen die Metallsilizidgebiete 114 Nickel oder Nickel/Platin, das vorteilhafterweise in Verbindung mit Transistorelementen angewendet werden kann, die einen signifikanten Anteil von nicht-Siliziummaterial in den Drain- und Sourcegebieten 112, etwa Silizium/Germanium, aufweisen. In anderen Ausführungsformen enthalten die Metallsilizidgebiete 114 andere geeignete hochschmelzende Metalle, etwa Titan, Kobalt, Wolfram, Platin, und dergleichen. Ferner sollte beachtet werden, dass die Metallsilizidgebiete 114, obwohl diese durch das gleiche Bezugszeichen benannt sind, in einigen Ausführungsformen aus unterschiedlichen Materialien in Abhängigkeit von den Prozess- und Bauteilerfordernissen ausgebildet sein können.
  • Gemäß noch weiterer anschaulicher Ausführungsformen, die in 1h gezeigt sind, ist eine verspannungsinduzierende Schicht über dem Transistor ausgebildet, wobei die verspannungsinduzierende Schicht eine Verspannung in dem Kanalgebiet 113 unter der Gateelektrode 105 hervorruft. Gemäß einer anschaulichen Ausführungsform ist die verspannungsinduzierende Schicht eine dielektrische Kontaktschicht 117. Gemäß weiterer anschaulicher Ausführungsformen ist die verspannungsinduzierende Schicht eine Ätzstoppschicht 118.
  • Gemäß anschaulicher Ausführungsformen des Bauelements 100 enthält die Kontaktschicht 117 eine erste Art innerer Verspannung, um damit eine entsprechende Verformung in den jeweiligen Kanalgebieten 113 hervorzurufen. Beispielsweise kann die Kontaktschicht 117 aus Siliziumnitrid aufgebaut sein, das eine innere kompressive Verspannung aufweist, wenn der erste Transistor einen p-Kanaltransistor repräsentieren soll. Folglich werden in diesem Falle auch die Abstandselemente 111 so gebildet, dass sie eine innere kompressive Verspannung aufweisen, um damit den Verspannungsübertragungsmechanismus, der durch die Kontaktschicht 117 erreicht wird, weiter zu verstärken. In der dargestellten anschaulichen Ausführungsform wird die Kontaktschicht 117 in unmittelbarer Nähe zu dem Transistor 110 ausgebildet, wobei in einer Ausführungsform die erste Kontaktschicht 117 direkt auf dem entsprechenden Metallsilizidgebieten 114, die auf den Source/Drain-Gebieten 112 ausgebildet sind, hergestellt wird. Gemäß anschaulicher Ausführungsformen besitzt die Kontaktschicht 117, die in einer anschaulichen Ausführungsform aus Siliziumnit rid aufgebaut ist, eine gewünschte Größe und Art an innerer Verspannung, etwa einer Zugverspannung mit einer spezifizierten Größe, wenn der Transistor 110n einen n-Kanaltransistor repräsentiert. Folglich kann auch in diesem Falle das Abstandshalterelement 111 so gebildet sein, dass es eine innere Zugverspannung aufweist, um damit den Verspannungsübertragungsmechanismus, der durch die Kontaktschicht 117 hervorgerufen wird, zu unterstützen.
  • Ferner kann eine Ätzstoppschicht oder Ätzindikatorschicht 118 auf oder über der ersten Kontaktschicht 117 gebildet werden, wobei die Schicht 118 aus einem geeigneten Material hergestellt ist, das eine zuverlässige Steuerung eines nachfolgenden Ätzprozesses zum Entfernen einer zweiten Kontaktschicht (nicht gezeigt) über dem Transistor 110 ermöglicht. Beispielsweise kann die Ätzstoppschicht oder Ätzindikatorschicht 118 in Form einer Siliziumdioxidschicht vorgesehen werden.
  • Ein plasmaunterstützter CVD-Prozess wird sodann ausgeführt, um die erste Kontaktschicht 117, beispielsweise als eine Siliziumnitridschicht abzuscheiden, wobei, wie zuvor erläutert ist, die Abscheideparameter so eingestellt werden, dass eine gewünschte Art und Größe einer inneren Verspannung in der ersten Kontaktschicht 117 erzeugt wird. Entsprechende Abscheidebedingungen sind im Stand der Technik gut etabliert. Beispielsweise kann die erste Kontaktschicht 117 so abgeschieden werden, dass sie eine spezielle Größe einer kompressiven Verspannung aufweist, wenn der Transistor 110 einen p-Kanaltransistor repräsentieren soll, oder dass sie eine spezielle Größe an Zugverspannung aufweist, wenn der Transistor 110 einen n-Kanaltransistor repräsentieren soll. Danach wird die Ätzstoppschicht oder Ätzindikatorschicht 118 auf der Grundlage gut etablierter plasmaunterstützter CVD-Verfahren abgeschieden.
  • Über der Kontaktschicht 117 wird ein dielektrisches Zwischenschichtmaterial so gebildet, dass eine dielektrische Zwichenschichtmaterialschicht 127 vervollständigt wird, in der entsprechende Kontakte zu jeweiligen Kontaktgebieten des Transistors 110, etwa zu der Gateelektrode 105 und den Drain- oder Sourcegebieten 112 gebildet werden sollen.
  • Gemäß anderer anschaulicher Ausführungsformen wird der Seitenwandabstandshalter 111 oder zumindest ein einzelner Seitenwandabstandshalter, wenn mehr als ein Seitenwandab standshalter vorhanden ist, von der Gateelektrode 105 entfernt, bevor die verformungsinduzierende Schicht gebildet wird.
  • 2 zeigt eine alternative Ausführungsform einer Abstandshalterstruktur 107, die anstelle des einzelnen Seitenwandabstandshalters 111 des Halbleiterbauelements 100, wie es in 1h gezeigt ist, gebildet ist. Gemäß anderer anschaulicher Ausführungsformen umfassen die Abstandshalterstrukturen 111 in der dargestellten Phase der Herstellung einen Versatzabstandshalter 108, der aus einem beliebigen geeigneten Material aufgebaut ist, etwa Siliziumdioxid. Bei Bedarf werden die Versatzabstandshalter 108 gebildet, indem abgeschieden wird und/oder das Bauelement 100 oxidiert wird und horizontale Bereiche der Schicht anisotrop entfernt werden, um damit die Abstandshalter 108 zu bilden. Ferner kann eine konforme Beschichtung oder ein Abstandshalter 109 gebildet werden, der eine im Wesentlichen L-förmige Konfiguration aufweist, d. h., der Abstandshalter 109 umfasst einen Bereich mit einer spezifizierten Dicke, die sich entlang der Seitenwand der Gateelektrode 105 erstreckt, und diese umfasst ferner einen Bereich mit im Wesentlichen der gleichen Dicke, die sich entlang einem Teil der Halbleiterschicht 103 erstreckt, in welchem die entsprechenden Drain- und Source-Gebiete 112 ausgebildet sind. Folglich kann der Abstandshalter 109 als eine konform gebildete Beschichtung oder Abstandshalter betrachtet werden, dessen Form der Form der Gateelektrode 105 entspricht, wobei ein „horizontaler" Bereich vorgesehen ist, der sich entlang einem Teil der Drain- und Source-Gebiete 112 erstreckt, wodurch ein oder mehrere weitere Abstandshalter 111 von der Gateelektrode 105 und den Drain- und Source-Gebieten 112 getrennt werden.
  • Der Abstandshalter 111 kann aus einem dielektrischen Material aufgebaut sein, das eine deutliche Ätzselektivität in Bezug auf das dielektrische Material des Abstandshalters 109 im Hinblick auf ein spezielles Ätzrezept aufweist, um damit ein selektives Entfernen des Abstandshalters 111 unter im Wesentlichen Beibehalten des Abstandshalters 109 zu ermöglichen. Beispielsweise ist in einer anschaulichen Ausführungsform der konforme Abstandshalter 109 oder L-förmige Abstandshalter aus Siliziumdioxid aufgebaut, während der eine oder die mehreren Abstandshalter 111 aus Siliziumnitrid hergestellt sind. Jedoch können andere Konfigurationen für die Abstandshalter 109 und 111 eingesetzt werden. Beispielsweise ist in einer weiteren anschaulichen Ausführungsform der L-förmige Abstandshalter 109 aus Siliziumnitrid aufgebaut, während der Abstandshalter 111 aus Siliziumdioxid hergestellt ist.
  • Der konforme Abstandshalter 109 kann durch anfängliches Abscheiden eines geeigneten dielektrischen Materials, etwa Siliziumdioxid, mit einer spezifizierten Dicke in einer sehr konformen Weise hergestellt werden, und nachfolgend wird eine weitere Abstandshalterschicht, beispielsweise eine Siliziumnitridschicht auf der Grundlage gut etablierter Rezepte hergestellt, etwa plasmaunterstützte CVD, wobei, wie zuvor bemerkt ist, die Abscheideparameter während der Ausbildung der entsprechenden Abstandshalterschicht so eingestellt werden, dass eine gewünschte innere Verspannung in der Schicht 109 beim Abscheiden erzeugt wird.
  • Vor dem Entfernen oder dem Abscheiden entsprechender Bereiche der Abstandshalterstruktur 107 kann ein weiterer Implantationsprozess ausgeführt werden, um das erforderliche laterale Dotierstoffprofil in den Drain- und Sourcegebieten 112 zu schaffen.
  • 3 zeigt eine alternative Ausführungsform eines Halbleiterbauelements mit einer verspannungsinduzierenden Schicht 117, 118, die über dem Transistor 110 ausgebildet ist. Die Abstandshalterstruktur 107 des in 3 gezeigten Transistors 110 ist gemäß der Abstandshalterstruktur aufgebaut, die mit Bezug zu 1h beschrieben ist, mit Ausnahme, dass der Seitenwandabstandshalter 111 vor der Herstellung der verspannungsinduzierenden Schicht 117, 118 entfernt wurde. Der in 3 gezeigte Transistor kann beispielsweise ein NMOS-Transistor sein. Somit können die diversen eingesetzten Verspannungsschichten so gestaltet sein, dass eine Zugverformung in dem Kanalgebiet 113 hervorgerufen wird.
  • 4a und 4b zeigen eine weitere Ausführungsform zum Erzeugen einer gewünschten Verformung in dem Kanalgebiet 113 durch eine sogenannte Verspannungsgedächtnistechnologie. 4a zeigt den Transistor 110 in einer Fertigungsphase, die vergleichbar ist mit der in 4g gezeigten Fertigungsphase mit der Ausnahme, dass die Seitenwandabstandshalter 111 entfernt sind. In einer anschaulichen Ausführungsform wird eine Deckschicht 143 über den Source/Drain-Gebieten 112 mittels eines Abscheideprozesses für die Deckschicht 144 gebildet, beispielsweise mit einem plasmaunterstützten CVD-Prozess. Die Deckschicht 143 kann selektiv abgeschieden werden, beispielsweise indem ein geeignetes Maskierungs- und Ätzschema angewendet wird. Gemäß anderer anschaulicher Ausführungsformen wird die Deckschicht 143 über dem gesamten Transistor 110 vorgesehen. Nach dem Abscheiden der Deckschicht 143 werden die voramorphisierten Gebieten 136 ausgeheizt. Für gewöhnlich ist dieses Ausheizen von einer Volumenabnahme des voramorphisierten Gebiets 136 begleitet. Da die Deckschicht eine Schrumpfung der voramorphisierten Gebiete 136 beim Ausheizen verhindert oder zumindest reduziert, entwickelt sich eine Zugverspannung in den ausgeheizten Gebieten 136, wodurch eine Zugverformung in dem Kanalgebiet 113 hervorgerufen wird. Es sollte beachtet werden, dass die Deckschicht 143 so hergestellt wird, dass eine geeignete Widerstandsfähigkeit gegen die Verspannung vorhanden ist, d. h. um den beim Ausheizen der voramorphisierten Gebiete 136 beteiligten mechanischen Verspannungen zu widerstehen. Gemäß einer anschaulichen Ausführungsform wird die Deckschicht 143 aus Siliziumnitrid hergestellt.
  • 4b zeigt das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Fertigungsstadium, nachdem die voramorphisierten Gebiete 136 ausgeheizt wurden. Es wurde festgestellt, dass die Verspannung im Wesentlichen beibehalten wird, d. h. „eine Gedächtnisfunktion" erzielt wird, selbst nach dem Entfernen der Deckschicht 143. Das Entfernen 145 der Deckschicht kann abhängig von dem Material der Deckschicht gemäß gut etablierter Ätzverfahren für die jeweilige Materialart der Deckschicht ausgeführt werden.
  • Während die zuvor genannten anschaulichen Ausführungsformen in Bezug auf einen einzelnen Transistor beschrieben sind, sollte beachtet werden, dass ein Halbleiterbauelement für gewöhnlich mehrere Transistoren aufweist. Die mehreren Transistoren können von der gleichen Transistorart sein, beispielsweise n-Kanaltransistoren oder p-Kanaltransistoren. Gemäß anderer anschaulicher Ausführungsformen können die mehreren Transistoren p-Kanaltransistoren und auch n-Kanaltransistoren beinhalten.
  • 5 zeigt ein Halbleiterbauelement 200 gemäß anschaulicher Ausführungsformen der vorliegenden Offenbarung. Das Halbleiterbauelement 200 umfasst n-Kanaltransistoren und p-Kanaltransistoren. Gemäß einer anschaulichen Ausführungsform umfasst das Substrat 101 Gateelektroden 105 eines n-Kanaltransistors 110n und eines p-Kanaltransistors 110p, wobei das voramorphisierungsimplantationsblockierende Material 132 über den Gateelektroden 105 des n-Transistors 110 und des p-Transistors 110p ausgebildet, wie in 5 gezeigt ist. Die Transistoren 110n, 110p sind in einer Fertigungsphase gezeigt, die der Fertigungsphase des Transistors 110 entspricht, der in 1e gezeigt ist, dessen Details und dessen Herstellung hier jedoch nicht nochmals beschrieben wird. Es sollte beachtet werden, dass die Transistoren 110n, 110p zumindest einer der zuvor genannten anschaulichen Ausführungsformen hergestellt werden kann, wie sie zuvor mit Bezug zu den 1a bis 4b beschrieben sind.
  • Gemäß anderer anschaulicher Ausführungsformen wird das voramorphisierungsimplantationsblockierende Material 132 nicht über den Gateelektroden 105 aller Transistoren 110 eines Halbleiterbauelements gebildet, sondern nur über einem Teil der Transistoren eines Halbleiterbauelements. Anders ausgedrückt, das voramorphisierungsimplantationsblockierende Material 132 wird selektiv über einem Teil der Gateelektroden eines Halbleiterbauelements gebildet. Gemäß einer anschaulichen Ausführungsform wird das voramorphisierungsimplantationsblockierende Material 132 über den Gateelektroden von NMOS-Transistoren gebildet, wohingegen die Gateelektroden der PMOS-Transistoren kein voramorphisierungsimplantationsblockierendes Material 132 aufweisen.
  • 6a–c zeigen eine Prozesssequenz für die Herstellung eines Halbleiterbauelements 300, wobei das voramorphisierungsimplantationsblockierende Material 132 selektiv über einem Teil der Gateelektroden des Halbleiterbauelements 300 gebildet ist.
  • 6a zeigt ein Halbleiterbauelement 300 mit einem Substrat 100 mit einer Halbleiterschicht 103. Das Halbleiterbauelement 300 umfasst eine dielektrische Schicht 106a über der Halbleiterschicht 103. Über der Halbleiterschicht 106a ist eine Gateelektrodenmaterialschicht 105 gebildet. Die Gateelektrodenmaterialschicht 105 ist mit dem voramorphisierungsimplantationsblockierenden Material 132 bedeckt. Die oben beschriebenen Materialien und Schichten des Halbleiterbauelements 300 entsprechen den jeweiligen Materialien und Schichten, die mit Bezug zu dem in den 1a und 1b gezeigten Halbleiterbauelement beschrieben sind, und somit wird die Beschreibung hier nicht wiederholt.
  • Das Halbleiterbauelement 300 umfasst ein erstes Gebiet 150, wobei ein erster Transistor 110n zu bilden ist, und ein zweites Gebiet 151, in welchem ein zweiter Transistor 110p herzustellen ist. In dem ersten Gebiet 150 ist das voramorphisierungsimplantationsblockierende Material 132 teilweise mit einer Maske 133 bedeckt, beispielsweise einer Photolackmaske oder einer Hartmaske, um die lateralen Abmessungen einer Gateelektrode des ersten Transistors zu definieren. In dem zweiten Gebiet 151 ist das voramorphisierungsimplantationsblockierende Material 132 nicht bedeckt. Die Maske 133a kann gemäß gut etablierter Techniken hergestellt werden, wobei das Material der Maske so ausgewählt ist, dass es eine hohe Ätzselektivität in Bezug auf das voramorphisierungsimplantationsblockierende Material 132 aufweist.
  • In dem zweiten Gebiet 151 wird das freiliegende die voramorphisierungsimplantationsblockierende Material 132 durch einen Ätzprozess 154 selektiv entfernt, wohingegen das voramorphisierungsimplantationsblockierende Material 132 des ersten Gebiets 150 durch den Ätzprozess 154 nur teilweise entfernt wird, wodurch ein Teil des voramorphisierungsimplantationsblockierenden Materials 132 unter der Maske 133a verbleibt. Das Entfernen des voramorphisierungsimplantationsblockierenden Materials 132 legt das Gateelektrodenmaterial 105a frei. Als nächstes wird eine das Gate definierende Maske 133b, beispielsweise die gleiche Art der Maske wie die Maske 133a des ersten Gebiets 150 über der Gateelektrodenmaterialschicht 105a des zweiten Gebiets 151 gebildet.
  • 6b zeigt das Halbleiterbauelement 300 in einem weiter fortgeschrittenen Herstellungsstadium, wobei die freiliegenden Bereiche des voramorphisierungsimplantationsblockierenden Materials 132 von der Gateelektrodenmaterialschicht 105 entfernt sind und die Herstellung der das Gate definierenden Maske 133b in dem zweiten Gebiet 151 abgeschlossen ist. Somit zeichnet sich die Fertigungsphase des Halbleiterbauelements 300 in 6b durch zwei Maskierungsschichten 133a, 133b aus, die die Gateelektrode in dem ersten Gebiet 150 und dem zweiten Gebiet 151 definieren. Ferner ist zwischen der ersten Maskierungsschicht 133a und der Gateelektrodenmaterialschicht 105 das voramorphisierungsimplantationsblockierende Material 132 angeordnet, wohingegen kein voramorphisierungsimplantationsblockierendes Material 132 zwischen der zweiten Maskierungsschicht 133b und der Gateelektrodenmaterialschicht 105 angeordnet ist. In der in 6b gezeigten Fertigungsphase ist die zweite Maskierungsschicht 133b in dem zweiten Gebiet 151 direkt auf der Gateelektrodenmaterialschicht 105 angeordnet.
  • Nachfolgend werden die Gateelektroden 105, die durch die erste Maskierungsschicht 133a und die zweite Maskierungsschicht 133b definiert sind, vorgesehen, indem ein anisotroper Ätzprozess 134 ausgeführt wird, der die freiliegenden Bereiche der Gateelektrodenmaterialschicht 105a abträgt. Der anisotrope Ätzprozess 134 kann gemäß den Details ausgeführt werden, wie sie mit Bezug zu 1b erläutert sind. Danach werden die Maskierungsschicht 133a und die Maskierungsschicht 133b auf Grundlage gut etablierter Verfahren, wie sie in Bezug auf 1b offenbart sind, entfernt. Gemäß einer anschaulichen Ausführungsform werden die Maskierungsschicht 133a und die Maskierungsschicht 133b mit der gleichen Technik in einem einzelnen Schritt entfernt. Beispielsweise kann ein identisches Material zur Herstellung der ersten Maskierungsschicht 133a und der zweiten Maskierungsschicht 133b gebildet werden. Dies führt zu einem Halbleiterbauelement 300 mit einem ersten Transistor in einer entsprechenden Fertigungsphase, wobei der erste Transistor eine Gateelektrode aufweist, die von dem voramorphisierungsimplantationsblockierenden Material 132 bedeckt ist, und das Bauelement besitzt ferner einen zweiten Transistor in einer entsprechenden Fertigungsphase, wobei der zweite Transistor 110p eine Gateelektrode aufweist, in welchem das voramorphisierungsimplantationsblockierende Material 132 nicht vorgesehen ist.
  • 6c zeigt das Halbleiterbauelement 300 in einer weiter fortgeschrittenen Herstellungsphase, wobei ein Voramorphisierungsprozess ausgeführt ist, der die voramorphisierten Gebiete 136 jeweils des ersten Transistors 110n und des zweiten Transistors 110p ergibt. Als Folge davon umfasst der erste Transistor 110n des Halbleiterbauelements 300 Source/Drain-Gebiete 112, die zumindest teilweise voramorphisiert sind und umfasst eine Gateelektrode 105, die im Wesentlichen keine voramorphisierten Gebiete aufweist, und der zweite Transistor 110p des Halbleiterbauelements 300 umfasst Source/Drain-Gebiete 112, die zumindest teilweise voramorphisiert sind und eine Gateelektrode 105, die zumindest teilweise voramorphisiert ist.
  • Im Hinblick auf die Bearbeitung des Halbleiterbauelements 300 kann der erste Transistor 110n im Allgemeinen so bearbeitet werden wie der Transistor 110, wie dies mit Bezug zu den 1a bis 4b beschrieben ist. Der zweite Transistor 110p kann im Allgemeinen wie der Transistor 110, der mit Bezug zu den 1a bis 4b beschrieben ist, bearbeitet werden, mit der Ausnahme, dass kein voramorphisierungsimplantationsblockierendes Material 132 entfernt werden muss. Es sollte jedoch beachtet werden, dass die Prozesssequenzen, die lediglich an einem der beiden Transistoren 110n, 110p ausgeführt werden, die Maskierung des anderen der beiden Transistoren 110n, 110p erfordern, beispielsweise durch eine Photolackmaske oder eine Hartmaske. Ferner kann eine Silizidierung mittels entsprechender Techniken ausgeführt werden, wobei bei Bedarf weniger anspruchsvolle Verfahren ausreichend sind.
  • Beispielsweise können Metallsilizidgebiete, die zuerst gebildet werden, aus Kobaltsilizid hergestellt werden, die bei einer erhöhten Temperatur gebildet werden, wohingegen Metallsilizidgebiete, die in einer späteren Fertigungsphase hergestellt werden, in Form von Nickelsilizid oder Nickel/Platin-Silizid vorgesehen werden, wobei weniger hohe Temperaturen erforderlich sind. Metallsilizide können ferner verwendet werden, um eine nachteilige Auswirkung der hohen Temperaturen auf die diversen Verspannungsquellen des Halbleiterbauelements zu verhindern.
  • Gemäß gut etablierter Techniken können Unterschiede in den Metallsiliziden für NMOS- und CMOS-Transistoren auch eingesetzt werden, um eine Asymmetrie des Bauteilverhaltens des ersten und des zweiten Transistorbauelements 110p, 110n auf Grund der Unterschiede der Leitfähigkeit im Hinblick auf beispielsweise Nickelsilizid verglichen zu Kobaltsilizid angewendet werden. Des weiteren kann das Vorsehen zweier Arten von Metallsilizid geeignet sein, wenn merkliche Mengen an anderen Halbleitermaterialien, etwa Germanium, Kohlenstoff und dergleichen in der Gateelektrode 105 und/oder den Drain- und Sourcegebieten 112 vorhanden sind.
  • Gemäß einer anschaulichen Ausführungsform ist der erste Transistor 110n des Halbleiterbauelements 300 ein NMOS-Transistor und der zweite Transistor 110p des Halbleiterbauelements 300 ist ein PMOS-Transistor.
  • Es sollte ferner beachtet werden, dass der erste Transistor 110p und der zweite Transistor 110n in unmittelbarer Nähe zueinander ausgebildet sind, wobei eine entsprechende Isolationsstruktur (nicht gezeigt) vorgesehen ist, wie sie typischerweise in anspruchsvollen Anwendungen in Form einer flachen Grabenisolation vorhanden ist. In anderen Ausführungsformen repräsentieren die Transistoren 110p und 110n Transistoren, die in unterschiedlichem Chipgebiet vorgesehen sind, die wiederum auf dem Substrat 101 hergestellt sind.
  • Es gilt also: Es wird eine Technik bereitgestellt, in der für eine Voramorphisierung der Source/Drain-Gebiete eines Transistors gesorgt wird, während die Vorarmophisierung einer Gateelektrode des Transistors verhindert wird. Gemäß anschaulicher Ausführungsformen ist die Voramorphisierung vorteilhaft im Hinblick auf das Herstellen eines gewünschten Dotierstoffprofils eines Source/Drain-Gebiets. Gemäß anschaulicher Ausführungsformen kann der Verspannungsübertragungsmechanismus zum Übertragen einer Verspannung in das Ka nalgebiet zur Erzeugung einer entsprechenden Verformung in dem Kanalgebiet verbessert werden, indem eine Voramorphisierung der Gateelektrode verhindert wird. Gemäß anschaulicher Ausführungsformen wird ein voramorphisierungimplantationsblockierendes Material über Gateelektroden hergestellt, die nicht voramorphisiert werden sollen. Das voramorphisierungsimplantationsblockierende Material kann zusammen mit der Gatelektrode strukturiert werden. Gemäß anderer anschaulicher Ausführungsformen wird das voramorphisierungsimplantationsblockierende Material in einem separaten Schritt strukturiert, wobei gut etablierte Techniken und Rezepte für das jeweilige Blockiermaterial beteiligt sind. Gemäß anschaulicher Ausführungsformen kann das Blockiermaterial Silizium/Sauerstoff/Stickstoff (SiON) oder Siliziumnitrid sein. Die Anwendung der erfindungsgemäßen Technik wurde für einzelne Transistoren sowie für eine Vielzahl von Transistoren dargestellt, wobei einzelne Transistorarten sowie unterschiedliche Transistorarten berücksichtigt sind.
  • Es wurden diverse Verspannungsquellen zum Erzeugen einer Verspannung in einem Kanalgebiet eines Transistors erläutert und diese sind im Stand der Technik gut etabliert. Gemäß anschaulicher Ausführungsformen wird die Art der Verspannung, die von den Verspannungsquellen bereitgestellt wird, an die Transistorart angepasst, auf die die Quellen angewendet werden. Gemäß einer anschaulichen Ausführungsform werden der eine oder die mehreren Abstandshalter so gebildet, dass diese eine spezielle Art innerer Verspannung zeigen, etwa eine kompressive Verspannung oder eine Zugverspannung, um damit die Verformungserzeugung in einem entsprechenden Kanalgebiet zu unterstützen, wodurch der Verspannungsübertragungsmechanismus deutlich verbessert wird, zumindest für eine Art von Transistoren, wobei die jeweiligen Abstandselemente für die andere Art von Transistoren entfernt werden können. Andere Verspannungsübertragungsmechanismen, die im Zusammenhang mit der vorliegenden Erfindung anwendbar sind, beinhalten die Herstellung eines verspannungsinduzierenden Halbleiterlegierungsmaterials in dem Source/Drain-Gebieten des Transistors. Abhängig von der Zusammensetzung und der verwendeten Elemente kann eine kompressive Verspannung sowie eine Zugverspannung in dem Kanalgebiet hervorgerufen werden. Gemäß anschaulicher Ausführungsformen wird eine verspannungsinduzierende Schicht über den jeweiligen Transistoren hergestellt, wobei die verspannungsinduzierende Schicht beispielsweise eine dielektrische Kontaktschicht oder eine Ätzstoppschicht ist. Andere anschauliche Ausführungsformen beinhalten eine Verspannungsgedächtnistechnologie, wobei eine innere Verspannung entwickelt und in den Sour ce/Drain-Gebieten durch Ausheizen der voramorphisierten Gebiete unter einer Deckschicht konserviert wird, die in der Lage ist, zumindest teilweise den sich während der Ausheizung entwickelnden Verspannungen zu widerstehen.

Claims (18)

  1. Verfahren mit: Bereitstellen eines Substrats; wobei das Substrat eine Gateelektrode eines Transistors mit einem Voramorphisierungsimplantationsblockiermaterial über der Gateelektrode aufweist; wobei das Substrat Source/Drain-Gebiete des Transistors besitzt, die kein Voramorphisierungsimplantationsblockiermaterial aufweisen; und Ausführen eines Voramorphisierungsimplantationsprozesses an dem Substrat, um damit zumindest einen Teil der Source/Drain-Gebiete zu amorphisieren, während die Gateelektrode vor dem Voramorphisierungsimplantationsprozess geschützt ist.
  2. Verfahren nach Anspruch 1, wobei Bereitstellen des Substrats umfasst: Bereitstellen des Substrats mit einer Gateisolationsschicht; Bilden der Gateelektrodenmaterialschicht über der Gateisolationsschicht; Bilden des Voramorphisierungsimplantationsblockiermaterials über der Gateelektrodenmaterialschicht; Strukturieren des Voramorphisierungsimplantationsblockiermaterials und der Gateelektrodenmaterialschicht, um die Gateelektrode mit dem Voramorphisierungsimplantationsblockiermaterial über der Gateelektrode zu versehen.
  3. Verfahren nach Anspruch 2, wobei Strukturieren des Voramorphisierungsimplantationsblockiermaterials umfasst: Bilden einer Maske über dem Voramorphisierungsimplantationsblockiermaterial, wobei die Maske über der Gateelektrode positioniert ist; Entfernen des Voramorphisierungsimplantationsblockiermaterials und der Gateelektrodenmaterialschicht in Gebieten, die nicht von der Maske bedeckt sind, um die Gateelektrode mit dem Voramorphisierungsimplantationsblockiermaterial über der Gateelektrode und der Maske über dem Voramorphisierungsimplantationsblockiermaterial bereitzustellen.
  4. Verfahren nach Anspruch 1, das ferner umfasst: Implantieren eines Dotierstoffes in die zumindest teilweise voramorphisierten Source/Drain-Gebiete; und Ausheizen der Source/Drain-Gebiete.
  5. Verfahren nach Anspruch 4, das ferner umfasst: Entfernen des Voramorphisierungsimplantationsblockiermaterials und Bilden eines Metallsilizids über jeweils den Source/Drain-Gebieten und der Gateelektrode.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Seitenwandabstandshalters an Seitenwänden der Gateelektrode nach dem Ausführen der Voramorphisierungsimplantation an dem Substrat.
  7. Verfahren nach Anspruch 6, wobei Bilden des Seitenwandabstandshalters umfasst: Bilden einer Seitenwandabstandshaltermaterialschicht über der Gateelektrode; und Ausführen eines anisotropen Ätzprozesses, um das Seitenwandabstandshaltermaterial anisotrop zu ätzen, um damit die Seitenwandabstandshalter vorzusehen, wobei das Voramorphisierungsimplantationsblockiermaterials durch den anisotropen Ätzprozess entfernt wird.
  8. Verfahren nach Anspruch 6, das ferner umfasst: Implantieren eines Dotiermittels in die Source/Drain-Gebiete unter Anwendung des Seitenwandabstandshalters als eine Maske zum Erzeugen eines gewünschten Dotierstoffprofils in den Source/Drain-Gebieten.
  9. Verfahren nach Anspruch 6, wobei der Seitenwandabstandshalter von der Gateelektrode und dem Source/Drain-Gebiet durch eine Zwischenschicht getrennt ist.
  10. Verfahren nach Anspruch 6, wobei der Seitenwandabstandshalter eine innere Verspannung in einem Kanalgebiet unter der Gateelektrode hervorruft.
  11. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer verspannungsinduzierenden Schicht über dem Transistor, wobei die verspannungsinduzierende Schicht eine Verspannung in einem Kanalgebiet unter der Gateelektrode hervorruft.
  12. Verfahren nach Anspruch 11, wobei die verspannungsinduzierende Schicht eine dielektrische Kontaktschicht oder eine Ätzstoppschicht ist.
  13. Verfahren nach Anspruch 11, das ferner umfasst: Entfernen eines Seitenwandabstandshalters von der Gateelektrode vor dem Bilden der verspannungsinduzierenden Schicht.
  14. Verfahren nach Anspruch 1, wobei die Source/Drain-Gebiete ein verspannungsinduzierendes Gebiet aufweisen, das eine Verspannung in einem Kanalgebiet des Transistors unter der Gateelektrode hervorruft.
  15. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Deckschicht über den Source/Drain-Gebieten; Ausheizen der voramorphisierten Gebiete, wobei die Deckschicht eine Volumenänderung auf Grund des Ausheizens der voramorphisierten Gebiete reduziert; Entfernen der Deckschicht von den Source/Drain-Gebieten.
  16. Verfahren nach Anspruch 1, wobei das Substrat Gateelektroden eines n-Transistors und eines p-Transistors aufweist, wobei das Voramorphisierungsimplantationsblockiermaterial über den Gateelektroden des n-Transistors und des p-Transistors angeordnet ist.
  17. Verfahren nach Anspruch 1, wobei die Gateelektrode eine Gateelektrode eines ersten Transistors ist; die Source/Drain-Gebiete Source/Drain-Gebiete des ersten Transistors sind; das Substrat eine Gateelektrode eines zweiten Transistors aufweist, das kein Voramorphisierungsimplantationsblockiermaterial aufweist; das Substrat Source/Drain-Gebiete des zweiten Transistors aufweist, wobei die Source/Drain-Gebiete des zweiten Transistors nicht das Voramorphisierungsimplantationsblockiermaterial aufweisen; und wobei Ausführen eines Voramorphisierungsimplantationsprozesses an dem Substrat umfasst: Ausführen der Voramorphisierungsimplantation an dem Substrat um damit mindestens einen Teil der Source/Drain-Gebiete des ersten Transistors und des zweiten Transistors zu amorphisieren; mindestens einen Teil der Gateelektrode des zweiten Transistors zu amorphisieren; die Gateelektrode des ersten Transistors ohne eine Voramorphisierung beizubehalten.
  18. Verfahren nach Anspruch 17, wobei der erste Transistor oder der zweite Transistor ein n-Transistor ist und der andere der beiden Transistoren ein p-Transistor ist.
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