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Gebiet der vorliegenden Erfindung
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Im
Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen
und betrifft dabei die Herstellung von Feldeffekttransistor mit
einem verformten Kanalgebiet.
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Beschreibung des Stands der
Technik
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Integrierte
Schaltungen umfassen typischerweise eine große Anzahl von Schaltungselementen auf
einer vorgegebenen Chipfläche
gemäß einer spezifizierten
Schaltungsanordnung, wobei in komplexen Schaltungen der Feldeffekttransistor
eine wichtige Komponente repräsentiert.
Im Allgemeinen werden mehrere Prozesstechnologien aktuell angewendet,
wobei für
komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren,
etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie
aktuell eine der vielversprechendsten Vorgehensweisen auf Grund
der besseren Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit
und/oder die Leistungsaufnahme und/oder die Kosteneffizienz ist.
Während
der Herstellung komplexer integrierter Schaltungen unter Anwendung
der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren
und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine
kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor
umfasst, unabhängig davon,
ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird,
sogenannte pn-Übergänge, die durch
eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach
dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet
und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h. das Durchlassstromvermögen
des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem
Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt
ist. Die Leitfähigkeit
des Kanalgebiets bei der Ausbildung eines leitenden Kanals auf Grund
des Anlegens einer geeigneten Steuerspannung an die Gateelektrode
hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit,
rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen
der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des
Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren.
Somit wird die Verringerung der Kanallänge – und damit verknüpft die
Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium,
um einen Zuwachs der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
Reduzierung der Transistorabmessungen zieht jedoch eine Reihe von
damit verknüpften Problemen
nach sich, die es zu lösen
gilt, um nicht in unerwünschter
Weise die durch das stetige Verringern von MOS-Transistoren erreichten
Vorteile aufzuheben. Ein Problem in dieser Hinsicht ist die Entwicklung
moderner Photolithographie- und Ätzverfahren,
um zuverlässig
und reproduzierbar Schaltungselemente mit kritischen Abmessungen,
etwa die Gateelektrode der Transistoren, für jede neue Bauteilgeneration
herzustellen. Ferner sind äußerst anspruchsvolle
Dotierstoffprofile sowohl in vertikaler Richtung als auch in lateraler
Richtung in den Drain- und Sourcegebieten erforderlich, um einen
geringen Schichtwiderstand und einen geringen Kontaktwiderstand
in Verbindung mit einer gewünschten
Kanalsteuerbarkeit zu erreichen.
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Da
die ständige
Verringerung der kritischen Abmessungen, d. h. der Gatelänge der
Transistoren, das Anpassen und möglicherweise
das Neuentwickeln von Prozessverfahren im Hinblick auf die oben benannten
komplexen Prozessschritte erforderlich macht, wurde vorgeschlagen,
das Leistungsverhalten der Transistorelemente nicht nur durch die
Verringerung der Transistorabmessungen, sondern auch durch die Erhöhung der
Ladungsträgerbeweglichkeit in
dem Kanalgebiet für
eine vorgegebene Kanallänge zu
verbessern. Im Prinzip können
mindestens zwei Mechanismen in Kombination oder separat eingesetzt
werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens,
die Dotierstoffkonzentration in dem Kanalgebiet kann verringert
werden, wodurch Streuereignisse für Ladungsträger reduziert werden und damit
die Leitfähigkeit
erhöht
wird. Das Verringern der Dotierstoffkonzentration in dem Kanalgebiet
kann jedoch deutlich die Schwellwertspannung des Transistorbauelements
beeinflussen, während
die geringere Kanallänge
sogar erhöhte
Dotierstoffkonzentrationen erforderlich machen kann, um damit Kurzkanaleffekte
zu steuern, wodurch eine Verringerung der Dotierstoffkonzentration
ein wenig attraktiver Ansatz ist, sofern nicht andere Mechanismen
entwickelt werden, um eine gewünschte
Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur in
dem Kanalgebiet kann modifiziert werden, indem beispielsweise eine
Zugverformung oder eine Druckverformung darin erzeugt wird, die
zu einer modifizierten Beweglichkeit für Elektronen und Löcher führt. Beispielsweise
kann das Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumschicht
mit einer standardmäßigen kristallographischen
Konfiguration zur Erhöhung
der Beweglichkeit von Elektronen führen, was sich wiederum direkt
in einem entsprechenden Zuwachs der Leitfähigkeit für n-Transistoren ausdrückt. Andererseits
kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von
Löchern
erhöhen,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
Es wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht
oder eine Silizium/Kohlenstoff-Schicht in oder unter dem Kanalgebiet
einzubauen, um eine Zugverspannung oder Druckverspannung zu erzeugen.
Obwohl das Transistorverhalten deutlich durch das Einführen von
verformungserzeugenden Schichten in oder unter dem Kanalgebiet verbessert
werden kann, wird ein hoher Aufwand betrieben, um die Herstellung
verformungsinduzierender Schichten in das konventionelle und gut
etablierte CMOS-Herstellungsverfahren zu integrieren. Beispielsweise
müssen
zusätzliche
epitaktische Wachstumsverfahren entwickelt und in den Prozessablauf
integriert werden, um damit die germaniumenthaltenden oder kohlenstoffenthaltenden
Verspannungsschichten an geeigneten Stellen in oder unter dem Kanalgebiet
zu bilden. Somit wird die Prozesskomplexität deutlich erhöht, wodurch
auch die Herstellungskosten und die Gefahr einer Verringerung der
Produktionsausbeute anwachsen.
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Daher
wird häufig
eine Technik eingesetzt, die das Erzeugen gewünschter Verspannungsbedingungen
des Kanalgebiets unterschiedlicher Transistorelemente ermöglicht,
indem die mechanischen Spannungseigenschaften einer Kontaktätzstoppschicht
modifiziert werden, die über
der grundlegenden Transistorstruktur gebildet wird, um damit Kontaktöffnungen
zu dem Gate-, Drain- und Sourceanschlüssen in einem Zwischenschichtdielektrikumsmaterial
zu bilden. Die effektive Steuerung der Verspannung in dem Kanalgebiet,
d. h. eine effektive Verspannungstechnologie, kann erreicht werden,
indem die innere Verspannung in der Kontaktätzstoppschicht individuell
eingestellt wird, um damit eine Kontaktätzstoppschicht mit einer inneren
kompressiven Verspannung über
einem p-Kanaltransistor vorzusehen, während eine Kontaktätzstoppschicht
mit einer inneren Zugverspannung über einem n-Kanaltransistor vorgesehen wird, wodurch
entsprechend eine Druckverformung oder Zugverformung in den entsprechenden
Kanalgebieten erzeugt wird.
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Typischerweise
wird die Kontaktätzstoppschicht
durch einen plasmaunterstützten
chemischen Dampfabscheideprozess (PECVD) mit einem moderat hohen
Ausmaß an
konformen Verhalten über
dem Transistor gebildet, d. h. über
der Gatestruktur und den Drain- und Sourcegebieten, wobei beispielsweise
Siliziumnitrid auf Grund seiner hohen Ätzselektivität in Bezug
auf Siliziumdioxid, das ein gut etabliertes Zwischenschichtdielektrikumsmaterial
ist, verwendet wird. Ferner kann PECVD-Siliziumnitrid mit hoher innerer Verspannung
abgeschieden werden, beispielsweise bis zu 2 Gigapascal (GPa) oder
deutlich höher für eine Zugverspannung
oder Druckverspannung, wobei die Art und die Größe der inneren Verspannung
effizient eingestellt werden können,
indem geeignete Abscheideparameter gewählt werden. Beispielsweise
sind der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur,
Gaskomponenten, und dergleichen entsprechende Parameter, die zur Erzeugung
der gewünschten
inneren Verspannung verwendet werden können. Da die Kontaktätzstoppschicht
nahe an dem Transistor angeordnet ist, kann die innere Verspannung
in effizienter Weise in das Kanalgebiet übertragen werden, wodurch das
Leistungsverhalten verbessert wird. Des weiteren trägt der Prozess
nicht nennenswert zur Prozesskomplexität bei, anders als andere Lösungen,
die epitaxiale Wachstumsverfahren, und dergleichen erfordern. Für moderne
Anwendungen kann die verformungsinduzierende Kontaktätzstoppschicht
effizient mit anderen verformungsinduzierenden Mechanismen kombiniert
werden, etwa einem verformten oder entspanntem Halbleitermaterial,
das an Transistorbereichen eingebaut werden kann, um damit eine
gewünschte Verformung
in dem Kanalgebiet zu erzeugen. Daher ist die verspannte Kontaktätzstoppschicht
ein gut etabliertes Strukturmittel für moderne Halbleiterbauelemente,
wobei eine weitere Leistungssteigerung deutliche Aufwendungen bei
der Entwicklung verbesserter PECVD-Prozesse erfordert, um die Größe der inneren
Verspannung noch weiter zu steigern.
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Die
US 2005/0158955 A1 offenbart
ein Verfahren zum Erhöhen
von Verspannungseffekten in einem Kanal eines Transistors, wobei
eine nicht konforme Siliziumnitridschicht auf der Oberseite und
den Seitenwänden
der Gateelektrode und auf den Source-/Draingebieten gebildet wird.
Die verspannunghervorrufende Siliziumnitridschicht wird von den
oberen Bereichen der Gateelektrode durch Ätzen oder CMP entfernt.
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Die
US 7 052 946 B2 offenbart
das Abscheiden von unterschiedlich verspannten, konformen Ätzstoppschichten
auf PMOS- und NMOS-Transistoren.
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Angesichts
der zuvor beschriebenen Situation ist es die Aufgabe der vorliegenden
Erfindung, die Effizienz der Verspannungsübertragungsmechanismen, die
durch eine verspannte Schicht über
einem Transistor bereitgestellt werden, zu verbessern, wobei die
zuvor erkannten Probleme vermieden oder zumindest reduziert werden.
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Überblick über die Erfindung
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik
zur Herstellung von Feldeffekttransistoren mit einem verformten
Kanalgebiet, in dem mindestens eine verformungsinduzierende Quelle
in Form einer verspannten Oberschicht, die über dem entsprechenden Transistorelement
ausgebildet ist, vorgesehen wird, die in einigen anschaulichen Ausführungsformen
in Form einer Kontaktätzstoppschicht
bereitgestellt wird, wobei das verspannte Material der Oberschicht
naher an dem Kanalgebiet angeordnet wird, wodurch die Effizienz
des verformungsinduzierenden Mechanismus im Vergleich zu konventionellen
Bauelementen für
ansonsten identische Verspannungsbedingungen erhöht wird. Zu diesem Zweck wird
die entsprechende verformte Oberschicht mit einem hohen Maß an Nicht-Konformität bereitgestellt,
wodurch die Menge an verspanntem Material, das über horizontalen Bereichen
der Drain- und Sourcegebiete angeordnet ist, erhöht wird, wodurch der Verspannungsübertragungsmechanismus
verbessert werden kann. In anderen anschaulichen Ausführungsformen
kann die ausgeprägtere
Oberflächentopographie,
die durch die nicht-konforme Abscheidung der verspannten Oberschicht
hervorgerufen wird, mittels eines entsprechenden Einebnungsschrittes
während
oder nach dem Herstellen eines entsprechenden Zwischenschichtdielektrikumsmaterials über der
verspannten Oberschicht reduziert oder kompensiert werden. Folglich
kann die verspannte Oberschicht als ein äußerst effizienter verformungsinduzierender
Mechanismus bereitgestellt werden, ohne dass zur weiteren Prozesskomplexität beigetragen
wird, wodurch die Möglichkeit
geschaffen wird, andere verformungsinduzierende Mechanismen mit
größerer Prozesskomplexität, etwa
verformte Halbleitermaterialien in den Drain- und Sourcegebieten
oder in dem Kanalgebiet, wegzulassen, oder die vorliegende Erfindung
kann vorteilhafterweise mit anderen verformungsinduzierenden Quellen
kombiniert werden, wodurch das gesamte Leistungsverhalten des entsprechenden
Transistors noch weiter gesteigert wird.
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Die
Aufgabe der vorliegenden Erfindung wird durch die Verfahren der
Ansprüche
1 und 10 und durch die Vorrichtung nach Anspruch 17 gelöst.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird,
in denen:
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1a schematisch
eine Querschnittsansicht eines Transistors während eines im Wesentlichen
konformen Abscheideprozesses zur Herstellung einer Kontaktätzstoppschicht
gemäß konventioneller
Strategien zeigt;
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1b schematisch
eine Querschnittsansicht des Bauelements aus 1a während eines Abscheideprozesses
zeigt, der äußerst nicht-konformes
Abscheideverhalten gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung aufweist;
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1c schematisch
eine Querschnittsansicht des Transistors aus 1b in
einer weiter fortgeschrittenen Fertigungsphase zeigt;
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1d schematisch
eine Querschnittsansicht des Bauelements in einem weiter fortgeschrittenen
Herstellungsstadium zeigt, wobei ein Zwischenschichtdielektrikumsmaterial
gemäß anderer
anschaulicher Ausführungsformen
der vorliegenden Erfindung eingeebnet wird;
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1e bis 1i schematisch
Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen
zur Anordnung eines verspannten Materials einer Oberschicht näher an dem Kanalgebiet
gemäß noch weiterer
anschaulicher Ausführungsformen
zeigen; und
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2a bis 2d schematisch
Querschnittsansichten eines Halbleiterbauelements mit unterschiedlichen
Transistorarten zeigen, die unterschiedlich verspannte Oberschichten
gemäß weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung erhalten.
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Detaillierte Beschreibung
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Im
Allgemeinen betrifft die vorliegende Erfindung Transistorbauelemente
mit einer verspannten Oberschicht, etwa einer Kontaktätzstoppschicht,
um eine merkliche Verformung in dem entsprechenden Kanalgebiet hervorzurufen.
Zu diesem Zweck werden geeignete gut etablierte Abscheideverfahren
für die
Herstellung verspannter Oberschichten eingesetzt, so dass das entsprechende
verspannte Material, das die höchste
Wirkung im Hinblick auf die schließlich erreichte Verformung
aufweist, in einer größeren Menge
vorgesehen wird, d. h. das entsprechende Material wird zusätzlich zu
Bereichen, die auch durch konventionelle Verfahren bedeckt werden,
an Bereichen angelagert, die näher
an dem Kanalgebiet angeordnet sind. Somit werden für ansonsten
vorgegebene Verspannungsbedingungen, d. h. eine vorgegebene Transistorkonfiguration,
die möglicherweise
andere verformungsinduzierende Quellen aufweisen kann, etwa eingebettete
verformte Halbleitermaterialien, und dergleichen, und für eine vorgegebene
Herstellungssequenz ein deutlicher Zuwachs des Transistorleistungsverhaltens
erreicht, ohne dass im Vergleich zu standardmäßigen Herstellungsverfahren
die Prozesskomplexität
größer wird.
Somit ist die vorliegende Erfindung äußerst vorteilhaft im Zusammenhang
mit größenreduzierten
Halbleiterbauelementen, die Feldeffekttransistoren aufweisen, die
eine Gatelänge
von 90 nm und deutlich weniger beispielsweise 50 nm und weniger
aufweisen.
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Mit
Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche
Ausführungsformen
der vorliegenden Erfindung detaillierter beschrieben.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100,
das in dieser Fertigungsphase einen Feldeffekttransistor 150 aufweist,
der einen n-Kanaltransistor
oder einen p-Kanaltransistor repräsentieren kann. Das Bauelement 100 umfasst
ein Substrat 101, das ein geeignetes Trägermaterial repräsentiert,
um darauf und darin den Transistor 150 herzustellen. Beispielsweise
kann das Substrat 101 ein Halbleitervollsubstrat repräsentieren,
das darauf ausgebildet eine geeignete Halbleiterschicht 102,
etwa eine Siliziumschicht, aufweist, die andere Materialkomponenten
beinhalten kann, um damit die gewünschten Bauteileigenschaften
im Hinblick auf die Leitfähigkeit,
die Verformung, und dergleichen zu erhalten. Beispielsweise kann
die Halbleiterschicht 102 Germanium, Kohlenstoff und andere
geeignete Materialien aufweisen, um die Verformungsbedingungen in
der Schicht 102 einzustellen. Es sollte beachtet werden,
dass auch Dotierstoffsorten an speziellen Bereichen der Schicht 102 eingebaut
sein können,
um damit die entsprechenden Leitfähigkeitseigenschaften bereitzustellen.
Das Substrat 101 kann auch ein SOI-(Silizium-auf-Isolator)Substrat repräsentieren,
in welchem eine vergrabene isolierende Schicht (nicht gezeigt) vorgesehen ist, über der
die Halbleiterschicht 102 ausgebildet ist. Obwohl somit
dies nicht explizit gezeigt ist, betreffen die hierin beschriebenen
Ausführungsformen
eine Transistorvollsubstratkonfiguration und auch eine SOI-Architektur, sofern
dies nicht anders in der Beschreibung und/oder in den angefügten Patentansprüchen dargelegt
ist. Entsprechende Drain- und Sourcegebiete 103 sind in
der Halbleiterschicht 102 auf der Grundlage eines geeignet
gestalteten Dotierstoffprofils ausgebildet, wodurch ein entsprechendes Kanalgebiet 104 zwischen
dem entsprechenden Drain- und Sourcegebiet 103 definiert
wird. Eine Gateisolationsschicht 105, die aus einem beliebigen geeigneten
Material aufgebaut sein kann, ist über dem Kanalgebiet 104 ausgebildet,
um eine Gateelektrode 106 von dem Kanalgebiet 104 zu
trennen. Die Gateelektrode 106 besitzt eine Länge, d.
h. in 1a die horizontale Abmessung
der Gateelektrode 106, von ungefähr 90 nm und sogar deutlich
weniger für modernste
Feldeffekttransistoren. Beispielsweise beträgt die Länge der Gateelektrode 106 50
nm oder weniger für
Halbleiterbauelemente der 90 nm-Technologie. Ferner ist ein dielektrischer
Bereich oder eine Struktur 107, die auch als Seitenwandabstandshalter
bezeichnet werden, an Seitenwänden
der Gateelektrode 106 ausgebildet. Ferner sind in dieser Fertigungsphase
entsprechende Metallsilizidgebiete 108 in den Drain- und
Sourcegebieten 103 und auf der Gateelektrode 106 vorgesehen.
Beispielsweise sind Nickel, Kobalt, Platin oder andere hochschmelzende
Metalle und Verbindungen davon als Komponenten der entsprechenden
Metallsilizidgebiete 108 geeignet.
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Das
Halbleiterbauelement 100, wie es in 1a gezeigt
ist, kann gemäß den folgenden
Prozessen hergestellt werden. Nach der Ausbildung entsprechender
Isolationsstrukturen (nicht gezeigt), etwa flachen Grabenisolationen
und dergleichen, in der Halbleiterschicht 102 werden entsprechende
Dotierstoffprofile in den entsprechenden Schichtbereichen hergestellt,
um die Art des Transistors zu definieren, die entsprechende Schwellwertspannung
einzustellen, und dergleichen. Als nächstes werden die Gateelektrode 106 und
die Gateisolationsschicht 105 auf der Grundlage gut etablierter
Verfahren einschließlich
moderner Oxidations- und/oder Abscheideverfahren in Verbindung mit
modernen Lithographie- und Ätzprozessen
hergestellt. Danach werden die Drain- und Sourcegebiete 103 mittels
Ionenimplantation gebildet, wobei abhängig von Bauteil- und Prozesserfordernissen
Bereiche der Seitenwandabstandshalter 107 mit entsprechender
Implantationsprozesse gebildet werden, um das gewünschte laterale
Profil der Drain- und Sourcegebiete 103 zu erhalten. Entsprechende
Ausheizprozesse können
in Verbindung mit der Implantationssequenz mit einer geeigneten
Fertigungsphase ausgeführt
werden. Des weiteren werden die Metallsilizidgebiete 108 auf
der Grundlage gut etablierter Verfahren hergestellt, wobei die Seitenwandabstandshalterstruktur 107 als eine
Silizidierungsmaske dienen kann. Wie zuvor erläutert ist, ist es in modernen
Anwendungen äußerst wünschenswert,
eine entsprechende Verformung in dem Kanalgebiet 104 herzustellen,
was auf der Grundlage einer Vielzahl von verspannungsinduzierenden
Quellen erreicht werden kann, wovon eine effiziente Art eine hoch
verspannte Schicht ist, die über dem
Transistor 150 gebildet ist. In anderen Fällen werden
zusätzliche
andere verformungsinduzierende Quellen, etwa ein verformtes Halbleitermaterial
in dem Drain- und Sourecegebieten (nicht gezeigt) oder ein verformtes
oder entspanntes Halbleitermaterial in dem Kanalgebiet 104 vorgesehen,
um entsprechend die Ladungsträgerbeweglichkeit
darin zu erhöhen. Beispielsweise
kann ein hohes Maß an
uniaxialer Verformung in dem Kanalgebiet 104, d. h. eine
Verformung, die im Wesentlichen in horizontalen Richtung aus 1a orientiert
ist, deutlich die Ladungsträgerbeweglichkeit
vergrößern, wenn
die Art der Verformung der Leitfähigkeitsart
des Transistors 150 angepasst ist.
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Wenn
eine Verformung in effizienter Weise in dem Kanalgebiet 104 durch
eine verspannte Oberschicht hervorgerufen wird, repräsentieren
die Größe der inneren
Verspannung, der Abstand und die Menge des verspannten Materials
in Bezug auf das Kanalgebiet 104 wichtige Aspekte zum Erhalten
eines hohen Maßes
an Verformung in dem Gebiet 104. Daher repräsentiert
die Kontaktätzstoppschicht,
die typischerweise zum Steuern eines entsprechenden Ätzprozesses
zur Herstellung von Kontaktöffnungen
in einem entsprechenden Zwischenschichtdielektrikumsmaterial vorgesehen
wird, eine geeignete Materialschicht, da diese an den Drain- und
Sourcegebieten 103 angeordnet wird, wodurch ein gewünschtes Maß an Verformung
darin erzeugt wird, die dann auch in das Kanalgebiet 104 übertragen
wird. Folglich kann die entsprechende Verspannung auch auf die Seitenwandabstandshalterstruktur 107 wirken, um
damit eine entsprechende Verformungskomponente in dem Kanalgebiet 104 zu
erzeugen. Aus diesen Gründen
wurden geeignete Abscheiderezepte in Bezug auf Siliziumnitrid entwickelt,
was ein häufig verwendetes Ätzstoppmaterial
ist, um damit ein hohes Maß an
innerer Verspannung zu erzeugen. In 1a ist
ein entsprechender Abscheideprozess 109 gezeigt, der auf
der Grundlage konventioneller Rezepte ausgeführt wird, um eine Ätzstoppschicht
zu erhalten, die gemäß der konventionellen
technischen Praxis mit einem hohen Maß an Konformität vorzusehen
ist, wobei zusätzlich
eines hohes Maß an
in innerer Verspannung bereitzustellen ist. Auf Grund des beschränkten thermischen
Budgets bei der Herstellung äußerst größenreduzierter
Transistorbauelemente werden typischerweise plasmaunterstützte CVD-Verfahren
zur Herstellung der entsprechenden Kontaktätzstoppschicht angewendet,
da die erforderlichen Materialeigenschaften mit deutlich geringeren Temperaturen
im Vergleich zu beispielsweise thermischen CVD-Prozessen erreicht werden können. Somit
ist das durch plasmaunterstützte
CVD hergestellte Siliziumnitrid ein häufig verwendetes Material für eine effiziente Ätzstoppschicht,
wobei entsprechende Prozessrezepte entwickelt sind, um ein hohes
Maß an
Konformität
bereitzustellen, obwohl plasmaunterstützte Abscheideverfahren an
sich ein reduziertes Maß an
konformen Verhalten im Vergleich zu hochtemperaturaktivierten CVD-Prozessen
zeigen. Beispielsweise sind wichtige Aspekte für plasmagestützte Prozesse
die chemischen Reaktionen während der
Gasphase bei geringer Temperatur im Nichtgleichgewicht, wodurch
radikale und reaktive Ionengattungen in der Plasmaentladung erzeugt
werden, sowie der Fluss und die Energie der entsprechenden Gattungen,
wenn diese auf die Oberfläche
der gerade abzuscheidenden Schicht treffen. Insbesondere der Ionenbeschuss,
der durch die Ionensorte in der plasmagestützten Abscheideumgebung, die
die Oberflächenbeweglichkeit
des Vorstufenmaterials bestimmt, ist ein wichtiger Faktor beim Bestimmen der
schließlich
erreichten Zusammensetzung der Schicht, deren Dichte, der inneren
Verspannung und der schließlich
erhaltenen Stufenabdeckung und Konformität. Somit basiert der konventionelle
Prozess 109 auf entsprechenden Prozessparametern zum Steuern
des Ionenbeschusses und zusätzlich der
Zusammensetzung der Gasumgebung und der Temperatur und des Druckes
darin, um einen hohen Anteil an innerer Verformung in Verbindung
mit einem hohen Maß an
Konformität
zu erreichen.
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1a zeigt
diverse Phasen des äußerst konformen
Prozesses 109, wobei entsprechende Schichtbereiche einer
Schicht 110, die als 110a bis 110c bezeichnet
sind, gezeigt sind, um schematisch den Fortgang des Abscheideprozesses 109 zur
Herstellung einer entsprechenden Siliziumnitridschicht 110 zu
zeigen, die ein hohes Maß an
Konformität
und innerer Verspannung aufweist. In dieser Hinsicht ist Konformität als die
Fähigkeit
zu verstehen, eine Schicht mit einer im Wesentlichen gleichförmigen Dicke
(wie dies nachfolgend detaillierter beschrieben ist) auf einer darunter
liegenden strukturierten Oberfläche
zu bilden. Im Zusammenhang mit der vorliegenden Erfindung kann die
Konformität
der Schicht 110 als das Verhältnis einer Dicke 110s,
die an dem dielektrischen Seitenwandbereich 107 der Gateelektrode 106 genommen
wird, die im Wesentlichen der Höhe
der horizontalen Bereiche der Schicht 110 entspricht, die über den
entsprechenden Drain- und Sourcegebieten 103 angeordnet
sind, in Bezug auf eine Dicke 110t, die an der Oberseite
der Gateelektrode 106 auftritt, ausgedrückt werden. In diesem Sinne
kann die Schicht 110 hierin als im Wesentlichen konform
betrachtet werden, wenn die Dicke 110s ungefähr 80% oder
mehr oder näherungsweise 120%
oder weniger der Dicke 110t beträgt. In ähnlicher Weise kann eine verspannte
Oberschicht, etwa die Kontaktätzstoppschicht 110 als
eine nicht-konforme Schicht betrachtet werden, wenn die entsprechende
Dicke 110s ungefähr
0,7 oder weniger mal der Dicke 110t entspricht.
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Wie
gezeigt können
die Schichtbereiche 110a bis 110c die entsprechende
Schichtdicke während
aufeinanderfolgender Zeitabschnitte des Abscheideprozesses 109repräsentieren,
wobei jede „Teilschicht” 110a, 110b und 110c eine
entsprechende Verspannung beim Abscheiden auf das darunter liegende
Material bietet. Beispielsweise wird für die erste „Teilschicht” 110a das
Siliziumnitridmaterial auf den Drain- und Sourcegebieten 103,
d. h. in diesem Beispiel auf dem entsprechenden Metallsilizid 108 oder
einem anderen darauf gebildeten Material, und an den dielektrischen
Seitenwandbereichen 107 abgeschieden, wodurch eine innere
Verspannung aufgebaut wird, da entsprechende Verbindungen in dem Material,
das gerade abgeschieden wird, entsprechend umgruppiert werden, wodurch
eine Zugverspannung oder eine Druckverspannung abhängig von
den Prozessbedingungen geschaffen wird. Somit erzeugt die „Teilschicht” 110a eine
entsprechende Verspannung, beispielsweise eine Zugverspannung in
Bezug auf das darunter liegende Material, so dass die entsprechende „Verspannungsrichtung” im Wesentlichen
horizontal ist, wenn das Material auf den Drain- und Sourcegebieten 103 abgeschieden
wird, während
die entsprechende Verspannungsrichtung an der dielektrischen Seitenwandstruktur 107 parallel zu
der entsprechenden Oberfläche
ist, wodurch weniger effizient zu einer gewünschten Verformung in dem Kanalgebiet 104 beigetragen
wird. In ähnlicher Weise
werden die „Teilschichten” 110b, 110c auf
der entsprechenden vorhergehenden Teilschicht abgeschieden, wobei
die Wachstumsrate in der Struktur 107 im Wesentlichen ähnlich ist
zu jener in den Drain- und Sourcegebieten 103 auf Grund
der äußert konformen
Abscheidebedingungen. Folglich wird mit zunehmender Dicke der Schicht 110 die
Menge an Material aus der „horizontalen” Verspannung
in der Nähe
des Kanalgebiets 104 zunehmend „versetzt” in Bezug auf das Kanalgebiet
auf Grund des äußerst konformen
Abscheideverhaltens, die zu einer vergleichbaren Wachstumsrate des „ungewollten” vertikalen
Spannungsanteils und des „gewünschten” horizontalen
Verspannungsanteils führt.
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1b zeigt
schematisch das Halbleiterbauelement 100 gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung, wobei der Abscheideprozess zur Herstellung
einer verspannten Oberschicht, die als 119 bezeichnet ist,
im Gegensatz zu dem konventionellen Prozess 109 so gestaltet
ist, dass ein äußerst nicht-konformes
Abscheideverhalten erreicht wird, um damit deutlich die Abscheiderate
an vertikalen Oberflächenbereichen
zu reduzieren, während
ein hohes Maß an
innerer Verspannung erzeugt wird. Beispielsweise kann die Richtungstreue der
entsprechenden ionischen Sorten in der Plasmaumgebung verbessert
werden, beispielsweise indem der Druck reduziert wird, um damit
Streuereignisse zu verringern, indem die Vorspannung erhöht wird,
und dergleichen, wobei das an sich nicht-konforme Verhalten eines plasmaunterstützten Abscheideprozesses
vorteilhafter Weise ausgenutzt wird, um absichtlich eine nicht-konforme
Abscheiderate zu erzeugen. Lediglich ist die entsprechende Dicke 110s deutlich
geringer im Vergleich zu der Dicke 110t und kann ebenso
deutlich geringer sein im Vergleich zu einer Dicke 110d,
die einer Dicke entspricht, die über den
Drain- und Sourcegebieten 103 erreicht wird. Wie schematisch
in 1b gezeigt ist, können auf Grund der reduzierten „vertikalen” Abscheiderate
die horizontalen Anteile der Schicht 110 mit einer größeren Aufwachsrate
gebildet werden, so dass ein höherer
Anteil „horizontaler” Verspannung
in der Nähe
der Seitenwandstruktur 107 erreicht wird, was daher zu einer
besseren Erzeugung von Verformung in dem Kanalgebiet 104 führt. Somit
kann die Konformität nicht
mehr als ungefähr
0,7 und kann deutlich geringer sein, etwa 0,5 und noch weniger.
D. h., die Dicke 110s kann ungefähr das 0,7 fache der Dicke 110t oder
deutlich weniger betragen. Somit kann durch geeignetes Auswählen der
Prozessparameter für den
plasmabasierten Prozess 119, was auf der Grundlage von
Experimenten und dergleichen für
beliebig geeignete und verfügbare
plasmaunterstützte CVD-Prozessmodule
erfolgen kann, ein deutlicher Leistungszuwachs des Transistors 150 erreicht
werden, ohne dass zu zusätzlicher
Prozesskomplexität im
Vergleich zur konventionellen Strategie beigetragen ist, wie sie
zuvor mit Bezug zu 1a beschrieben ist.
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In
anderen anschaulichen Ausführungsformen
wird die Abscheiderate auf im Wesentlichen vertikalen Oberflächenbereichen
des Bauelements 100 reduziert auf der Grundlage entsprechend
lokal vorgesehener Materialien, etwa Polymermaterialien, und dergleichen,
um damit ein hohes Maß an
Flexibilität
beim Auswählen
geeigneter Abscheideparameter für
den Prozess 119 zu schaffen. Beispielsweise kann vor dem
Ausführen
des Prozesses 119 ein entsprechendes Material in einer äußerst konformen Weise
aufgebracht und lokal entfernt werden, indem beispielsweise ein äußerst anisotroper Ätzprozess auf
der Grundlage einer plamsagestützten Ätztechnik ausgeführt wird,
wodurch entsprechende Materialreste erzeugt werden, insbesondere
an den vertikalen Oberflächenbereichen,
etwa an unteren Bereichen der dielektrischen Seitenwandstruktur 107.
Danach kann der Prozess 119 ausgeführt werden, wobei die Wechselwirkung
des abzuscheidenden Materials in den zuvor erzeugten Resten deutlich
die Abscheiderate verringern kann, indem beispielsweise die Oberflächenbeweglichkeit
des Materials reduziert wird, das während des Prozesses 119 abzuscheiden ist,
wodurch sich ein deutliches nicht-konformes Abscheideverhalten ergibt,
selbst wenn ähnliche
Prozessparameter in dem Abscheideprozess 109 verwendet
werden.
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1c zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase. Hier ist ein Zwischenschichtdielektrikumsmaterial 111,
beispielsweise Siliziumdioxid, oder ein anderes geeignetes Material über der
verspannungsinduzierenden Schicht 110 ausgebildet, das
in einigen anschaulichen Ausführungsformen
in Form eines Siliziumnitridmaterials bereitgestellt wird, was eine
hohe Ätzselektivität in Bezug
auf das Zwischenschichtdielektrikumsmaterial 111 aufweist. Das
Material 111 kann auf der Grundlage gut etablierter Verfahren
hergestellt werden, etwa plasmaunterstützter CVD-Prozesse oder CVD-Prozesse
auf der Grundlage eines hochdichten Plasmas, um die gewünschten
Eigenschaften im Hinblick auf die Materialintegrität und dergleichen
bereitzustellen. Danach wird in einigen anschaulichen Ausführungsformen die
weitere Bearbeitung auf der Grundlage etablierter Verfahren fortgesetzt,
um Kontaktöffnungen
in dem Zwischenschichtdielektrikumsmaterial 111 zu bilden, indem
ein entsprechender Lithographieprozess und ein nachfolgender anisotroper Ätzprozess
ausgeführt werden,
wobei die Verspannungsschicht 110 als eine effiziente Ätzstoppschicht
dient, die nachfolgend durch geeignete Ätzverfahren geöffnet wird.
Folglich können
gut etablierte konventionelle Prozessrezepte eingesetzt werden,
wobei dennoch ein deutlich verbesserter verformungsinduzierender
Mechanismus durch die äußerst nicht-konforme
Verspannungsschicht 110 geschaffen wird.
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1d zeigt
schematisch das Halbleiterbauelement 100 gemäß weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung. Hier sind entsprechende Kontaktöffnungen 111a in
dem Material 111 gebildet, die sich bis zu der Verspannungsschicht 110 erstrecken,
die als eine Ätzstoppschicht dient,
wie dies zuvor erläutert
ist. In dieser Ausführungsform
werden die Kontaktöffnungen 111a auf
der Grundlage eines Lithographieprozesses hergestellt, der auf der
Grundlage einer äußerst ebenen
Oberfläche 111s ausgeführt wird,
um damit die Effizienz des entsprechenden Lithographieprozesses
zu verbessern. Beispielsweise kann in äußerst größenreduzierten Halbleiterbauelementen
die ausgeprägte nicht-konforme
Oberflächentopographie,
die durch die nicht-konforme Verspannungsschicht 110 noch weiter „verstärkt” werden
kann, zu einer entsprechenden Topographie des Zwischenschichtdielektrikumsmaterials 111 führen, was
einen negativen Einfluss auf den nachfolgenden Photolithographieprozess
ausüben
kann. Beispielsweise kann ein Unterschied in der Lackdicke zu entsprechenden
Ungenauigkeiten während
des Justierens und des Belichtens des entsprechenden Lackmaterials,
was sich wiederum als entsprechende Unregelmäßigkeiten in den Kontaktöffnungen 111a von
Fehljustierungen, Schwankungen in der Größe, und dergleichen auswirken
kann. Folglich wird in einer anschaulichen Ausführungsform ein Einebnungsprozess
ausgeführt,
um die ebene Oberfläche 111s bereitzustellen. Zu
diesem Zweck wird ein CMP(chemisch-mechanischer Polier-)Prozess
ausgeführt,
während
zusätzlich
oder alternativ in anderen anschaulichen Ausführungsformen ein entsprechender Ätzprozess
auf der Grundlage einer geeignet vorgesehenen Einebnungsschicht
ausgeführt
wird. In noch anderen anschaulichen Ausführungsformen wird eine andere Einebnungsschicht
vor dem eigentlichen Photolithographieprozess vorgesehen, d. h.
vor der eigentlichen Lackabscheidung, um damit eine eingeebnete Oberflächentopographie
zumindest während
des Belichtens des Lackmaterials und des nachfolgenden Ätzprozesses
bereitzustellen. Folglich kann durch Ausführen eines Einebnungsprozesses
vor dem Strukturieren der Öffnungen 111a die
Präzision
des Strukturierungsprozesses deutlich verbessert werden, insbesondere,
wenn die Oberflächentopographie
durch die äußerst nicht-konforme
Schicht 110 stärker
ausgeprägt
ist.
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Mit
Bezug zu den 1e bis 1i werden nunmehr
weitere anschauliche Ausführungsformen beschrieben,
in denen die Menge an „geeignet
verspanntem” Material
einer verspannten Oberschicht noch weiter vergrößert wird, indem das entsprechende
Material näher
an der Gateelektrodenstruktur angeordnet wird.
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1e zeigt
schematisch das Halbleiterbauelement während einer frühen Fertigungsphase.
Hier besitzt die Gateelektrode 106 die Seitenwandabstandshalterstruktur 107,
die eine Beschichtung 107b aufweist, die beispielsweise
aus Siliziumdioxid, Siliziumnitrid, und dergleichen hergestellt
ist, und einen Abstandshalter 107a aufweist, der beispielsweise
aus Siliziumnitrid, Siliziumdioxid, und dergleichen gebildet ist.
Es sollte beachtet werden, dass die Abstandshalterstruktur 107 mehrere
einzelne Abstandshalterelemente, etwa den Abstandshalter 107a,
in Verbindung mit einer oder mehreren Beschichtungen, etwa der Beschichtung 107b,
aufweisen kann, abhängig
von den Bauteilerfordernissen im Hinblick auf Dotierstoffprofile,
das Silizidierungsschema, und dergleichen. Ferner ist das Bauelement 100 einer Ätzumgebung 113 ausgesetzt,
die gestaltet ist, den Abstandshalter 107a selektiv zu
der Beschichtung 107b und der Gateelektrode 106 und
den Drain- und Sourcegebieten 103 zu entfernen. Beispielsweise
kann die Ätzumgebung 113 als
ein nasschemischer Ätzprozess,
beispielsweise auf der Grundlage heißer Phosphorsäure, gestaltet
sein, wenn der Abstandshalter 107a aus Siliziumnitrid aufgebaut
ist.
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1f zeigt
schematisch das Halbleiterbauelement 100 nach dem Entfernen
des Seitenwandabstandshalters 107a, wodurch die L-förmige Beschichtung 107b zurückbleibt.
Ferner sind die entsprechenden Metallsilizidgebiete 108 in
den Drain- und Sourcegebieten 103 und in der Gateelektrode 106 ausgebildet.
Während
des entsprechenden Metallsilizidierungsprozesses kann die L-förmige Beschichtung 107b effizient
als eine Silizidierungsmaske eingesetzt werden, um damit den gewünschten
Abstand der Gebiete 108 in den Drain- und Sourcegebieten 103 zu
dem Kanalgebiet 104 zu erhalten.
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1g zeigt
schematisch das Bauelement 100 während des nicht-konformen Abscheideprozesses 119 der
nicht-konformen Verspannungsschicht 110, wobei für ein vorgegebenes
Abscheiderezept die Nichtkonformität durch die im Wesentlichen
vertikale dielektrische Seitenwandstruktur, die durch die Beschichtung 107b bereitgestellt
wird, noch weiter verbessert werden kann. Ferner kann der entsprechende „horizontale” Anteil
der Schicht 110 mit der gewünschten horizontal wirkenden
Verspannungskomponente daher vergrößert werden, da die entsprechenden
horizontalen Bereiche näher
an dem Kanalgebiet 104 angeordnet werden können, wodurch
die Effizienz des entsprechenden verformungsinduzierenden Mechanismus
noch weiter verbessert werden kann.
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Danach
wird die weitere Bearbeitung fortgesetzt, wie dies zuvor mit Bezug
zu den 1c und 1d beschrieben
ist.
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1h zeigt
schematisch das Halbleiterbauelement 100 nach dem selektiven
Entfernen des Abstandshalterelements 107a, das in 1e gezeigt ist,
und nach der Bildung der entsprechenden Metallsilizidgebiete 108 auf
der Grundlage der L-förmigen Beschichtung 107b,
wie dies in 1f gezeigt ist. Danach wird
das Bauelement 100 einem im Wesentlichen anisotropen Ätzprozess 114 unterzogen,
um den horizontalen Bereich der L-förmigen Beschichtung 107b zu
entfernen, wodurch eine entsprechende Abstandsbeschichtung 107c geschaffen
wird. Geeignete Prozessrezepte für
eine Vielzahl von Materialien, etwa Siliziumdioxid, sind im Stand
der Technik bekannt und können
für diesen
Zweck eingesetzt werden. Es sollte beachtet werden, dass Schäden aus
dem Prozesses 114 in den entsprechenden Metallsilizidgebieten 108 auf
Grund der reduzierten Dicke der Beschichtung 107b, die
in einem Bereich von wenigen Nanometer bis 10 nm oder mehr liegen kann,
als tolerierbar betrachtet werden können.
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1i zeigt
schematisch das Bauelement 100 während des nicht-konformen Abscheideprozesses 119 zur
Herstellung der verspannten Oberschicht 110, wobei in diesem
Falle die entsprechende „horizontale” Komponente
der Schicht 110 im Wesentlichen direkt auf freiliegenden
Bereichen der Drain- und Sourcegebiete 103 gebildet wird,
wodurch die Effizienz des entsprechenden verformungsinduzierenden
Mechanismus noch weiter erhöht
werden kann.
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Mit
Bezug zu den 2a bis 2d werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben, in denen unterschiedliche Transistorelemente eine nicht-konforme
verspannte Oberschicht mit unterschiedlicher Art an innerer Verspannung
erhalten.
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2a zeigt
schematisch ein Halbleiterbauelement 200 mit einem ersten
Transistor 250a und einem zweiten Transistor 250b,
die über
einem Substrat 201 mit einer Halbleiterschicht 202 gebildet
sind. In Bezug auf das Substrat 201 und die Halbleiterschicht 202 gelten
die gleichen Kriterien, wie sie zuvor mit Bezug zu den Bauelementen 100 erläutert sind.
Es sollte beachtet werden, dass die Transistoren 250a, 250b Transistoren
unterschiedlicher Leitfähigkeitsart
repräsentieren
können,
etwa einen p-Kanaltransistor und einen n-Kanaltransistor. Obwohl
die Transistoren 250a, 250b sich in ihrer Konfiguration
in Bezug auf die Transistorbreitenabmessung, die Gatelänge, und
dergleichen unterscheiden können, sind
im Folgenden die gleichen Komponenten für jeden der Transistoren 250a, 250b in
gleicher Weise dargestellt, ohne zu beabsichtigen, die vorliegende Erfindung
auf eine spezielle Transistorkonfiguration zu beschränken. Die
Transistoren 250a, 250b umfassen eine Gateelektrode 206,
eine Gateisolationsschicht 205, eine Gateseitenwandstruktur 207 und entsprechende
Drain- und Sourcgebiete 203. Ferner sind entsprechende
Metallsilizidgebiete 208 vorgesehen, wobei in Bezug auf
diese Komponenten die gleichen Kriterien gelten, wie sie zuvor mit
Bezug zu dem Bauelement 100 erläutert sind. In diesem Zusammenhang
sollte beachtet werden, dass sich entsprechende Komponenten der
Transistoren 250a, 250b deutlich unterscheiden
können.
Beispielsweise können
die Drain- und Sourcegebiete 203 des Transistors 250b auf
der Grundlage einer anderen Dotierstoffgattung im Vergleich zu den
entsprechenden Gebieten des Transistors 250a hergestellt
sein. Das Bauelement 200 kann ferner eine über den
Transistoren 250a, 250b ausgebildete Ätzstoppschicht 215 aufweisen,
an die sich eine nicht-konforme Verspannungsschicht 210 anschließt. Beispielsweise
ist die Ätzstoppschicht 215 aus
Siliziumdioxid aufgebaut, während
die nicht-konforme Verspannungsschicht 210 aus Siliziumnitrid
aufgebaut ist. Die Schicht 210 weist eine hohe innere Verspannung
auf, die ausgewählt
ist, um die Verformung in dem entsprechenden Kanalgebiet 204 eines
der Transistoren 250a, 250b zu erhöhen. In
dem vorliegenden Beispiel ist die innere Verspannung der Schicht 210 so
gewählt,
dass die Leistungsfähigkeit
des Transistors 250a verbessert wird. Zu diesem Zweck ist
eine Lackmaske oder eine andere Ätzmaske 216 vorgesehen,
um damit den Transistor 250a abzudecken, während der
Transistor 250b freiliegt, d. h. der Bereich der Verspannungsschicht 210,
der über
dem Transistor 250b angeordnet ist.
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Die
Transistoren 250a, 250b des Halbleiterbauelements 200 können auf
der Grundlage der Prozesse hergestellt werden, wie sie zuvor mit
Bezug zu den Bauelementen 100 beschrieben sind. Danach wird
die Ätzstoppschicht 215 gebildet,
wobei dies in einigen anschaulichen Ausführungsformen auf der Grundlage
gut etablierter Rezepte erfolgt, während in anderen anschaulichen
Ausführungsformen
die Schicht 215 auf der Grundlage eines nicht-konformen
plasmagestützten
Abscheideverfahrens stattfindet, wodurch die Dicke der entsprechenden
Schicht 215 an im Wesentlichen vertikalen Bauteilbereichen verringert
wird. D. h., die entsprechende Dicke 215s kann geringer
sein im Vergleich zu der Dicke an horizontalen Bereichen. Wie zuvor
erläutert
ist, kann ein entsprechendes nicht-konformes Abscheideverhalten
bereits auf der Grundlage plasmaunterstützter Verfahren erreicht werden,
in dem in geeigneter Weise die entsprechenden Abscheideparameter,
etwa der Ionenbeschuss, die Oberflächenbeweglichkeit, und dergleichen
eingestellt werden. Danach wird die verspannte Schicht 210 auf
der Grundlage des Prozesses gebildet, wie er zuvor mit Bezug zu
dem Abscheideprozess 119 beschrieben ist, um damit ein äußert nicht-konformes Abscheideverhalten
zu erhalten. Daraufhin wird die Ätzmaske 216 beispielsweise auf
der Grundlage von Photolithographie hergestellt, und nachfolgend
wird das Bauelement 200 einem Ätzprozess 217 ausgesetzt,
um den freiliegenden Bereich der Schicht 210 selektiv zu
der Ätzstoppschicht 215 auf
der Grundlage der Maske 216 zu entfernen. Beispielsweise
sind äußerst selektive
Nassätzprozesse
auf der Grundlage heißer
Phosphorsäure
und dergleichen gut verfügbar,
wenn die Schicht 210 im Wesentlichen aus Siliziumnitrid
aufgebaut ist. Während
des Ätzprozesses 217 führt die deutlich
geringere Dicke 215s der Ätzstoppschicht 215 an
vertikalen Oberflächenbereichen
unter Umständen
zu einem deutlichen Ätzschaden
und zu einem Ätzangriff
der Seitenwandstruktur 207, wodurch sich ein deutlicher
Materialabtrag ergeben kann, der letztlich zu einem vollständigen Entfernen
des Abstandselements 207a selektiv zu der Beschichtung 207b in
dem zweiten Transistor 250b führen kann. In anderen anschaulichen
Ausführungsformen
wird, wenn die Ätzstoppschicht 215 als
eine im Wesentlichen konforme Schicht vorgesehen ist, der freiliegende
Bereich der Schicht 210 entfernt, ohne dass im Wesentlichen
das Abstandselement 207a beeinflusst wird.
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2b zeigt
schematisch das Bauelement 200 in einer weiter fortgeschrittenen
Fertigungsphase, d. h. nach dem Ätzprozess 217 und
nach dem Entfernen der Ätzmaske 216.
Ferner ist eine weitere Ätzstoppschicht
oder eine Ätzindikatorschicht 218 auf
der Verspannungsschicht 210 und über dem Transistor 250b gebildet,
wobei in der gezeigten Ausführungsform
die Abstandshalterstruktur 207 im Wesentlichen auf die
entsprechende Beschichtung 207b reduziert ist. Ferner ist
eine zweite verspannte Oberschicht 220 mit einer hohen
inneren Verspannung, wie sie zur Verbesserung des Leitungsverhaltens
des Transistors 250b geeignet ist, auf der Ätzstoppschicht
oder Ätzindikatorschicht 218 gebildet.
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Das
Bauelement 200, wie es in 2b gezeigt
ist, kann hergestellt werden, indem die Schicht 218 auf
der Grundlage gut etablierter Verfahren abgeschieden wird, woran
sich ein geeigneter nicht-konformer Abscheideprozess zur Bildung
der Schicht 220 mit einer hohen inneren Verspannung anschließt, die
unterschiedlich ist zu der inneren Verspannung der Schicht 210.
Wie zuvor erläutert
ist, kann auf Grund des äußerst nicht-konformen Verhaltens
und, wie gezeigt, auf Grund des Fehlens der Abstandselemente 207a eine
entsprechende große Menge
an „effektiven” verspannten
Material nahe an dem Kanalgebiet 204 des Transistors 250b angeordnet
werden. Somit können
in diesem Falle die zusätzlichen
Materialien der Schichten 215 und 218, die an horizontalen
Bereichen des Transistors 250b vorgesehen sind, effizient
kompensiert oder überkompensiert
werden, indem die entsprechenden Seitenwandabstandselemente 207 entfernt
werden. Danach wird der ungewünschte
Bereich der Schicht 220, der über dem Transistor 250a ausgebildet
ist, auf der Grundlage einer entsprechend gebildeten Ätzmaske
entfernt, wobei eine Steuerung des entsprechenden Ätzprozesses
auf der Grundlage der Schicht 218 stattfinden kann.
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2c zeigt
schematisch das Bauelement 200 nach der oben beschriebenen
Prozesssequenz. Somit umfasst der Transistor 250a die äußerst nicht-konforme
verspannte Oberschicht 210, während der zweite Transistor 250b die
nicht-konforme verspannte Schicht 220 aufweist, wobei in
der gezeigten Ausführungsform
das entsprechende Verspannungsmaterial der Schicht 220 nahe
an dem Kanalgebiet 204 auf Grund der entfernten Abstandselemente 207a angeordnet
ist. Folglich kann ein effizienter verformungsinduzierender Mechanismus
für unterschiedliche
Transistorarten bereitgestellt werden, wobei ein hohes Maß an Kompatibilität im Hinblick auf
konventionelle Strategien beibehalten wird, beispielsweise in Bezug
auf Abstandshalterverfahren, wobei dennoch eine entsprechende erhöhte Dicke von Ätzstoppschichten,
d. h. der Schichten 215 und 218, kompensiert werden
kann, indem das Abstandselement 207a des Transistors 250b entfernt
wird, ohne dass eine zusätzliche
Prozesskomplexität
geschaffen wird.
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2d zeigt
schematisch das Bauelement 200 gemäß einer weiteren anschaulichen
Ausführungsform,
wobei nach dem Bilden der äußerst nicht-konformen
Verspannungsschicht 210 über den Transistoren 250a und 250b eine
entsprechende Einebnungsschicht 221 vorgesehen wird, um
damit den entsprechenden Lithographieprozess zur Bildung der Ätzmaske 216,
wenn diese in Form einer Lackmaske vorgesehen ist, zu verbessern.
Beispielsweise kann die Einebnungsschicht 221 in Form eines
geeigneten Polymermaterials bereitgestellt werden, das durch Aufschleuderverfahren
oder andere geeignete nicht-konforme Abscheideverfahren aufgebracht wird,
um damit im Wesentlichen die ausgeprägte Oberflächentopographie zu kompensieren,
die durch die entsprechende nicht-konforme Verspannungsschicht 210 verstärkt wird.
Somit kann auf der Grundlage der Einebnungsschicht 221 der
entsprechende Lithographieprozess mit hoher Präzision ausgeführt werden,
wodurch das Gesamtverhalten der weiteren Bearbeitungsschritte zum
Entfernen eines ungewünschten
Anteils der Schicht 210 und zum Bereitstellen einer äußerst verspannten
zweiten Schicht, wie dies zuvor mit Bezug zu der 2b erläutert ist, verbessert
wird.
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Es
gilt also: Die vorliegende Erfindung stellt eine Technik zum Verbessern
der Effizienz des verformungsinduzierenden Mechanismus, der durch eine
verspannte Oberschicht bereitgestellt wird, etwa eine Kontaktätzstoppschicht,
bereit, indem die entsprechende Schicht mit einem hohen Maß an Nichtkonformität abgeschieden
wird, wodurch die Menge an verspanntem Material erhöht wird,
die effektiv zu der entsprechenden Verformung in dem Kanalgebiet beiträgt. Das äußerst nicht-konforme
Verhalten kann erreicht werden, indem Abscheideparameter geeignet
eingestellt werden, beispielsweise in plasmaunterstützten CVD-Verfahren
und/oder indem die Oberflächeneigenschaften
von im Wesentlichen vertikalen Oberflächenbereichen vor dem Abscheiden
des äußerst verspannten
Materials selektiv modifiziert werden. Ferner kann in einigen anschaulichen
Ausführungsformen
die ausgeprägte
Oberflächentopographie
des Bauelements nach dem Vorsehen der äußerst nicht-konformen verspannten
Schicht reduziert werden, indem ein oder mehrere Einebnungsprozesse
ausgeführt
werden, wodurch eine höhere
Genauigkeit während
der weiteren Strukturierung von Kontaktöffnungen, dem Entfernen unerwünschter
Anteile von verspannten Schichten und dergleichen erreicht wird.
Folglich kann eine höhere
Effizienz bei der Verformungsübertragung
erreicht werden, wobei ein hohes Maß an Kompatibilität mit konventionellen
Prozessen beibehalten wird. Somit kann für ansonsten identische Verspannungsbedingungen
eine deutliche Zunahme des Transistorleistungsverhaltens erreicht werden.
