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Gebiet der vorliegenden Offenbarung
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Im
allgemeinen betrifft die vorliegende Offenbarung das Gebiet der
integrierten Schaltung und betrifft insbesondere Feldeffekttransistoren
und Fertigungsverfahren auf Grundlage von verspannter dielektrischer
Schichten, die über
den Transistoren ausgebildet sind und zum Erzeugen einer unterschiedlichen
Art an Verformung in Kanalgebiet unterschiedlicher Transistorarten
verwendet werden.
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Beschreibung des Stands der
Technik
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Integrierte
Schaltungen enthalten typischerweise eine große Anzahl von Schaltungselementen, die
auf einer vorgegebenen Chipfläche
gemäß einem spezifizierten
Schaltungsaufbau angeordnet sind, wobei in komplexen Schaltungen
der Feldeffekttransistor ein wesentliches Schaltungselement repräsentiert.
Im allgemeinen werden eine Vielzahl von Prozesstechnologien aktuelle
für moderne
Halbleiterbauelemente eingesetzt, wobei für komplexe Schaltungen auf
der Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren,
Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten
Vorgehensweisen aufgrund der guten Eigenschaften im Hinblick auf
die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oder
Kosteneffizienz ist. Werden der Herstellung komplexer integrierter
Schaltungen unter Anwendung der CMOS-Technologie werden Millionen
komplementärer
Transistoren, d. h. n-Kanal-Transistoren und p-Kanal-Transistoren auf
einem Substrat hergestellt, das eine kristalline Halbleiterschicht
aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanal-Transistor oder ein
p-Kanal-Transistor betrachtet wird, sogenannte pn-Übergänge, die durch
eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach
dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet
angeordnet ist, gebildet sind. Die Leitfähigkeit des Kanalgebiets, d.
h. der Durchlaßstrom
des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem
Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt
ist. Die Leitfähigkeit
des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des
Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand des Sourcegebiets zu dem Draingebiet ab, was auch als Kanallänge bezeichnet
wird. Somit in Verbindung mit der Fähigkeit, rasch einen leitenden
Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung
an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets ein
wesentlicher bestimmender Faktor für das Leistungsverhalten der MOS-Transistoren. Somit
wird die Verringerung der Kanallänge – und damit
verknüpft
die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
Reduzierung der Transistorabmessungen beinhaltet jedoch eine Reihe
von damit verknüpften
Problemen, die es zu lösen
gilt, um nicht in unerwünschter
Weise die durch das stetige Verringern der Kanallänge von
MOS-Transistoren gewonnen Vorteile aufzuheben. Ein Problem, das
mit kleinen Gatelängen
verknüpft
ist, ist das Auftreten sogenannter Kurzkanaleffekte, die zu einer
geringeren Steuerbarkeit der Kanalleitfähigkeit führen. Kurzkanaleffekten kann durch
gewisse Entwurfstechniken begegnet werden, wovon einige jedoch mit
einer Verringerung der Kanalleitfähigkeit einhergehen, wodurch
teilweise die durch die Verringerung der kritischen Abmessungen erreichten
Vorteile aufgehoben werden.
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Angesicht
dieses Situation wurde vorgeschlagen, das Bauteilleistungsverhalten
der Transistorelemente nicht nur durch Verringern der Transistorabmessungen
zu verbessern, sondern auch durch Erhöhen der Ladungsträgerbeweglichkeit
in dem Kanalgebiet bei einer vorgegebenen Kanallänge, wodurch der Durchlaßstrom und
damit das Transistorleistungsverhalten gesteigert werden. Beispielsweise kann
die Gitterstruktur in dem Kanalgebiet modifiziert werden, indem
beispielsweise eine Zugverformung oder eine kompressive Verformung
darin erzeugt werden, was zu einer modifizierten Beweglichkeit für Elektronen
bzw. Löcher
führt.
Beispielsweise erhöht das
Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumschicht
mit einer standardmäßigen Kristallkonfiguration
die Beweglichkeit von Elektronen, was sich wiederum direkt in einer
entsprechenden Zunahme der Leitfähigkeit
der Endtransistoren ausdrückt.
Andererseits erhöht
eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von
Löchern,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
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Eine
effiziente Vorgehensweise in dieser Hinsicht ist eine Technik, die
da Erzeugen gewünschter
Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher
Transistorelemente ermöglicht,
indem die Verspannungseigenschaften eines dielektrischen Schichtstapels
eingestellt werden, der über
der grundlegenden Transistorstruktur ausgebildet ist. Der dielektrische
Schichtstapel enthält
typischerweise eine oder mehrere dielektrische Schichten, die nahe
an dem Transistor angeordnet sind, und auch beim Steuern eines entsprechenden Ätzprozesse
verwendet werden, um damit Kontaktöffnung zu den anschließend für das Gate
und das Drain und das Source zu bilden. Somit kann eine wirksame Steuerung
der mechanischen Verspannung in den Kanalgebieten, d. h. eine effektive
Verspannungstechnologie erreicht werden, indem individuell die interne
Verspannung dieser Schichten eingestellt wird, die auch als Kontaktätzstoppschichten
bezeichnet werden, und in dem eine Kontaktätzstoppschicht mit einer inneren
kompressiven Spannung über
einem p-Kanaltransistor angeordnet wird, während eine Kontaktätzstoppschicht
mit einer inneren Zugverformung über
einem n-Kanaltransistor angeordnet wird, wodurch entsprechend in
den Kanalgebieten eine kompressive Verformung bzw. eine Zugverformung erzeugt
wird.
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Typischerweise
wird die Kontaktätzstoppschicht
durch plasmaunterstützte
chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet,
d. h. über
der Gatestruktur und den Drain- und Sourcegebieten, wobei beispielsweise
Siliziumnitrid auf Grund seiner hohen Ätzselektivität in Bezug auf
Siliziumdioxid, das ein gut etabliertes dielektrisches Zwischenschichtmaterial
ist, Verwendung findet. Des weiteren kann PECVD-Siliziumnitrid mit
einer hohen inneren Verspannung von beispielsweise bis zu 3 Giga-Pascal
(GPa) oder mehr an kompressiver Verspannung und bis zu 2 GPa und
mehr an Zugverspannung aufgebracht werden, wobei die Art und die
Größe der inneren
Verspannung effizient durch Auswahl geeigneter Abscheideparameter
eingestellt werden können.
Beispielsweise sind der Ionenbeschuß, der Abscheidedruck, die
Substrattemperatur, die Gasdurchflußraten und dergleichen entsprechende
Parameter, die zum Erreichen der gewünschten inneren Verspannung
verwendet werden können.
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Während der
Herstellung zweier Arten an verspannten Schichten zeigen konventionelle
Techniken eine gewisse reduzierte Effizienz, wenn die Bauteilabmessungen
zunehmend und zur Anwendung der 45-nm-Technologie oder noch fortschrittlicherer
Technologien verringert werden aufgrund der begrenzten konformen
Abscheidefähigkeiten
der beteiligten Abscheideprozesse, was zu entsprechenden Prozessungleichmäßigkeiten
während
der nachfolgenden Prozessschritte zu Strukturieren der verspannten
Schicht und zur Bildung der Kontaktöffnungen führen kann, sofern der Dicke
der verspannungsinduzierenden Schichten nicht deutlich verringert wird,
wie dies detaillierter mit Bezug zu den 1a bis 1d erläutert ist.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in
einem fortgeschrittenen Herstellungsstadium. Wie gezeigt umfasst
das Halbleiterbauelement 100 ein Substrat 101,
das ein beliebige geeignetes Trägermaterial
repräsentiert,
um darüber
Schaltungselemente, etwa Transistoren, Kondensatoren und dergleichen,
zu bilden. In dem gezeigte Beispiel enthält das Substrat 101 eine
vergrabene isolierende Schicht 102, etwa eine Siliziumdioxidschicht,
auf der Halbleiterschicht 103, etwa eine siliziumbasierte
Schicht, ausgebildet ist, die auch andere Komponenten, etwa Germanium,
Kohlenstoff und dergleichen aufweisen kann. Eine Isolationsstruktur 104,
die etwa aus Siliziumdioxid, Siliziumnitrid und dergleichen aufgebaut
ist, ist in der Halbleiterschicht 103 vorgesehen, wodurch
eine erste Bauteilgebiet 150n und ein zweites Bauteilgebiet 150p definiert
sind. Die Bauteilgebiete 150n, 150p enthalten
mehrere Transistorelemente 120, die einen lateralen Abstand
gemäß den Entwurfsregeln für die betrachtete
Technologie aufweisen. Die Transistoren 120, die in dem
ersten und dem zweiten Bauteilgebiet 150n, 150p vorgesehen
sind, umfassen Gateelektrodenstrukturen 121 mit eine Gateelektrodenmaterial 121a,
das häufig
aus Polysilizium aufgebaut, in Verbindung mit einem Metallsilizid 121b zur
Verbesserung der Gesamtleitfähigkeit
der Gateelektrodenstruktur 121. Des weiteren umfasst die Struktur 121 eine
Gateisolationsschicht 121c, die das Gateelektrodenmaterial 121a von
einem Kanalgebiet 122 trennt, welches wiederum lateral
von Drain- und Sourcegebieten 123 umschlossen ist. Metallsilizidgebiete 123a sind
ebenfalls in den Drain- und Sourcegebieten 123 abhängig von
den Baueilerfordernisse ausgebildet. Es sollte beachtet werden,
dass die Transistoren 120 so dargestellt sind, dass sie
die gleiche Konfiguration in dem ersten und dem zweiten Bauteilgebiet 150n, 150p aufweisen,
wobei jedoch die Transistoren 120 sich zumindest in ihrer
Leitfähigkeitsart
unterscheiden können.
D. h. in dem Gebiet 150n sind mehrere n-Kanal-Transistoren 120 vorgesehen,
in denen die Drain- und Sourcegebiete 123 stark n-dotiert
sind, während
in dem Bauteilgebiet 150p p-Kanal-Transistoren vorgesehen
sind, die in dem entsprechenden Drain- und Sourcegebieten 123 p-dotiert
sind. Folglich wird das Leistungsverhalten der Transistoren 120 in
dem Bauteilgebiet 150n verbessert, indem eine Zugverformung
entlang der Kanallängsrichtung
erzeugt wird, wie dies zuvor erläutert ist,
d. h. in 1a entlang der horizontalen
Richtung, wodurch die Elektronenbeweglichkeit in dem Kanalgebiet
verbessert wird. Andererseits wird das Leistungsverhalten der Transistoren 120 in
dem Bauteilgebiet 150p verbessert, indem eine kompressive Verformung
in den Kanalgebieten 122 entlang der Kanallängsrichtung
hervorgerufen wird, wie dies auch zuvor erläutert ist, um damit die Löcherbeweglichkeit
zu erhöhen,
zu diesem Zweck wird ein Doppelverspannungsschichtenansatz verwendet,
in welchem eine dielektrische Schicht 110 über den
Transistoren 120 in dem Bauteilgebiet 150n gebildet
wird, die einen hohen inneren Zugverspannungspegel aufweist. In ähnlicher
Weise wird in dem Bauteilgebiet 150p ein dielektrisches
Material 130 über
den Transistoren 120 gebildet, das einen hohen inneren
kompressiven Verspannungspegel aufweist. Ferner ist eine Ätzstoppschicht 111 zumindest
unter der zugverspannten dielektrischen Materialschicht 110 und möglicherweise
unter der kompressivverspannten dielektrischen Materialschicht 120 gebildet,
beispielsweise in Form eines Siliziumdioxidmaterials und dergleichen.
Eine weitere Ätzstoppschicht
oder Ätzindikatorschicht 112 kann
auf dem zugverspannten dielektrischen Material 110 gebildet
sein.
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Das
in 1a gezeigte Halbleiterbauelement 100 kann
auf der Grundlage von gut etablieren konventionellen Prozesstechniken
hergestellt werden. D. h. nach dem Bereitstellen der grundlegenden Transistorstrukturen 120,
wobei Fertigungstechniken zur Bildung der Isolationsstrukturen 104 mit
anschließendem
Strukturieren der Gateelektrodenstrukturen 121 und der
nachfolgenden Erzeugung der Drain- und Sourcegebiete 123,
typischerweise auf der Grundlage einer seitlichen Abstandshalterstruktur der
Gateelektrodenstruktur 121 mit nachfolgenden Ausheizzyklen
zur Aktivierung der Dotierstoffsorten und zum Ausheilen von durch
Implantation hervorgerufenen Gitterschäden beteiligt sind. Danach
werden die Metallsilizidgebiete 123a, 121b etwa
auf Grundlage einer gemeinsamen Silizidierungsfrequenz hergestellt,
wie dies im Stand der Technik bekannt ist. Als nächstes wird die Ätzstoppschicht 111,
beispielsweise durch plasmaunterstützte CVD (chemische Dampfabscheidung)
oder thermisch aktivierte CVD in Abhängigkeit der gesamten Prozessstrategie
abgeschieden. Dei Ätzstoppschicht 111 kann
mit einer ausreichenden Dicke vorgesehen werden, um zuverlässig einen Ätzprozess
in einer späteren
Phasen anzuhalten, wenn ein ungewünschtes Material des zugverspannten
dielektrischen Materials 110 von oberhalb des Bauteilgebiets 150p zu
entfernen ist. Folglich wird eine gegebene Materialzusammensetzung der Ätzstoppschicht 111 eine
spezifizierte minimale Dicke vorgesehen, beispielsweise im Bereich
von 10 bis 30 oder mehr nm, um damit die gewünschten Ätzstoppeigenschaften bereitzustellen.
Danach wird in dem gezeigten Beispiel das zugverspannte dielektrische
Material 110 auf Basis von plasmaunterstütztem CVD-Techniken
aufgebracht, in denen Abscheideparameter geeignet so eingestellt
sind, dass ein Siliziummaterial mit einem hohen inneren Zugverspannungspegel
abgeschieden wird, wie dies auch zuvor erläutert ist. Zu diesem Zweck
werden geeignete Abscheideparameter, etwa der Grad an Ionenbeschuß während des
Abscheidens, der Druck, die Substrattemperatur, die Gasdurchflußraten und
dergleichen, in geeigneter Weise eingestellt, um den gewünschten
Verspannungspegel zu erreichen. Wie zuvor erläutert ist erfordert in modernsten
Halbleiterbauelementen der laterale Abstand zwischen benachbarten
Gateelektrodenstrukturen 121 eine spezielle Anpassung der
Dicke der Schicht 110, um durch Abscheidung hervorgerufene
Unregelmäßigkeiten
zu vermeiden, etwa in Form von Hohlräumen, und um eine geeignete
Oberflächentopographie
für nachfolgende
Prozessschritte zu schaffen, beispielsweise für das Bilden des kompressiv
verspannten dielektrischen Materials 120 und das Entfernen
eines unerwünschten
Teils davon. Andererseits ist der in den Kanalgebieten 122 erreichte
Verformungspegel im Wesentlichen durch den inneren Verspannungspegel
der dielektrischen Materialien 110, 120, die Menge
an verspanntem dielektrischem Material, das nahe an den Kanalgebieten 122 angeordnet
ist, und die Anwesenheit von jeglichen dazwischenliegenden im Wesentlichen
nicht verspannten Materialien, etwa der Ätzstoppschicht 111,
bestimmt. Somit repräsentiert
die ausgewählte
Dicke für
das dielektrische Material 110 einen Kompromiss zwischen
einer erhöhten
Menge an stark verspanntem dielektrischem Material und dem Vermeiden
von Prozessungleichmäßigkeiten.
Nach dem Abscheiden der zugverspannten Schicht 110 wird
die Ätz stoppschicht
oder Ätzindikatorschicht 112 gebildet,
indem beispielsweise Siliziumdioxidmaterial und dergleichen abgeschieden wird,
wobei auch eine gewisse Schichtdicke für eine vorgegebene Materialzusammensetzung
einzusetzen ist, um die erforderlichen Ätzstoppeigenschaften während eines
nachfolgenden Ätzprozesses
zu erhalten. Beispielsweise wird die Schicht mit einer Dicke von
10 bis einige 10 nm in Abhängigkeit
von der gesamten Prozessstrategie vorgesehen. Somit wird das Abscheiden
der Schichten 111, 110 und 112 so ausgeführt, dass
die schließlich
erhaltene Oberflächentopographie
nach wie vor für
das nachfolgende Abscheiden und Strukturieren des dielektrischen
Materials geeignet ist. Nach de Abscheiden der Ätzstoppschicht oder der Ätzindikatorschicht 112 wird eine
Maskenschicht, etwa eine Lackschicht, auf Grundlage anspruchsvoller
Lithographietechniken hergestellt, um das Bauteilgebiet 150n abzudecken, während das
Gebiet 150p im Hinblick auf eine geeignete gestaltete Ätzumgebung
freiliegt, um damit den freigelegten Bereich der Schicht 112 zu
entfernen, woran sich das Entfernen der Schicht 110 anschließt, wobei
die Ätzstoppschicht 111 als
ein zuverlässiges Ätzstoppmaterial
verwendet wird. Danach wird die Lackmaske entfernt und kompressiv
verspannte dielektrische Material 130 wird auf Grundlage
gut etablierter plasmaunterstützter
CVD-Techniken aufgebracht, wobei in diesem Falle die Abscheideparameter
so ausgewählt
werden, dass die gewünschte hohe
kompressiver Verspannung erhalten wird. Auch in diesem Falle werden
entsprechende Prozessparameter, insbesondere der Grad an Ionenbeschuß während des
Abscheidens, in geeigneter Weise eingestellt. Danach wird ein weiterer
Lithographieprozess ausgeführt,
um eine Lackmaske zur Abdeckung des Bauteilgebiets 150p hinzuzufügen, während das Gebiet 150n freiliegt.
Als nächstes
wird ein weiterer Ätzprozess
ausgeführt,
um den freigelegten Teil des Materials 130 zu entfernen,
wobei die Schicht 113 als ein Ätzstoppmaterial dient. Danach
wird die Lackmaske entfernt und die weitere Bearbeitung wird fortgesetzt,
indem beispielsweise ein dielektrisches Zwischenschichtmaterial,
etwa Siliziumdioxid, abgeschieden wird, indem gut etablierte Prozesstechniken
eingesetzt werden, etwa subatmosphärische CVD (SACVD), CVD mit
hoher Plasmadichte und dergleichen. Anschließend wird die resultierende Oberflächentopographie
eingeebnet und es werden Kontaktöffnungen
in dem dielektrischen Zwischenschichtmaterial gebildet, wobei die
dielektrischen Materialien 110 und 130 als Ätzstoppschichten
dienen, die nachfolgende auf Grundlage entsprechender gut etablierter
Prozesstechniken geöffnet
werden. Als nächstes
werden die Kontaktöff nungen
mit einem geeignetem Material, etwa Wolfram und dergleichen, gefüllt, um
einen elektrischen Kontakt zu den Drain- und Sourcegebieten 123 und
zu Gateelektrodenstrukturen 121 zu schaffen.
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Somit
sorgen auf der Grundlage der stark verspannten dielektrischen Materialien 110, 120 der Zugverspannungspegel
und der kompressive Verspannungspegel entsprechend für die jeweiligen
Verformungskomponenten in den Kanalgebieten 122, wodurch
das Gesamtverhalten der Transistoren in den Gebieten 150n, 150p verbessert
wird. Eine entsprechende Prozesssequenz zur Herstellung der unterschiedlich
verspannten dielektrischen Materialien 110, 130 wird
als ein Doppelverspannungsschichtenansatz bezeichnet, der jedoch
eine gewisse reduzierte Effizienz aufweist, insbesondere, wenn die
Bauteilabmessungen der Transistoren 120 weiter verringert werden,
wie dies nachfolgend detaillierter beschrieben ist.
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1b zeigt
schematisch eine Draufsicht eines der Transistoren 120 des
Gebiets 150n und des Gebiets 150p, um die Wirkung
der diversen Verformungskomponenten im Hinblick auf das gesamte Transistorleistungsverhalten
zu zeigen. Wie dargestellt ist sorgt in einem n-Kanaltransistor,
der als 120n bezeichnet ist, eine Zugspannung entlang der
Transistorlängsrichtung,
wie die durch den Pfeil L gezeigt ist, für eine erhöhte Elektronenbeweglichkeit.
In ähnlicher
Weise trägt
auch eine Zugspannung entlang der Transistorbreitenrichtung, wie
sie durch den Pfeil W gezeigt ist, zu einem verbesserten Transistorleistungsverhalten
bei. Andererseits führt
in einem p-Kanaltransistor, der als 100p bezeichnet ist,
eine kompressive Verformung entlang der Transistorlängsrichtung
zu einer erhöhten
Löcherbeweglichkeit,
während
eine Zugverformung entlang der Transistorbreitenrichtung ebenfalls
vorteilhaft im Hinblick auf eine besser Löcherbeweglichkeit ist. Folglich
sorgt aufgrund des mit Bezug zu 1b beschriebenen
Mechanismus das dielektrische Material 110 mit dem inneren
Zugverspannungspegel für
eine im Wesentlichen unidirektionale Zugverformung entlang der Längsrichtung,
während
andererseits das kompressiv verspannte dielektrische Material 130 eine
im Wesentlichen unidirektionale kompressive Verformungskomponente
entlang der Transistorlängsrichtung schafft.
Jedoch hängt
der entsprechende verformungsinduzierende Mechanismus deutlich von
den gesamten Bauteilabmessungen ab, wie dies mit Bezug zu den 1c und 1d erläutert ist.
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1c zeigt
schematisch eine Querschnittsansicht eines Teils des Halbleiterbauelements 100, beispielsweise
ist das Bauteilgebiet 150n gezeigt. In dem dargestellten
Beispiel seit angenommen, dass ein Abstand 124 zwischen
der benachbarten Transistoren 120, d. h. den entsprechenden
Gateelektrodenstrukturen 121, ungeführt 200 nm oder deutlich größer ist,
wobei auch die Gatelänge
50 nm und größer ist.
In diesem Falle wird eine Dicke 110t des dielektrischen
Materials 110 geeignet so gewählt, dass die gewünschte Oberflächentopographie
geschaffen wird, wobei auch die Spaltfülleigenschaften der entsprechenden
Abscheidetechnik berücksichtigt
sind, wie dies zuvor erläutert
ist. Andererseits sind eine Dicke 111t der Ätzstoppschicht 111 und
eine Dicke 112t der Schicht 112 im Wesentlichen
durch die erforderlichen Ätzstoppeigenschaften
vorgegeben, ohne dass diese von der gesamten Bauteilgeometrie abhängen. In
diesem Fall ist der Anteil eines stark verspannten dielektrischen
Materials, das in unmittelbarer Nähe zu den Transistoren 120 angeordnet
ist, im Wesentlichen durch das entsprechende Verhältnis der
Dicke 110t einerseits und die kombinierte Dicke 111t und 112t andererseits
bestimmt.
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1d zeigt
schematisch die Situation für ein
modernstes Halbleiterbauelement, in welchem der Abstand 124 aufgrund
der Größenreduzierung der
gesamten Bauteilabmessungen verringert ist und ungefähr 100 nm
oder weniger beträgt.
Da die Dicke 111t und die Dicke 112t im Wesentlichen
unabhängig von
den gesamten Bauteilabmessungen sind, wie die zuvor erläutert ist,
muss die Dicke 110t der verspannungsinduzierenden Schicht 110 überproportional verringert
werden, um damit die erforderliche Oberflächentopographie für die weitere
Bearbeitung des Bauelements 100 bereitzustellen, d. h.
zum Aufbringen des Materials 120 und zu dessen Strukturierung, wie
dies auch zuvor beschrieben ist. Folglich repräsentiert die Menge des Material,
dass durch die Ätzstoppschichten 111 und 112 vorgesehen
ist, einen moderat hohen Anteil der gesamten Menge an Material,
das in unmittelbarer Nähe
der grundlegenden Transistorstrukturen 120 angeordnet ist,
und somit kann der Grad an Leistungssteigerung auch der Grundlage
des Doppelverspannungsschichtenansatzes bei einer weiteren Größenreduzierung
der Bauelemente noch weiter verringert werden.
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Angesichts
der zuvor beschriebenen Situation betrifft die Offenbarung Halbleiterbauelemente und
Verfahren zu deren Herstellung, in denen eine verbesserte Skalierbarkeit
von Verspannungsübertragungsmechanismen
auf der Grundlage stark verspannten dielektrischen Materialien verbessert
wird, während
eines oder mehrere der oben erkannten Probleme vermieden oder zumindest
in ihrer Auswirkung reduziert werden.
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Überblick über die Offenbarung
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Im
allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente
und Verfahren, in denen das Leistungsverhalten von Transistorbauelementen
mit kleinsten Abmessungen verbessert wird, indem in geeigneter Weise
die Kontaktstruktur der Bauelemente im Hinblick auf das Einstellen
des Verspannungsübertragungsmechanismus
von einem umgebenden stark verspannten dielektrischen Material in
die Kanalgebiete der Transistorelemente in geeigneter Weise eingestellt
wird. Zu diesem Zweck wird die Größe der Kontaktelemente, die
in dem dielektrischen Material, das die Gateelektrodenstrukturen
der Transistoren umgibt, gebildet werden, zumindest für eine Art
von Transistor so eingestellt, dass eine gewünschte Verformungskomponente
entlang der Transistorbreitenrichtung erzeugt wird. Ferner wird
in einigen hierin offenbarten anschauliche Aspekten die Skalierbarkeit
des verformungsinduzierenden Mechanismus verbessert, indem ein dielektrisches
Material mit einer Art an innerem Verspannungspegel vorgesehen wird,
wobei ein nicht gewünschter
Einfluß auf
andere Transistoren durch das geeignet gestaltete Kontaktelement
deutlich verringert wird, so dass eine nicht gewünschte Verformungskomponente
entlang der Transistorlängsrichtung
effizient abgeschirmt wird, wobei dennoch für eine leistungssteigernde
Verformungskomponente entlang der Transistorbreitenrichtung gesorgt
wird. Zu diesem Zweck wird das Kontaktelement so gebildet, das es
sich entlang eines wesentlichen Teils der Transistorbreite erstreckt,
während
in anderen Transistoren, wenn eine entsprechende abschirmende Wirkung
nicht gewünscht
ist, konventionelle Kontaktelemente, beispielsweise quadratische
Kontaktelemente, vorgesehen werden. Folglich wird ein hohes Maß an Flexibilität bei der
Einstellung eines verformungsinduzierenden Mechanismus erreicht,
wobei auch für
eine verbesserte Skalierbarkeit der Prozesstechniken gesorgt ist,
da Material einer einzelnen Verspannungskomponente so angeschieden
werden kann, dass das Leistungsverhalten einer Art an Transistor
verbessert wird, während
eine Leistungssteigerung der anderen Art an Transistor auf Grundlage
der Kontaktelemente mit einer geeigneten länglichen Erstreckung entlang
der Transistorbreitenrichtung eingestellt werden kann.
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Ein
anschauliches hierin offenbartes Halbleiterbauelement umfasst einen
Transistor, der über
einem Substrat ausgebildet ist und eine Gateelektrodenstruktur aufweist,
die sich entlang einer Transistorbreitenrichtung erstreckt. Des
weiteren umfasst das Halbleiterbauelement ein dielektrisches Zwischenschichtmaterial,
das um die Gateelektrodenstruktur herum ausgebildet ist. Ferner
ist ein Kontaktgrabe in dem dielektrischen Zwischenschichtmaterial ausgebildet
und stellt eine Verbindung zu eine Draingebiet und/oder eine Sourcegebiet
des Transistors her, wobei der Kontaktgraben ein leitendes Material aufweist
und sich zusammenhängend
entlang der Transistorbreitenrichtung erstreckt.
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Ein
anschauliches hierin offenbartes Verfahren umfasst das Bilden eines
verspannungsinduzierenden dielektrisches Material über einem
ersten Transistor und einem zweiten Transistor. Das Verfahren umfasst
ferner das Bilden einer ersten Kontaktöffnung in dem verspannungsinduzierenden
dielektrischen Material, um eine Verbindung zu einem Draingebiet
oder eine Sourcegebiet des ersten Transistors herzustellen. Des
weiteren umfasst das Verfahren das Bilden eines zweiten Kontaktöffnung in
dem verspannungsinduzierenden dielektrischen Material, um eine Verbindung
zu einem Draingebiet oder einem Sourcegebiet des zweiten Transistors
herzustellen, wobei zumindest die erste Kontaktöffnung sich zusammenhängend entlang
zumindest der Hälfte
einer Transistorbreite des ersten Transistors erstreckt. Schließlich werden
die erste und die zweite Kontaktöffnung
mit einem Metall enthaltenden Material gefüllt.
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Ein
weiteres hierin anschaulich offenbartes Verfahren umfasst das Abscheiden
einer verspannungsinduzierenden Schicht über eine n-Kanaltransistor
und einen p-Kanaltransistor,
wobei die verspannungsinduzierende Schicht einen kompressiven inneren
Verspannungspegel aufweist. Ferner wird ein dielektrisches Material über der
verspannungsinduzierenden Schicht gebildet, und eine erste Kontaktöffnung,
die eine Verbindung zu einem Draingebiet oder einem Sourcegebiet
des n- Kanaltransistors
herstellt, wird gebildet, wobei die erste Kontaktöffnung sich
entlang einer Transistorbreitenrichtung entsprechend einer ersten
Länge erstreckt.
Das Verfahren umfasst ferner das Bilden einer zweiten Kontaktöffnung,
die eine Verbindung zu einem Draingebiet oder zur einem Sourcegebiet
des p-Kanaltransistors
herstellt, wobei die zweite Kontaktöffnung sich entlang einer Transistorbreitenrichtung
entsprechend einer zweiten Strecke bzw. Länge erstreckt, die keiner ist als
die erste Strecke. Schließlich
werden die erste und die zweite Kontaktöffnung mit einem Metall enthaltenden
Material gefüllt.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der Offenbarung sind in den angefügten Patentansprüchen und/oder
in der folgenden detaillierten Beschreibung definiert, so dass die
Bezugnahme zu den begleitenden Zeichnungen besser verstanden werden
kann, in denen:
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1a schematisch
eine Querschnittsansicht eines konventionellen Halbleiterelements
mit Transistorelementen unterschiedlicher Leitfähigkeitsart in dicht gepackten
Bauteilgebieten mit entsprechenden verspannungsinduzierenden dielektrischen Schichten
zeigt, die gemäß einem
konventionellen Doppelverspannungsschichtenansatz hergestellt sind;
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1b schematisch
eine Draufsicht von Transistoren unterschiedlicher Leitfähigkeit
und entsprechende Verspannungsbedingungen zeigt, die eine Leistungssteigerung
beider Arten von Transistoren ermöglichen;
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1c und 1d schematisch
Querschnittsansichten von Transistorelementen in einem dicht gepackten
Bauteilgebiet mit weniger kritischen Gesamtbauteilabmessungen (1c)
und mit einem reduzierten Abstand zwischen benachbarten Transistorelementen
(2d) zeigen, wodurch die Grenzen konventioneller
Doppelverspannungsschichtansätze
aufgezeigt werden;
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2a schematisch
ein modernes Transistorelement mit einer Gatelänge von ungefähr 50 nm oder
weniger mit einem dielektrischen Zwischenschichtmaterial zeigt,
das eine verspannte Kontaktätzstoppschicht
gemäß anschaulicher
Ausführungsformen
aufweist;
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2b schematisch
eine Draufsicht des Transistorelements zeigt, wobei die Position
von Kontaktgräben
gemäß anschaulicher
Ausführungsformen
dargestellt ist, wodurch für
eine verbesserte Entwurfsflexibilität bei der Einstellung der gesamten Verformungsbedingungen
in dem Kanalgebiet des Transistors gesorgt wird;
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2c und 2d schematisch
Querschnittsansichten des Transistorelements, während diverse Fertigungsphasen
bei der Herstellung der Kontaktgräben gemäß anschaulicher Ausführungsformen
zeigen;
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2e schematisch
eine Draufsicht des Transistorelements zeigt und die Verspannungsbedingungen
auf der Grundlage der Kontaktgräben
gemäß anschaulicher
Ausführungsformen
angibt;
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2f schematisch
eine Draufsicht eines Halbleiterbauelements mit Transistorelementen
mit Kontaktgräben
und konventionellen Kontaktelementen zeigt, um einen effizienten
verformungsreduzierenden Mechanismus in Verbindung mit einem verspannten
dielektrischen Material zu schaffen, das über beide Arten von Transistoren
gemäß anschaulicher
Ausführungsformen
gebildet ist; und
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2g schematisch
eine Querschnittsansicht des Halbleiterbauelements aus 2f zeigt.
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Detaillierte Beschreibung
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Obwohl
der vorliegende Offenbarung nur mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie
in den Zeichnungen dargestellt sind, sollte beachtet werden, dass
die folgende detaillierte Beschreibung sowie die Zeichnungen nicht
beabsichtigen, die vorliegende Offenbarung auf die speziellen anschaulich
offenbarten Ausführungsform
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
allgemeinen betrifft die vorliegende Offenbarung Techniken und Halbleiterbauelemente,
in denen eine verbesserte Skalierbarkeit von verformungsinduzierenden
Mechanismen auf Basis stark verspannter dielektrischer Deckschichten
erreicht wird, indem Kontaktelemente mit einer deutlichen Erstreckung
entlang der Transistorbreitenrichtung, zumindest eine Art von Transistor,
vorgesehen werden, wobei in einigen anschaulichen Ausführungsformen, wie
sie hierin offenbart sind, die Kontaktelemente mit der größeren Ausdehnung
in der Transistorbreitenrichtung, die auch als Grabenkontakte bezeichnet werden,
mit einem zugverspannten Metall enthaltenden Material gefüllt werden.
Somit kann durch Vorsehen von Kontaktelementen mit geeigneten ausgewählten Abmessungen
in der Transistorbreitenrichtung sowie in der Transistorlängenrichtung,
die einer ”Breite” der Kontaktgräben entspricht,
bei gleichzeitiger Steuerung der inneren Verspannungspegel des Kontaktmaterials,
ein zusätzlicher
Steuerungsmechanismus bereitgestellt werden, auf dessen Grundlage
eine effiziente Steuerung des Transistorleistungzuwachses erreicht
werden kann, wobei eine verspannte dielektrische Deckschicht einer
einzelnen Art an innerem Verspannungspegel verwendet werden kann.
Beispielsweise wird ein dielektrisches Material mit einem hohen
inneren kompressiven Verspannungspegel auf Grundlage weniger kritischer Abscheidebedingungen
in dicht gepackten Bauteilgebieten aufgebracht, da konventionell
verwendete Ätzstoppschichten
nicht erforderlich sind, da die nicht gewünschte kompressive Verspannung
effizient zumindest zu einem gewissen Maße durch Vorsehen entsprechender
Kontaktgräben
kompensiert werden kann, beispielsweise in Verbindung mit n-Kanaltransistoren,
während
für p-Kanaltransistoren
gut etablierte ”standardmäßige” Kontaktelemente
gebildet werden, die somit eine effiziente Verspannungsübertragung
in die jeweiligen Kanalgebiete ermöglichen. In anderen anschaulichen
Ausführungsformen
werden Kontaktgräben
für beide
Arten von Transistoren vorgesehen, möglicherweise mit einer variierenden Breite
der jeweiligen Kontaktgräben,
um in effizienter Weise eine Verformungskomponente senkrecht zur Transistorlängsrichtung
in beiden Arten von Transistoren hervorzurufen, während eine
verspannte Kontaktätzstoppschicht
für eine
gewisse Verspannungsbasiskomponente sorgt, die für eine Art von Transistor vorteilhaft
ist. Durch Vorsehen von Kontaktgräben, die sich entlang der gesamten
Transistorbreite erstrecken können,
und die auch eine moderat große Erstreckung
entlang der Transistorlängsrichtung
besitzen können,
kann ein wesentlicher Teil eines zuvor gebildeten stark verspannten
dielektrischen Zwischenschichtmaterials, etwa eine Kontaktätzstoppschicht,
durch das Kontaktmetall ersetzt werden, das in Form eines verspannten
Material vorgesehen werden kann, wodurch eine effiziente Strukturierung
der gesamten Verspannungsbedingungen auf der Grundlage der Kontaktelemente
möglich
ist. Dadurch können
verbesserte Verspannungsbedingungen au der Grundlage eines verformungsinduzierenden
dielektrischen Zwischenschichtmaterials erreicht werden, das so
gebildet werden kann, dass es in direkten Kontakt mit der grundlegenden
Transistorstruktur ist, und das mit einer größeren Schichtdicke im Vergleich zu
konventionellen Doppelverspannungsschichtenansätzen aufgebracht werden kann,
während
andererseits die Auswirkung eines unerwünschten Teils des stark verspannten
dielektrischen Materials auf der Grundlage des Kontaktmetalls kompensiert
oder überkompensiert
werden kann, so vorgesehen werden kann, dass es sich entlang eines
wesentlichen Teils der Transistorbreitenrichtung erstreckt, d. h.
zumindest über
die Hälfte
des Transistorbreite und das sich in einigen anschaulichen Ausführungsformen zumindest
entlang der gesamten Transistorbreite erstreckt, möglicherweise
in Verbindung mit einer geeignet angepassten ”Breite” des Kontaktgrabens. Somit
kann zusätzlich
zu einer verbesserten Skalierbarkeit des hierin offenbarten verspannungsinduzierenden
Mechanismus ein hoch effizienter Gesamtprozessablauf erreicht werden,
da die Anpassung der Verspannungsbedingungen für die unterschiedlichen Arten
von Transistoren mit einer deutlich geringeren Komplexität des Fertigungsablaufs
erreicht wird. Beispielsweise wird in einigen anschaulichen Ausführungsformen
eine Prozesssequenz verwendet, in der keine zusätzlichen Lithographieschritte
und Ätzschritte
im Vergleich zu konventionellen Doppelverspannungsschichtenansätzen erforderlich
sind, wodurch Ausbeute und Durchsatz während der Herstellung modernster
Halbleiterbauelemente verbessert werden. In anderen anschaulichen
Ausführungsformen
wird ein zusätzlicher
Strukturierungsprozess, beispielsweise für das selektive Entspannen
eines inneren Verspannungspe gels eines zuvor abgeschiedenen stark
verspannten dielektrischen Materials eingeführt, wobei lediglich ein zusätzlicher
Lithographieschritt erforderlich ist, während zusätzliche Ätzschritte vermieden werden,
was ebenfalls zu einer deutlich geringeren Prozesskomplexität im Vergleich zu
konventionellen Doppelverspannungsschichtenlösungen führt. Beispielsweise kann die
Verspannungsrelaxation auf der Grundlage eines Lithographieprozesses
und eines Ionenimplantationsprozesses ausgeführt werden, wodurch dennoch
die Vorteile einer geringeren Komplexität des Abscheideprozesses zur
Herstellung des stark verspannten dielektrischen Materials erreicht
werden, während
die verformungsinduzierende Wirkung der Kontaktgräben verbessert
wird, in dem relaxierten dielektrischen Zwischenschichtmaterial
gebildet werden.
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Mit
Bezug zu den 2a bis 2g werde nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 in
einem fortgeschrittenen Herstellungsstadium. Wie gezeigt umfasst
das Bauelement 200 ein Substrat 201, etwa ein
Halbleitersubstrat, ein isolierendes Substrat und dergleichen, über welchem
eine Halbleiterschicht 203 vorgesehen ist. Beispielsweise
umfasst die Halbleiterschicht 203 einen wesentlichen Anteil
an Silizium, möglicherweise
in Verbindung mit anderen Komponenten, etwa Germanium, Kohlenstoff
und dergleichen, wobei die lokale Ladungsträgerbeweglichkeit in der Halbleiterschicht 203 durch
Erzeugen einer Zugverformung oder einer kompressiven Verformung dadurch
verbessert wird, wie dies zuvor erläutert ist. Des weiteren kann
eine vergrabene isolierende Schicht (nicht gezeigt) vorgesehen sein,
wie dies auch mit Bezug zu dem Bauelement 100 erläutert ist, wenn
auf die vergrabene isolierende Schicht 102 verwiesen wird.
Das Substrat 201 und Halbleiterschicht 203 können eines
SOI-Konfiguration bilden, während in
der gezeigten Ausführungsform
eine Vollsubstratkonfiguration vorgesehen ist, in der die Halbleiterschicht 203 einen
oberen Bereich eines im Wesentlichen kristallinen Substratmaterial
repräsentiert.
In noch anderen anschaulichen Ausführungsformen wird eine SOI-Konfiguration
und eine Vollsubstratkonfiguration in unterschiedlichen Bauteilbereichen des
Halbleiterbauelements 200 abhängig von den gesamten Bauteilerfordernissen
bereitgestellt. Des weiteren umfasst in der gezeigten Fertigungsphase das
Halbleiterbauelement 200 einen Transistor 220 in
einer fortgeschrittenen Fertigungsphase. D. h. der Transistor 220 weist
eine Gateelektrodenstruktur 221 auf mit einem Gateelektrodenmaterial 221a,
beispielsweise in Form von eines dotierten Polysiliziummaterials,
möglicherweise
in Verbindung mit einem Metall enthaltenden Silizid 221b,
etwa in Form eines Metallsilizids. In anderen Fallen wird das Gateelektrodenmaterial
in Form eines Metall enthaltenden Materials mit einer geeigneten
Austrittsarbeit vorgesehen, die an die gesamte Transistorkonfiguration des
Bauelements 220 angepaßt
ist. Ferner kann die Gateelektrodenstruktur 221 eine Gateisolationsschicht 221c aufweisen,
beispielsweise in Form von ”standardmäßigen” dielektrischen
Materialien, etwa Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid
und dergleichen, während
in anderen Fällen
die Gateisolationsschicht 221 ein dielektrisches Material
mit großem ε aufweist,
das als ein dielektrisches Material zu verstehen ist, das eine Dielektrizitätskonstante
von 10 oder größer besitzt.
Zum Beispiel Hafnumoxid, Zirkonoxid und dergleichen in diesem Falle
eingesetzt werden. Die Gateelektrodenstruktur umfasst ferner gegebenenfalls
eine Seitenwandabstandshaltestruktur 221d, wobei dies von
den gesamten Prozesserfordernissen abhängt. Des weiteren sind Drain-
und Sourcegebiete 223 in der Halbleiterschicht 203 ausgebildet
und schließen
lateral ein Kanalgebiet 222 ein, in welchem die Ladungsträgerbeweglichkeit
durch Erzeugen gewünschter
Verformungsbedingungen darin modifiziert werden soll. Die Drain-
und Sourcegebiete 223 enthalten leitende Kontaktbereiche 223a,
beispielsweise in Form eines Metallsilizids. Es sollte ferner beachtet
werden, dass abhängig
von den gesamten Bauteil- und Prozesserfordernissen der Transistor 220 auch
weitere verformungsinduzierende Mechanismen aufweisen kann, etwa
geeignet ausgewählte
Halbleiterverbindungen oder Legierungen, etwa in Form von Silizium/Germanium,
Silizium/Germanium/Zinn, Silizium/Kohlenstoff und dergleichen, die
an einer geeigneten Stelle innerhalb der Halbleiteschicht 203 eingebettet
sein können,
um damit eine gewünschte
Art an Verformung in dem Kanalgebiet 222 hervorzurufen.
Beispielsweise wird häufig
eine Silizium-Germaniumlegierung in den Drain- und Sourcegebieten 223 eingebettet,
um damit für
eine kompressive Verformungskomponente in dem Kanalgebiet 222 zu
sorgen, wenn der Transistor 220 einen p-Kanaltransistor repräsentiert. In andere Fällen wird
eine Silizium-/Kohlenstoffmischung
in den Drain- und Sourcegebieten 223 verwendet, um damit eine
Zugverformung in den Kanalgebiet 222 hervorzurufen.
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Des
weiteren ist ein dielektrisches Zwischenschichtmaterial 213,
beispielsweise in Form von Siliziumdioxid und dergleichen über der
grundlegenden Transistorstruktur 220 ausgebildet, wobei
auch ein stark verspannter Bereich, der als Schicht 230 bezeichnet
ist, vorgesehen ist, etwa in Form von Siliziumnitridmaterial, Stickstoff
enthaltendem Karbidmaterial und dergleichen, wobei dies von der
gewünschten
Art des inneren Verspannungspegels abhängt.
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Das
in 2a gezeigte Halbleiterbauelement 200 kann
auf der Grundlage der folgenden Prozesse hergestellt werden. Die
Transistorstruktur 220 wird unter Anwendung gut etablierter
Prozesstechniken hergestellt, möglicherweise
in Verbindung mit verformungsinduzierenden Mechanismen, wie dies für das Verbessern
der Gesamtleistung des Transistors 220 erforderlich ist.
Beispielsweise können Ähnliche
Prozesstechniken eingesetzt werden, wie sie zuvor mit Bezug zu dem
Hableiterbauelement 100 erläutert sind. Der Transistor 220 kann
ein technologisch hoch entwickeltes Transistorelement mit einer Gatelänge, d.
h. in 2a die horizontale Abmessung
des Gateelektrodenmaterials 221a, von 50 nm oder weniger
repräsentieren,
was zu einem geringen Abstand zwischen benachbarten Schaltungselementen
führt,
wie dies auch zuvor detaillierter beschrieben und auch explizit
mit Bezug zu dem Bauelement 100 erläutert ist. Nach dem Fertigstellen
der grundlegenden Transistorstruktur, was auch das Vorsehen moderner
Gateelektrodenstrukturen in Form von Metall enthaltenden Materialien
und Dielektrika mit großen ε enthalten
kann, wird somit das verspannungsinduzierende dielektrische Material 230 auf
der Grundlage gut etablierter Abscheidetechniken aufgebracht, wie
sie zuvor erläutert
sind. Im Gegensatz zu konventionellen Strategien kann jedoch eine
größere Schichtdicke
eingesetzt werden, da das dielektrische Material 230 vorgesehen
werden kann, ohne dass weitere Ätzstoppschichten
erforderlich sind, wie dies in konventionellen Doppelverspannungsschichttechniken
der Fall ist. Demzufolge wird in einigen anschaulichen Ausführungsformen
das verspannte dielektrische Material 230 direkt auf der
grundlegenden Transistorstruktur 220 aufgebracht, d. h.
auf den Kontaktbereichen 223a. Abhängig von der gesamten Bauteilgeometrie
wird eine Dicke 230t so ausgewählt, dass die Spaltfülleigenschaften
der betrachteten Abscheidetechnik berücksichtigt sind, wobei durch
die resultierende Oberflächentopographie nach
dem Abscheiden der Schicht 230 nicht einem nachfolgende
Abscheideschritt für
ein weiteres verspanntes dielektrisches Material entsprechen muss, wodurch
die Verwendung einer deutlich größeren Entwurfsdicke
für die
Schicht 230 im Vergleich zu einem konventionellen Bauelement
möglich
ist, das gemäß einem
Doppelverspannungsschichtenansatz für die gleich grundlegende Bauteilkonfiguration
hergestellt wird. In einigen ausführlichen Ausführungsformen
wird das dielektrische Material 230 als ein stark kompressiv
verspanntes Material bereitgestellt, wobei beispielsweise Siliziumnitrid
oder Stickstoff enthaltendes Siliziumkarbid auf Basis geeignet ausgewählter Prozessparameter
vorgesehen wird. Anschließend
wird das dielektrische Zwischenschichtmaterial 213 aufgebracht,
etwa unter Anwendung gut etablierter Techniken, wie dies auch zuvor
mit Bezug zu dem Bauelement 100 erläutert ist.
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2b zeigt
schematisch eine Draufsicht des Halbleiterbauelements 200.
Wie gezeigt besitzt der Transistor 220 eine Transistorbreite 220w und eine
Transistorlängsrichtung,
die als L angegeben ist, die durch gesamten Entwurfsregeln bestimmt
sind. Des weiteren ist die Position von Kontaktgräber 240t durch
die gestrichelte Linie angegeben, wobei diese Gräben in dem dielektrischen Zwischenschichtmaterial 213 und
der Schicht 230 (siehe 2a) vorzusehen
sind, um die Drain- und Sourcegebiete 223, d. h. die Kontaktbereiche 223a,
elektrisch zu kontaktieren. Die Abmessungen der Kontaktgräber 240t sind
so gewählt,
dass eine gewünschte ”Strukturierung” der gesamte
Verspannungsbedingungen in dem Transistor 220 erreicht
wird. D. h. die Gräben 240t erstrecken
sich über
einen ausgedehnten Bereich entlang der Transistorbreite 220w,
d. h. die Gräben 240t erstrecken
sich zusammenhängend
zumindest über die
Hälfte
der Transistorbreite 220w hinweg und erstrecken sich in
einigen anschaulichen Ausführungsformen,
wie die auch dargestellt ist, über
zumindest die gesamte Breite 220w. Auf diese Weise wird
eine effiziente Abstimmung der Wirkung der stark verspannten Schicht
(siehe 2a) erreicht, während in anderen
Fällen
abhängig
von der lateralen Abmessung der Gräben 240t, wie dies
durch 240w angegeben ist, eine große Menge des stark verspannten
dielektrischen Materials der Schicht 230 durch ein Kontaktmetall
ersetzt wird, das auf der Grundlage eines gewünschten inneren Verspannungspegels
vorgesehen werden kann, etwa einer Zugverspannung, wofür gut etablierte
Abschnittechniken für
eine Vielzahl von Metallen, etwa Wolfram und dergleichen, verfügbar sind.
Somit kann auch die Grabenbreite 240w eingestellt werden,
wie dies durch die Pfeile 240w angegeben ist. Es sollte
beachtet werden, dass die Kontaktgräben 240t nicht nötigerweise
als symmetrische Elemente in Bezug auf die Gateelektrodenstruktur 221 vorgesehen
werden müssen,
sondern in anschaulichen Ausführungsformen
so bereitgestellt werden, dass die Abmessung entlang der Transistorbreite 220w und/oder
entlang der Längsrichtung
L, d. h. die Grabenbreite 240w, auf beiden Seiten der Gateelektrodenstruktur 221 unterschiedlich
festgelegt ist. Wenn beispielsweise zwei oder mehr dicht liegende
Transistoren der gleichen Leitfähigkeitsart
vorgesehen sind, können
die Kontaktgräber 240t kontinuierlich
zwischen zwei benachbarten Transistorelementen vorgesehen werden,
wodurch ein dazwischenliegendes verspanntes Material der Schicht 230 im
wesentlich vollständig
entfernt wird.
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2c zeigt
schematisch eine Querschnittsansicht des Bauelements 200 in
einem fortgeschrittenen Herstellungsstadium. Wie gezeigt sind Grabenöffnungen 240d in
dem dielektrischen Zwischenschichtmaterial 213 und der
verspannungsinduzierenden Schicht 230 gebildet, wobei die
Abmessungen und die Position der Grabenöffnung 240d den jeweiligen
Abmessungen und Positionen entsprechen, wie sie in 2b gezeigt
sind, mit Ausnahme für durch
Prozesse hervorgerufene Schwankungen. Die Öffnung 240d können gemäß geeignet
gestalteter Photomaske nach der Grundlage von Lithographie und Ätztechniken
hergestellt werden, die auf konventionellen Rezepten beruhen können, um
damit eine geeignete Maskenschicht (nicht gezeigt) vorzusehen und
das dielektrische Zwischenschichtmaterial 213 zu ätzen. In
diesem Prozess kann die Schicht 230 als ein effizientes Ätzstoppmaterial
eingesetzt werden, das dann durch gut etablierte Ätztechniken
geöffnet wird,
um eine Verbindungen zu den Kontaktbereichen 223a herzustellen.
Es sollte beachtet werden, dass in anderen Bauteilbereichen unterschiedlich
dimensionierte Kontaktöffnung
gebildet werden können,
etwas standardmäßige Kontaktöffnung im
Form von quadratischen Öffnung
und dergleichen, wenn dies zum Einstellen der gewünschten
Verformungsbedingungen als geeignet erachtet wird.
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2d zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase. In dieser Phase ist ein Kontaktmetall 240m in
die Öffnung 240d eingefüllt, wodurch
die Kontaktgräben 240t gebildet
werden. Das Metall 240m repräsentiert ein beliebiges Metall
enthaltendes leitendes Material, etwa Wolfram und dergleichen, wofür gut etablierte
Abscheiderezept verfügbar sind,
möglicher weise
in Verbindung mit einem Barrierenmaterial (nicht gezeigt). Zum Beispiel
kann Wolfram durch CVD angeschieden werden, so dass es einen moderat
hohen Zugverspannungspegel aufweist, der als 241 angegeben
ist, um damit in geeigneter Weise die Gesamtverformungsbedingungen
in den Kanalgebieten 222 einzustellen. In anderen Fallen
werde andere geeignete Materialien verwendet, etwa Kupfer, in Verbindung
mit Barrierenmaterialien und dergleichen, wobei auch in diesem Fall
bei Bedarf der innere Verspannungspegel des Kontaktgrabens 240t in
einer mehr oder weniger ausgeprägten Weise
in Abhängigkeit
von den Materialeigenschaften und den verfügbaren Abscheideprozessen eingestellt
wird. Beispielsweise kann Wolfram auf Grundlage von Wolframhexafluorid
in einem thermisch aktivierten CVD-Prozess abgeschieden werden, wobei Prozessparameter,
etwa Temperatur, Druck, Gasdurchflußraten und dergleichen, geeignet
eingestellt werden, um den gewünschten
Zugverspannungspegel zu erhalten.
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2e zeigt
schematisch eine Draufsicht der Halbleiterbauelements 200,
wie es in 2d gezeigt ist. Wie dargestellt
kein ein Zugverspannungspegel in den Kontaktgräben 240t effizient
eine kompressiven Verspannungspegel in der Schicht 230 verringern
oder abschirmen, während
gleichzeitig eine Zugverspannungskomponente 241w entlang der
Transistorbreitenrichtung bereitgestellt wird. Wenn somit der Transistor 220 einen
n-Kanaltransistor repräsentiert,
kann eine negative Wirkung einer kompressiven Verspannung der Schicht 230,
die das Leistungsverhalten von p-Kanaltransistoren (nicht gezeigt)
in anderen Bauteilgebieten verbessert, deutlich verringert werden,
während
gleichzeitig die leistungssteigernde Verspannungskomponente 241w erzeugt
wird, wodurch zu einer Leistungssteigerung des Transistors 220 beigetragen
wird. Wie zuvor angegeben ist, können
die Abmessungen der Kontaktgräben 240t eingestellt
werden, um das gewünschte gesamtleistungssteigernde
Verhalten für
den Transistor 220 in Abhängigkeit von dem internen Verspannungspegel
der Schicht 230 zu erhalten. Beispielsweise kann durch
Vergrößern der
Abmessungen der Gräben 240t zumindest
in der Transistorlängsrichtung
eine beträchtliche
Menge des Materials der Schicht 230 während des Herstellung der Kontaktöffnungen 2400 (siehe 2c)
entfernt werden und kann durch das zugverspannte leitende Material 240m ersetzt
werden. In anderen anschaulichen Ausführungsformen wird die Abmessung
der Gräben 240t in
der Transistorlängsrichtung
moderat klein gewählt,
wenn eine signifikante abstimmende Wirkung des Verspan nungspegels
der Schicht 230 nicht gewünscht ist, wenn beispielsweise
der Transistor 220 einen p-Kanaltransistor repräsentiert,
wodurch dennoch für
einen wesentlichen Einfluß der
Verspannung der Schicht 230 auf das Kanalgebiet 222 gesorgt
ist, während
gleichzeitig die moderat hohe Komponente 241w, die durch
längliche
Ausbildung der Gräben 240t erreicht
wird, zusätzlich
eine Verformungskomponente zur Verbesserung des Leistungsverhaltens
von p-Kanaltransistoren hervorruft, wie dies auch mit Bezug zu 1b erläutert ist.
Folglich kann eine effiziente Verformungstechnik auf der Grundlage
der dielektrischen Schicht 230 erreicht werden, die unter
weniger kritischen Abscheidebedingungen aufgebracht werden kann,
und die mit einer größeren Dicke
im Vergleich zu konventionellen Doppelverspannungsschichtenlösungen abgeschieden
werden kann, wobei auch eine entsprechende Strukturierung erreicht
wird, zumindest für
gewisse Transistorarten, indem in geeigneter Weise eine Größe der Kontaktgräben 240t und
des internen Verspannungspegels des Material 240m ausgewählt werden.
Bei Bedarf kann beispielsweise ein kompressiver Verspannungspegel
der Schicht 230 effizient abgeschirmt werden, während gleichzeitig
die Verspannungskomponente 241w auf den Transistor 220 ausgeübt wird,
wodurch eine moderate Verbesserung des Transistorverhaltens für n-Kanaltransistoren
erreicht wird, während
in p-Kanaltransistoren eine entsprechende Anpassung der lateralen
Abmessungen auch eine moderat große Verringerung der Verspannungskomponente,
die von der Schicht 230 geliefert wird, ermöglicht,
wobei dennoch eine signifikante Verspannungskomponente in der Transistorbreitenrichtung
in Form der Komponente 241w erhalten wird. Es sollte beachtet
werden, dass, obwohl die Schicht 230 so beschrieben ist,
das diese eine hohe kompressive innere Verspannung aufweist, in anderen
Fallen ein Zugverspannungspegel in Verbindung mit den Kontaktgräben 240t angewendet
werden kann. Beispielsweise kann durch Vorsehen der Kontaktgräben 240 als ”Bereichskontakte” eine ausgeprägte Menge
des zugverspannten dielektrischen Materials innerhalb von p-Kanaltransistoren
entfernt werden, die darin ausgebildet andere effektive verformungsinduzierende
Mechanismen aufweisen können,
etwa eingebettete verformte Halbleiterlegierungen und dergleichen,
wie dies auch zuvor erläutert ist,
wodurch eine effiziente ”Verformungsrelaxation” möglich ist,
während
andererseits standardmäßige Kontaktelemente
oder auch Kontaktgräben 240t in den
n-Kanaltransistor
für eine
insgesamt hohe Zugverformungskomponente sorgen, wobei die auch Komponente 241w hervorgerufen
wird, wenn längliche
Grabenform für
die n-Kanaltransistoren vorgesehen ist.
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2f zeigt
eine schematisch eine Draufsicht der Halbleitebauelements 200 gemäß anschaulicher
Ausführungsformen,
in denen unterschiedliche Arten an Kontaktelementen in Kombination
mit der verspannungsinduzierenden Schicht 230 (siehe 2d)
verwendet werden. Wie gezeigt ist zusätzlich zu dem Transistor 220 ein
weiterer Transistor 220p vorgesehen, der ein Transistor
unterschiedlicher Leitfähigkeit
im Vergleich zum Transistor 220 repräsentieren kann. In der gezeigten
Ausführungsform
repräsentiert
der Transistor 220 einen n-Kanaltransistor, während der
Transistor 220p einen p-Kanaltransistor repräsentiert.
Folglich sorgt ein hoher innerer kompressiver Verspannungspegel
der Schicht 230 (in 2f nicht
gezeigt) für
eine gewünschte
kompressive Verformungskomponente in dem Kanalgebiet des Transistors 220p,
wie die zuvor auch erläutert
ist, wobei in der gezeigten Ausführungsform
das Kontaktelement 240s vorgesehen ist, das eine effiziente
Verspannungsübertragung
des Kanalgebiets des Transistors 220p ermöglicht.
D. h. die Kontaktelemente 240s werden in Form von ”standardmäßigen” Kontaktelementen
mit einer im Wesentlichen quadratischen Form oder einer anderen geeigneten
Form vorgesehen, die den ”Verbrauch” von Material
der Schicht 230 verringert. Andererseits enthält der Transistor 220 die
Gräben 240t mit
einer ausgeprägten
abschirmenden Wirkung, wobei auch für die Verspannungskomponente 241w gesorgt
ist, wie dies zuvor erläutert
ist. Es sollte beachtet werden, dass abhängig von den gesamten Prozess-
und Bauteilerfordernissen die lateralen Abmessungen der Gräben 240t in
einer Weise eingestellt werden können,
wie dies zuvor erläutert
ist, beispielsweise werden die lateralen Abmessungen in der Transistorlängsrichtung
in einer mehr oder minder ausgeprägten Weise vergrößert, um
damit Material der Schicht 230 bei Bedarf zu entfernen.
Des weiteren können die
Kontaktgräben 240t und
die Elemente 240s das Material 240m mit einem
Zugverspannungspegel aufweisen, wie dies auch zuvor beschrieben
ist, wobei jedoch die Konfiguration der Kontaktelemente 240s effizient
durch das umgebende Material der Schicht 230 überkompensiert
wird, da die Kontaktelemente in Form von kleinen Inseln bereitgestellt
werden.
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2g zeigt
schematisch eine Querschnittsansicht des Halbleiterbauelements 200.
In dieser Ausführungsform
umfasst das Bauelement 200 eine Isolationsstruktur 204,
die in der Halbleiterschicht 203 ausgebildet ist, um transistoraktive
Bereiche für den
Transistor 220 und mögliche
zusätzliche
Transistoren der gleichen Leitfähigkeitsart
zu definieren, wenn dicht gepackte Bauteilgebiete betrachtet werden,
wie dies beispielsweise mit Bezug zu 1a für das Bauteilgebiet 150n erläutert ist.
In ähnlicher
Weise ist der Transistor 220p möglicherweise in Verbindung
mit anderen Transistore der gleichen Leitfähigkeitsart vorgesehen, wie
dies auch mit Bezug zu dem Bauteilgebiet 150p in 1a dargestellt
ist. Die Kontaktgräben 240t verringern
effizient die Verformungskomponente, die durch die Schicht 230 hervorgerufen
wird, wie dies durch 222s angegeben ist, während zusätzlich die
Verspannungskomponente 241p zu einer entsprechenden Verformungskomponente entlang
der Transistorbreitenrichtung führt,
wodurch das Leistungsverhalten des Transistors 220 verbessert
wird, wie auch zuvor erklärt
ist. Andererseits erfährt
der Transistor 220p eine große laterale Verformungskomponente 222s aufgrund
der effizienten Verspannungsübertragung
aus der Schicht 230 in das Kanalgebiet 222, das
auf Basis des standardmäßigen Kontaktelements 240s (siehe 2f)
ermöglicht
wird.
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In
einigen anschaulichen Ausführungsformen
wird der innere Verspannungspegel der Schicht 230 vor dem
Bilden der Kontaktgräben 240t und
der Kontaktelemente 240s strukturiert, beispielsweise indem
ein Ionenimplantationsprozess vor dem Abscheiden der Schicht 230 ausgeführt wird.
Zu diesem Zweck wird eine Implantationsmaske durch Lithographie
so vorgesehen, dass der Transistor 220p abgedeckt ist,
während
die Schicht 230, die über
dem Transistor 220 ausgebildet ist, freiliegt. Anschließend wird
eine geeignete Implantationssorte, etwa Silizium, Germanium, Xenon
und dergleichen, verwendet um den freigelegten Bereich der Schicht 230 zu
beschießen,
wodurch der interne Verspannungspegel deutlich relaxiert wird. Danach
wird die weitere Bearbeitung fortgesetzt, indem die Implantationsmaske entfernt
und das dielektrische Zwischenschichtmaterial 212 gebildet
wird. Auch in diesem Falle wird eine geringere Prozesskomplexität im Vergleich
zu konventionellen Doppelverspannungsschichten erreicht im Hinblick
auf die beiden zusätzlichen
Lithographieprozesse, eine Abscheidung der Ätzstoppmaterialien, die Abscheidung
einer weiteren verspannungsinduzierenden Materialschicht, entsprechende Ätzpro zesse
zum Entfernen unerwünschter
Bereiche der unterschiedlich verspannten dielektrischen Materialien
und dergleichen. In noch anderen anschaulichen Ausführungsformen
wird eine entsprechende selektive Verspannungsrelaxation nach dem
Vorsehen eines anfänglichen
Schichtbereichs des Material 230 ausgeführt, um damit die Effizienz
der Relaxationsimplantation zu verbessern, und anschließend wird
ein weiteres stark verspanntes Material aufgebracht, das jedoch
den Transistor 220 aufgrund des zuvor relaxierten Bereichs
der Schicht 230 nicht wesentlichen beeinflusst.
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Es
gilt als: Die hierin offenbarten Prinzipien stellen Verfahren und
Halbleiterbauelemente bereit, in denen eine verbesserte Skalierbarkeit
eines verformungsinduzierenden Mechanismus auf der Grundlage einer
stark verspannten dielektrischen Deckschicht erreicht wird, indem
ein stark verspanntes dielektrisches Material ohne zusätzliche Ätzstoppschichten
vorgesehen wird, wodurch das Bereitstellen einer größeren Menge
an stark verspanntem dielektrischen Material bei anspruchsvollen
Bauteilgeometrien im Vergleich zu konventionellen Doppelverspannungsschichtenlösungen möglich ist. Eine
effiziente Strukturierung der durch das stark verspannte dielektrische
Material hervorgerufenen Verformung kann bewerkstelligt werden durch
Vorsehen von Kontaktgräben,
die für
eine weitere Verformungskomponente in der Transistorbreitenrichtungsform
sorgen, was vorteilhaft ist für
n-Kanaltransistoren
und p-Kanaltransistoren. In einigen anschaulichen Ausführungsformen
werden die Kontaktgräben für eine Art
an Transistor vorgesehen, während
eine andere Transistor Kontaktelemente mit Standardgröße, etwa
quadratisch geformte Kontaktelemente enthält, um damit die gewünschte hohe
Wirkung auf das entsprechende Transistorelement beizubehalten. In einigen
anschaulichen Ausführungsformen
wird eine einzelne verspannte Deckschicht verwendet, die somit mit
einer größeren Dicke
im Vergleich zu konventionellen Ätzstoppschichten
aufgebracht werden können.
Somit ist eine Begrenzung des Volumens des verspannungsinduzierenden
Deckschichtmaterials, wie die in dem Doppelverspannungsschichtenansatz erforderlich
ist, nicht notwendig. Stattdessen tritt eine entsprechende Verspannungskomponente
in geeigneter Weise in dem komplementären Transistor ”strukturiert”, indem
Kontaktgräben
verwendet werden, wodurch für
einen ausgeprägten
Verformungspegel in einer Art am Transistor gesorgt ist, etwa für p-Kanaltransistoren,
aufgrund der größeren Dicke der
verspannungsinduzierenden Schicht, die auch direkt auf der Transistorstruktur
gebildet werden kann, während
eine effiziente abschirmende Wirkung möglicherweise in Verbindung
mit einer weiteren Verformungskomponente in der Transistorbreitenrichtung durch
die Kontaktgräben
erreicht wird. In anderen anschaulichen Ausführungsformen wird eine weitergehende
Strukturierung der verspannten dielektrischen Deckschicht ausgeführt, bevor
die Kontaktgräben
gebildet werden, indem beispielsweise ein Relaxationsimplantationsprozess
eingesetzt wird.
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In
einigen anschaulichen Ausführungsformen
wird eine deutlich geringere Komplexität des gesamten Prozessablaufs
im Vergleich zu einem Doppelverspannungsschichtenansatz erreicht,
der typischerweise vier Abscheideprozesse, zwei Lithographieschritte,
zwei Ätzschritte,
erfordert, während
ein einzelner Abscheideschritt ohne zusätzliche Lithographie- und Ätzprozesse
gemäß den hierin
offenbarten Prinzipien angewendet wird.
-
Weitere
Modifizierungen und Variationen der vorliegenden Offenbarung sind
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten
Ausführungsformen
zu betrachten.