TWI542001B - 於緊密間隔之電晶體中用於提升應力之接觸溝 - Google Patents

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Description

於緊密間隔之電晶體中用於提升應力之接觸溝
一般而言，本揭示發明係關於積體電路之領域，詳言之，係關於場效電晶體和根據形成在電晶體上方之應力介電層之製造技術，該應力介電層係用來於不同類型之電晶體之通道區域產生不同類型之應變。
積體電路典型上係包括於給定的晶片區域上依照特定的電路佈局之大量的電路元件，其中，於複雜的電路中，場效電晶體表現為一種重要的電路元件。一般而言，現正使用了用於先進之半導體裝置之複數種製程技術，其中，基於場效電晶體之複雜的電路，譬如微處理器、儲存晶片等，考慮到CMOS技術之操作速度和/或功率消耗和/或成本效益之優越的特性而現正為其中一種最有前景之方法。於使用CMOS技術製造複雜之積體電路期間，數百萬個互補電晶體(complementary transistor)(亦即，N通道電晶體和P通道電晶體)形成在包含結晶半導體層之基板上。無論是N通道電晶體或P通道電晶體之場效電晶體皆包括所稱之為的PN接面(PN junction)，該PN接面係由高度摻雜的汲極和源極區域及位於汲極和源極區域之間而經相反或弱摻雜之通道區域的介面所形成。通道區域之導電率(conductivity)，亦即，導電通道的驅動電流能力由閘極電極所控制，該閘極電極形成在通道區域之上並且藉由薄絕緣層而與該通道區域分離。在由於應用適當的控制電壓而於閘極電極形成導電通道時，通道區域之導電率係基於摻雜濃度、主要電荷載子(charge carrier)之移動率(mobility)、和通道區域在電晶體寬度方向之所給定的延伸而定，該通道區域之延伸於汲極和源極區域之間之距離亦稱為通道長度。因此，通道區域之導電率以及當施加控制電壓於閘極電極時快速創造於絕緣層下方之導電通道之能力，係實質上決定了MOS電晶體之效能。因此，通道長度之減少、以及與此相關的通道電阻之減少，是用於增加積體電路之操作速度之主要設計準則。
然而，電晶體尺寸之縮小，包含了幾個與其相關聯的問題，該等問題必須解決以便不會過度地抵銷藉由持續減少MOS電晶體之通道長度所獲得的優點。關聯於減少閘極長度之一個問題是發生所謂的短通道效應(short channel effect)，該短通道效應可能導致減少通道導電率之可控制性。藉由某些設計技術可以抵銷短通道效應，然而，該等設計技術之一些設計技術可能伴隨了通道導電率之減少，因由部分地抵銷了由減少關鍵尺寸所獲得的優點。
有鑑於此情況，已提出進行電晶體元件之裝置效能的增強，其不僅藉由減少電晶體之尺寸而且亦藉由對於給定的通道長度增加於通道區域中之電荷載子移動率，由此增加驅動電流能力並因此增加電晶體之效能。舉例而言，可以例如藉由創造通道區域中之拉伸(tensile)或壓縮(compressive)應變而改變於其中之晶格結構，其導致分別修改了電子和電洞之移動率。例如，於具有標準的結晶(crystallographic)組構的矽層之通道區域中創造拉伸應變可以增加電子之移動率，如此轉而可以直接轉變成N型電晶體導電率的對應增加。另一方面，於通道區域中的壓縮應變可以增加電洞之移動率，由此提供提升P型電晶體之效能的潛力。
於此方面之一個有效的方法是一種能夠在不同電晶體元件之通道區域內藉由調整形成在基本電晶體結構上方之介電層堆疊之應力特性而創造所希望之應力狀況之技術。介電層堆疊典型包括一個或多個介電層，該介電層可以定位成靠近電晶體並且其亦可以用來控制各自的蝕刻製程以便形成接觸開口至閘極和汲極和源極終端。因此，可以個別調整這些層(其亦可以稱為接觸蝕刻終止層)之內部應力，以及將具有內部壓縮應力之接觸蝕刻終止層定位在P通道電晶體上方，同時將具有內部拉伸應變之接觸蝕刻終止層定位在N通道電晶體上方，藉此在各自的通道區域中分別創造壓縮和拉伸應變，從而達成於通道區域中之機械應力之有效控制(亦即，有效的應力操控)。
典型的情況是，藉由電漿輔助化學氣相沉積(PECVD)製程在電晶體上方(亦即，在閘極結構和汲極和源極區域之上方)形成接觸蝕刻終止層，其中，例如，由於氮化矽(silicon nitride)對於二氧化矽(silicon dioxide)的高度之蝕刻選擇性而可以使用氮化矽，其中該二氧化矽為建立完善之層間介電材料。再者，PECVD氮化矽能夠以高本質應力(intrinsic stress)來沉積，例如，達3Gpa(Giga Pascal)或更高的壓縮應力，和達2GPa或更高的拉伸應力，其中可以藉由選擇適當的沉積參數而有效調整本質應力之類型和大小。舉例而言，離子轟擊、沉積壓力、基板溫度、氣體流率等表示能夠用來獲得所希望之本質應力之各個參數。
於形成該二類型之應力層期間，當裝置尺寸藉由使用45nm技術和甚至更先進的方法而不斷微縮時，由於所涉及之沉積製程的受限的共形(conformal)沉積能力，除非應力誘發層之厚度顯著減少，否則習知的技術可能遭受減少的效率，此情形可能導致於用來圖案化(patterning)應力層和形成接觸開口之後續製程步驟期間各自的製程不一致(non-uniformity)，如將參照第1a至1d圖之更詳細之說明。
第1a圖示意地顯示於進階的製造階段中的半導體裝置100之剖面圖。如所例示，半導體裝置100可以包括基板101，該基板101可以表示任何適當的載體材料，用來在該載體材料上方形成電路元件(譬如電晶體、電容器等)。於所示例子中，基板101可以包括埋置之絕緣層102(譬如二氧化矽層)，在該埋置之絕緣層102上形成半導體層103(譬如基於矽之層)，該半導體層103亦可以包含其他的成分，譬如鍺(germanium)、碳等。隔離結構104(例如由二氧化矽、氮化矽等組成)可以設置在半導體層103內，藉此定義第一裝置區域150N和第二裝置區域150P。裝置區域150N、150P可以包括複數個電晶體元件120，該電晶體元件120依照所考慮技術之設計規則而具有側向距離。設於第一和第二裝置區域150N、150P之電晶體120可以包括閘極電極結構121，該閘極電極結構121包含時常由多晶矽(polysilicon)組成之閘極電極材料121A，該閘極電極材料121A結合金屬矽化物121B用來增強閘極電極結構121之整體的導電率。而且，結構121可以包括閘極絕緣層121C，該閘極絕緣層121C將閘極電極材料121A從通道區域122分離，而該通道區域122依次由汲極和源極區域123所側面包圍。而且，金屬矽化物區域123A依照整體之裝置需求，亦可以形成在汲極和源極區域123中。應該了解到，電晶體120係例示成在第一和第二裝置區域150N、150P具有實質相同的組構，然而其中，電晶體120至少可以具有不同的導電率(conductivity)類型。也就是說，於區域150N，可以設置複數個N通道電晶體120，其中汲極和源極區域123可被重度N型摻雜，而於裝置區域150P可以設置P通道電晶體，其中對應之汲極和源極區域123可被P型摻雜。如此一來，如上面之說明，於裝置區域150N中的電晶體120之效能可以藉由沿著通道長度方向(亦即，於第1a圖之水平方向)提供之拉伸應變而提升，藉此提升於通道區域122中之電子移動率。另一方面，如前面之說明，於裝置區域150P中電晶體120之效能可以藉由沿著通道長度方向誘發在通道區域122中的壓縮應變而提升，以便增強電洞(hole)移動率。為了此目的，可以使用雙應力襯墊(dual stressed liner)方法，其中介電層110可以形成在裝置區域150N中的電晶體120之上，如此可以呈現高的內部拉伸應力位準(level)。同樣情況，於裝置區域150P，介電材料130可以形成在電晶體120之上，如此可以呈現高的內部壓縮應力位準。而且，蝕刻終止層111可以例如以二氧化矽材料等形式形成至少在拉伸應力介電材料110下方並可能在壓縮應力介電材料130下方。再者，另一蝕刻終止層或者蝕刻指示層112可以形成在拉伸應力介電材料110上。
可以根據已建立完善之習知的製程技術形成如例示於第1a圖中之半導體裝置100。也就是說，於提供基本電晶體結構120後(其可以包含用來形成隔離結構104之製造技術)，接著是圖案化閘極電極結構121和後續地形成汲極和源極區域123(其典型地係根據閘極電極結構121之側壁間隔件結構而形成)，以及用後續的退火循環以活化摻雜劑物種和消除由植入所誘發(implantation-induced)之晶格損壞。其後，可以例如根據於此技術已熟知之一般的矽化作用順序，形成金屬矽化物區域123A、121B。其次，可以依照整體製程策略而例如藉由PECVD或者熱活化化學氣相沉積(CVD)而沉積蝕刻終止層111。蝕刻終止層111可被設置足夠的厚度，以便於稍後的製造階段當欲將拉伸應力介電材料110之不需要的材料從裝置區域150P上方去除時可以可靠地終止蝕刻製程。結果，對於蝕刻終止層111之給定的材料組成而言，可能必須應用特定的最小厚度，例如於10至30nm或更大之範圍，以便提供所希望之蝕刻終止能力。其後，於所示例子中，拉伸應力介電材料110可以根據PECVD技術予以沉積，於此技術中可以適當地調整沉積參數，以便沉積具有高內部拉伸應力位準之氮化矽材料，亦如前面所說明者。為了此目的，可以適當地調整譬如於沉積期間之離子轟擊位準、壓力、基板溫度、氣體流率等之適當的沉積參數，以便獲得所希望的應力位準。如前面的解釋，於複雜的半導體裝置中，鄰接之閘極電極結構121之間之橫向距離可能需要特定地調適層110之厚度，以便避免沉積相關之不平坦(譬如空隙)，並且提供適合的表面幾合構形(topography)以用於後續的製程步驟，例如，用來形成壓縮應力介電材料130和去除其不需要的部分。另一方面，可以藉由介電材料110、130之內部應力位準、位於鄰近通道區域122之應力介電材料之量、和所存在之任何中間實質非受應力材料(譬如蝕刻終止層111)而實質上決定於通道區域122中所獲得的應變位準。如此一來，對於介電材料110所選擇之厚度可以表示在高應力介電材料之增加量與任何製程非一致性之抑制間的妥協。
於沉積拉伸應力層110後，例如藉由沉積二氧化矽材料等而形成蝕刻終止或蝕刻指示層112，其中可能必須使用針對給定之材料組成之某個層厚度，以便於後續的蝕刻製程期間獲得所需的蝕刻終止能力。舉例而言，層112之厚度依據整體製程策略可以設置成10至數10nm。因此，必須將層111、110和112之沉積實施成使得最終所獲得的表面幾何構形仍然可以適用於後續的沉積和圖案化介電材料130。於沉積蝕刻終止和指示層112後，可以根據複雜的光學微影(lithography)技術形成譬如光阻層之遮罩層(mask layer)以便遮罩裝置區域150N，同時暴露區域150P於適當設計之蝕刻環境以便去除層112之暴露部分，接著去除層110，其中蝕刻終止層111可以用作為可靠的蝕刻終止材料。其後，可以去除光阻遮罩以及可以根據已建立完善之PECVD技術沉積壓縮應力介電材料130，其中，於此情況，可以選擇沉積參數以便可以獲得所希望之高壓縮應力層。亦於此情況，可以適當調整各個製程參數，尤其是於沉積期間離子轟擊之位準。其後，可以實施進一步之光學微影製程以附加一光阻遮罩用來覆蓋裝置區域150P而暴露裝置區域150N。其次，可以實施另一蝕刻製程以便當使用層112作為蝕刻終止材料時去除材料130之暴露部分。其後，可以去除光阻遮罩並且可以繼續進一步之製程，例如，藉由使用已建立完善之製程技術(譬如次大氣壓CVD(sub-atmospheric CVD;SACVD)、高密度電漿輔助CVD(high density plasma assisted CVD)等)來沉積層間介電材料(譬如二氧化矽)。其後，可以平坦化所得到的表面幾何構形以及形成接觸開口於層間介電材料中，其中介電材料110和130可以用作為蝕刻終止層，並可以根據各個已建立完善之製程技術而接續地開口該蝕刻終止層。其次，接觸開口可被填滿適當的材料(譬如鎢等)，以便提供電性接觸至汲極和源極區域123和閘極電極結構121。
結果，根據高度應力介電材料110、130，拉伸應力位準和壓縮應力位準可以分別提供各自的應變成分於通道區域122中，由此提升於區域150N、150P中之電晶體之總效能。用來形成不同應力介電材料110、130之對應之製程順序可以稱之為雙應力襯墊方法，然而該方法可能遭受到效率降低之問題，尤其是當電晶體120之裝置尺寸可能進一步微縮時更是如此，如稍後將作更詳細之說明。
第1b圖示意地顯示區域150N和區域150P之其中一個電晶體120之上視圖，以便說明考慮到總電晶體效能之各種應變成分之效果。如所例示，於表示為120N之N通道電晶體中，沿著電晶體長度方向由箭號L所表示之張力可以提供提升的電子移動率。同樣情況，沿著電晶體寬度方向由箭號W所表示之張力亦可以提供提升的電晶體性能。另一方面，於表示為120P之P通道電晶體中，沿著電晶體長度方向之壓縮應變可以造成提升的電洞移動率，而沿著電晶體寬度方向之張力亦有利於電洞移動率的提升。結果，由於參照第1b圖所述之機制，具有內部拉伸應力位準之介電材料110可以提供沿著長度方向的實質單一方向之拉伸應力，而另一方面，高度壓縮應力介電材料130可以提供沿著電晶體長度方向的實質單一方向之壓縮應變成分。然而，對應之應變誘發機制可能會顯著地取決於整體的裝置尺寸，如將參照第1c至1d圖之說明。
第1c圖示意地顯示半導體裝置100之部分之剖面圖，其可以例示例如裝置區域150N。於所述例子中，可以假設介於鄰近電晶體120之間之距離124(亦即，各自的閘極電極結構121)可以是約200nm和顯著較大者，其中閘極長度亦可以是50nm和較大者。於此情況，可以適當選擇介電材料110之厚度110T以提供所希望之表面幾何構形，同時亦顧及對應沉積技術之間隙填滿能力，如前面之說明。另一方面，可能實質上並非取決於整體裝置之幾何構形，而係藉由所需之蝕刻終止能力來實質上決定蝕刻終止層111之厚度111T和層112之厚度112T。於此情況，定位成緊鄰電晶體120之高度應力介電材料之部分實質上一方面由厚度111T之對應比率而決定而另一方面由結合之厚度111T和112T而決定。
第1d圖示意地顯示用於高度複雜之半導裝置之情況，其中由於全部裝置尺寸之微縮因此距離124可能會減少並且可能是約100nm和甚至更少。因為厚度111T和厚度112T如前面說明的可實質上與整體裝置尺寸無關，因此應力誘發層110之厚度110T可能必須過比例地(over-proportionally)減少以便提供用於裝置100之進一步製程之需要的表面幾何構形，也就是說，如上述之用來設置材料130和圖案化該材料130所需的表面幾何構形。如此一來，由蝕刻終止層111和112所提供的材料量可表示定位成緊鄰基本電晶體結構120之整個材料量之普通高之部分，並因此根據該雙應力襯墊方法之效能增益位準可能隨著進一步之裝置微縮而減少。
本揭示發明係針對可以避免、或至少減少上述提及之一個或多個問題之影響之各種方法和裝置。
下文提出本發明之簡單概述，以便提供本發明某些態樣之基本了解。此概述並非本發明廣泛之詳盡綜論。其無意用來驗證本發明之關鍵或重要元件，或用來描繪本發明之範籌。其唯一目的是以簡化形式呈現一些概念作為稍後更詳細說明之引言。
一般而言，本揭示發明係關於半導體裝置和方法，於該裝置和方法中可以藉由適當地設計裝置之接觸結構並考慮到調整從周圍的高應力介電材料進入電晶體裝置之通道區域之應力轉移機制而提升高度微縮之電晶體裝置之效能。為達此目的，可以調整形成在封閉該電晶體(至少對於一種類型之電晶體)之閘極電極結構之介電材料中之接觸元件之尺寸，而使得可以產生沿著電晶體寬度方向之所希望之應變成分。而且，於本文中所揭示之一些例示態樣中，可以藉由提供具有一種類型之內部應力位準之介電材料而提升該應力誘發機制之可微縮性(scalability)，其中可以藉由適當設計之接觸元件而顯著減少對於其他電晶體之不希望之影響，使得沿著電晶體長度方向之不希望之應力成分可被有效地屏蔽，同時仍沿著電晶體寬度方向提供效能提升之應變成分。為此目的，可以將接觸元件形成為沿著電晶體寬度之顯著部分進行延伸，同時於其他電晶體中，當可能不希望有對應之屏蔽效果時，可以提供習知的接觸元件，例如方形接觸元件。結果，可以達成高度彈性調整之應變誘發機制，同時因為可以沉積單一應力成分之材料 以提升一種類型電晶體之效能而亦提供增強之製程技術之可微縮性，同時可以根據沿著電晶體寬度方向適當縱向延伸之接觸元件而調整其他類型之電晶體之性能提升。
本文中所揭示之一個例示之半導體裝置包括形成在基板之上之電晶體，該電晶體包括沿著電晶體寬度方向延伸之閘極電極結構。再者，該半導體裝置包括形成在該閘極電極結構周圍之層間介電材料。此外，接觸溝槽形成在該層間介電材料中，並且連接該電晶體之汲極區域和源極區域之至少其中一者，其中該接觸溝槽包括導電材料並且沿著電晶體寬度方向連續地延伸。
本文中所揭示之一個例示方法包括形成應力誘發介電材料於第一電晶體和第二電晶體之上。該方法復包括形成第一接觸開口於該應力誘發介電材料中以連接該第一電晶體之汲極區域和源極區域其中一者。此外，該方法包括形成第二接觸開口於該應力誘發介電材料中以連接該第二電晶體之汲極區域和源極區域其中一者，其中至少該第一接觸開口沿著第一電晶體之電晶體寬度的至少一半連續地延伸。最後，該第一和第二接觸開口被填充含金屬材料，其中，填充該第一和第二接觸開口係包括沉積具有與該應力誘發介電材料之內部應力位準不同之內部應力位準的該含金屬材料。
本文中所揭示之另一個例示方法包括沉積應力誘發層於N通道電晶體和P通道電晶體之上，其中該應力誘發層具有壓縮之內部應力位準。再者，介電材料形成在該應力誘發層之上並且形成連接至該N通道電晶體之汲極區域和源極區域其中一者之第一接觸開口，其中該第一接觸開口沿著電晶體寬度方向延伸達第一距離。該方法復包括形 成連接至該P通道電晶體之汲極區域和源極區域其中一者之第二接觸開口，其中該第二接觸開口沿著電晶體寬度方向延伸達第二距離，該第二距離短於該第一距離。最後，該第一和第二接觸開口被填充含金屬材料。
以下敘述本發明之各種例示實施例。為求清楚，在此說明書中並未描述實際實作之所有特徵。當然，將了解到在任何此種實際實施例之開發中，必須作出許多實作特定的決定以達成開發者的特定目標，譬如符合系統相關或商業相關的限制，這些決定將依實作而變化。此外，將了解到，此種開發效果可能是複雜且耗時的，不過這對藉助於此揭露之該技術領域中具有通常知識者而言只是例行工作。
現將參考附圖來說明本發明。各種結構、系統和裝置係示意地繪示於圖式中僅為了說明之目的，以便不會由熟悉此項技術著已熟知之細部而模糊了本發明。不過，仍包含附圖以說明與解釋本發明之例示範例。應以熟悉該項技藝者所認定之意義來了解與解釋本文中的字彙與詞。本文前後一致使用的術語以及詞彙並無暗示特別的定義，特別定義係指與熟悉該項技藝者認知之普通慣用的定義所不同之定義。如果一個術語或詞彙具有特別定義，亦即非為熟悉該項技藝者所了解之義意時，本說明書將會直接且明確的提供其定義。
一般而言，本揭示發明係關於下述之技術和半導體裝 置，亦即，於此等技術與半導體裝置中，可以藉由提供具有沿著電晶體(至少針對一種類型之電晶體)寬度方向之顯著延伸之接觸元件而達成根據高度應力介電覆蓋層(highly stressed dielectric overlayer)之應變誘發機制的提升之可微縮性，其中，於本文中所揭示之一些例示實施例中，於電晶體寬度方向增加延伸之接觸元件(其亦可稱之為溝槽接觸)可被填滿拉伸應力含金屬材料。因此，藉由於電晶體寬度方向以及於電晶體長度方向提供經適當選擇尺寸之接觸元件(其對應於接觸溝槽之“寬度”)，同時亦控制接觸材料之內部應力位準，可以提供額外的控制機制，其中可根據該控制機制而達成電晶體效能增益之有效的控制，同時使用單一類型之內部應力位準之受應力的介電覆蓋層。舉例而言，因為可以不需要習知使用的蝕刻終止層，因此可以於緊密配置之裝置區域中根據較不關鍵之沉積條件而沉積高度內部壓縮應力位準之介電材料，這是因為在例如結合N通道電晶體時，不希望之壓縮應力可以藉由提供各個接觸溝槽而被至少高度的有效補償之故，同時對於P通道電晶體而言，可以形成已建立完善之“標準”接觸元件，該接觸元件因此可以使有效的應力轉移進入對應之通道區域。於其他例示實施例中，可能以可針對二類型之電晶體形成接觸溝槽(其可能具有變化寬度之對應接觸溝槽)以有效地於二類型之電晶體中誘發垂直於電晶體長度方向之應變成分，同時應力接觸蝕刻終止層(stressed contact etch stop layer)可以提供有利於一種類型電晶體之某基本應力成分。再者，藉由提供其可以沿著整個電晶體寬度延伸和其亦可以具有沿著電晶體長度方向之普通大之延伸的接觸溝槽，前面形成之高度應力層間介電材料(譬如接觸蝕刻終止層)之顯著部分可以由接觸金屬(其可以應力材料之形式提供)所取代，藉此可以根據接觸元件而進行整體應力狀況之有效圖案化。結果，可以根據應變誘發層間介電材料而獲得提升之應力狀況，該應變誘發層間介電材料可形成為與基本電晶體結構直接接觸，以及該應變誘發層間介電材料可以沉積成具有較習知的雙應力襯墊方法為增加的層厚度，同時，另一方面，可以根據接觸金屬而補償或者過度補償高度應力介電材料之不需要部分之效應，而該接觸金屬可被設置成沿著電晶體寬度方向之顯著部分(亦即，至少電晶體寬度之一半)延伸，而於一些例示實施例中，係至少沿著總電晶體寬度，並可能結合經適當調適之接觸溝槽之“寬度”。於是，因為可以用顯著減少的製造流程之複雜性完成針對不同類型之電晶體之適合的應力狀況，故除了本文中所揭示之應力誘發機制之經提升之可微縮性外，亦可以完成高度有效的整體製造流程。舉例而言，於一些例示實施例中，可以使用相較於習知的雙應力襯墊方法乃不需要額外的光學微影步驟和蝕刻步驟之製程順序，藉此提升於製造高度複雜之半導體裝置期間之產量和良率。於其他的例示實施例中，可以引入例如用來選擇性地鬆弛前面沉積之高度應力介電材料之內部應力位準之額外的圖案化製程，由此僅需要一個額外的光學微影步驟同時避免任何額外的蝕刻步驟，如此相較於習知的雙應力襯墊方法亦可以獲致顯著減少之製程複雜性。舉例而言，可以根據光學微影術製程和離子植入製程而實現應力鬆弛，由此仍然提供減少用來形成高度應力介電材料之沉積製程之複雜性的優點，同時提升可以形成於鬆弛之層間介電材料中之接觸溝槽之應變誘發效果。
第2a圖示意地顯示於進階的製造階段中半導體裝置200之剖面圖。如所示，裝置200可以包括譬如半導體基板、絕緣基板等之基板201，在此基板201上方可以設置半導體層203。舉例而言，半導體層203可以包括一大部分的矽並可能結合了其他的成分，譬如鍺、碳等，其中，如前面之說明，可以藉由在該半導體層203中創造拉伸或壓縮應變而提升於半導體層203中之局部電荷載子移動率。再者，可以設置埋置之絕緣層(未顯示)，例如亦參照當提到埋置之絕緣層102時的裝置100之說明。基板201和半導體層203可以定義絕緣體上載矽(silicon-on-insulator，SOI)組構，同時，於所示實施例中，可以提供塊體組構(bulk configuration)，於該塊體組構中，半導體層203可以表示實質結晶性基板材料之上部分。又於其他的例示實施例中，依照整體裝置之需求，SOI組構和塊體組構可以設置在半導體裝置200之不同的裝置區域。再者，於所示製造階段，半導體裝置200可以包括於進階的製造階段中之電晶體220。也就是說，電晶體220可以包括包含了閘極電極材料221A之閘極電極結構221，該閘極電極材料221A例如為摻雜多晶矽材料形式，並可能結合了例如為金屬矽化物形式的含金屬矽化物221B。於其他情況，閘極電極材料221A可被設置成具有調適成適合於裝置220之整體電晶體組構之適當功函數(work function)之含金屬材料之形式。再者，閘極電極結構221可以包括閘極絕緣層221C，例如，以“標準”介電材料(譬如二氧化矽、氧氮化矽(silicon oxynitride)、氮化矽(silicon nitride)、等)之形式，同時於其他情況，閘極絕緣層221C可以包含高k介電材料，該高k介電材料被認知為具有介電常數為10或更高之介電材料。舉例而言，於此情況可以使用氧化铪(hafnium oxide)、氧化鋯(zirconium oxide)等。閘極電極結構221依照整體製程要求亦可以包括側壁間隔件結構221D。再者，汲極和源極區域223可以形成於半導體層203中，並且可以側面包圍通道區域222，於該通道區域222中可以藉由建立所希望之應變狀況在其中而修正電荷載子移動率。汲極和源極區域223可以包括例如為金屬矽化物之形式之高度導電接觸區域223A。應該進一步了解到，依照整體的裝置和製程要求，電晶體220亦可以包括額外的應變誘發機制，譬如經適當選擇之半導體化合物或合金(例如於矽/鍺、矽/鍺/錫、矽/碳等形式)，該等半導體化合物或合金可以埋置於半導體層203內任何適當的位置，以便誘發於通道區域222中所希望類型之應變，舉例而言，當電晶體220表示P通道電晶體時，矽/鍺合金經常可以埋置入汲極和源極區域223以提供壓縮應變成分於通道區域222中。於其他情況，可以使用矽/碳混合物於汲極和源極區域223中以誘發拉伸應變於通道區域222中。
再者，例如為二氧化矽等形式之層間介電材料213可以形成在基本電晶體結構220之上，其中亦可以設置表示為層230之高度應力部分，該層230依照所希望類型之內部應力位準而例如為氮化矽材料、含氮碳化矽材料等之形式。
可以根據下列製程形成如第2a圖中所示之半導體裝置200。可以藉由使用已建立完善之製程技術形成電晶體結構220，並可能結合如可能需用於提升電晶體220之整體效能之任何的應變誘發機制。舉例而言，可以使用如前面參照半導體裝置100說明之相似的製程技術。電晶體220可以表示具有閘極長度(亦即，第2a圖中閘極電極材料221A之水平延伸部)為50nm和更少之先進的電晶體元件，該閘極長度可能會導致在鄰近之電路元件之間減少之距離，如稍後將作更詳細之說明，並且亦參照半導體裝置100作明確之計論。因此，於完成基本電晶體結構後(該電晶體結構亦可以包含以含金屬材料和高k介電質形式提供之複雜的閘極電極結構)，如前面之說明，可以根據已建立完善的沉積技術沉積應力誘發介電材料230。然而，相反於習知的策略，因為可以提供介電材料230而不需要額外的蝕刻終止層(如於習知的雙應力襯墊方法之情況)，因此可以使用增加的層厚度。結果，於某些例示實施例中，可以直接沉積應力介電材料230於基本電晶體結構220上(亦即，於接觸區域223A上)。此外，依據一般之裝置幾何構形，可以顧及所考慮的沉積技術之間隙填滿能力而選擇厚度230T，然而其中，於沉積層230後所得到的表面幾何構形可不須符合另外的應力介電材料之後續的沉積，由此，相較於習知的用於相同的基本裝置組構之依照雙應力襯墊方法形成之裝置，能夠具有顯著增加之設計厚度之層230。於一些例示實施例中，介電材料230可以設置為高度壓縮應力材料，例如根據適當選擇之製程參數使用氮化矽或者含氮碳化矽。其後，例如可以使用已建立完善的技術沉積層間介電材料213，如前面參照半導體裝置100之亦說明者。
第2b圖示意地顯示半導體裝置200之上視圖。如所例示，電晶體220可以具有電晶體寬度220W和可以具有表示為L的電晶體長度方向，該等寬度和長度由整體設計法則決定。再者，接觸溝槽240T之位置由虛線所表示，該接觸溝槽240T將形成在層間介電材料213和層230中(參看第2a圖)，以便電性接觸該汲極和源極區域223，亦即，接觸區域223A。可以選擇接觸溝槽240T之尺寸，以便可以達成於電晶體220中之全部應力狀況之所希望之圖案化。也就是說，溝槽240T可以沿著電晶體寬度220W延伸一顯著部分。也就是說，溝槽240T可以連續延伸至少一半的電晶體寬度220W，於所示之一些例示實施例中，可以至少沿著整個寬度220W延伸。以此種方式，可以達成高度應變層230之有效屏蔽之效果(第2a圖)，同時，於其他情況，取決於照溝槽240T之側面延伸(如由241W所表示)，顯著數量的層230之高度應力介電材料230可以由接觸金屬所取代，而該接觸金屬可根據所希望之內部應力位準(譬如拉伸應力)來提供，對於該所希望之內部應力位準而言，可以使用用於複數種金屬(譬如鎢等)之已建立完善的沉積技術。於是，亦可以調整溝槽寬度241W，如由箭號所指示。應該了解到，接觸溝槽240T也許不須設為相對於閘極電極結構221為對稱之元件，於一些例示實施例中，可以設置成使得沿著電晶體寬度220W和/或沿著長度方向L(亦即，溝槽寬度241W)之尺寸可以於閘極電極結構221之二側邊予以選擇為不同者。舉例而言，當可以設置二個或更多個相同導電類型之緊密間隔開之電晶體時，接觸溝槽240T可以連續地設置於二個鄰近之電晶體元件之間，藉此實質上完全去除層230之任何中間應力材料。
第2c圖示意地顯示於進階的製造階段中裝置200之剖面圖。如所示，溝槽開口240D形成在層間介電材料213和應力誘發層230中，其中，溝槽開口240D之尺寸和位置可以對應於如第2b圖中所示之尺寸和位置(若無由製程所誘發之變量)。可以依照根據光學微影術和蝕刻技術所適當設計之光學遮罩而形成開口240D，該光學微影術和蝕刻技術可以根據習知的配方以提供適當的遮罩層(未顯示)，以及蝕刻層間介電材料213。於此製程中，可以使用層230作為有效的蝕刻終止材料，然後可以藉由已建立完善之蝕刻技術於該蝕刻終止材料形成開口以便連接至該接觸區域223A。應該了解到，於其他的裝置區域，當經考慮為適合於調整所希望之應變狀況時，可以形成不同尺寸之接觸開口，譬如為正方形狀開口等之形式之標準接觸開口。
第2d圖示意地顯示於進一步進階的製造階段之半導體裝置200。於此階段，接觸金屬240M可以填滿於開口240D中，藉此形成接觸溝槽240T。金屬240M可以表示可能結合阻障(barrier)材料(未顯示)之任何含金屬之導電材料(譬如鎢等)，而已建立完善之沉積配方可以使用於該導電材料。舉例而言，為了適當地調整於通道區域222中之整體應變狀況，可以藉由CVD沉積鎢以便呈現適度地高之拉伸應力位準(表示為241)。於其他的情況，可以使用譬如銅的其他適當的材料並結合組障材料等，其中亦於此情況，如果希望的話，依照材料特性和可以使用之沉積製程能以更顯著或者較不顯著之方法調整接觸溝槽240T之內部應力位準。舉例而言，可以根據熱活化(thermally activated)CVD製程中之六氟化鎢(tungsten hexafluorine)而沉積鎢，於此製程中可以適當地調整譬如溫度、壓力、氣體流動率等之製程參數，以便獲得所希望之拉伸應力位準。
第2e圖示意地顯示如第2d圖中所例示之半導體裝置200之上視圖。如所例示，於接觸溝槽240T中之拉伸應力可以有效地將層230(第2d圖)之壓縮應力位準予以減少或者屏蔽，同時沿著電晶體寬度方向提供拉伸應力成分241W。因此，若電晶體220表示N通道電晶體，則層230之壓縮應力之負面效果(但在其他裝置區域中也許提升P通道電晶體(未顯示)之效能)可以顯著地減少，同時可以創造可提升效能之應力成分241W，藉此供獻電晶體220之效能增益。如前面所表示，亦可以調整接觸溝槽240T之尺寸，以便依照層230之內部應力位準而獲得用於電晶體220之所希望的整體效能增益。例如，藉由增加溝槽240T之尺寸(至少於電晶體長度方向)可以於形成接觸開口240D(第2c圖)期間去除顯著數量之層230之材料，並且可以由拉伸應力導電材料240M(第2d圖)所取代。於其他例示實施例中，當層230之應力位準之顯著屏蔽效果可能不令人滿意時(例如當電晶體220表示為P通道電晶體時)，於電晶體長度方向溝槽240T之尺寸可以選擇成適度地小，由此仍提供對於通道區域222上之層230之應力之顯著影響，同時由溝槽240T之縱向組構所獲得的適度高成分241W可以額外地誘發用於提升P通道電晶體效能之應變成分，例如，參照第1b圖之說明。結果，可以根據介電層230完成有效的應變操控，其中，該介電層230能以較不關鍵的沉積限制來設置，且其能以較習知的雙應力襯墊方法為增加的厚度來沉積，同時亦可以藉由適當地選擇接觸溝槽240T之大小和材料240M之內部應力位準而至少對某些電晶體類型完成各自的圖案化。舉例而言，如果需要的話，可以有效地屏蔽層230之壓縮應力位準，同時可以施加應力成分241W於電晶體220藉此提供用於N通道電晶體之適度提升之電晶體效能，同時於P通道電晶體，側向尺寸之各自調適亦可以能夠使由層230所提供之應力成分僅普通地減少，同時仍獲得為成分241W形式之電晶體寬度方向之顯著的應力成分。應該了解到，雖然已經將層230說明成呈現高壓縮內部應力位準，但是於其他情況，可以結合接觸溝槽240T使用拉伸應力位準。舉例而言，藉由提供接觸溝槽240T為“寬面積”接觸，則可以去除P通道電晶體內之顯著數量之拉伸應力介電材料，該P通道電晶體可能已在其內執行其他有效的應變誘發機制，譬如埋置之應變(embedded strained)半導體合金等等，如前面之說明，由此造成有效的“應變鬆弛”同時另一方面於N通道電晶體中之標準接觸元件或者亦是接觸溝槽240T能夠提供高的全部拉伸應變成分，同時假如設置狹長的溝槽形狀於N通道電晶體則亦可以誘發成分241W。
第2f圖示意地顯示依照例示實施例之半導體裝置200之上視圖，於此實施例中可以使用不同類型之接觸元件結合應力誘發層230(第2d圖)。如所例示，除了電晶體220之外，可以設置另一電晶體220P，該電晶體220P相較於電晶體220可以為不同導電類型之電晶體。於所示實施例中，電晶體220可以表示N通道電晶體，而電晶體220P可以表示P通道電晶體。結果，如前面之說明，層230(未顯示於第2f圖中)之高度內部壓縮應力位準可以提供所希望之壓縮應變成分於電晶體220P之通道區域中，其中於所示實施例中，可以提供與元件240S之接觸，該接觸係使得可以有效的應力轉移至電晶體220P之通道區域。也就是說，接觸元件240S可以被設置成具有實質四方形狀或者任何其他適當形狀(該形狀可以減少“耗用”到層230之材料)之“標準”接觸元件之形式。另一方面，電晶體220可以包括具有顯著屏蔽效果同時亦提供應力成分241W之溝槽240T，如上述之說明。應該了解到，依照整體製程和裝置需求，可以如上述方式調整溝槽240T之橫向尺寸，例如若需要的話，可以用更明顯或者較不明顯之方式增加於電晶體長度方向之橫向尺寸，以便去除層230之材料。再者，接觸溝槽240T和元件240S可以包括具有拉伸應力位準之材料240M，如前面之說明，然而其中，由於接觸元件240S是以小島形式設置而可以藉由層230之環繞材料有效地過度補償接觸元件240S之組構。
第2g圖示意地顯示半導體裝置200之剖面圖。於此實施例中，若考慮到緊密間隔開之裝置區域，裝置200可以包括形成在半導體層中之隔離結構204，以便界定用於電晶體220和可能的相同導電類型之額外電晶體之電晶體主動(active)區域，例如參照第1a圖對於裝置區域150N之說明。同樣情況，可以設置可能結合了相同導電類型之其他電晶體之電晶體220P，例如參照第1a圖中裝置區域150P之說明。再者，接觸溝槽240T可以有效地減少由層230所誘發之應變成分，如由222S所表示者，同時此外應力成分241W(第2f圖)可以導致沿著電晶體寬度方向指向之對應的應變成分，由此提升電晶體220之效能，如前面所說明者。另一方面，由於從層230進入通道區域222的有效的應力轉移，因此電晶體220P可以經受高側面應變成分222S，此情形可以根據標準接觸元件240S而達成(第2f圖)。
於一些例示實施例中，於形成接觸溝槽240T和接觸元件240S之前例如藉由在沉積層230後實施離子植入製程而圖案化層230之內部應力位準。為了此目的，可以藉由光學微影術而設置植入遮罩以覆蓋電晶體220P同時暴露形成在電晶體220之上之層230。其後，可以使用適當的植入物種(譬如矽、鍺、氙(xenon)等)來轟擊層230之暴露部分，由此顯著地鬆弛內部應力位準。其後，可以藉由去除植入遮罩和形成層間介電材料213而繼續另外的製程。於此情況中，有鑑於二個額外的光學微影術製程、沉積之蝕刻終止材料、沉積之額外應力誘發材料、用來去除不同應力介電材料之不需要的部分之各自的蝕刻製程，而亦可較習知的雙應力襯墊方法減少製程複雜度。又於其他的例示實施例中，於提供材料230之初始層部分後可以實施對應之選擇性應力鬆弛，以便提升鬆弛植入(relaxation implantation)之效率，以及其後可以沉積進一步的高度應力材料，然而由於層230之先前經鬆馳之部分，該高度應力材料不會顯著地影響電晶體220。
結果，本文中揭示之原理係提供下述之方法和半導體裝置，其中藉由設置高度應力介電材料且沒有額外的蝕刻終止層而可以根據高度應力介電覆蓋層提升應變誘發機制之微縮性，該方法和半導體裝置係使得相較於習知的雙應力襯墊方法可針對複雜之裝置幾何構形提供增加數量之高度應力介電材料。可以藉由設置可以於電晶體寬度方向提供額外的應變成分之接觸溝槽而完成由高度應力介電材料所誘發之應變之有效的圖案化，其中，於電晶體寬度方向之該額外的應變成分係有利於N通道電晶體和P通道電晶體。於一些例示實施例中，可以於一種類型之電晶體提供接觸溝槽，而對於另一種類型之電晶體，可以使用標準大小之接觸元件(譬如方形之接觸元件)，以便維持於對應之電晶體元件所希望之高效率。於一些例示實施例中，可以使用單一應力覆蓋層，如此較習知方法需要蝕刻終止層者可以提供增加之厚度。因此，可以不需要如雙應力襯墊方法之情況限制應力誘發覆蓋層之體積。反之，可以藉由使用接觸溝槽而於互補式電晶體中適當地圖案化各自的應力成分，由此由於應力誘發層之增加的厚度(其亦可以直接形成於電晶體結構上)而於一種類型之電晶體(譬如P通道電晶體)中提供高應變位準，同時可以藉由接觸溝槽而獲得有效的屏蔽效果(其可能結合於電晶體寬度方向之額外的應變成分)。於其他的例示實施例中，例如藉由使用鬆弛植入製程，而於形成接觸溝槽之前可以實施應力介電覆蓋層之進一步圖案化。
於一些例示實施例中，相較於其一般需要四個沉積製程、二個光學微影步驟、二個蝕刻步驟之雙應力襯墊方法，依照本文中所揭示之原理其可以使用單一沉積步驟而沒有額外的光學微影和蝕刻製程，因此可以達成整體製造流程顯著減少之複雜度。
以上所揭示之特定實施例僅作例示用，因為對於熟悉該技術領域者而言，藉助此處之教示而能以不同但等效之方式修改及實施本發明是顯而易見的。例如，以上所提出之製程步驟可以不同順序執行。再者，除了以下附加之申請專利範圍所敘述者之外，在此所示之架構或設計細節並非意欲限制。因此，很明顯的是，可改變或修改以上所揭示之特定實施例並且所有此等變化，被認定為是位於本發明之精神和範圍內。由此，本發明所要求保護者係如以下申請專利範圍所提出者。
100、200‧‧‧半導體裝置
101、201‧‧‧基板
102‧‧‧埋置之絕緣層
103、203‧‧‧半導體層
104、204‧‧‧隔離結構
110‧‧‧介電層(拉伸應力介電材料、調適層)
110T、111T、112T、230T‧‧‧厚度
111‧‧‧蝕刻終止層
112‧‧‧蝕刻指示層(蝕刻終止層)
120‧‧‧電晶體元件(電晶體結構)
120N‧‧‧N通道電晶體
120P‧‧‧P通道電晶體
121、221‧‧‧閘極電極結構(結構)
121A、221A‧‧‧閘極電極材料
121B‧‧‧金屬矽化物
121C、221C‧‧‧閘極絕緣層
122、222‧‧‧通道區域
123、223‧‧‧汲極和源極區域
123A‧‧‧金屬矽化物區域
124‧‧‧距離
130‧‧‧介電材料(材料)
150N‧‧‧第一裝置區域
150P‧‧‧第二裝置區域
213‧‧‧層間介電材料
220‧‧‧電晶體(裝置)(電晶體結構)
220P‧‧‧電晶體
220W‧‧‧電晶體寬度
221B‧‧‧含金屬矽化物
221D‧‧‧側壁間隔件結構
222S‧‧‧應變成分
223A‧‧‧高度導電接觸區域(接觸區域)
230‧‧‧應力誘發介電材料(應力誘發層)(介電層)
240D．．．溝槽開口
240M．．．接觸金屬(拉伸應力導電材料)
240S．．．元件
240T．．．接觸溝槽
241．．．高拉伸應力位準
240W．．．溝槽寬度
241W．．．拉伸應力成分
W、L．．．箭號
藉由參照以上敘述結合隨附圖式可以了解本揭示發明，其中相似之元件符號識別相似之元件，且其中：
第1a圖示意地顯示習知之半導體裝置之剖面圖，該半導體裝置包含有關依照習知的雙應力襯墊方法形成之應力誘發介電層之緊密裝置區中不同導電類型之電晶體元件；
第1b圖示意地顯示不同的導電類型之電晶體和對應之應力狀況之上視圖，此狀況可以使得二種類型電晶體之效能提升；
第1c至1d圖示意地顯示於具有較不關鍵之全部裝置尺寸(第1c圖)和具有與鄰近電晶體元件之間減少之距離(第1d圖)之緊密配置之裝置區中電晶體元件之剖面圖，藉此顯示習知的雙應力襯墊方法之限制；
第2a圖示意地顯示依照例示實施例之具有包含受應力之接觸蝕刻終止層之層間介電材料及具有約50nm及較少之閘極長度之先進的電晶體元件；
第2b圖示意地顯示依照例示實施例之電晶體元件之上視圖，於此電晶體元件中指示接觸溝槽之位置，藉此提供於調整電晶體之通道區域中總應變狀況提升之設計彈性；
第2c至2d圖示意地顯示依照例示實施例於形成接觸溝槽之各種製造階段期間之電晶體元件之剖面圖；
第2e圖示意地顯示依照例示實施例電晶體元件之上視圖，並且指示根據接觸溝槽之應力狀態；
第2f圖示意地顯示依照例示實施例半導體裝置之上視圖，該半導體裝置包含具有接觸溝槽之電晶體元件和習知的接觸元件，以便提供結合應力介電材料的有效的應變誘發機制，該應力介電材料可以形成在二種類型電晶體上；以及
第2g圖示意地顯示第2f圖之半導體裝置之剖面圖。
雖然此處所揭示之標的內容容易受到各種修改和替代形式之影響，然該等標的內容之特定實施例已藉由圖式中實例之方式顯示和予以詳細說明。然而，應了解到此處特定實施例之說明並不欲限制本發明於所揭示之特定形式，反之，本發明將涵蓋所有落於由所附之申請專利範圍所界定之精神和範圍內之所有的修飾、等效、和改變。
200．．．半導體裝置
203．．．半導體層
213．．．層間介電材料
221A．．．閘極電極材料
221C．．．閘極絕緣層
222．．．通道區域
223．．．汲極和源極區域
223A．．．高度導電接觸區域
230．．．應力誘發介電材料(應力誘發層)(介電層)
240M．．．接觸金屬(拉伸應力導電材料)
240T．．．接觸溝槽
241．．．高拉伸應力位準

Claims (21)

  1. 一種半導體裝置，包括：第一電晶體，係具有第一電晶體寬度及第一電晶體長度，且該第一電晶體包括沿著該第一電晶體寬度方向延伸之第一閘極電極結構；第二電晶體，係包括第二閘極電極結構，且具有該第一電晶體之相反導電類型；層間介電材料，係於該第一電晶體與該第二電晶體上方，其中，該層間介電材料係包括應力介電層，係圍繞且於該第一閘極電極結構與該第二閘極電極結構上方，且整個該應力介電層具有實質一致第一大小的本質應力之第一類型；第一接觸溝槽，係位於該層間介電材料中並連接該第一電晶體之汲極區域和源極區域之至少一者，其中，該第一接觸溝槽具有連續地沿著該第一電晶體寬度方向延伸之第一溝槽長度，以及實質地平行於該第一電晶體長度方向之第一溝槽寬度，該第一接觸溝槽係包括應力導電材料，其具有與該第一類型相反的該本質應力之第二類型；以及第二接觸溝槽，係位於該層間介電材料中並連接該第一電晶體之該汲極區域和該源極區域之至少另一者，其中，該第二接觸溝槽具有連續地沿著該第一電晶體寬度方向延伸之第二溝槽長度，以及實質地平行於該第一電晶體長度方向之第二溝槽寬度，其中，該第二溝槽長 度及該第二溝槽寬度之至少一者係各自地不同於該第一溝槽長度及該第一溝槽寬度，以及其中，該第二接觸溝槽係包括該應力導電材料。
  2. 如申請專利範圍第1項之半導體裝置，其中，該第一溝槽長度及該第二溝槽長度之至少一者係至少相同或大於該第一電晶體寬度。
  3. 如申請專利範圍第1項之半導體裝置，其中，該本質應力之該第二類型係為拉伸應力，且該第一接觸溝槽與該第二接觸溝槽之該應力導電材料係誘發沿著該第一電晶體寬度方向之該第一電晶體的通道區域中之拉伸應力。
  4. 如申請專利範圍第1項之半導體裝置，其中，該本質應力之第一類型係為壓應力。
  5. 如申請專利範圍第4項之半導體裝置，其中，該壓應力之該第一大小係約3Gpa或大於3Gpa。
  6. 如申請專利範圍第1項之半導體裝置，復包括第三接觸溝槽，係位於該層間介電材料中並連接該第二電晶體之汲極區域和源極區域之至少一者，其中，該第二接觸溝槽係連續地沿著該第二電晶體之該第二電晶體寬度方向延伸。
  7. 如申請專利範圍第1項之半導體裝置，其中，該第一電晶體係為N通道電晶體，且該第二電晶體係為P通道電晶體。
  8. 如申請專利範圍第7項之半導體裝置，復包括複數個接 觸元件，係於該層間介電材料中並連接該第二電晶體之汲極區域和源極區域之至少一者。
  9. 如申請專利範圍第8項之半導體裝置，其中，該第一接觸溝槽長度與該第二接觸溝槽長度之至少一者係該第一電晶體寬度之至少一半。
  10. 如申請專利範圍第1項之半導體裝置，其中，該應力介電層係於該第一電晶體與該第二電晶體之汲極區域和源極區域的金屬矽區域上。
  11. 如申請專利範圍第1項之半導體裝置，其中，該應力介電層由氮化矽組成。
  12. 如申請專利範圍第1項之半導體裝置，其中，該應力介電層由含氮碳化矽組成。
  13. 如申請專利範圍第11項之半導體裝置，其中，該第一接觸溝槽與該第二接觸溝槽之至少一者的整體實質地係該應力導電材料製成。
  14. 一種製造半導體裝置之方法，包括：N通道電晶體，係包括沿著該N通道電晶體寬度方向延伸之第一閘極電極結構；P通道電晶體，係包括第二閘極電極結構；層間介電材料，係於該N通道電晶體及該P通道電晶體上方，其中，該層間介電材料係包括應力介電層，係圍繞且於該第一閘極電極結構與該第二閘極電極結構上方，且整個該應力介電層具有實質一致第一大小之壓縮內部應力位準； 第一接觸溝槽，係位於該層間介電材料中並連接該N通道電晶體之汲極區域和源極區域之至少一者，其中，該第一接觸溝槽具有連續地沿著該N通道電晶體寬度方向延伸之第一溝槽長度，以及實質地平行於該N通道電晶體長度方向之第一溝槽寬度，該第一接觸溝槽係包括具有內部拉伸應力位準之應力含金屬導電材料；第二接觸溝槽，係位於該層間介電材料中並連接該N通道電晶體之該汲極區域和該源極區域之至少另一者，其中，該第二接觸溝槽具有連續地沿著該N通道電晶體寬度方向延伸之第二溝槽長度，以及實質地平行於該N通道電晶體長度方向之第二溝槽寬度，其中，該第二溝槽長度及該第二溝槽寬度之至少一者係各自地不同於該第一溝槽長度及該第一溝槽寬度，其中，該第二接觸溝槽係包括該應力含金屬導電材料，以及其中，該第一接觸溝槽與該第二接觸溝槽之該應力含金屬導電材料係包括沿著該N通道電晶體寬度方向之N通道電晶體通道區域中的拉伸應力；以及至少一接觸元件，係於該層間介電材料中並連接該P通道電晶體之汲極區域和源極區域之至少一者。
  15. 如申請專利範圍第14項之方法，其中，該第一接觸溝槽與該第二接觸溝槽之至少一者的整體實質地係該應力含金屬導電材料製成。
  16. 如申請專利範圍第14項之方法，其中，該第一接觸溝槽長度與該第二接觸溝槽長度之至少一者係該N通道 電晶體寬度之至少一半。
  17. 如申請專利範圍第14項之方法，其中，該第一溝槽長度及該第二溝槽長度之至少一者係至少相同或大於該N通道電晶體寬度。
  18. 如申請專利範圍第14項之方法，其中，該第一溝槽長度及該第二溝槽長度之至少一者係各自地大於該第一溝槽寬度及該第二溝槽寬度。
  19. 如申請專利範圍第14項之方法，復包括位於至少一該第一接觸溝槽與該第二接觸溝槽和該層間介電材料之間之阻障材料層。
  20. 一種半導體裝置，包括：電晶體，係形成於基板上，且該電晶體具有電晶體寬度、電晶體長度及沿著該電晶體寬度延伸之閘極電極結構；應力誘發層間介電材料，係圍繞且於該閘極電極結構上方，該應力誘發層間介電材料具有內部應力之第一類型；第一接觸溝槽，係位於該層間介電材料中並連接該電晶體之汲極區域和源極區域之至少一者，其中，該第一接觸溝槽具有連續地沿著該電晶體寬度延伸之第一溝槽長度，以及實質地平行於該電晶體長度之第一溝槽寬度，該第一接觸溝槽係包括應力導電材料，其具有與該第一類型相反的該本質應力之第二類型；以及第二接觸溝槽，係位於該層間介電材料中並連接該 電晶體之該汲極區域和該源極區域之至少另一者，其中，該第二接觸溝槽具有連續地沿著該電晶體寬度延伸之第二溝槽長度，以及實質地平行於該電晶體長度之第二溝槽寬度，其中，該第二溝槽長度及該第二溝槽寬度之至少一者係各自地不同於該第一溝槽長度及該第一溝槽寬度，以及其中，該第二接觸溝槽係包括該應力導電材料。
  21. 如申請專利範圍第20項之方法，其中，該第一接觸溝槽與該第二接觸溝槽之至少一者的整體實質地係該應力導電材料製成。
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