TWI411109B - 半導體裝置及製造半導體裝置之方法 - Google Patents

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Description

半導體裝置及製造半導體裝置之方法
本發明係關於一種半導體裝置及其製造方法。更特定言之，本發明係關於一種場效電晶體結構之半導體裝置及其製造方法，該半導體裝置具有由於在半導體基板內施加至通道部分之應力所導致的改良載子遷移率。
具有場效電晶體之積體電路正在變得不斷小型化以追求諸如更高速度、更少電力消耗、更低製造成本及更小大小之優點。現在，小型化已到達技術上可製造具有短於100奈米之閘極長度之電晶體的階段。而且，ITRS(國際半導體技術藍圖)之藍圖設想名為32奈米節點的電晶體將具有短於20奈米的一閘極長度。
減小閘極長度亦藉由縮小(比例縮放)裝置結構自身來完成。然而，從抑制閘極漏電流之觀點看，習知用作閘極絕緣膜之氧化矽(SiO2 )絕緣膜之實體厚度，使將閘極長度從次微米級別減小至100奈米級別或以下受到阻礙。
用以減小閘極絕緣膜之有效厚度的研究中可行方式係藉由由具有一較高介電常數(高K)的氧化鉿來製造閘極絕緣膜，由此升高閘極絕緣膜之介電常數，或藉由由一金屬材料來製造閘極絕緣膜，由此防止閘極電極空乏。
正藉由由諸如鎢(W)、鈦(Ti)、鉿(Hf)、銣(Ru)及銥(Ir)之金屬材料來製造閘極電極來研究用於防止閘極電極空乏之方法。遺憾的係，該些金屬材料在一高溫下進行熱處理後即與閘極絕緣膜起反應，由此劣化閘極絕緣膜並使臨限電壓波動。此問題係涉及於用於活化雜質之熱處理，在相關技術中的程序中實行該熱處理，其中形成閘極電極並接著形成雜質擴散層(諸如源極汲極區)。
迄今提出用以解決金屬材料閘極電極之問題的一方式係旨在形成源極汲極區並接著形成閘極電極的鑲嵌閘極程序(參見日本專利特許公開案第2000-315789及2005-26707號)。依據該鑲嵌閘極程序，形成源極汲極區，先前形成一虛設閘極。接著，形成覆蓋該虛設閘極的一層間絕緣膜，並隨後拋光該層間絕緣膜使得曝露該虛設閘極。藉由蝕刻來移除該虛設閘極，並且在該移除部分內形成一新閘極絕緣膜與一閘極電極。此程序保護該閘極電極不受用以在形成該源極汲極區中活化雜質之熱處理的影響。
另一方面，存在積極用以藉由施加應力至在矽基板內的通道部分來在通道部分內增加載子遷移率的某些技術。
此類技術之一者係由以下所組成：相鄰於具有一側壁之閘極電極在矽基板內形成一溝渠並藉由磊晶生長在該溝渠內形成源極汲極，源極汲極係晶格常數不同矽(Si)的一半導體層。構成以此方式所形成之源極汲極的半導體層將應力施加至通道部分(參見日本專利特許公開案第2006-186240號)。
存在另一迄今提出的技術。該技術係與形成於基板101之表面上的一MOS(金氧半導體)電晶體Tr有關，如圖11中所示。電晶體Tr在其源極汲極(S/D)上具有矽化物層103，且電晶體Tr與基板101係由施加應力的應力襯膜105所覆蓋。應力襯膜105取決於MOS電晶體(Tr)係n通道型或p通道型而分別為拉伸應力型或壓縮應力型。此結構准許碳化物層103與應力襯膜105將應力施加至該電晶體(Tr)之通道部分(ch)(參見日本專利特許公開案第2002-198368、2005-57301、2006-165335及2006-269768號)。
用以將應力施加至通道部分的上述技術具有缺點在於，待從作為源極汲極形成於該溝渠內的半導體層或從矽化物層與應力施加膜施加至通道部分的應力受到來自形成於通道部分上方之閘極電極的反作用而減弱。因而，未有效地完成從半導體層、矽化物層或應力施加膜施加應力至通道部分，並因此未實現改良載子遷移率。
本發明係鑑於前述來達成。期望使本發明提供一種半導體裝置及其製造方法，該半導體裝置係設計使得將應力有效地施加至通道部分以實現改良的載子遷移率及高效能。
依據本發明之一具體實施例，該半導體裝置係由以下所組成：一半導體基板；一閘極電極，其係形成於該半導體基板上，一閘極絕緣膜插入於該閘極電極與該半導體基板之間；及一源極汲極擴散層，其係形成於相鄰於該閘極電極的該半導體基板之表面上。在該些組件中，該閘極電極係形成於藉由挖刻該半導體基板之表面所形成的一凹陷內，一閘極絕緣膜插入於該閘極電極底下。該源極汲極擴散層係由該應力施加層所覆蓋，該應力施加層係自該半導體基板之表面較深地形成。
如上述所構成之半導體裝置具有該閘極絕緣膜與該閘極電極，該閘極絕緣膜與該閘極電極填充藉由挖刻該半導體基板之表面所形成的凹陷，使得該通道部分係自相鄰於該閘極電極之兩側的該半導體基板之該表面較深地定位。結果，該通道部分從自相鄰於該閘極電極之兩側的該半導體基板之該表面所較深形成的應力施加層接收一集中應力。結果係可比在相關技術中使通道部分形成於與該半導體基板之表面大約相同高度處的結構中將應力從該應力施加層更有效地施加至該通道部分。
此外，依據本發明之另一具體實施例，用於製造半導體裝置之方法特徵在於下列步驟。第一步驟用以在半導體基板上形成虛設閘極電極並接著在相鄰於該虛設閘極電極之兩側的該半導體基板之表面上形成源極汲極擴散層。第二步驟用以在該源極汲極擴散層之表面層上形成應力施加層。該應力施加層係在該源極汲極擴散層之深度內自該半導體基板之表面較深地定位。第三步驟用以形成覆蓋該虛設閘極電極與該應力施加層的層間絕緣膜，並接著引起該虛設閘極電極自該層間絕緣膜曝露自身，並進一步移除該虛設閘極電極，由此在該層間絕緣膜內形成一溝槽圖案。第四步驟用以向下挖刻在該溝槽圖案之底部處曝露自身的該半導體基板之該表面。第五步驟用以在該溝槽圖案內形成一新閘極電極，其中已向下挖刻該半導體基板之曝露表面，該閘極絕緣膜插入於該新閘極電極底下。
在前述程序中，該第三步驟移除該虛設閘極電極，形成該應力施加層。此防止從該應力施加層施加至在該閘極電極底下的該半導體基板之該部分的應力受到來自該虛設閘極電極之反作用而減弱。結果係應力從該應力施加層有效地施加至在半導體層之間的該基板之該部分。而且，用以進一步向下挖刻在該虛設閘極電極底下的該半導體基板之該部分的該第四步驟准許在已在該第五步驟中形成該閘極絕緣膜與該閘極電極之後，將該通道部分自該半導體基板之表面較深地定位於被有效施加應力之層之間。結果係該通道部分接收一集中應力，該集中應力係遍及該應力施加層之成深度方向施加至在該等半導體層之間的該半導體基板之該部分。因此，可將來自該應力施加層之應力有效且集中地施加至該通道部分。
本發明之另外具體實施例可實施用於藉由包括下列步驟的另一方法來製造半導體裝置。第一步驟用以挖刻該半導體基板之表面，由此形成一凹陷。第二步驟用以在該凹陷內形成虛設閘極電極並接著在相鄰於該虛設閘極電極之兩側的該半導體基板之表面層上形成源極汲極擴散層。第三步驟用以在該源極汲極擴散層內形成應力施加層。(該應力施加層係在該源極汲極擴散層之深度內自該半導體基板之表面較深地定位)。第四步驟用以形成覆蓋該虛設閘極電極與該應力施加層之層間絕緣膜，允許該虛設閘極電極從該層間絕緣膜曝露自身，並移除該虛設閘極電極，由此形成在該半導體基板內重疊該凹陷的一溝槽圖案。第五步驟用以在包括在該半導體基板內之凹陷的該溝槽圖案內形成一新閘極電極，一閘極絕緣膜插入於該新閘極電極底下。
在前述程序中，該第四步驟移除該虛設閘極電極，形成該應力施加層。此防止從該應力施加層施加至在該閘極電極底下的該半導體基板之該部分的應力受到來自該虛設閘極電極之反作用而減弱。結果係將應力從該應力施加層有效地施加至在半導體層之間的該基板之該部分。而且，用以在包括在該半導體基板內之凹陷的該溝槽圖案內形成一新閘極電極(一閘極絕緣膜插入於該新閘極電極底下)的第五步驟准許將該通道部分自該基板之表面較深地定位於被施加應力之層之間。(該通道部分係被有效施加應力之該部分)。結果係該通道部分接收一集中應力，該集中應力係遍及該應力施加層之成深度方向施加至在該等半導體層之間的該半導體基板之該部分。因此，可將來自該應力施加層之應力有效且集中地施加至該通道部分。
如上述，本發明准許將應力從相鄰於該閘極電極之兩側的該應力施加層有效地施加至該通道部分。此引起改良載子遷移率並因此改良半導體裝置之效能。
下文中，將參考附圖來更詳細地說明本發明之具體實施例。各具體實施例之說明先覆蓋該半導體裝置之結構並接著製造半導體裝置之方法。
<依據第一具體實施例之半導體裝置之結構>
圖1係繪示依據本發明之第一具體實施例之半導體裝置1-1之重要部分的一斷面圖。此圖中所示的半導體裝置1-1係一場效電晶體型半導體裝置。該半導體裝置係以下列方式來構造。
該半導體裝置係形成於單晶矽半導體基板3上。半導體基板3具有藉由挖刻半導體基板3之表面所形成的凹陷3a。在半導體基板3上形成填充凹陷3a的閘極電極7，閘極絕緣膜5插入於凹陷3a與閘極電極7之間。在閘極電極7之兩側上形成該等絕緣側壁9。在相鄰於具有該等側壁9之閘極電極7之兩側的半導體基板3之該表面上形成源極汲極擴散層11。矽化物膜13覆蓋源極汲極擴散層11之表面。
在該第一具體實施例中，矽化物膜13擔當該應力施加層以在閘極電極7底下的半導體基板3之該部分內將應力施加至通道部分ch。藉由在製造方法之章節中下文所詳細說明之步驟來形成矽化物膜(應力施加層)13。矽化物膜(應力施加層)13係藉由將上面已形成源極汲極擴散層11的半導體基板3之曝露表面轉換成矽化物來加以形成。矽化物膜(應力施加層)13在源極汲極擴散層11之深度內自半導體基板3之表面具有一足夠深度d1。
假定d1表示自半導體基板3之表面的該矽化物膜(應力施加層)13之深度，而d2表示其中埋入閘極絕緣膜5與閘極電極7之凹陷3a之深度(或通道ch之深度)，則關係[d2]<[d1]應成立。應根據實驗建立在以上指定範圍內的通道部分ch之最佳深度d2，使得將一最大應力施加至通道部分ch。
矽化物膜13係由鈷(Co)、鎳(Ni)或鉑(Pt)之矽化物所形成。此類組合物之矽化物膜13擔當將拉伸應力施加至單晶矽半導體基板3之應力施加層。因此，具有矽化物膜13之半導體裝置1-1有利地用於n通道型場效電晶體。順便提及，若矽化物膜13係施加一壓縮應力者，則具有矽化物膜13之半導體裝置1-1有利地用於p通道型場效電晶體。
閘極絕緣膜5與閘極電極7係鑲嵌閘極結構，且閘極電極7具有該等絕緣側壁9。在此結構中，覆蓋半導體基板3與矽化物膜(應力施加層)13的層間絕緣膜15具有溝槽圖案17，溝槽圖案17之側壁係由該等側壁9界定。溝槽圖案17之底部係在已藉由挖刻半導體基板3所形成之凹陷3a之底部處。閘極絕緣膜5係形成以便覆蓋包括溝槽圖案17之底部的內壁，且形成閘極電極7以便填充溝槽圖案17，閘極絕緣膜5插入於閘極電極7與溝槽圖案17之間。
順便提及，半導體裝置1-1可能係視需要由上部層絕緣膜19所覆蓋的半導體裝置。在此情況下，可修改該結構使得在上部層絕緣膜19與層間絕緣膜15內形成達到矽化物膜(應力施加層)13的連接孔21，並形成佈線23，佈線23係透過在連接孔21之底部處的矽化物膜(應力施加層)13來連接至源極汲極擴散層11。
構成閘極絕緣膜5之高介電絕緣膜可能係由含有選自鋁(Al)、釔(Y)、鋯(Zr)、鑭(La)、鉿(Hf)及鉭(Ta)之至少一物種的氧化物、氧矽化物、氧氮化物或氧氮化物矽化物所形成之高介電絕緣膜。特定言之，例子為HfO2 、ZrO2 、La2 O3 、Y2 O3 、Ta2 O5 、Al2 O3 、HfSiOx 、ZrSiOx 、ZrTiOx 、HfAlOx 、ZrAlOx 、及其氮化物，諸如HfSiON。該些材料取決於其組合物及結晶度而在介電常數上略微變動。例如，HfO2 與ZrO2 分別具有25至30與20至25的一介電常數。順便提及，閘極絕緣膜5可能係由氧化矽膜與高介電(高K)絕緣膜所組成的層壓結構。
構成閘極電極7之主要金屬層可由諸如Ti、Ru、Hf、Ir、Co、W、Mo、La、Ni、Cu及Al之金屬或其Si化合物或N化合物或其一組合所形成。在層壓結構之情況下，層壓結構可組合一個以上金屬膜，層壓結構作為一功函數調節層來控制閘極電極之功函數或控制臨限電壓，由此減小閘極電極之電阻。此類金屬膜應接觸閘極絕緣膜。
在n型場效電晶體之情況下，閘極電極7之功函數應不高於4.6 eV，較佳的係不高於4.3 eV。對比之下，在p型場效電晶體之情況下，閘極電極7之功函數應不低於4.6 eV，較佳的係不低於4.9 eV。期望在閘極電極7之功函數內在n型與p型之間的差異應不小於0.3 eV。
在閘極電極7係層壓結構之情況下，將下部層作為該功函數調節層，該功函數調節層應由選自Ti、V、Ni、Zr、Nb、Mo、Ru、Hf、Ta、W及Pt之任一金屬與含有其之合金所形成，從而具有一適當功函數。其他材料包括該等金屬之化合物，諸如金屬氮化物與金屬矽化物(金屬與半導體之一化合物)。
特定言之，n型場效電晶體之閘極電極7應較佳的係由Hf或Ta或其合金或其化合物所形成，更佳的係由HfSix 所形成。HfSi之功函數取決於其組合物與結晶度而變動；HfSi之功函數通常為大約4.1 eV至4.3 eV。
並且，p型場效電晶體之閘極電極7應較佳的係由Ti、Mo或Ru或其合金或其化合物所形成，更佳的係由TiN或Ru所形成。TiN之功函數取決於其組合物與結晶度而變動；TiN之功函數通常為大約4.5 eV至5.0 eV。
因此，在於半導體基板3上形成一p型場效電晶體與一n型場效電晶體之情況下，該p型場效電晶體與該n型場效電晶體中之至少一者之閘極電極可具有包括一層以控制閘極電極之功函數的層壓結構。順便提及，在該p型場效電晶體與該n型場效電晶體兩者具有該層以控制該閘極電極之功函數的情況下，應構造各別閘極電極以便具有適用於該p型場效電晶體與該n型場效電晶體之各者的功函數。
在如上述所構造之半導體裝置1-1中，在半導體基板3內相鄰於介接於閘極絕緣膜5的通道部分ch係在矽化物膜(應力施加層)13之厚度內自半導體基板3之表面較深地形成。
此結構之後果係施加至對應於矽化物膜(應力施加層)13之厚度的半導體基板3之該部分的應力係集中至在矽化物膜(應力施加層)13之成深度方向上中途定位的通道部分ch。因而，前述結構准許比在相關技術(其中通道部分係在與半導體基板3之表面相同高度處)中的結構將應力從矽化物膜(應力施加層)13更有效地施加至通道部分ch。
由此，改良載子遷移率，不管構成矽化物膜(應力施加層)13之材料之濃度。且此促進改良半導體裝置1-1之效能。
<依據第一具體實施例之半導體裝置之製造方法>
圖2A至圖2P係依據上文參考圖1已解釋之第一具體實施例之半導體裝置1-1之製造方法之步驟的斷面圖。與用於圖1內相同的符號係用於圖2A至圖2P內的對應元件。
圖2A中所示的第一步驟係用以形成STI(淺溝渠隔離)結構之隔離部分31，隔離部分31係填充在單晶矽半導體基板3之表面內之溝槽的氧化矽膜。
圖2B中所示之下一步驟係用以藉由表面氧化來形成防止通道化的氧化矽保護膜33(大約5奈米至10奈米厚)。繼此步驟後接著使用雜質進行離子植入以調整臨限值，諸如磷(P)、砷(As)、硼(B)及銦(In)。針對其中形成n通道型場效電晶體之區或其中形成p通道型場效電晶體之區來選擇用於離子植入之一適當雜質。形成n通道型場效電晶體之區與形成p通道型場效電晶體之區將分別稱為nMOS區與pMOS區。在離子植入之後，移除保護膜33。
圖2C中所示之下一步驟係用以藉由熱氧化來形成氧化矽虛設閘極絕緣膜35(大約1奈米至3奈米厚)。接著，藉由CVD(化學氣相沈積)程序來由多晶矽或非晶矽虛設閘極電極膜37(大約100奈米至150奈米厚)來覆蓋虛設閘極絕緣膜35。藉由CVD程序來進一步由氮化矽硬遮罩層39(大約30奈米至100奈米厚)覆蓋虛設閘極電極膜37。
圖2D中所示之下一步驟係用以藉由圖案化蝕刻硬遮罩層39、虛設閘極電極膜37及虛設閘極絕緣膜35成該閘極電極之形狀來形成虛設閘極結構A。
該圖案蝕刻係以下列方式來完成。首先，係藉由光學微影術或電子束微影術來於硬遮罩層39上形成用於該閘極電極之一第一光阻圖案。此光阻圖案係用作一遮罩以在硬遮罩層39上執行蝕刻並圖案化硬遮罩層39。如此圖案化的硬遮罩層39係用以在虛設閘極電極膜37上執行蝕刻，由此形成虛設閘極電極37a，並進一步用以圖案化虛設閘極絕緣膜35。此圖案化係藉由乾式蝕刻來執行，該乾式蝕刻具有幾乎不攻擊硬遮罩層39的一適當選擇性。虛設閘極電極膜37之圖案化係藉由使用虛設閘極絕緣膜35作為停止層之蝕刻來完成。依此方式，可防止該蝕刻損壞相鄰於虛設閘極結構A之兩側的半導體基板3之表面之部分。
圖2E中所示之下一步驟係用以在虛設閘極結構A之該等側上形成第一絕緣側壁9-1。可藉由CVD程序形成氮化矽膜(大約1奈米至10奈米厚)並藉由各向異性蝕刻(乾式蝕刻)在氮化矽膜上執行回蝕，使得該氮化矽膜僅保留於虛設閘極結構A之該等側上，來形成該等側壁9-1。順便提及，可藉由回蝕由一沈積的氧化矽膜來形成該等第一側壁9-1。或者，可藉由氧化虛設閘極電極37a之該等側壁來形成該等第一側壁9-1。
順便提及，該等第一側壁9-1係選用的且可依據需要來形成該等第一側壁9-1，此係僅當稍後在該源極汲極區內形成延伸部分時才需要該等第一側壁9-1以調整延伸部分之位置。
圖2F中所示之下一步驟係用以藉由離子植入將一雜質引入至半導體基板3之表面層內以便在該源極汲極區內形成延伸部分11e。在此步驟中所使用之雜質對於pMOS區為一p型雜質，諸如B與In，而對於nMOS區為一n型雜質，諸如As與P。該離子植入係使用大約0.5 eV至2 keV的一能量與大約5×1014 至2×1015 離子/cm2 的一劑量來完成。
圖2G中所示之下一步驟係用以藉由CVD程序形成氮化矽膜並在氮化矽膜上執行回蝕來在該等第一側壁9-1之外側上形成第二絕緣側壁9-2。順便提及，下文將該等第一側壁9-1與該等第二側壁9-2統稱為側壁9。
繼圖2G中所示之步驟後接著使用一雜質進行離子植入以形成源極汲極擴散層11，諸如P、As及B。繼此離子植入後接著在900℃至1100℃下進行熱處理達60秒或以下以活化植入的雜質。順便提及，在此步驟中所使用之雜質對於pMOS區為一p型雜質，諸如B與In，而對於nMOS區為一n型雜質，諸如As與P。
圖2H中所示之下一步驟係用以藉由自行對準矽化程序在源極汲極擴散層11之表面上形成金屬矽化物膜13作為應力施加層。用於金屬矽化物膜13的金屬係選自鈷(Co)、鎳(Ni)及鉑(Pt)。此金屬矽化物膜13減小源極汲極擴散層11之接觸電阻。隨著矽化物形成程序進行，引起矽化物膜(應力施加層)13在源極汲極擴散層11之表面或單晶矽半導體基板3之表面內在成深度方向上生長。因此，重要的係，矽化物膜(應力施加層)13應在源極汲極擴散層11之深度內自半導體基板3之表面向下足夠生長至深度(d1)。
圖2I中所示之下一步驟係用以按一方式形成氧化矽層間絕緣膜15以便在其內埋入虛設閘極結構A與矽化物膜(應力施加層)13。
圖2J中所示之下一步驟係用以藉由CMP(化學金屬拋光)程序來拋光層間絕緣膜15之表面直至虛設閘極結構A之虛設閘極電極37a曝露自身。
圖2K中所示之下一步驟係用以藉由乾式蝕刻來移除多晶矽或非晶矽虛設閘極電極37a並接著藉由濕式蝕刻來移除氧化矽虛設閘極絕緣膜35。依此方式，在移除覆蓋半導體基板3與矽化物膜(應力施加層)13的層間絕緣膜15中之虛設閘極結構A之後形成溝槽圖案17，且允許在溝槽圖案17之底部曝露半導體基板3自身。此溝槽圖案17之側壁係由側壁9(9-1與9-2)來界定。
圖2L中所示之下一步驟係用以挖刻在溝槽圖案17之底部處(藉由凹陷蝕刻)的半導體基板3之曝露表面，由此在半導體基板3內形成凹陷3a。因而，在遠離矽化物膜(應力施加層)13的位置處挖刻溝槽圖案17。
該挖刻應以一方式來完成使得關係[d2]<[d1]成立，其中d1表示自半導體基板3之表面之矽化物膜(應力施加層)13之深度，而d2表示凹陷3a之深度(或通道深度d2)。順便提及，實驗獲得在上文指定範圍內用於凹陷3a之通道深度d2之最佳值使得將一最大應力施加至待形成於MOS電晶體(場效電晶體)中之通道部分。
該凹陷蝕刻係藉由在一電漿氛圍中藉由氧化而在單晶矽半導體基板3上形成氧化矽膜(大約1奈米至2奈米厚)並接著藉由使用氫氟酸的濕式蝕刻移除該氧化矽膜來完成。電漿氧化與濕式蝕刻之步驟可依據通道深度d2重複必要次。依此方式，可防止由於凹陷蝕刻所引起的對半導體基板3之曝露表面之損壞。而且，該電漿氧化應在不高於500℃下執行以便防止雜質由於熱而再次擴散。
順便提及，半導體基板3之表面氧化可藉由使用臭氧或氣體之氧化以及上述電漿氧化來完成。此氧化亦可藉由直接蝕刻(或乾式蝕刻)矽表面來實現。
圖2M中所示之下一步驟係用以按一方式形成閘極絕緣膜5以便覆蓋已藉由挖刻半導體基板3之表面所形成的溝槽圖案17之內部壁。期望藉由CVD程序或ALD(原子層沈積)程序由上述高介電材料來形成閘極絕緣膜5。
圖2N中所示之下一步驟係用以按一方式形成閘極電極材料膜7a以便填充溝槽圖案17之內部，閘極絕緣膜5置於閘極電極材料膜7a底下。閘極電極材料膜7a係用於該金屬閘極之一金屬層，藉由CVD程序、PVD(物理氣相沈積)程序或ALD程序來形成閘極電極材料膜7a。閘極電極材料膜7a可能係單層結構或多層結構。可由關於裝置結構以上文所述的任一材料來形成閘極電極材料膜7a。
圖2O中所示之下一步驟係用以藉由CMP來拋光閘極電極材料膜7a與閘極絕緣膜5直至層間絕緣膜15曝露自身。依此方式，可在溝槽圖案17內形成閘極電極7，保留接觸閘極絕緣膜5之間極電極材料膜7a。
可繼剛才上述的步驟後接著一選用之步驟，該選用之步驟以一方式形成氧化矽上部層絕緣膜19以便覆蓋層間絕緣膜15與閘極電極7，如圖2P中所示。接著，到達矽化物膜(應力施加層)13之連接孔21係形成於上部層絕緣膜19與層間絕緣膜15內。另外，形成填充連接孔21的插塞與用於連接孔21之連接的佈線23。
前述步驟製造上文已參考圖1所說明之半導體裝置1-1。半導體裝置1-1具有閘極電極7，閘極電極7係形成於挖刻於半導體基板3之表面內的凹陷3a內，閘極絕緣膜5環繞閘極電極7。半導體裝置1-1亦具有矽化物膜(應力施加層)13，矽化物膜(應力施加層)13係以一方式自半導體基板3之表面較深地形成以便覆蓋相鄰於閘極電極7之兩側的源極汲極擴散層11之表面。
上述製造方法提供下列優點。如參考圖2K所解釋，移除虛設閘極結構A，同時保留矽化物膜(應力施加層)13。因此，從矽化物膜(應力施加層)13施加至在虛設閘極結構A底下的半導體基板3之該部分的應力未受到來自虛設閘極電極37a之反作用而減弱。由此，來自矽化物膜(應力施加層)13之應力係有效地施加至通道部分ch。
而且，如參考圖2L所解釋，在已移除該虛設閘極結構A之後，進一步向下挖刻在溝槽圖案17之底部處的半導體基板3，使得通道部分ch係自半導體基板3之表面較深地定位。由此，通道部分ch集中接收在矽化物膜(應力施加層)13之成深度方向上施加至在矽化物膜(應力施加層)13內的半導體基板3之該部分的應力。因此，所得半導體裝置1-1係構造使得來自矽化物膜(應力施加層)13之應力係有效且集中地施加至通道部分ch。
<依據第二具體實施例之半導體裝置之結構>
圖3係繪示依據本發明之第二具體實施例之半導體裝置1-2之重要部分的一斷面圖。此圖中所示的半導體裝置1-2係一場效電晶體型半導體裝置。半導體裝置1-2不同於依據上文參考圖1所解釋之第一具體實施例半導體裝置，在於上面形成源極汲極擴散層11與矽化物膜(應力施加層)13的半導體基板3之表面之部分係藉由凹陷蝕刻來加以挖刻。除此之外，半導體裝置1-2結構係與依據該第一具體實施例之結構完全相同。
如在該第一具體實施例中，半導體裝置係形成於單晶矽半導體基板3上。半導體基板3具有藉由挖刻半導體基板3之表面所形成的凹陷3a。在半導體基板3上形成填充凹陷3a的閘極電極7，閘極絕緣膜5係在凹陷3a與閘極電極7之間。在閘極電極7之兩側上形成該等絕緣側壁9。在該第二具體實施例中，相鄰於具有該等側壁9之閘極電極7之兩側的半導體基板3之該表面具有藉由凹陷蝕刻所挖刻之凹陷。且源極汲極擴散層11係相鄰於已挖刻之表面而形成。矽化物膜13覆蓋源極汲極擴散層11之表面。
在該第二具體實施例中，矽化物膜13亦擔當應力施加層以在閘極電極7底下的半導體基板3之該部分內將應力施加至通道部分ch。藉由在製造方法之章節中下文詳細說明之步驟來形成矽化物膜(應力施加層)13。矽化物膜(應力施加層)13係藉由將上面已形成源極汲極擴散層11的半導體基板3之曝露表面轉換成矽化物來加以形成。矽化物膜(應力施加層)13在源極汲極擴散層11之深度內自半導體基板3之表面具有一足夠深度d1。
假定d1表示自半導體基板3之表面之矽化物膜(應力施加層)13之深度，而d2表示其中埋入閘極絕緣膜5與閘極電極7之凹陷3a之深度(或通道部分ch之深度)，則如在該第一具體實施例中，應保持關係[d2]<[d1]。如在該第一具體實施例中，實驗建立通道部分ch之最佳深度d2使得將一最大應力施加至通道部分ch。
順便提及，依據該第二具體實施例，期望凹陷3a之底部應定位於矽化物膜(應力施加層)13之厚度內或在矽化物膜(應力施加層)13之表面與深度d1之位置(後側)之間。
在此情況下，也如在該第一具體實施例中，矽化物膜13係由鈷(Co)、鎳(Ni)或鉑(Pt)之矽化物所形成。此類組合物之矽化物膜13擔當將拉伸應力施加至半導體基板3之應力施加層。矽化物膜13可有利地用於n通道型場效電晶體。另一方面，若矽化物膜13係施加一壓縮應力者，則具有矽化物膜13之半導體裝置1-2有利地用於p通道型場效電晶體。
如在該第一具體實施例中，閘極絕緣膜5與閘極電極7係鑲嵌閘極結構，且閘極電極7具有該等絕緣側壁9。在此結構中，覆蓋半導體基板3與矽化物膜(應力施加層)13的層間絕緣膜15具有溝槽圖案17，溝槽圖案17之側壁係由該等側壁9來界定。溝槽圖案17之底部係在已藉由挖刻半導體基板3所形成之凹陷3a之底部處。閘極絕緣膜5係形成以便覆蓋包括溝槽圖案17之底部的內壁，且形成閘極電極7以便填充溝槽圖案17，閘極絕緣膜5插入於閘極電極7與溝槽圖案17之間。
順便提及，半導體裝置1-2可能係視需要由上部層絕緣膜19所覆蓋的半導體裝置。在此情況下，可修改該結構使得在上部層絕緣膜19與層間絕緣膜15內形成達到矽化物膜(應力施加層)13的連接孔21，並形成佈線23，佈線23係透過在連接孔21之底部處的矽化物膜(應力施加層)13來連接至源極汲極擴散層11。
如在該第一具體實施例中，閘極絕緣膜5應較佳的係由一高介電(高K)材料來形成以便減小有效膜厚度，同時維持實體膜厚度。該高介電材料係相同於用於該第一具體實施例內之高介電材料。
閘極電極7係在結構與材料上與在該第一具體實施例內閘極電極完全相同。
也在如上述所構造之半導體裝置1-2中，在半導體基板3內相鄰於介接於閘極絕緣膜5的通道部分ch係在矽化物膜(應力施加層)13之厚度內自半導體基板3之表面較深地形成。
此結構之後果係施加至對應於矽化物膜(應力施加層)13之厚度的半導體基板3之該部分的應力係集中至在矽化物膜(應力施加層)13之成深度方向上中途定位的通道部分ch。因而，前述結構准許比在相關技術(其中通道部分係在與半導體基板3之表面相同高度處)中的結構將應力從矽化物膜(應力施加層)13更有效地施加至通道部分ch。
由此，改良載子遷移率，不管構成矽化物膜(應力施加層)13之材料之濃度。且此促進改良半導體裝置1-2之效能。
<依據第二具體實施例之半導體裝置之製造方法>
圖4A至圖4C係繪示依據上文參考圖3已解釋之第二具體實施例之半導體裝置1-2之製造方法之步驟的斷面圖。下文參考此圖與用於說明依據該第一具體實施例之製造方法的斷面圖來說明依據第二具體實施例之製造方法。
第一步驟係用以執行與在該第一具體實施例中上文參考圖2A至圖2G所解釋相同的步驟。
該第一步驟之結果係繪示於圖4A中。單晶矽半導體基板3係藉由形成於半導體基板3之表面內的隔離部分31來分離。形成虛設閘極結構A，虛設閘極結構A係由藉由圖案蝕刻成該閘極電極之形狀所形成的硬遮罩層39、虛設閘極電極膜37及虛設閘極絕緣膜35所組成。在虛設閘極結構A之側上形成側壁9，側壁9由絕緣第一側壁9-1與外部第二側壁9-2所組成。在側壁9底下形成具有延伸部分11e之源極汲極擴散層11。
圖4B中所示之下一步驟係用以藉由凹陷蝕刻來挖刻半導體基板3之曝露表面或源極汲極擴散層11之曝露表面。
圖4C中所示之下一步驟係用以藉由自行對準矽化程序在源極汲極擴散層11上形成諸如鈷(Co)、鎳(Ni)及鉑(Pt)之金屬的矽化物膜13(作為該應力施加層)。此矽化物膜13減小源極汲極擴散層11之接觸電阻。隨著矽化物形成程序進行，矽化物膜(應力施加層)13亦在源極汲極擴散層11之表面或單晶矽半導體基板3之表面內在深度方向上生長。因此，重要的係，矽化物膜(應力施加層)13應在源極汲極擴散層11之深度內自半導體基板3之表面足夠生長至深度d1。
繼前述步驟後接著在該第一具體實施例中上文參考圖2I至2P已解釋之步驟。
即，該些步驟係用以形成層間絕緣膜15，藉由CMP拋光層間絕緣膜15之表面直至虛設閘極結構A之虛設閘極電極37a曝露自身，並移除虛設閘極結構A，由此形成溝槽圖案17並引起半導體基板3在溝槽圖案17之底部處曝露自身。此溝槽圖案17之側壁係由側壁9(9-1與9-2)來界定。
下一步驟係用以在溝槽圖案17之底部處挖刻半導體基板3之曝露表面，執行凹陷蝕刻以在半導體基板3內形成凹陷3a，並在遠離矽化物膜(應力施加層)13之位置處挖刻溝槽圖案17。假定自半導體基板3之表面之矽化物膜(應力施加層)13之深度係d1，而凹陷3a之深度(或通道深度)係d2，關係[d2]<[d1]應成立。然而，在該第二具體實施例中，期望以一方式執行凹陷蝕刻使得將凹陷3a之底部定位於矽化物膜(應力施加層)13之厚度內或在矽化物膜(應力施加層)13之表面與深度d1之位置(後側)之間。
接著，閘極絕緣膜5係以一方式形成以便覆蓋已藉由挖刻半導體基板3之表面所形成的溝槽圖案17之內部壁。另外，形成閘極絕緣膜5，且形成閘極電極材料膜7a，且藉由CMP拋光閘極絕緣膜5及閘極電極材料膜7a以便形成閘極電極7，保留閘極電極材料膜7a且閘極絕緣膜5插入於溝槽圖案17內。其後，形成上部層絕緣膜19、連接孔21及佈線23。
如參考圖3所解釋，依此方式獲得半導體裝置1-2，半導體裝置1-2係由以下所構成：閘極電極7，其係已形成於挖刻於半導體基板3之表面內的凹陷3a內，且具有插入之閘極絕緣膜5；及矽化物膜(應力施加層)13，其係以一方式自半導體基板3之表面較深地形成，以便覆蓋相鄰於閘極電極7之兩側的源極汲極擴散層11。
依據該第二具體實施例之製造方法係與依據該第一具體實施例之製造方法相同在於，移除虛設閘極結構A，形成矽化物膜(應力施加層)13。因此，從矽化物膜(應力施加層)13施加至在虛設閘極結構A底下的半導體基板3之該部分的應力未受到來自虛設閘極電極37a之反作用而減弱。由此，來自矽化物膜(應力施加層)13之應力係有效地施加至通道部分ch。
如在該第一具體實施例中，在已移除該虛設閘極結構A之後，進一步向下挖刻在溝槽圖案17之底部處的半導體基板3，使得通道部分ch係自半導體基板3之表面較深地定位。由此，通道部分ch集中接收在矽化物膜(應力施加層)13之成深度方向上施加至在矽化物膜(應力施加層)13內的半導體基板3之該部分的應力。因此，所得半導體裝置1-2係構造使得來自矽化物膜(應力施加層)13之應力係有效且集中地施加至通道部分ch。
<依據第三具體實施例之半導體裝置之結構>
圖5係繪示依據本發明之第三具體實施例之半導體裝置1-3之重要部分的一斷面圖。此圖中所示的半導體裝置1-3係一場效電晶體型半導體裝置。半導體裝置1-3與依據上文參考圖1所解釋之第一具體實施例半導體裝置之差異在於，閘極絕緣膜5不完全覆蓋溝槽圖案17之內壁而准許該內壁之上部部分曝露自身。除此之外，半導體裝置1-3之結構係與依據該第一具體實施例之結構完全相同。
如在該第一具體實施例中，該半導體裝置係形成於單晶矽半導體基板3上。半導體基板3具有藉由挖刻半導體基板3之表面所形成的凹陷3a。在半導體基板3上形成填充凹陷3a的閘極電極7，閘極絕緣膜5係在凹陷3a與閘極電極7之間。在閘極電極7之兩側上形成該等絕緣側壁9。相鄰於具有該等側壁9之閘極電極7之兩側的半導體基板3之該表面具有源極汲極擴散層11。矽化物膜13覆蓋源極汲極擴散層11之表面。
在該第三具體實施例中，矽化物膜13亦擔當該應力施加層以在閘極電極7底下的半導體基板3之該部分內將應力施加至通道部分ch。藉由在製造方法之章節中下文詳細說明之步驟來形成矽化物膜(應力施加層)13。矽化物膜(應力施加層)13係藉由將上面已形成源極汲極擴散層11的半導體基板3之曝露表面轉換成矽化物來加以形成。矽化物膜(應力施加層)13在源極汲極擴散層11之深度內自半導體基板3之表面具有一足夠深度d1。
假定d1表示自半導體基板3之表面之矽化物膜(應力施加層)13之深度，而d2表示其中埋入閘極絕緣膜5與閘極電極7之凹陷3a之深度(或通道部分ch之深度)，則如在該第一具體實施例中，關係[d2]<[d1]應成立。如在該第一具體實施例中，應根據實驗建立通道部分ch之最佳深度d2使得將一最大應力施加至通道部分ch。
如在該第一具體實施例中，期望通道部分ch應定位於矽化物膜(應力施加層)13之厚度內或在矽化物膜(應力施加層)13之表面與深度d1之位置(後側)之間。
在此情況下，也如在該第一具體實施例中，矽化物膜13係由鈷(Co)、鎳(Ni)或鉑(Pt)之矽化物所形成。此類組合物之矽化物膜13擔當將拉伸應力施加至半導體基板3之應力施加層。矽化物膜13可有利地用於n通道型場效電晶體。另一方面，若矽化物膜13係施加一壓縮應力者，則具有矽化物膜13之半導體裝置1-3有利地用於p通道型場效電晶體。
如在該第一具體實施例中，閘極絕緣膜5與閘極電極7係鑲嵌閘極結構，且閘極電極7具有該等絕緣側壁9。在此結構中，覆蓋半導體基板3與矽化物膜(應力施加層)13的層間絕緣膜15具有溝槽圖案17，溝槽圖案17之側壁係由該等側壁9來界定。溝槽圖案17之底部係在已藉由挖刻半導體基板3所形成之凹陷3a之底部處。接著，在該第三具體實施例中，形成閘極絕緣膜5，以便覆蓋作為溝槽圖案17之下部部分的凹陷3a之內壁，並准許溝槽圖案17之內壁之上部部分曝露自身，且形成閘極電極7以便填充溝槽圖案17，閘極絕緣膜5插入於閘極電極7與溝槽圖案17之間。
順便提及，半導體裝置1-3可能係視需要由上部層絕緣膜19所覆蓋的半導體裝置。在此情況下，可修改該結構使得在上部層絕緣膜19與層間絕緣膜15內形成達到矽化物膜(應力施加層)13的連接孔21且形成佈線23，佈線23係透過在連接孔21之底部處的矽化物膜(應力施加層)13來連接至源極汲極擴散層11。
如在該第一具體實施例中，閘極絕緣膜5應較佳的係由一高介電(高K)材料來形成以便減小有效膜厚度，同時維持實體膜厚度。該高介電材料係相同於用於該第一具體實施例內之高介電材料。
閘極電極7係在結構與材料上與在該第一具體實施例內之閘極電極完全相同。
也在如上述所構造之半導體裝置1-3中，在半導體基板3內相鄰於介接於閘極絕緣膜5的通道部分ch係在矽化物膜(應力施加層)13之厚度內自半導體基板3之表面較深地形成。
此結構之後果係施加至對應於矽化物膜(應力施加層)13之厚度的半導體基板3之該部分的應力係集中至在矽化物膜(應力施加層)13之成深度方向上中途定位的通道部分ch。因而，前述結構准許比在相關技術(其中通道部分係在與半導體基板3之表面大約相同高度處)中的結構將應力從矽化物膜(應力施加層13)更有效地施加至通道部分ch。
由此，改良載子遷移率，不管構成矽化物膜(應力施加層)13之材料之濃度。且此促進改良半導體裝置1-3之效能。
此外，依據該第三具體實施例之半導體裝置係構造使得以一方式僅將閘極絕緣膜5形成於構成溝槽圖案17之下部部分的凹陷3a之內壁上，使得溝槽圖案17之內壁之上部部分曝露自身。因此，由一高介電材料所形成之閘極絕緣膜5不存在於閘極電極7與佈線23之間，且此製造防止裝置效能由於在閘極電極7與佈線23之間的寄生電容而劣化之效果。
<依據第三具體實施例之半導體裝置之製造方法>
圖6A至圖6M係繪示依據上文參考圖5已解釋之第三具體實施例之半導體裝置1-3之製造方法之步驟的斷面圖。下列參考該些圖來說明依據該第三具體實施例之製造方法。
圖6A中所示之第一步驟係用以按與在該第一具體實施例中相同的方式來在該半導體基板之表面層內形成該隔離部分，形成該保護膜(未繪示)，透過該保護膜來執行離子植入以獲得調整臨限值的一雜質，並在離子植入之後移除該保護膜。
圖6B中所示之下一步驟係用以在半導體基板3內的該等隔離部分31之間所保持的空間內形成似溝槽凹陷3a，凹陷3a重合於下文形成的閘極電極。此凹陷3a係透過一遮罩藉由凹陷蝕刻來形成於半導體基板3上，該遮罩係藉由光學微影術或電子束微影術所形成的一光阻圖案。順便提及，通道深度(即凹陷3a之深度)係與在該第一具體實施例中所解釋之通道深度d2完全相同，因為凹陷3a之表面層係該通道部分。此通道深度d2係與在該第一具體實施例內之通道深度d2相同，且對於稍後待形成的矽化物膜(應力施加層)之深度d1，關係[d2]<[d1]應成立。
圖6C中所示之下一步驟係用以按一方式藉由CVD或ALD程序由一高介電材料(上文提及)來形成閘極絕緣膜5以便覆蓋已藉由挖刻半導體基板3之表面所形成的凹陷3a之內壁。順便提及，儘管在此步驟中先前由一高介電材料來形成閘極絕緣膜5，但可能由一虛設氧化物膜來替代閘極絕緣膜5。
圖6D中所示之下一步驟係用以使用一多晶矽或非晶矽虛設閘極電極膜37與氮化矽硬遮罩層39來循序覆蓋閘極絕緣膜5。
圖6E中所示之下一步驟係用以透過作為一遮罩(未繪示)的一光阻圖案在硬遮罩層39上執行蝕刻以便圖案化硬遮罩層39。透過圖案化的硬遮罩層39在虛設閘極電極膜37上進一步執行蝕刻，用於虛設閘極電極膜37之圖案化以形成虛設閘極電極37a。虛設閘極電極膜37之圖案化係以一方式實行使得高介電材料的閘極絕緣膜5擔當停止層，使得蝕刻損壞不會進入在虛設閘極結構A之兩側上的半導體基板3之表面內。此蝕刻係藉由使用HBr/O2 作為蝕刻劑氣體的乾式蝕刻來完成。
繼前述乾式蝕刻後接著以一方式在閘極絕緣膜5上進行蝕刻使得閘極絕緣膜5僅保留於虛設閘極結構A底下。
在所解說的範例中，虛設閘極結構A重合於凹陷3a。然而，此具體實施例係不限於此；該圖案可能位移，只要虛設閘極結構A重疊於凹陷3a即可。
圖6F中所示之下一步驟係用以在虛設閘極結構A之橫向壁上形成絕緣第一側壁9-1。執行離子植入以將一雜質(其形成該源極汲極擴散層之延伸部分11e)引入至半導體基板3之表面層內。順便提及，此離子植入係以與該第一具體實施例相同的方式來執行以引入不同雜質用於pMOS區與nMOS區。此步驟係選用的以依據需要實行。
圖6G中所示之下一步驟係用以在第一側壁9-1外部形成絕緣第二側壁9-2。順便提及，下文將該等第一側壁9-1與該等第二側壁9-2統稱為側壁9。
接著，執行雜質之離子植入，以形成源極汲極擴散層11，且實行熱處理以活化該雜質。順便提及，在虛設閘極結構A之圖案係從凹陷3a之圖案位移且凹陷3a之底部從虛設閘極結構A曝露自身的情況下，期望由第二側壁9-2完全覆蓋凹陷3a之曝露部分。
圖6H中所示之下一步驟係用以藉由自行對準矽化程序在側壁9外部在源極汲極擴散層11之表面上形成金屬矽化物膜13作為該應力施加層。用於金屬矽化物膜13之金屬係選自鈷(Co)、鎳(Ni)及鉑(Pt)。此矽化物膜13減小源極汲極擴散層11之接觸電阻。隨著矽化物形成程序進行，引起矽化物膜(應力施加層)13在源極汲極擴散層11之表面或單晶矽半導體基板3之表面內在成深度方向上生長。因此，重要的係，矽化物膜(應力施加層)13應在源極汲極擴散層11之深度內自半導體基板3之表面向下足夠生長至深度(d1)，且凹陷3a具有深度d2，使得[d2]<[d1]。
圖6I中所示之下一步驟係用以按一方式形成氧化矽層間絕緣膜15，以便在其內埋入虛設閘極結構A與矽化物膜(應力施加層)13。
圖6J中所示之下一步驟係用以藉由CMP程序來拋光層間絕緣膜15之表面直至虛設閘極結構A之虛設閘極電極37a曝露自身。
圖6K中所示之下一步驟係用以藉由乾式蝕刻來移除多晶矽或非晶矽虛設閘極電極37a，保留閘極絕緣膜5。依此方式，在移除覆蓋半導體基板3與矽化物膜(應力施加層)13之層間絕緣膜15中之虛設閘極結構A之後形成溝槽圖案17。使閘極絕緣膜5覆蓋溝槽圖案17之底部。再次形成於凹陷3a內此溝槽圖案17。此溝槽圖案17之側壁係由側壁9(9-1與9-2)來界定。順便提及，在此具體實施例中先前已形成高介電材料之閘極絕緣膜5，然而若該虛設閘極絕緣膜存在，則亦在此步驟中移除該虛設閘極絕緣膜。
圖6L中所示之下一步驟係用以按一方式形成閘極電極7以便填充溝槽圖案17之內部。此時，以一方式來形成該閘極電極材料膜，使得填充溝槽圖案17之內部，且具有插入之閘極絕緣膜5。此處，藉由CVD、PVD或ALD程序由用於該金屬閘極之一金屬層來形成該閘極電極材料膜。閘極電極材料膜7a可能係單層結構或多層結構。可由關於裝置結構在該第一具體實施例之說明中所述的任一材料來形成閘極電極材料膜。下一步驟係用以藉由CMP來拋光該閘極電極材料膜直至層間絕緣膜15曝露自身。依此方式，在溝槽圖案17內形成閘極電極7，保留接觸閘極絕緣膜5之閘極電極材料膜。順便提及，在已移除該虛設閘極絕緣膜之情況下，應在形成該閘極電極材料膜之前形成該閘極絕緣膜。
可繼剛才上述的步驟後接著一選用之步驟，該選用之步驟以一方式來形成氧化矽上部層絕緣膜19以便覆蓋層間絕緣膜15與閘極電極7，如圖6M中所示。接著，到達矽化物膜(應力施加層)13之連接孔21係形成於上部層絕緣膜19與層間絕緣膜15內。另外，形成填充連接孔21的插塞與用於連接孔21之連接的佈線23。
該等前述步驟製造上文參考圖5已說明之半導體裝置1-3。半導體裝置1-3具有閘極電極7，閘極電極7係形成於挖刻於半導體基板3之表面內的凹陷3a內，閘極絕緣膜5環繞閘極電極7。半導體裝置1-3亦具有矽化物膜(應力施加層)13，矽化物膜(應力施加層)13係以一方式自半導體基板3之表面較深地形成，以便覆蓋相鄰於閘極電極7之兩側的源極汲極擴散層11之表面。
上述製造方法亦提供下列優點。如參考圖6K所解釋，移除虛設閘極結構37a，同時保留矽化物膜(應力施加層)13。因此，從矽化物膜(應力施加層)13施加至在虛設閘極結構A底下的半導體基板3之該部分的應力未受到來自虛設閘極電極37a之反作用而減弱。由此，來自矽化物膜(應力施加層)13之應力係有效地施加至通道部分ch。
在溝槽圖案17之底部處的半導體基板3係進一步向下挖刻以形成凹陷3a，使得通道部分ch係自半導體基板3之表面較深地定位。由此，通道部分ch集中接收在矽化物膜(應力施加層)13之成深度方向上施加至在矽化物膜(應力施加層)13內的半導體基板3之該部分的應力。因此，如在該第一具體實施例中，所得半導體裝置1-3係構造使得來自矽化物膜(應力施加層)13之應力係有效且集中地施加至通道部分ch。
<依據第三具體實施例之半導體裝置之製造方法(修改範例)>
圖7A至圖7M係繪示依據上文參考圖5已解釋之第三具體實施例之一修改範例之半導體裝置1-3之製造方法之步驟的斷面圖。下列參考該些圖來說明依據該第三具體實施例之製造方法之一修改範例。
圖7A及7B中所示之步驟係與在該第三具體實施例中的該等步驟相同。
圖7A中所示之第一步驟係用以按與在該第一具體實施例中相同的方式來在該半導體基板之表面層內形成該隔離部分，形成該保護膜(未繪示)，透過該保護膜執行離子植入以獲得調整臨限值的一雜質，並在離子植入之後移除該保護膜。
圖7B中所示之下一步驟係用以在半導體基板3內的該等隔離部分31之間所保持的空間內形成似溝槽凹陷3a，凹陷3a重合於下文形成的閘極電極。此凹陷3a係透過一遮罩藉由凹陷蝕刻來形成於半導體基板3上，該遮罩係藉由光學微影術或電子束微影術所形成的一光阻圖案。順便提及，通道深度(即凹陷3a之深度)係與在該第一具體實施例中所解釋之通道深度d2完全相同，因為凹陷3a之表面層係該通道部分。此通道深度d2係與在該第一具體實施例內之通道深度d2相同，且對於稍後待形成的矽化物膜(應力施加層)之深度d1，關係[d2]<[d1]應成立。
圖7C中所示之下一步驟係用以按一方式藉由CVD或ALD程序由一高介電材料(上文提及)來形成閘極絕緣膜5以便覆蓋已藉由挖刻半導體基板3之表面所形成的凹陷3a之內壁。在此修改範例中，藉由CVD、PVD或ALD程序由一罩膜50覆蓋閘極絕緣膜5。罩膜50旨在在後續步驟中保護閘極絕緣膜5。罩膜50係氮化鈦(TiN)膜，大約1奈米至10奈米厚。
圖7D中所示之下一步驟係用以由一多晶矽或非晶矽虛設閘極電極膜37與氮化矽硬遮罩層39來循序覆蓋罩膜50。
圖7E中所示之下一步驟係用以透過作為一遮罩(未繪示)的一光阻圖案在硬遮罩層39上執行蝕刻以便圖案化硬遮罩層39。蝕刻係透過圖案化的硬遮罩層39在虛設閘極電極膜37上進一步執行用於虛設閘極電極膜37之圖案化以形成虛設閘極電極37a。繼虛設閘極電極37之蝕刻後接著以一方式來蝕刻罩膜50與閘極絕緣膜5使得僅在虛設閘極結構A底下保留閘極絕緣膜5。
圖7F至7J中所示之後續步驟係與在該第三具體實施例中已解釋的圖6F至6J中所示的該等步驟完全相同。
圖7F中所示之下一步驟係用以在虛設閘極結構A之橫向壁上形成絕緣第一側壁9-1。執行離子植入以將一雜質(其形成該源極汲極擴散層之延伸部分11e)引入至半導體基板3之表面層內。順便提及，此離子植入係以與該第一具體實施例相同的方式來執行以引入不同雜質用於pMOS區與nMOS區。此步驟係選用的以依據需要實行。
圖7G中所示之下一步驟係用以在第一側壁9-1外部形成該等絕緣第二側壁9-2。順便提及，以下將該等第一側壁9-1與該等第二側壁9-2統稱為側壁9。
接著，執行雜質之離子植入以形成源極汲極擴散層11，且實行熱處理以活化該雜質。順便提及，在虛設閘極結構A之圖案係從凹陷3a之圖案位移且凹陷3a之底部從虛設閘極結構A曝露自身的情況下，期望由第二側壁9-2完全覆蓋凹陷3a之曝露部分。
圖7H中所示之下一步驟係用以藉由自行對準矽化程序在源極汲極擴散層11之表面上形成金屬矽化物膜13作為該應力施加層。用於金屬矽化物膜13之金屬係選自鈷(Co)、鎳(Ni)及鉑(Pt)。此矽化物膜13減小源極汲極擴散層11之接觸電阻。隨著該矽化物形成程序進行，引起矽化物膜(應力施加層)13在源極汲極擴散層11之表面或單晶矽半導體基板3之表面內在成深度方向上生長。因此，重要的係，矽化物膜(應力施加層)13應在源極汲極擴散層11之深度內自半導體基板3之表面向下足夠生長至深度(d1)，且凹陷3a具有深度d2，使得[d2]<[d1]。
圖7I中所示之下一步驟係用以按一方式形成氧化矽層間絕緣膜15以便在其內埋入虛設閘極結構A與矽化物膜(應力施加層)13。
圖7J中所示之下一步驟係用以藉由CMP程序來拋光層間絕緣膜15之表面直至虛設閘極結構A之虛設閘極電極37a曝露自身。
圖7K中所示之下一步驟係用以藉由運用罩膜50作為該蝕刻停止層之乾式蝕刻來移除多晶矽或非晶矽虛設閘極電極37a。依此方式，可保護高介電材料之閘極絕緣膜5免於損壞。
圖7L中所示之下一步驟係用以藉由濕式蝕刻或藉由對下面層引起很少蝕刻損壞之乾式蝕刻來選擇性移除罩膜50。因而，此步驟在覆蓋半導體基板3與矽化物膜(應力施加層)13之層間絕緣膜15內形成溝槽圖案17。使閘極絕緣膜5覆蓋溝槽圖案17之底部，且此溝槽圖案17係複製形成於凹陷3a內。並且，此溝槽圖案17係由側壁9(9-1、9-2)之橫向壁來界定。
圖7M中所示之下一步驟係以與如在該第三具體實施例中參考圖6L及6M所解釋相同的方式來實行。
圖7M中所示之下一步驟係用以按一方式形成閘極電極7以便填充溝槽圖案17之內部。此時，以一方式來形成該閘極電極材料膜使得填充溝槽圖案17之內部，且具有插入之閘極絕緣膜5。此處，藉由CVD、PVD或ALD程序由用於該金屬閘極的一金屬來形成該閘極電極材料膜。閘極電極材料膜7a可能係單層結構或多層結構。可由在該第一具體實施例中所述之任一材料來形成閘極電極材料膜7a。下一步驟係用以藉由CMP來拋光該閘極電極材料膜直至層間絕緣膜15曝露自身。依此方式，在溝槽圖案17內形成閘極電極7，保留接觸閘極絕緣膜5之閘極電極材料膜。
可繼剛才上述的步驟後接著一選用之步驟，該選用之步驟以一方式形成氧化矽上部層絕緣膜19以便覆蓋層間絕緣膜15與閘極電極7，如圖5中所示。接著，到達矽化物膜(應力施加層)13之連接孔21係形成於上部層絕緣膜19與層間絕緣膜15內。另外，形成填充連接孔21的插塞與用於連接孔21之連接的佈線23。
該等前述步驟製造上文參考圖5已說明之半導體裝置1-3。半導體裝置1-3具有閘極電極7，閘極電極7係形成於挖刻於半導體基板3之表面內的凹陷3a內，閘極絕緣膜5環繞閘極電極7。半導體裝置1-3亦具有矽化物膜(應力施加層)13，矽化物膜(應力施加層)13係以一方式自半導體基板3之表面較深地形成以便覆蓋相鄰於閘極電極7之兩側的源極汲極擴散層11之表面。
上述製造方法亦提供下列優點。如參考圖7K所解釋，移除虛設閘極結構37a，同時保留矽化物膜(應力施加層)13。因此，從矽化物膜(應力施加層)13施加至在虛設閘極電極37a底下的半導體基板3之該部分的應力未受到來自虛設閘極電極37a之反作用而減弱。由此，來自矽化物膜(應力施加層)13之應力係有效地施加至通道部分ch。
在溝槽圖案17之底部處的半導體基板3係進一步向下挖刻以形成凹陷3a，使得通道部分ch係自半導體基板3之表面較深地定位。由此，通道部分ch集中接收在矽化物膜(應力施加層)13之成深度方向上施加至在矽化物膜(應力施加層)13內的半導體基板3之該部分的應力。因此，如在該第一具體實施例中，所得半導體裝置1-3係構造使得來自矽化物膜(應力施加層)13之應力係有效且集中地施加至通道部分ch。
依據修改形式之第三具體實施例，該製造方法包括在閘極絕緣膜5上形成罩膜50並藉由使用罩膜作為該蝕刻停止層來移除虛設閘極電極37a的步驟。因此，甚至在先前形成閘極絕緣膜5之情況下，可保護閘極絕緣膜5在移除虛設閘極電極37a時免於蝕刻損壞，且此准許閘極絕緣膜5維持其品質。
順便提及，依據修改形式之第三具體實施例，該製造方法包括移除罩膜50之步驟。然而，罩膜50可能保留作為該閘極電極之一部分。在此情況下，可使罩膜50作為在裝置結構之章節中所述之功函數調節層。可由任一適當選擇的材料來形成罩膜50。
<依據第四具體實施例之半導體裝置之結構>
圖8係繪示依據本發明之第四具體實施例之半導體裝置1-4之重要部分的一斷面圖。此圖中所示的半導體裝置1-4係一場效電晶體型半導體裝置。半導體裝置1-4與依據上文參考圖1所解釋之第一具體實施例半導體裝置之差異在於，上面形成源極汲極擴散層11與矽化物膜13的半導體基板3之表面之該部分係藉由凹陷蝕刻來加以挖刻。半導體裝置1-4與依據該第一具體實施例半導體裝置之差異亦在於，使應力襯膜(應力施加層)53形成為該應力施加層。除該些差異之外，半導體裝置1-4係與依據該第一具體實施例半導體裝置完全相同。
如在該第一具體實施例中，該半導體裝置係形成於單晶矽半導體基板3上。半導體基板3具有藉由挖刻半導體基板3之表面所形成的凹陷3a。在半導體基板3上形成填充凹陷3a的閘極電極7，閘極絕緣膜5係在凹陷3a與閘極電極7之間。在閘極電極7之兩側上形成該等絕緣側壁9。依據該第四具體實施例，相鄰於具有該等側壁9之閘極電極7之兩側的半導體基板3之該表面係藉由凹陷蝕刻來挖刻，且源極汲極擴散層11係形成於該挖刻表面側上。矽化物膜13覆蓋源極汲極擴散層11之表面。而且，依據該第四具體實施例，由應力襯膜53連續地覆蓋矽化物膜13與側壁9之側翼。
應力襯膜53擔當該應力施加層，其將應力施加至在閘極電極7底下的半導體基板3之通道部分ch。應力襯膜53係由(例如)氮化矽所形成。將選擇在nMOS區內將拉伸應力施加至半導體基板3或在pMOS區內將壓縮應力施加至半導體基板3的任一材料。並且，應力襯膜(應力施加層)53係如此形成以便自半導體基板3之表面具有一足夠深度d1'。
假定d1'表示自半導體基板3之表面之應力襯膜(應力施加層)53之深度，而d2表示其中埋入閘極絕緣膜5與閘極電極7之凹陷3a之深度(或通道部分ch之深度)，則應保持關係[d2]<[d1']。如在該第一具體實施例中，實驗建立通道部分ch之最佳深度d2使得將一最大應力施加至通道部分ch。
順便提及，依據該第四具體實施例，期望將凹陷3a之底部應定位於應力襯膜(應力施加層)53之厚度內或在應力襯膜(應力施加層)53之表面與深度d1'之位置(後側)之間。
並且，依據該第四具體實施例，矽化物膜13可形成為將應力施加至在閘極電極7底下的半導體基板3之通道部分ch的應力施加層。依此方式，該應力施加層係以由矽化物膜13與應力襯膜53所組成之層壓結構之形式來加以構造。
在此情況下，也如在該第一具體實施例中，矽化物膜13係由鈷(Co)、鎳(Ni)或鉑(Pt)之矽化物所形成。此類組合物之矽化物膜13擔當將拉伸應力施加至半導體基板3之應力施加層。矽化物膜13可有利地用於n通道型場效電晶體。另一方面，若矽化物膜13係施加一壓縮應力者，則具有矽化物膜13之半導體裝置1-4有利地用於p通道型場效電晶體。
如在該第一具體實施例中，閘極絕緣膜5與閘極電極7係鑲嵌閘極結構，且閘極電極7具有該等絕緣側壁9。在此結構中，覆蓋半導體基板3與矽化物膜(應力施加層)13的層間絕緣膜15具有溝槽圖案17，溝槽圖案17之側壁係由該等側壁9來界定。溝槽圖案17之底部係在已藉由挖刻半導體基板3所形成之凹陷3a之底部處。閘極絕緣膜5係形成以便覆蓋包括溝槽圖案17之內壁，且形成閘極電極7以便填充溝槽圖案17，閘極絕緣膜5插入於閘極電極7與溝槽圖案17之間。
順便提及，半導體裝置1-4可能係視需要由上部層絕緣膜19覆蓋的半導體裝置。在此情況下，可修改該結構使得在上部層絕緣膜19與層間絕緣膜15內形成達到矽化物膜(應力施加層)13的連接孔21且形成佈線23，佈線23係透過在連接孔21之底部處的矽化物膜(應力施加層)13來連接至源極汲極擴散層11。
如在該第一具體實施例中，閘極絕緣膜5應較佳的係由一高介電(高K)材料來形成以便減小有效膜厚度，同時維持實體膜厚度。該高介電材料係相同於用於該第一具體實施例內之高介電材料。
閘極電極7係在結構與材料上與在該第一具體實施例內之閘極電極完全相同。
也在如上述所構造之半導體裝置1-4中，在半導體基板3內相鄰於介接於閘極絕緣膜5的通道部分ch係在層壓結構內由矽化物膜13與應力襯膜53所組成之應力施加層之厚度內自半導體基板3之表面較深地形成。
此結構之後果係施加至對應於由應力襯膜53與矽化物膜13所組成之應力施加層之厚度的半導體基板3之該部分的應力係集中至在該應力施加層之成深度方向上中途定位的通道部分ch。因而，前述結構准許比在相關技術(其中通道部分係在與半導體基板3之表面大約相同高度處)中的結構從該應力施加層將應力更有效地施加至通道部分ch。
由此，改良載子遷移率，不管構成該應力施加層之材料之濃度。且此促進改良半導體裝置1-4之效能。
<依據第四具體實施例之半導體裝置之製造方法>
圖9A至圖9J係繪示依據上文參考圖8已解釋之第四具體實施例之半導體裝置1-4之製造方法之步驟的斷面圖。下列參考該些圖與用於說明依據第一具體實施例之製造方法的斷面圖來說明依據第四具體實施例之製造方法。
該些初始步驟係與在該第一具體實施例中上文參考圖2A至圖2G已解釋之該等步驟完全相同。
該等初始步驟之結果係繪示於圖9A內。單晶矽半導體基板3係藉由形成於半導體基板3之表面內的隔離部分31來分離。形成虛設閘極結構A，虛設閘極結構A係由藉由圖案蝕刻成該閘極電極之形狀所形成的硬遮罩層39、虛設閘極電極膜37及虛設閘極絕緣膜35所組成。在虛設閘極結構A之側上形成側壁9，側壁9係由絕緣第一側壁9-1與外部第二側壁9-2所組成。在側壁9底下形成具有延伸部分11e之源極汲極擴散層11。
圖9B中所示之下一步驟係用以藉由凹陷蝕刻來挖刻半導體基板3之曝露表面或源極汲極擴散層11之曝露表面。由於該挖刻凹陷之表面決定下文所形成之應力襯膜之深度，重要的係，在源極汲極擴散層11之深度內挖刻半導體基板3至一足夠深度。
圖9C中所示之下一步驟係用以藉由自行對準矽化程序在源極汲極擴散層11上形成諸如鈷(Co)、鎳(Ni)及鉑(Pt)之金屬的矽化物膜13(作為該應力施加層)。此矽化物膜13減小源極汲極擴散層11之接觸電阻。隨著矽化物形成程序進行，矽化物膜13亦生長於該凹陷表面上，此係在源極汲極擴散層11之表面或單晶矽半導體基板3之表面上所發生的現象。因此，如此生長的矽化物膜13之表面變成下文形成的應力襯膜之深度d1'。
圖9D中所示之下一步驟係用以按一方式形成應力襯膜53以便在其內埋入虛設閘極結構A與矽化物膜(應力施加層)13。應力襯膜53為nMOS區製造拉伸應力並為pMOS區製造壓縮應力。以下列方式來形成應力襯膜53。
為nMOS區製造拉伸應力的應力襯膜53係藉由電漿CVD所形成的氮化矽膜。此氮化矽膜係由N2 氣體(500 sccm至2000 sccm)、NH3 氣體(500 sccm至1500 sccm)及SiH4 氣體(50 sccm至300 sccm)所形成，該等氣體係饋送至保持在5托至15托下的膜形成氛圍內。該等反應條件係使得基板溫度係200℃至400℃且RF電力係50 W至500 W。繼該膜形成步驟後接著在400℃至600℃與5托至15托下在一He氣體流(10 slm至20 slm)內UV(紫外線)照射(藉由在1 kW至10 kW電力下的一UV燈)。依此方式，獲得製造大約1.2 GPa之一拉伸應力的氮化矽應力襯膜53(大約40奈米厚)。順便提及，應力襯膜53之厚度及拉伸應力不限於上述該等者。
為pMOS區製造壓縮應力的應力襯膜53係藉由電漿CVD所形成的氮化矽膜。此氮化矽膜係由N2 氣體(500至2500 sccm)、Ar氣體(1000 sccm至5000 sccm)、NH3 氣體(50 sccm至200 sccm)及三甲基矽烷氣體(10 sccm至50 sccm)所形成，該等氣體係作為該膜形成氛圍來饋送至H2 氣體(1000 sccm至5000 sccm)內。該等反應條件係使得基板溫度係400℃至600℃，膜形成氛圍之壓力係1托至5托，而RF電力係50 W至500 W。依此方式，獲得製造大約1.2 GPa之一壓縮應力的氮化矽應力襯膜53(大約40奈米厚)。順便提及，應力襯膜53之厚度及拉伸應力不限於上述該等者。
圖9E中所示之下一步驟係用以按一方式形成氧化矽層間絕緣膜15以便在其內埋入虛設閘極結構A。
圖9F中所示之下一步驟係用以藉由CMP程序來拋光層間絕緣膜15之表面直至虛設閘極結構A之虛設閘極電極37a曝露自身。
圖9G中所示之下一步驟係用以藉由乾式蝕刻來移除多晶矽或非晶矽虛設閘極電極37a並接著藉由濕式蝕刻來移除氧化矽虛設閘極絕緣膜35。依此方式，在移除覆蓋半導體基板3之層間絕緣膜15中之虛設閘極結構A之後形成溝槽圖案17。接著，執行凹陷蝕刻以在溝槽圖案17之底部處挖刻半導體基板3之曝露表面。
假定d1'表示自半導體基板3之表面之應力襯膜(應力施加層)53之深度，而d2表示凹陷3a之深度(或通道深度ch之深度)，關係[d2]<[d1']應成立。實驗建立在此範圍內的凹陷3a之通道深度d2之最佳值使得將一最大應力施加至MOS電晶體(場效電晶體)之通道部分。
順便提及，此處期望應執行凹陷蝕刻使得凹陷3a係定位於應力襯膜(應力施加層)53之厚度內或在應力襯膜(應力施加層)53之表面與深度d1'之位置(後側)之間。
圖9H中所示之下一步驟係用以按一方式形成閘極電極材料膜7a以便填充溝槽圖案17之內部，且具有插入之閘極絕緣膜5。期望應藉由CVD或ALD程序由一上述高介電材料來形成閘極絕緣膜5。接著，以一方式來形成閘極電極材料膜7a使得填充溝槽圖案17之內部，且具有插入之閘極絕緣膜5。此處，藉由CVD、PVD或ALD程序由用於該金屬閘極的一金屬層來形成閘極電極材料膜7a。閘極電極材料膜7a可能係單層結構或層壓結構。可由在說明依據該第一具體實施例之裝置之章節中所述的任一材料來形成閘極電極材料膜7a。
圖9I中所示之下一步驟係用以藉由CMP來拋光閘極電極材料膜7a與閘極絕緣膜5直至層間絕緣膜15曝露自身。依此方式，閘極電極7係形成於溝槽圖案17內，且具有插入之閘極絕緣膜5，同時保留閘極電極材料膜7a未移除。
可繼剛才上述的步驟後接著一選用之步驟，該選用之步驟以一方式來形成氧化矽上部層絕緣膜19以便覆蓋層間絕緣膜15與閘極電極7，如圖9J中所示。接著，到達矽化物膜13之連接孔21係形成於上部層絕緣膜19、層間絕緣膜15及應力襯膜53內。另外，形成填充連接孔21的插塞與用於連接孔21之連接的佈線23。
該等前述步驟製造上文參考圖8已說明之半導體裝置1-4。半導體裝置1-4具有閘極電極7，閘極電極7係形成於挖刻於半導體基板3之表面內的凹陷3a內，閘極絕緣膜5環繞閘極電極7。半導體裝置1-4亦具有應力襯膜53，矽化物膜(應力施加層)13係以一方式自半導體基板3之表面較深地形成以便在相鄰於閘極電極7之兩側的源極汲極擴散層11之表面上覆蓋矽化物膜13之表面。
上述製造方法亦提供下列優點。如參考圖9G所解釋，移除虛設閘極結構A，同時保留應力襯膜(應力施加層)53。因此，從應力襯膜(應力施加層)53施加至在虛設閘極結構A底下的半導體基板3之該部分的應力未受到來自虛設閘極電極37a之反作用而減弱。由此，來自該應力襯膜(應力施加層)53之應力係有效地施加至通道部分ch。
在溝槽圖案17之底部處的半導體基板3係進一步向下挖刻，移除虛設閘極結構A，使得通道部分ch係自半導體基板3之表面較深地定位。由此，通道部分ch集中接收在該應力襯膜(應力施加層)53之成深度方向上施加至在應力襯膜(應力施加層)53內的半導體基板3之該部分的應力。因此，所得半導體裝置1-4係構造使得來自應力襯膜(應力施加層)53之應力係有效且集中地施加至通道部分ch。
上文已說明依據該第四具體實施例之製造方法。該製造方法包括形成溝槽圖案17，藉由凹陷蝕刻來挖刻在溝槽圖案17之底部處的半導體基板3，並在半導體基板3內形成凹陷3a的步驟。然而，依據該第三具體實施例之製造方法可應用於依據其中應力襯膜53充當該應力施加層的該第四具體實施例之半導體裝置。製造方法包括藉由先前在半導體基板3上執行凹陷蝕刻來形成凹陷3a並在形成閘極絕緣膜5之後隨後形成溝槽圖案17的步驟。順便提及，在此情況下，如參考圖6G針對該第三具體實施例所解釋，該程序係由以下所組成：形成源極汲極擴散層11；挖刻源極汲極擴散層11之表面；及藉由挖刻源極汲極擴散層11之表面來在其上形成該絕緣應力襯膜之應力施加層。
前述程序使得可製造其中該閘極絕緣膜不形成於溝槽圖案17之側壁之上部部分上的半導體裝置。因此，如針對該第三具體實施例所解釋，由一高介電材料所形成之閘極絕緣膜5不存在於閘極電極7與佈線23之間，且此製造防止裝置效能由於在閘極電極7與佈線23之間的寄生容量而劣化之效果。
<依據第五具體實施例之半導體裝置之結構>
圖10係繪示依據本發明之第五具體實施例之半導體裝置1-5之重要部分的一斷面圖。此圖中所示之半導體裝置1-5與依據圖8中所示之第四具體實施例半導體裝置之差異在於，矽化物膜13未形成於源極汲極擴散層11之表面上，而是應力襯膜53直接形成於源極汲極擴散層11之頂部上。除該些差異之外，半導體裝置1-5係與依據該第四具體實施例半導體裝置完全相同。
如在該第四具體實施例中，應力襯膜53擔當將應力施加至在閘極電極7底下的半導體基板3之通道部分ch的應力施加層。應力襯膜53係由(例如)氮化矽所形成。將選擇在nMOS區內將拉伸應力施加至半導體基板3或在pMOS區內將壓縮應力施加至半導體基板3的任一材料。並且，形成應力襯膜(應力施加層)53，以便自半導體基板3之表面具有一足夠深度d1'。
如在該第四具體實施例中，假定d1'表示自半導體基板3之表面之應力襯膜(應力施加層)53之深度，而d2表示其中埋入閘極絕緣膜5與閘極電極7之凹陷3a之深度(或通道部分ch之深度)，則關係[d2]<[d1']應成立。順便提及，如在該第四具體實施例中，期望將凹陷3a之底部定位於應力襯膜(應力施加層)53之厚度內或在應力襯膜(應力施加層)53之表面與深度d1'之位置(後側)之間。
依據該第五具體實施例之半導體裝置1-5之製造方法係與在用於該第四具體實施例之章節內所解釋者完全相同，除了省略用於形成矽化物膜13之步驟外。
如上述所構造之半導體裝置1-5製造與依據該第四具體實施例半導體裝置相同的效果。若半導體裝置1-5在nMOS區與pMOS區內具有共同使用的鈷(Co)、鎳(Ni)或鉑(Pt)之矽化物膜，則矽化物膜13將拉伸應力施加至半導體基板3。因此，在p通道型場效電晶體之情況下，該應力襯膜未有效地施加壓縮應力。然而，依據其中省略該矽化物膜的第五具體實施例，應力襯膜53有效地施加壓縮應力。
本申請案含有與2008年6月30日向日本專利局申請之日本優先專利申請案JP 2008-169793所揭示之標的有關的標的，其全部內容係以引用方式併入本文內。
習知此項技術者應瞭解，可根據設計需求及其他因素來進行各種修改、組合、子組合及變更，只要係在隨附申請專利範圍或其等效內容的範疇內即可。
1-1．．．半導體裝置
1-2．．．半導體裝置
1-3．．．半導體裝置
1-4．．．半導體裝置
1-5．．．半導體裝置
3．．．半導體基板
3a．．．凹陷
5．．．閘極絕緣膜
7．．．閘極電極
7a．．．閘極電極材料膜
9．．．絕緣側壁
9-1．．．第一絕緣側壁
9-2．．．第二絕緣側壁
11．．．源極汲極擴散層
11e．．．延伸部分
13．．．矽化物膜(應力施加層)/金屬矽化物膜
15．．．層間絕緣膜
17．．．溝槽圖案
19．．．上部層絕緣膜
21．．．連接孔
23．．．佈線
31．．．隔離部分
33．．．保護膜
35．．．虛設閘極絕緣膜
37．．．虛設閘極電極膜
37a．．．虛設閘極電極膜
39．．．硬遮罩層
50．．．罩膜
53．．．應力襯膜(應力施加層)
101．．．基板
103．．．矽化物層
105．．．應力襯膜
A．．．虛設閘極結構
ch．．．通道部分
S/D．．．源極汲極
Tr．．．MOS(金氧半導體)電晶體
圖1係繪示依據一第一具體實施例之一半導體裝置的一斷面圖；圖2A至圖2P係繪示依據該第一具體實施例之製造方法之一第一範例的斷面圖；圖3係繪示依據一第二具體實施例之一半導體裝置的一斷面圖；圖4A至圖4C係繪示在依據該第二具體實施例之製造方法中特徵步驟的斷面圖；圖5係繪示依據一第三具體實施例之一半導體裝置的一斷面圖；圖6A至圖6M係繪示依據該第三具體實施例之製造方法的斷面圖；圖7A至圖7M係繪示依據該第三具體實施例之製造方法之一修改範例的斷面圖；圖8係繪示依據一第四具體實施例之一半導體裝置的一斷面圖；圖9A至圖9J係繪示依據該第四具體實施例之製造方法之一第一範例的斷面圖；圖10係繪示依據一第五具體實施例之一半導體裝置的一斷面圖；以及圖11係繪示在相關技術中半導體裝置之一範例的一斷面圖。
1-1．．．半導體裝置
3．．．半導體基板
3a．．．凹陷
5．．．閘極絕緣膜
7．．．閘極電極
9．．．絕緣側壁
11．．．源極汲極擴散層
13．．．矽化物膜(應力施加層)/金屬矽化物膜
15．．．層間絕緣膜
17．．．溝槽圖案
19．．．上部層絕緣膜
21．．．連接孔
23．．．佈線
ch．．．通道部分

Claims (12)

  1. 一種半導體裝置，其包含：一閘極電極，其係形成於挖刻於一半導體基板之一表面內的一凹陷內，一閘極絕緣膜插入於該閘極電極與該半導體基板之間；一成對之源極汲極擴散層，其係形成於相鄰於該閘極電極之兩側的該半導體基板之該表面上；一成對之應力施加層，個別覆蓋該成對之源極汲極擴散層中一相對應之源極汲極擴散層之一表面；以及一成對之延伸層，個別延伸自該成對之源極汲極擴散層中一相對應之源極汲極擴散層，其中，該凹陷之一底部之位置係比該半導體基板之該表面之該成對之延伸層之一底部之深度位置更深，且該凹陷之該底部之位置係比該半導體基板之該表面之成對之應力施加層之一底部之深度位置更淺。
  2. 如請求項1之半導體裝置，其中該成對之應力施加層之每一者包含一矽化物膜，其係已生長於該相對應之源極汲極擴散層之該表面上。
  3. 如請求項1之半導體裝置，其中該成對之應力施加層之每一者包含一應力襯膜，其係由一絕緣材料來形成且形成於該相對應之源極汲極擴散層上。
  4. 如請求項3之半導體裝置，其中作為該應力施加層之一構成的該應力襯膜連續覆蓋從該源極汲極擴散層延伸至 該閘極電極之一側壁的一區域。
  5. 如請求項1之半導體裝置，其中該成對之應力施加層之每一者具有一層壓結構，其係由已生長於該相對應之源極汲極擴散層之該表面上的一矽化物膜與在其上由一絕緣材料所形成的一應力襯膜所組成。
  6. 如請求項5之半導體裝置，其中作為該應力施加層之一構成的該應力襯膜連續覆蓋從該源極汲極擴散層延伸至該閘極電極之一側壁的一區域。
  7. 如請求項1之半導體裝置，其中藉由以一方式在該半導體基板與其上的一絕緣膜內挖刻來形成一溝槽圖案使得該溝槽圖案之底部部分係該凹陷，以及該閘極電極係形成以便填充該溝槽圖案，且具有插入至該閘極電極及該溝槽圖案之間之該閘極絕緣膜，該閘極絕緣膜覆蓋該半導體基板之至少曝露表面。
  8. 如請求項7之半導體裝置，其中該閘極絕緣膜係完全覆蓋包括該溝槽圖案之底部的該溝槽圖案之一內壁。
  9. 如請求項7之半導體裝置，其中該閘極絕緣膜僅覆蓋該溝槽圖案之一內壁之一部份。
  10. 如請求項1之半導體裝置，其中該閘極絕緣膜含有氧化物、氧矽化物、氧氮化物或氧氮化物矽化物，其含有選自鋁(Al)、釔(Y)、鋯(Zr)、鑭(La)、鉿(Hf)及鉭(Ta)之至少一物種。
  11. 如請求項1之半導體裝置，其中該閘極電極具有一層壓 結構，其包括一功函數調節層以調整該閘極電極之功函數。
  12. 如請求項11之半導體裝置，其中該功函數調節層係接觸該閘極絕緣膜。
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