TWI438867B - 具不同型式與厚度的閘極絕緣層之ｃｍｏｓ裝置及其形成方法 - Google Patents

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Description

具不同型式與厚度的閘極絕緣層之CMOS裝置及其形成方法
本發明大致上係關於製造高度精密的積體電路，該積體電路包含極度縮放(scale)的電晶體元件，該電晶體元件包括高電容閘極結構，該高電容閘極結構包含與閘極介電質(例如二氧化矽及氮化矽)相比具有提升的介電常數(permittivity)的高k閘極介電質。
製造先進積體電路(例如CPU、儲存裝置、專用積體電路(application specific integrated circuit；ASIC)等等)需要依據特定的電路佈局在一給予的晶片面積上形成大量的電路元件，其中，場效電晶體(field effect transistor)代表了一種重要形式的電路元件，係實質上決定了該積體電路的性能。一般來說，複數種製程技術目前正在實行，其中，用於許多型複雜電路(包含場效電晶體)中的MOS技術是目前其中一個最具成效的方法，因為其在於操作速度和/或能源消耗和/或成本效益的優秀特質。舉例來說，當使用MOS技術製造複雜的積體電路時，上百萬個電晶體(例如N通道電晶體及/或P通道電晶體)被形成在包含結晶(crystalline)半導體層的基底上。場效電晶體(不論是否針對N通道電晶體)典型地包括藉由被稱為汲極和源極區域的高度摻雜區域(doped region)之界面所形成之所謂PN接合(PN junction)，以及如同配置在鄰接該高度摻雜區域的通道區域的輕微摻雜或無摻雜區域。
在場效電晶體中，該通道區域的傳導性(conductivity)(意即該傳導通道的驅動電流能力)是由形成在鄰接該通道區域並藉由薄絕緣層與該通道區域隔開的閘極電極所控制。該通道區域的傳導性(經由施加適當的控制電壓到該閘極電極所形成的傳導通道)取決於摻雜物濃度、電荷載體(charge carrier)的移動性以及在該電晶體寬度方向(介於該源極和汲極區域之間的距離上，該距離又稱為通道長度(channel length))中的該通道區域之附加延伸。因此，結合施加該控制電壓到該閘極電極時所快速產生位於該絕緣層下的傳導通道的能力，該通道區域的傳導性實質上影響MOS電晶體的性能。所以，當產生該通道的速度(該速度取決於該閘極電極的傳導性)及該通道的電阻實質上決定該電晶體的特性時，該通道長度的縮放以及相關該縮放的通道電阻之降低和閘極電阻之提升，是達成提升該積體電路的操作速度的主宰性設計準則。
目前，由於矽實質上的無限供應、已被充分瞭解的特質及過去50年來所累積的相關材料和製程和經驗，眾多主要的積體電路是根基於矽。因此，矽很可能會維持用於大量生產時的未來電路世代設計的材料選擇。在製造半導體裝置中，矽具有主宰重要性的一個理由是矽/二氧化矽界面允許不同區域之間彼此有可靠的電性絕緣的優良特質。矽/二氧化矽界面因為處於高溫的穩定性，因此允許接續的需求高溫製程(例如激化摻雜物和修復晶體損壞的退火周期)的施行而不會犧牲該界面的電性特質。
依照以上所指出的理由，二氧化矽係較佳地在場效電晶體中使用為閘極絕緣層以將該閘極電極從該矽通道區域隔開，該閘極電極經常由多晶矽(polysilicon)或其它含金屬材料構成。在場效電晶體不斷增進的裝置性能中，該通道區域的長度已經持續地被縮短以增進開關(switching)速度和驅動電流能力。因為該電晶體的性能是由供給至該閘極電極的電壓所控制，而該電壓會轉化該通道區域的表面成為足夠的高電荷密度用於提供供給的供應電壓所要求的驅動電流，所以必須維持某種程度的電容耦合(capacitive coupling)，該電容耦合係由該閘極電極、該通道區域以及配置於該閘極電極和該通道區域之間的該二氧化矽所形成的電容器所提供。結果是，縮短該通道長度便需要增加電容耦合以避免電晶體操作期間的所謂短通道效應。該短通道效應會導致增加的漏電流(leakage current)以及閥值電壓(threshold voltage)對該通道長度的依賴性。大幅縮放的電晶體裝置賦予相對低的供應電壓以及因此而降低的閥值電壓，會使得該電晶體裝置遭受於呈指數增加(exponential increase)的該漏電流，同時又需要增強該閘極電極對該通道區域的電容耦合。因此，該二氧化矽層的厚度必須相對地縮減以提供介於該閘極與該通道區域之間所需要的電容值。舉例來說，約0.08m的通道長度可需要由二氧化矽製成的閘極介電質薄到大約1.2nm。雖然一般具有極度短的通道的高速電晶體元件可較佳地使用於高速應用，然而具有較長的通道的電晶體元件卻可使用於較不緊要的應用， 例如存儲電晶體元件；由電荷載體直接穿隧(tunnel)透過超薄二氧化矽閘極絕緣層所引起的相對高的漏電流，會造成氧化物厚度達到1－2nm的範圍值，而該範圍值無法符合高性能驅動電路的需求。
因此，已經有考慮替換作為閘極絕緣層材料的二氧化矽，特別是極度薄的二氧化矽閘極層。可能的替代材料包含展現有顯著較高介電常數的材料，以使得相對形成的閘極絕緣層的外型上較厚的厚度所提供的電容耦合，可以藉由極度薄的二氧化矽層而獲得。通常，利用二氧化矽以達到特定的電容耦合之厚度要求係稱為電容相等厚度(capacitance equivalent thickness；CET)。所以，第一個想到的，便是直接用高k材料替換該二氧化矽以獲得位於1nm或更小範圍內的電容相等厚度的簡潔方法。
隨之而有的建議，是用高介電常數材料替換二氧化矽，如具有約為25之k值的氧化鉭(tantalum oxide；Ta2O5)、約為150之k值的鈦酸鍶(strontium titanium oxide；SrTiO3)、氧化鉿(hafnium oxide；HfO2)、HfSiO、氧化鋯(zirconium oxide；ZrO2)等等。
此外，電晶體性能的提升可藉由提供該閘極電極適當的傳導材料以替換通常使用的多晶矽材料，因為多晶矽可遭受於鄰近到該閘極介電質的該界面處的電荷載體耗損(depletion)，因此而會降低介於該通道區域與該閘極電極之間的有效電容值。所以，基於相同的二氧化矽層厚度而用高k介電材料來提供增強的電容值，同時又能另外維持 漏電流處於可接受程度的條件下，建議採取閘極堆疊。另一方面，例如氮化鈦(titanium nitride)等的非多晶矽材料，可形成來連接該高k介電材料，從而實質上避免耗損區(depletion zone)的出現。因為典型上，係要求該電晶體的低閥值電壓(代表於該通道區域中形成傳導通道時的電壓)以獲得高驅動電流，所以一般上該個別通道的可控制性需要至少位於鄰近該PN接合處有顯著的側邊摻雜物輪廓(dopant profile)及摻雜物變化率(gradient)。因此，所謂環形區域(halo region)通常係藉由離子植入(ion implantation)而加以形成以引進摻雜物種，該摻雜物種的傳導性形式相當於其餘的通道和半導體區域的傳導性形式，而能在形成個別的延伸與深汲極和深源極區域之後“強化”該最後得到的PN接合摻雜物變化率。依照這個方法，該電晶體的閥值電壓顯著地決定該通道的該可控制性，其中，可觀察到為了縮短的閘極長度而有的該閥值電壓的顯著變動。因此，藉由提供適當的環形植入區域，可以強化該通道的該可控制性，隨之而來也減小了該閥值電壓的變動(也稱為閥值下降(threshold roll－off))，並且也降低了隨著閘極長度的變化而有的電晶體性能的顯著變化。因為該電晶體的該閥值電壓係顯著地取決於含金屬閘極材料的功函數(work function)，所以必需要確定適當的調整該有效的功函數(關於考慮下的電晶體的傳導性形式)。
在形成包含高k介電質和金屬基(metal based)閘極材料的精密閘極結構之後，然而會需要高溫處理，該高溫處 理經由增加高k材料中的含氧量會導致該閘極介電質的介電常數降低，隨之而來也導致層厚度的增加。此外也可以觀察到該功函數的轉移，一般相信其係關聯於許多高k介電材料的強化氧親合性，會導致氧從溝槽隔離結構經過共有的閘極線結構的該高k介電材料作重新分佈，特別是在形成該高k金屬閘極結構之後要完成該電晶體所需要的適度高溫中。由於在該含金屬閘極材料中的此費米能階轉移(Fermi level shift)，最後得到的閥值電壓會變的太高而無法致能使用環形植入技術用於調整該電晶體的特質(係關於控制閥值電壓下降以允許處於適度的低閥值電壓的高驅動電流值)。
在該電晶體製造製程期間，該適度且高的溫度可以藉由使用整合方案而加以避免，該整合方案中該閘極電極結構係依據習知的技術而形成，並且最後由精密的高k金屬閘極結構替換，其中該個別的金屬係適當地選擇以使得用於N通道電晶體與P通道電晶體時具有個別的合適功函數。因此，這個整合方案中，在最後的高溫退火製程及該汲極和源極區域的矽化(silicidation)之後，會移除習知多晶矽/氧閘極結構並由該高k金屬堆疊替換。因此，該高k金屬閘極電極結構只會經歷使用在後端(back－end)製程的低溫，那就是約400℃的溫度，隨之而來避免了前述問題(係關於改變該高k材料的特質及轉移該閘極電極中的金屬之功函數)。
如同先前的解釋，該N通道電晶體和P通道電晶體需 要非常不一樣的含金屬材料以適當地調整不同電晶體形式的該功函數及隨之而來的該閥值電壓。因此，個別的整合方案會是高度複雜並也會是難以與廣泛使用的雙覆層壓力源(dual overlayer stressor)方法結合，該雙覆層壓力源方法係典型地使用來提供具有不同內部應力的高度應力化介電材料於個別的該N通道電晶體和P通道電晶體之上。另外，在許多情況下，在不同的裝置區域(例如CPU核心、輸入/輸出的周圍區域、存儲區域等等)的電晶體，會於不同的供應電壓處操作，隨之需要適當地調整該閘極絕緣層的層厚度，而該調整的達成在習知整合策略中是藉由生長為了最高操作電壓所需要的增加的氧化物厚度，並於低供應電壓處操作的高性能區域，選擇性地降低該氧化物厚度至需要的低程度。在完成該電晶體結構後，整合適於不同操作電壓的閘極介電質可難以與形成該高k金屬閘極的方法結合，因為需要複數的複雜遮罩製法。
本發明係針對多種不同的方法及裝置，其可避免或至少減少一個或多個先前指出的問題的影響。
以下內容顯示本發明簡化的摘要以提供對本發明的一些態樣有基本的瞭解。這個摘要不是本發明的詳盡綜述。這個摘要沒有意欲辨識本發明的關鍵或重要的元件或是描述本發明的範圍。其唯一的目的是要用簡潔形式呈示一些概念以作為稍後所要討論的更詳細敘述的前言。
一般來說，在此揭露的發明內容是有關精密的半導體 裝置和其形成方法，其中，閘極電極結構的形成可基於高k介電結合適當的含金屬傳導材料，該含金屬傳導材料具有用於P通道電晶體和N通道電晶體的適當個別功函數，其中，該閘極電極結構可在形成完整的電晶體結構期間所需要的任何高溫處理之後形成，因此實質上避免了如先前所述，任何功函數的轉移及該高k介電材料上的不利影響。為了這個目標，在此揭露的一個說明態樣中，電晶體的形成可基於習知的CMOS技術，在那之後，可基於高度選擇性蝕刻製程而實現一種習知形成的閘極電極結構的替換，因此避免了牽涉複雜微影術(lithography)製程的個別遮罩步驟的必要性。結果，在完成了電晶體結構之後的進一步製程可以在不增加過度的製程複雜性，與習知策略有高度的相容性下進行。在此揭露的另外其他說明態樣中，描述了強化整合方案，其中，電晶體結構的形成可基於習知技術，其中，閘極電極結構可基於例如二氧化矽的習知介電材料而形成，依據特定形式電晶體的需求(舉例來說，欲於高電壓下操作的電晶體，因而需要增加閘極氧化物的厚度)而設計。在這之後，已於其內形成虛設(dummy)閘極電極結構之裝置區域，與含有特定閘極電極結構(具有適當閘極介電厚度)的裝置區域可經製備以在先前的裝置區域接收替換閘極電極結構，同時在後來的裝置區域中有一大部分的閘極電極結構可被保留，也就是，至少閘極介電材料和一部份的習知閘極電極材料於整個製程程序中可被保留，以藉由包含有高k介電材料並結合具適當功函數的含 金屬材料的電極結構替換習知的閘極電極結構。隨後，在兩種形式的閘極電極結構中可形成額外的高度傳導材料，因此在習知閘極電極結構中形成了高度傳導路徑，其可作為金屬矽化物區域的替換物，該金屬矽化物區域在提供精密的閘極電極結構之前可已被移除。因此，同樣在這個例子中，可達成與習知策略有高度相容性，其中，在整個藉由精密的高k金屬閘極材料替換虛設閘極結構的製程期間，適當的遮罩製法能夠實質上維持設計來用於特定形式電晶體的習知閘極電極結構。
此外，在此揭露的一些說明態樣中，可聯合以上敘述的策略以形成精密的電晶體元件，該電晶體元件基於增加的介電常數需要薄閘極介電，結合特定設計具有用於P通道電晶體和N通道電晶體的適當功函數的含金屬閘極材料，同時實質上維持習知閘極電極結構，該習知閘極電極結構可基於增加的閘極介電厚度而操作，因此電晶體元件的形成可與習知CMOS技術具有高度相容性，從而使任何所需性能強化策略能夠實行，例如於形成基本的電晶體結構期間，在個別的通道區域產生所需類型的應力之半導體合金或材料，同時另外地，基於在完成精密的替換閘極電極結構之後，欲形成的應力覆層(stressed overlayer)，可獲得與進一步的策略有高度相容性以強化電晶體性能。
在此揭露的說明方法包括於第一裝置區域之上形成具有第一閘極電極結構的第一電晶體。該方法復包括於第二裝置區域之上形成具有第二閘極電極結構的第二電晶體。 此外，在藉由遮罩以覆蓋該第二電晶體的同時，以包括高k介電材料和第一含金屬閘極電極材料的第一替換閘極結構替換第一閘極電極結構。該方法復包括於保持第一替換閘極電極結構實質上無覆蓋(non－covered)的同時，基於選擇性蝕刻製程移除該第二閘極電極結構。最後，該方法包括形成包括高k材料和第二含金屬閘極電極材料的第二替換閘極電極結構。
另一個在此揭露的說明方法包括於一個共同的製程順序中，在第一裝置區域中形成第一閘極電極結構和在第二裝置區域中形成第二閘極電極結構，其中，該第一和第二閘極電極結構包括閘極絕緣介電質和閘極電極材料，而其中的該閘極絕緣介電質具有第一厚度其相應於該第二閘極電極結構的設計厚度。該方法復包括基於該第一閘極電極結構形成第一電晶體以及基於該第二閘極電極結構形成第二電晶體。最後，該方法包括，在形成該第一和第二電晶體之後，藉由第一替換閘極電極結構替換該第一閘極電極結構且同時維持該閘極絕緣介電和該第二閘極電極結構的該閘極電極材料的一部份，該第一替換閘極電極結構包括第一高k介電材料和第一傳導含金屬材料。
在此揭露的說明半導體裝置包括第一電晶體，該第一電晶體包括了包含第一高k介電材料和第一含金屬閘極電極材料的第一閘極電極結構。該裝置復包括了第二電晶體，該第二電晶體包括了第二閘極電極結構，其係包含連結至半導體基礎(semiconductor－based)閘極電極材料的氧 化物基礎(oxide－based)閘極介電材料。最後，該半導體裝置包括第三電晶體，其係包括第三閘極電極結構，該第三閘極電極結構包含第二高k介電材料和第二含金屬閘極電極材料，其中，該第一、第二和第三閘極電極結構復包括第三含金屬材料。
以下敘述本發明的各種不同的說明實施例。為了簡明的目的，本說明書並不會描述實際實行方式的所有特徵。當然，可以瞭解在任何該實施例的發展中，必須做出眾多針對實行方式的決定以達成開發者屬意的特定功能，例如符合系統方面和商業方面的限制，該限制會隨著實行方式的不同而改變。此外，可以瞭解雖然如此的發展努力可能會是繁複和耗時的，但是仍然可以一貫的保證本領域的技術人員會因揭露的內容而獲得利益。
本發明現在將參照隨附圖式進行描述。許多結構、系統和裝置係圖式地描繪在圖式中，其僅只是用來解釋而已，所以不會妨礙本發明中業已由本領域的技術人員所習知的細節。不過，該包含的隨附圖式能描述與解釋本發明的說明範例。在此使用的字詞應該要被瞭解與詮釋成與本領域的技術人員所瞭解的那些字詞具有一致的意義。並沒有名稱或詞的特殊定義(亦即與本領域的技術人員所瞭解的原始和習慣意義有不同定義)意欲被在此一致使用的名稱或詞所隱喻。對於名稱或詞如有意欲的延伸(亦即與本領域的技術人員所瞭解的意義不同)，該特殊定義會在說明書 中以定義性方式特意地提出(該定義性方式直接和明確地提供用於該名稱或詞的該特殊定義)。
一般來說，本發明在此揭露的內容提供了強化技術和藉由這些技術所製造的裝置，其中，精密的高k介電金屬閘極堆疊的形成，可在藉由減少光刻步驟和硬遮罩的數量所完成的該電晶體結構之後，以維持與習知CMOS整合方案有高度相容性，因此也能夠整合習知應變誘發機制，例如於汲極和源極中供應應變半導體合金(strained semiconductor alloy)、將高度應力介電材料(highly stressed dielectric material)嵌入該電晶體結構等等。為了這個目的，用來替換至少一種形式的閘極電極結構的製程順序，可基於高度選擇性蝕刻製程而執行，而不需要覆蓋裝置區域，該裝置區域中已經提供金屬閘極和/或在裝置範圍中實質上維持習知閘極電極結構，而該裝置範圍中這種形式的閘極電極結構係適於該相應的電晶體元件的性能，例如操作於適度的高供應電壓處的電晶體等等。
第1a圖圖式說明半導體裝置100在製造階段的剖面圖，其中，已經完成了基本的電晶體結構，亦即，基於前述的高k介電材料和適當選擇的含金屬材料，已執行任何的高溫製程以允許形成精密的閘極電極結構。因此，半導體裝置100可包括基材101，該基材101可代表任何適當的載體材料用來在其上形成半導體層102，例如矽基礎(silicon－based)層或任何其它適當的半導體材料，其係用來於其內及其上形成電晶體元件150n、150p，在所顯示的具 體實施例中，可分別代表N通道電晶體和P通道電晶體。應該要瞭解的是，半導體層102即便是可以矽基礎層來提供，可包含例如鍺、碳等等的其它材料(除了建立電晶體150n、150p所需要的側邊與垂直摻雜物輪廓的任何適當的摻雜物種類以外)。舉例來說，在所顯示的具體實施例中，電晶體150p可包括半導體合金118，該半導體合金118可以任何適當的半導體化合物形式提供，以在通道區域117中誘發所需要類型的應變，該通道區域117可包括矽，因為當矽提供在應變狀態(strained state)中時，可顯現電荷載體活動性的重大變化。舉例來說，可是用於P通道電晶體的矽/鍺合金之半導體合金118可提供於個別汲極和源極區域115的至少一部份中，其中，半導體合金118由於其應變狀態而具有減小的晶格常數(與其大於矽的晶格常數的天然晶格常數相比)，可因此在通道區域117中誘發了某種強度的壓縮應變，也因此強化了電洞(hole)的活動性。應該要瞭解的是，依據整體製程策略，其它的應變誘發機制可提供在電晶體150n、150p中。意思是，對於矽基礎電晶體裝置，當代表N通道電晶體等等時，可以在電晶體150n的汲極和源極區域中形成矽/碳化合物。同時，應力記憶技術(stress memorization technique)可以在電晶體的形成期間施行，因此賦予至少一種形式之具有某些基本應變的電晶體。
此外，電晶體150n、150p可形成為塊狀電晶體(bulk transistor)，意即，半導體層102係形成於實質結晶基材材 料上，而在其它情況下，裝置100的特定裝置區域或整個裝置100可基於絕緣體上覆矽(silicon－on－insulator；SOI)結構而形成，其中，埋藏絕緣層(未顯示)可提供於半導體層102之下。
另一方面，每一個電晶體元件150n、150p可包括閘極電極結構110，該閘極電極結構110包含例如習知閘極介電材料113(例如二氧化矽基礎閘極介電)，在其之上可形成習知閘極電極材料112(例如多晶矽材料等等)，接著為金屬矽化物區域111。同樣地，金屬矽化物區域116可形成在電晶體150n、150p的汲極和源極區域中。此外，依據製程策略，側壁間隔物結構(sidewall spacer structure)114可提供於閘極電極結構110的側壁上。
如同第1a圖所顯示的半導體裝置100可基於習知製程技術而形成。舉例來說，閘極電極結構110可基於用在形成閘極介電材料113的複雜的沈積及/或氧化技術而形成，其中可選擇適當的厚度，稍後將參照第2a至2c和3a至3q圖的敘述。在那之後，精密的微影術和蝕刻技術可使用來形成例如呈多晶矽等等的形式的閘極電極材料112。接下來，該側壁間隔物結構114可至少部份地形成，以作為產生汲極和源極區域115的側邊摻雜物輪廓的適當植入遮罩。應該要瞭解的是，可能需要複數個植入程序，例如預非晶化植入(pre－amorphization implantation)、環形植入(halo implantation)、延伸植入(extension implantation)和深汲極與源極植入以獲得需要的繁複摻雜物輪廓。如同先前 所解釋的，個別的環形植入的效率是依據在當藉由精密的高k介電金屬閘極結構替換閘極電極結構110時仍欲形成之閘極電極金屬的適當的功函數。此外，在形成所示的電晶體結構150n、150p的期間，可能需要一次或多次的高溫處理，譬如用來活化摻雜物和再結晶(re－crystallizing)植入誘導的損壞等等。最後，金屬矽化物區域116和111可以在共同的製程中形成，該製程具有適合於獲得在區域116中金屬矽化物所需要的構型之製程參數，而不須要製程參數適合於金屬矽化物區域111，因為這些區域會在稍後的製造階段中被移除。如同先前所敘述的，個別的製程技術也會包含用於形成任何所需的應變誘發機制的任何製程順序，譬如在汲極和源極區域115的一部份中提供半導體合金118。舉例來說，此可藉由在早期製造階段中形成個別的凹槽，並且基於依照習知整合方案的選擇性磊晶成長技術(selective epitaxial growth technique)以所需的半導體合金再填充凹槽而達成。
第1b圖圖式說明於進一步的先進製造階段中之半導體裝置100，其中，犧牲材料119係形成來圍住電晶體150n、150p，而其中，蝕刻停止層120可在稍候的製造階段中提供以達到可靠的移除犧牲材料119。犧牲材料119可以任何適當的材料形式譬如二氧化矽而提供，其可基於習知技術(例如次大氣壓化學氣相沈積(sub－atmospheric chemical vapor deposition；SACVD)、基於TEOS的高密度電漿強化化學氣相沈積(plasma enhanced chemical vapor deposition；PECVD)而沈積，該沈積也可用在習知CMOS技術中形成層間介電材料。同樣地，蝕刻停止層120可以氮化矽材料的形式來提供，在某些情況下可連同所需求類型的內應力(intrinsic stress)(譬如壓縮應力)提供，該內應力可藉由在本領域中已知的方式在PECVD期間，適當地選擇沈積參數而完成。下一步，半導體裝置100可經過移除材料的製程，譬如基於化學機械研磨(chemical mechanical polishing；CMP)的製程順序。
第1c圖圖式說明經過相應的CMP製程順序後的半導體裝置100，該CMP製程順序包含第一CMP步驟，其中多餘的犧牲層119之材料可以基於選擇性CMP製作法加以移除，其中，蝕刻停止層120也可扮演CMP停止層以提供高度的材料移除製程的控制性。在那之後，進一步的CMP步驟可以對於蝕刻停止層120、犧牲層119和金屬矽化物區域111的材料為減少選擇性或實質上沒有選擇性的方式執行。因此，閘極電極材料112可藉由這個額外的CMP步驟而暴露。應該要瞭解的是，所得到的閘極電極結構的高度是較不重要的，因為閘極電極結構可藉由與習知閘極電極材料112相比具有更優良傳導性的高度傳導材料來替換，因此提供了增加的傳導性，即使閘極電極結構的總體高度與閘極電極結構110的初始高度相比後可為減小。
第1d圖圖式說明於進一步的先進製造階段中之半導體裝置100，其中，可提供例如為抗蝕劑遮罩(resist mask)形式的蝕刻遮罩121，其中，一種電晶體會被覆蓋而另一 種電晶體會暴露至選擇性蝕刻環境122以選擇性地移除至少閘極電極材料112。在所示的具體實施例中，電晶體150n可暴露至蝕刻環境122，蝕刻環境122的建立係基於用在選擇性蝕刻舉例來說相對於犧牲層119及間隔物結構114的材料之多晶矽材料的習知電漿基礎(plasma－based)製作法。舉例來說，在二氧化矽和氮化矽存在時，可使用選擇性蝕刻矽材料的個別製作法以達這個目的。此外，蝕刻環境122可建立成具有某種程度上的等向性(isotropy)以給予可靠地移除閘極電極材料112，即便是位於間隔物結構114的側壁。另外，有某種程度的等向性之製程122也可於例如隔絕區域的特定裝置區域提供某種程度的下方蝕刻，其中可提供閘極電極結構作為稍後參照第3a至3q圖解釋的共享折線(shared polyline)。
在其它的說明具體實施例中，蝕刻環境122的建立係基於適當的濕式化學製作法，濕式化學製作法提供相對於間隔物結構114和犧牲材料119的材料所需程度的蝕刻選擇性。舉例來說，在一個說明具體實施例中，可使用包含TMAH(四甲基氫氧化銨；tetramethyl ammonium hydroxide)的溶液，其中，TMAH是光微影術(photolithography)顯影劑材料的基本成分，光微影術顯影劑材料當以較高濃度提供及在較高溫度時也會蝕刻矽。然而，二氧化矽和氮化矽對這個溶液具有高度抵抗性。舉例來說，在大約80℃的水中有大約20重量%的TMAH會導致每小時大約23m的矽蝕刻率，其中，對氧化物的選擇性大約是9200：1，而對 氮化物的選擇性大約是30000：1。此外，因為TMAH是顯影劑材料，它可實質上不攻擊抗蝕劑(resist)材料，所以蝕刻遮罩121，即使是提供作為抗蝕劑遮罩，實質上也可不被攻擊。
應該要更進一步瞭解，在其它情況下可以形成蝕刻遮罩121使得電晶體150p可被暴露而電晶體150n可被覆蓋以移除電晶體150p的閘極電極材料112。在製程122期間可暴露電晶體的相應選擇係依所使用來替換閘極電極材料112的金屬之蝕刻抵抗性來決定。也就是說，如同先前所解釋的，不同的含金屬材料因適合的個別功函數而典型地提供來用於電晶體150n、150p，如此接下來移除剩餘閘極電極結構110的閘極電極材料112的蝕刻製程可基於具有高蝕刻抵抗性的含金屬材料而執行。在所示的實施例中，經由例子，可以假設使用於電晶體150n的含金屬材料在接續的蝕刻製程中，與使用於電晶體150p的金屬作比較，可具有高蝕刻抵抗性。接下來，如需要的話可以執行清潔製程以移除製程122的任何副產品或個別的蝕刻環境的任何殘留物，舉例來說，清潔製程可以基於硫酸結合過氧化氫(hydrogen peroxide)而予以達成，其中，抗蝕劑遮罩121也可被移除。下一步，閘極介電材料113可基於適當的選擇性蝕刻製程而予以移除，當介電材料113是由二氧化矽所組成時，選擇性蝕刻製程可藉由例如使用包含氫氟酸(hydrofluoric acid)的濕式化學蝕刻製作法來完成。因為閘極介電材料113係提供為具有如20至30的普通小厚 度，所以犧牲層119和側壁間隔物結構114的材料之相應損失可以忽略。
第1e圖圖式說明於進一步的先進製造階段中之半導體裝置100，其中，高k介電材料和含金屬材料可提供來替換習知閘極電極結構110。如圖所示，可代表如前所述的材料之一的高k介電材料的層123在精密的應用中可形成有適當的厚度(範圍可約為15至25)，可形成在藉由移除習知閘極電極結構110所獲得的凹槽之中。此外，可形成適當的含金屬傳導材料層124來填充先前形成的凹槽，其中，如同先前所解釋的，含金屬材料124可具有需要的適當功函數以建立用於電晶體150n的所需低閥值(threshold)。舉例來說，當電晶體150n代表N通道電晶體時，可使用氮化鉭基礎(tantalum nitride based)材料於層124。另外，在一個說明具體實施例中，薄介電材料113A可在介於高k介電材料123和通道區域117之間形成，如此實質上避免高k介電材料123與通道區域117的半導體材料的直接接觸，因為許多高k介電材料當與矽基礎材料有直接接觸時可導致活動性衰減。介電材料113A舉例來說可呈氧化物的形式提供，但是與習知介電材料113相比卻可以大量縮減的厚度提供。舉例來說，介電材料的厚度範圍可為約4至6。
在第1e圖中所顯示的半導體裝置100可基於以下製程而形成。在移除習知閘極介電材料113之後，假如需要的話，可基於任何適當的技術形成介電材料113A，該技術例 如為基於習知的化學品執行的濕式化學氧化製程，該習知化學品例如為清潔化學品，其可針對矽材料提供實質地自限(self－limiting)氧化製程。在其它說明具體實施例中，可基於高度可控制性蝕刻製程執行先前習知介電材料113的移除，因此不會完全移除材料113以提供層113A。在那之後，可基於例如精密的原子層沈積(atomic layer deposition；ALD)技術沈積高k介電材料123在介電材料113A之上，其中，可執行例如自限製程以提供層接著層，每個次層(sub－layer)具有妥善定義的厚度，因此而獲得層123的最終需求整體厚度。接下來，可沈積含金屬材料，依據所使用的金屬類型，可藉由例如物理氣相沈積(physical vapor deposition；PVD)、化學氣相沈積(chemical vapor deposition；CVD)、電化學沈積(electrochemical deposition)技術等等。舉例來說，對於氮化鉭基礎材料，可使用習知建立的PVD製作法。
在那之後，可基於例如CMP製程來移除層124和123的多餘材料，其中，犧牲層119的材料可扮演停止層。為了提供增進的表面平整度和可靠地移除層124的任何材料殘留物，可針對犧牲層119以減少或沒有選擇性，執行進一步CMP步驟，因此能以高可靠度移除任何金屬殘留物。
第1f圖圖式說明在完成上述製程順序後的半導體裝置100，其中，裝置100經過選擇性蝕刻製程125以相對於電晶體150n的替換閘極電極結構110n選擇性移除電晶體150p的閘極電極材料112。因此，蝕刻製程125代表了 不需要覆蓋電晶體150n的自我對準(self－aligned)蝕刻製程，所以降低製程的複雜度，因為製程125的執行可以沒有微影術遮罩或是可依照稍後參考第3a至3q圖所敘述之方式，當蝕刻製程125的攻擊也必須於其它裝置區域中被阻止時，可以使用既存的遮罩製法，其中，習知閘極電極結構會予以保留。
在一個說明具體實施例中，選擇性蝕刻製程125係呈使用如同先前敘述的TMAH溶液的濕式化學蝕刻製程執行，其實質上可能不會移除高k介電材料和替換閘極結構110n的金屬。因此，如同先前參考電晶體150n所敘述一般，可以移除閘極電極材料112，並且在那之後可以移除閘極介電材料113或縮減其厚度。在用於移除或縮減閘極介電材料113的相應製程之前或之後，可在其它裝置區域所提供的抗蝕劑遮罩可以基於習知建立使用氧電漿的電漿蝕刻製程予以移除。
在那之後，假如需要的話，例如可以基於含臭氧水重新生長氧化物基礎的介電材料，該含臭氧水實質上可能不會攻擊替換閘極結構110n的含金屬材料。接下來，可以執行用於沈積高k介電材料的製程順序，並接著沈積具有用於電晶體150p的適當功函數的適當含金屬材料。在那之後，可以例如基於先前參考電晶體150n所敘述的CMP來移除任何多餘的材料。
第1g圖圖式說明在完成上述的製程順序之後的半導體裝置100。如同所顯示一般，電晶體150n包括包含有 高k介電材料123的替換閘極電極結構110n以及具有適當功函數的含金屬材料124，其中，假如有需要的話可以提供閘極介電材料113A。同樣地，電晶體150p包括包含有高k介電材料123的替換閘極結構110p(與結構110n相比，可以是同樣的材料或不同樣的材料)，以及例如為碳化鈦基礎(titanium carbide based)材料的含金屬材料126(其具有用於電晶體150p的適當功函數)。還有在這個情況下，假如需要的話可以提供閘極介電113A。在那之後，假如需要的話，可以移除犧牲材料119並且基於習知技術可繼續進一步處理裝置100，例如於電晶體150n、150p之上供應高度應力化(stressed)介電材料。
第1h圖圖式說明依據另外的說明具體實施例的半導體裝置100，其中，基於選擇性蝕刻製程127而凹槽化替換閘極結構110n、110p以提供沈積另外的高度傳導性材料於兩個電晶體150n、150p中的可能性，從而增進例如進一步處理裝置100，舉例來說，相對於選擇性移除犧牲層119，從那之後可以達成選擇適當蝕刻化學品以相對替換閘極結構110n、110p而選擇性移除犧牲層119的增進靈活度。也就是，在凹槽化替換閘極結構110n、110p之後，其中，高k介電材料也會被蝕刻而可能有利於其它裝置區域，例如共享閘極電極結構(稍後會參考第3a至3q圖加以敘述)，可形成另外的含金屬材料或任何其它高度傳導性材料，因此提供用於替換閘極電極結構110n、110p實質上相似的蝕刻和製程條件。舉例來說，可以沈積適當的含金屬 材料，以及在那之後可例如基於CMP而可靠地移除任何多餘的材料。然後，可以如同上述繼續進一步的處理。
參考第2a至2d圖，另外的具體實施例現在會加以描述，其中，依據建立的製程技術所形成的閘極電極結構可實質上加以保留，意即其閘極介電材料和一部份的閘極電極材料可在某些裝置區域中予以保留，然而在其它裝置區域中可以精密的高k介電金屬閘極堆疊替換一個或多個的電晶體類型的閘極電極結構。
第2a圖圖式說明半導體裝置200的剖面圖，該半導體裝置200包括基材201，該基材201具有於其上形成的半導體層202。此外，在第一裝置區域中形成電晶體250C，其中，可需要在低閥值電壓的個別電晶體元件之高性能以使得閘極電極結構210在稍候的製程步驟中，可藉由高k介電金屬閘極結構替換閘極電極結構210。同樣地，電晶體250D可代表位於裝置區域的一種或多種的電晶體類型，其中，基本上適應個別的閘極電極結構210從而符合電晶體250D的性能要求。結果是，電晶體250D的閘極電極結構210在這個製造階段可包括金屬矽化物區域211、閘極電極材料212(例如呈多晶矽形式提供)、以及閘極介電材料213，其厚度213T可符合用於電晶體250D的操作需求。意思是，可選擇厚度213T以能實現在適當供應電壓下的操作，該供應電壓與電晶體250C的裝置區域相比可為較高，及/或可選擇厚度213T以獲得需要的減少程度的漏電流，也許例如在某些記憶體區域等等會需要。應該要 瞭解電晶體250D可代表P通道電晶體或N通道電晶體，兩種電晶體都可基於閘極電極結構210而操作，該閘極電極結構210具有適當厚度213T的習知閘極介電材料213。此外，電晶體250C、250D可包括汲極和源極區域215和個別的金屬矽化物區域216。另外，個別的側壁間隔物結構214可提供在個別的閘極電極結構210的側壁處。再者，可提供與蝕刻停止層220結合的犧牲層219。
針對到目前為止所描述的組件，可應用與先前參考裝置100所解釋的同樣標準，但是除了電晶體250D的構型，該構型包含具有用於操作電晶體250D的適當特質之介電質213。因此，如同先前所解釋的，實質上可以應用同樣的製程策略，其中，但是，可以省略用來形成電晶體250C的高度關鍵氧化物基礎閘極絕緣層的任何製程順序。此外，在這個製造階段中，裝置200的表面形貌(surface topography)可以藉由如同先前所解釋，以CMP製程移除犧牲層219的任何多餘材料而予以平坦化，其中，如同先前所討論般，CMP製程基於蝕刻停止層220可以可靠地停止。
第2b圖圖式說明於進一步的先進製造階段中之半導體裝置200，其中，閘極電極結構210的閘極電極材料212係被暴露，而其中，蝕刻遮罩221(例如呈抗蝕劑遮罩形式提供)則覆蓋電晶體250D因此能在蝕刻製程222期間，保護閘極電極材料的剩餘部份212A和閘極絕緣層213以移除在電晶體250C中的閘極電極材料212。應該要瞭解蝕刻遮罩221也會覆蓋在裝置區域上方，其中，個別閘極電極 材料至少暫時地被保留，稍後會就細節加以描述。基於如同先前所討論的非選擇性(non－selective)CMP製程可完成移除結合一部份的犧牲層219和蝕刻停止層220之金屬矽化物區域211。在那之後，可以使用適當的微影術遮罩來覆蓋需要的裝置區域，例如電晶體250D。蝕刻製程222的執行可基於任何選擇性蝕刻化學品以相對於犧牲材料219和間隔物結構214而選擇性移除閘極電極材料212。應該要瞭解，在其它情況下，側壁間隔物結構214不會提供在這個製造階段或是呈適度的薄蝕刻停止材料(例如氮化矽)提供，以提供應力化介電材料來強化電晶體250C的性能之觀點來看，該薄蝕刻停止材料係有益於進一步的處理。舉例來說，當閘極電極材料212實質上是由多晶矽所組成時，蝕刻製程222的執行可基於習知建立的電漿輔助蝕刻化學品以在氮和氧存在時蝕刻矽。對於其它材料。可使用其它適當的蝕刻化學品。此外，例如先前所解釋的基於TMAH的濕式化學蝕刻製程，也可用來以適當地移除閘極電極材料212。在移除閘極電極材料212之後，可以例如基於硫酸和過氧化氫或任何其它適當的移除製程(例如電漿基礎製程等等)移除蝕刻遮罩221。下一步，可以藉由先前參考裝置100所解釋的，例如基於氫氟酸的適當蝕刻製程，移除具有厚度213T的閘極介電材料213或至少縮減其厚度。在那之後，可以如同先前所解釋一般繼續進一步的處理，意即假使可能不想要高k介電材料與通道區域217有直接接觸，可以在例如，生長適當的習知介電材料(例 如二氧化矽)之後沈積高k介電材料。隨後，可以沈積適當含金屬材料，其具有用於電晶體250C的適當功函數。
第2c圖圖式說明在上述製程順序以及用於移除任何多餘材料的任何需要的移除製程之後的裝置200，因此也提供了平坦化的表面形貌。所以，電晶體250C包括包含有高k介電材料223的替換閘極電極結構210C(可能與重新生長或縮減之具有厚度約4至8的習知閘極介電材料213A結合)，以及含金屬材料224(適合提供用於電晶體250C的所需低閥值電壓)。另一方面，電晶體250D包括閘極電極結構210，不過沒有金屬矽化物區域211但是包含部份212A以及初始閘極介電層213。
第2d圖圖式說明在用於凹槽化閘極電極結構210及替換閘極電極結構210C的選擇性蝕刻製程227期間之半導體裝置200，以在閘極電極結構210的頂部上形成高度傳導性材料，從而在閘極電極結構210中提供初始金屬矽化物區域211的替換。可選擇這個金屬的種類和這個金屬的高度以獲得閘極電極結構210所需要的高傳導性，而不受到任何製程界限的限制，該製程界限受到在汲極和源極區域215中形成金屬矽化物區域216的金屬矽化製程的要求。蝕刻製程227的執行在一個說明具體實施例中可沒有微影術遮罩，並且可因此移除金屬閘極結構210C的金屬(可能結合高k介電材料223)，這對於其它裝置區域例如共享的閘極電極線是有益的，其在稍後參考第3a至3q圖來加以敘述。舉例來說，可使用例如類似習知多晶矽蝕刻製 程的氯基礎(chlorine－based)蝕刻化學品，其中，係相對於二氧化矽和氮化矽可選擇性地移除多晶矽。因此，在形成具有所需深度的個別凹槽之後，例如結合阻障材料等的鉭、鎢、銅之適當傳導材料可以填充在凹槽中，以獲得高度傳導性閘極電極結構210，其仍然包括初始閘極電極材料212的部份212B並且也具有初始形成的閘極介電層213。在那之後，藉由例如CMP以移除任何多餘的金屬而可繼續進一步的處理，並且在形成接續的金屬化層之前沈積介電材料。在其它情況下，舉例來說為了強化電晶體250C的性能，可以移除犧牲材料219以使沈積高度應力化材料。
因此，在參考第2a至2d圖所說明的具體實施例中，可以建立與習知策略有高度相容性的高效製程順序，其中，可以在完成任何高溫製程之後形成高k金屬閘極，然而，在某些裝置區域中，初始製造閘極結構的一部份可於整個製程期間被保留。
參考第3a至3q圖，進一步的說明具體實施例會就細節詳加描述，其中，可以使用或合併參考第1a至1d和2a至2c圖所敘述的具體實施例的製程步驟以獲得於低閥值電壓下操作的高性能電晶體的適當替換閘極結構，並同時在某些裝置區域中維持初始形成閘極電極結構的至少一部份。
第3a圖圖式說明在製造階段中的半導體裝置300，其中，實質上完成個別的電晶體元件350n、350p和350D， 意即，這些電晶體元件已經經歷過任何高溫處理等等。因此，在所顯示的製造階段中，裝置300可包括基材301和半導體層302，其中，在一些具體實施例中，可提供埋藏絕緣層303以代表SOI構型。如同先前所解釋一般，依據裝置的要求埋藏絕緣層303可省略或僅提供在某些裝置區域中。此外，例如溝槽隔離結構(trench isolation structure)的隔離結構304可實質上包括例如二氧化矽、氮化矽等等的任何適當絕緣材料，隔離結構304可提供來將主動區域305n(具有用於形成電晶體350n的適當基本摻雜物濃度)從主動區域305p(具有用於形成電晶體350p的適當摻雜物濃度)分隔開來。舉例來說，電晶體350n可代表N通道電晶體而電晶體350p可代表P通道電晶體。此外，在所顯示的具體實施例中，電晶體350n、350p可包括包含有共享閘極電極結構310S的個別組件或電晶體，該共享閘極電極結構310s從主動區域305n之上延伸至主動區域305p之上。舉例來說，共享閘極電極結構310S可代表用於個別N通道電晶體與P通道電晶體的共有閘極電極結構，其中，閘極電極結構310S係顯示為沿著個別的電晶體寬度方向作延伸。另一方面，裝置300可包括可代表任何電晶體類型的電晶體350D，其可能需要與電晶體350n、350p比較有不同的閘極介電特質，舉例來說，電晶體350D可在較高的操作電壓下操作，因此需要個別的閘極介電材料等等增加厚度。舉例來說，如先前參考電晶體250D所解釋的相同標準可施用在電晶體350D上。
結果是，在這個製造階段中，每一個電晶體350n、350p、350D可包括金屬矽化物區域311、習知閘極電極材料312和例如二氧化矽基礎材料的閘極介電材料313，其中，在一個說明具體實施例中，厚度313T對於電晶體350D的操作就如同先前參考電晶體250D所解釋一般可為適當的。
此外，在某些情況下，可在閘極電極結構310和310S的側壁處提供間隔物結構314，然而於其它情況下，在形成金屬矽化物區域316(形成在個別汲極和源極區域(未顯示)中)之後，間隔物結構314可移除。此外，如同先前參考裝置100所描述一般，一個或多個的電晶體350n、350p可能已併入其中，例如半導體合金318的額外應變誘發機制，用以強化在電晶體350p的個別通道區域中的應變。然而，也可以基於適當的半導體材料對電晶體350n提供相應的機制。
應該要瞭解的是，針對目前為止所描述的組件，依照先前參考裝置100和200所解釋一般施用同樣的標準。因此，可基於先前參考裝置100和200所描述的製程技術形成裝置300，其中，在一個說明具體實施例中，可以選擇閘極介電材料313的厚度313T使得其相對應用於電晶體350D的設計厚度(意即目標厚度)，因為當替換電晶體350n、350p的閘極電極結構310、310S時，這個電晶體的介電材料313和一部份的對應閘極電極材料312可保留。
第3b圖圖式說明於進一步的先進製造階段中之半導 體裝置300，其中，可形成結合蝕刻停止層320的犧牲層319。針對犧牲層319，可照先前所解釋一般施用相同標準。同樣地，可以例如氮化矽材料形式提供蝕刻停止層320，該氮化矽材料在約5至15nm的厚度時具有高壓縮應力。
第3c圖圖式說明在以例如基於先前所解釋的選擇性CMP製程移除犧牲層319的多餘材料之後的半導體裝置300，其中，蝕刻停止層320也可扮演CMP停止層。在那之後，可執行進一步的實質上非選擇性CMP製程以暴露在閘極電極結構310、310S中的閘極電極材料312。
第3d圖圖式說明在實質上非選擇性CMP製程之後的半導體裝置300。因為非選擇性CMP製程可磨除個別的材料，意即蝕刻停止層320、犧牲層319、側壁間隔物結構314(假如有提供)以及金屬矽化物區域311，所以可以獲得實質上平坦表面形貌。
第3e圖圖式說明具有形成在對應電晶體350p和350D的裝置區域之上的蝕刻遮罩321，以在選擇性蝕刻製程322期間保護這些電晶體之半導體裝置300，該選擇性蝕刻製程322係設計來選擇性移除暴露的電晶體裝置(例如電晶體350n)的閘極電極材料312。針對蝕刻製程322的特質，如同先前參考蝕刻製程122所解釋一般實質上施用同樣的標準。意思是，製程322可基於在電漿基礎蝕刻環境中的選擇性蝕刻化學品，其中，某種程度的等向性可使用來可靠地移除在暴露的閘極電極結構310中和在共享閘極電極 結構310S的暴露部份中的閘極電極材料312，同時又能提供某些製程餘裕以在共享閘極電極結構310S中下方蝕刻(under－etching)蝕刻遮罩321。在其它情況下，可使用例如先前所解釋基於TMAH的高度選擇性濕式化學蝕刻化學品。
第3f圖圖式說明移除蝕刻遮罩321之後的半導體裝置300，其係基於例如使用硫酸和過氧化氫的濕式化學製作法，或是基於電漿輔助灰化製程。此外，在某些說明具體實施例中，當二氧化矽基礎材料使用在閘極介電層313時，可以藉由例如使用氫氟酸的適當蝕刻製程，移除位在暴露部份的介電閘極材料313。在那之後，在某些說明具體實施例中，當不希望高k介電材料與主動區域305n下面的半導體材料有直接接觸時，可以藉由例如氧化和沈積等等形成對應的適當介電材料。舉例來說，可以基於使用例如APM、HPM化學品的濕式化學氧化製程形成氧化物，假如主動區域305n有使用矽基礎材料的話，該濕式化學氧化製程可導致高度可控制性天然氧化物。在其它情況下，可以使用任何適當的沈積或表面處理以獲得厚度為4至6的介電層。
第3g圖圖式說明半導體裝置300，其具有高k介電材料323和適當的閘極金屬材料324，該閘極金屬材料324具有適合的功函數以用於相對低閥值電壓來適當地調整電晶體350n的閥值電壓。可以基於先前參考裝置100和200所描述的個別製程技術形成層323和324。舉例來說，電 晶體35On可代表N通道電晶體，其中，層324的材料可以氮化鉭基礎材料的形式提供。應該要進一步的瞭解，假如電晶體350n代表P通道電晶體，便可以例如碳化鉭材料等等的形式提供個別的金屬層324。
第3h圖圖式說明在移除層324和323的任何多餘材料之後的半導體裝置300，該移除的達成可基於包含CMP製程的移除製程，該CMP製程可使用犧牲材料319，作為選擇性製程而執行，該犧牲材料319可以氧化物材料形式等等提供。在那之後，可以增加額外的CMP步驟，其中可使用實質上非選擇性的作用以可靠地移除在電晶體350n、350p和350D之上的任何材料殘留物。因此，電晶體350n包括對應於閘極電極結構310的個別替換閘極電極結構310A，以及對應於共享閘極電極結構310S的替換閘極電極結構310B。意思是，在閘極電極結構310B中，形成在主動區域305n之上的部份包括含金屬材料324和高k介電材料323，而位於主動區域305p之上的其餘部份仍然包含習知介電質313和習知閘極電極材料312。
第3i圖圖式說明半導體裝置300，其具有在其上形成另一個例如為抗蝕劑遮罩形式的蝕刻遮罩328，該蝕刻遮罩328在一個說明具體實施例中可覆蓋電晶體350D，同時暴露電晶體350n、350p。在其它說明具體實施例中，假如相對於蝕刻環境325所需要的含金屬材料324和高k介電材料323的高蝕刻選擇性可能不足夠的話，蝕刻遮罩328也可覆蓋電晶體350n。在這個情況下(意即也覆蓋電晶體 350n)，可以使用如同參考製程322所敘述的相似蝕刻技術，以從閘極電極結構310B和310的暴露部份選擇性移除閘極電極材料312。在第3i圖中所說明的具體實施例中，蝕刻製程325可設計成基於濕式化學溶液的高度選擇性等向蝕刻製程，該濕式化學溶液針對遮罩328、犧牲層319及側壁間隔物結構314(假如有提供)的材料以及含金屬材料324和高k介電材料323具有高度選擇性。舉例來說，如同先前參考蝕刻製程125所解釋的包含TMAH的溶液，可以用在製程325期間以獲得需要的選擇性。在那之後，可以基於例如電漿輔助灰化製程而移除蝕刻遮罩328，以及藉由任何適當製程可將暴露的閘極介電層313移除或至少大幅縮減其厚度，假如是考慮到二氧化矽基礎材料的話，該製程例如為基於氫氟酸的濕式化學蝕刻製程。
第3j圖圖式說明在上述製程順序之後的半導體裝置300。在移除閘極介電材料313期間，任何替換閘極結構310A和310B的材料移除可為較不重要的，因為稍後會解釋，在後來的製造步驟中可將一部份的這些材料移除並且可由另外的含金屬材料替換。應該要瞭解，依據用來移除介電材料313的蝕刻化學品，高k介電層323可能會在替換閘極電極結構中維持約略的連續狀態。在那之後，可以沈積適當的介電材料，或者也可以例如藉由氧化形成，假如認為另外的高k介電材料與主動區域305p的直接接觸對於例如電荷載體活動性的衰減是不適當的話。到這裡為止，可以例如參考裝置200所描述，生長氧化物。
第3k圖圖式說明於進一步的先進製造階段中之半導體裝置300，其中，可以沈積另外的高k介電材料329，其可能如先前所解釋，與先前所形成的介電材料313A結合，其中，在某些說明具體實施例中，高k介電材料329可實質上與材料323是相同的材料，然而，在其它說明具體實施例中，可以使用不同類型的材料。此外，可以在裝置300之上形成另外的含金屬材料326，其中，材料326具有適當功函數，該功函數係設計來適當調整電晶體350p的閥值電壓。舉例來說，假如電晶體350p代表P通道電晶體，可以使用碳化鉭基礎材料。針對用來形成高k介電層329和金屬層326的任何製程技術，可以如同先前參考裝置100所解釋施用同樣的標準。
第31圖圖式說明移除多餘材料之後的半導體裝置300，該移除的達成可如同以上所討論係基於CMP技術。因此，在電晶體35Op中形成替換閘極結構310p，其中，共享閘極電極結構310B包括部份324和一部份的材料326，然而其中，層323和/或329假如使用不同的材料可導致部份324和326的電性絕緣。
第3m圖圖式說明於進一步的選擇性蝕刻製程327期間的半導體裝置300，其中，可以凹槽化替換閘極電極結構310N、310P和310B，因此也移除由在共享閘極電極結構310B中的材料層323或329所引起的隔離。在一個說明具體實施例中，製程327也可移除電晶體350D的閘極電極結構310的材料，因此提供了藉由高度傳導性含金屬 材料再填充閘極電極結構310的可能性。為了這個目的，蝕刻製程327可基於氯基礎(chlorine－based)化學品而執行，就如同先前參考蝕刻製程227在描述用於裝置200的製造順序時所解釋一般。
第3n圖圖式說明在沈積另外的含金屬材料330之後的半導體裝置300，該含金屬材料330可以任何適當的高度傳導材料的形式提供，以獲得高度傳導性和與裝置300的進一步處理的高度相容性。舉例來說，氮化鈦(titanium nitride)或氮化鈦阻障層與銅材料或任何其它適當材料結合，可使用來提供在共享閘極電極結構310B中的傳導性連接，並且也在電晶體350D的閘極電極結構310中提供高度傳導性含金屬帶。此外，材料330相對於用於移除犧牲材料319的蝕刻製程可具有需要的高蝕刻抵抗性，假如需要藉由高度應力化介電材料替換這個材料時。為了形成材料330，可以使用任何適當的沈積技術，例如PVD、CVD、電化學沈積或這些技術的任何組合。下一步，可以基於如同先前所敘述的CMP技術移除層330的任何多餘材料。意思是，可以使用基於犧牲層319而可控制的選擇性CMP步驟，並且接著用非選擇性CMP步驟以可靠地移除任何金屬殘留物。
第3o圖圖式說明在完成上述製程順序之後的裝置300。因此，裝置300包括個別的替換閘極電極結構310N、310B和310P，其中，由於金屬330，共享閘極電極結構310B現在包括從主動區域305n之上到主動區域305p之上 的高度傳導性連結，而電晶體350D包括閘極電極結構310，該閘極電極結構310仍然含有初始閘極電極材料312的部份312B以及初始閘極介電層313，同時材料330提供高度傳導性閘極電極，從而替代了於先前製程順序期間已經移除的初始金屬矽化物區域311。
第3p圖圖式說明依據進一步的說明具體實施例於移除犧牲層319的選擇性蝕刻製程331期間，的半導體裝置300，其中，金屬330可提供於製程331期間所需要的蝕刻選擇性。舉例來說，在一個說明具體實施例中，假如犧牲材料319係以二氧化矽基礎材料的形式提供的話，製程可包括基於氫氟酸的濕式化學蝕刻製程，也因此提供高度的蝕刻控制，因為製程331可以可靠地停止在蝕刻停止層320。依據進一步的裝置需求，假如認為個別的內部應力可能對於進一步處理這個裝置是不適當的話，也可以至少從某些裝置部份移除蝕刻停止層320。舉例來說，在某些說明具體實施例中(未顯示)，可以移除蝕刻停止層320，並且同時也移除一部份的側壁間隔物結構314(假如在這個製造階段有提供)，從而使高度應力化材料的沈積更靠近電晶體350n、350p的個別通道區域。在其它條件下，側壁間隔物結構314(假如在這個製造階段仍然存在)可保留並且可以執行進一步的製程順序以選擇性地在電晶體350p(假如代表P通道電晶體)之上形成壓縮應力化介電材料，同時在電晶體350n(假如代表N通道電晶體)之上形成張力應力化介電材料。同樣地，假如適當的話，依據電晶體的類型可以 在電晶體350D之上形成個別的應力化介電材料，亦或是在其他的情況下，假如認為任何的外部應力誘發機制對特定的裝置區域來說是不適當的話，可以在該電晶體350D之上提供實質上鬆弛(relaxed)材料。
第3q圖圖式說明在完成上述製程順序之後的半導體裝置300。意思是，電晶體350n可已在其上形成適當的應力化介電層332N，該應力化介電層332N可具有依據電晶體類型的高度內部壓縮或拉伸應變。同樣地，電晶體350p可已在其上形成具有適當內部應力的個別的高度應力化材料332P以增強這些電晶體的性能，同時，電晶體350D可已在其上形成介電材料332D，依據電晶體350D的特質介電材料332D具有適當強度和類型的內部應力，該內部應力甚至實質上可是中性(neutral)應力等級。應該要瞭解，如第3q圖中所顯示的裝置300，可以使用任何用以在個別的電晶體元件之上形成適當的應力化介電材料之適當的製程順序，其中，在某些情況下，假如相應的內部應力被視為是適當的，則初始沈積蝕刻停止層320可維持在某些裝置區域上方。應該要更進一步的瞭解，電晶體350n、350p可代表任何高性能電晶體，該高性能電晶體的操作係基於在低閥值電壓的高驅動電流結合高k金屬閘極電極，而電晶體350D可基於初始形成的閘極電極結構310操作。在這個情況下，複數個不同的初始閘極結構可已經形成，舉例來說，用於閘極介電層313的兩個不同厚度可已經提供，以致於上述的製程順序可立即擴充至需要藉由適當地 採取個別蝕刻遮罩328的不同初始氧化物厚度之各種類型的電晶體350D(見第3i圖)。
因此，在此揭露的標的提供可達到高k金屬閘極功能性的技術與相應的半導體裝置，同時又維持使用在個別裝置區域的其它閘極介電，舉例來說，用於在較高電壓等下操作電晶體。此外，在此揭露的製程順序與用來形成電晶體結構的習知製程策略有高度相容性，從而也達到了整合任何需要的應變誘發機制，例如嵌入半導體合金技術、應力記憶技術，意即技術中主動區域可為實質上非晶化(amorphized)並在堅固的覆層存在時可重新生長以建立重新生長的半導體材料的應變狀態，即便是在移除該堅固的覆層等等之後。此外，在此揭露的製程技術也有利於與例如雙重應力化襯裡(dual stressed liner)方法等等的習知製程技術結合，以在個別的電晶體元件之上定位適當的應力化介電材料，而實質上不需要這些順序的任何修改。另外，在某些說明具體實施例中，基於只有少數的額外遮罩步驟便可完成藉由高k介電金屬閘極結構替換習知閘極電極結構，其可藉由執行高度選擇性蝕刻製程以在非遮罩金屬閘極結構存在時凹槽化閘極電極結構而完成，從而大幅減少製程的複雜度。此外，在某些說明具體實施例中，可以完成整體縮減閘極高度，同時仍然提供了強化的閘極傳導性，其中，該縮減閘極高度可導致較低的閘極至接觸(gate－to－contact)電容，從而進一步的強化電晶體的性能。
以上揭露的特定具體實施例僅作為說明，因為本發明 可依不同但對於那些從此處教示的內容獲益的發明所屬技術領域中具有通常知識者而言為很明顯的相等方式加以修改和實行。舉例來說，可以不同的順序執行以上提出的製程步驟。此外，對於在此顯示的構造細節或設計不意於限制，除了以下的申請專利範圍所述者。因此顯而易見地以上揭露的特定具體實施例可更動或修改並且所有此類的變化係被認為是在本發明的範圍和精神內。依此，在此請求的保護如以下申請專利範圍所示。
100、200‧‧‧半導體裝置
101、201、301‧‧‧基材
102、202、302‧‧‧半導體層
110、210‧‧‧閘極電極結構
110n‧‧‧替換閘極電極結構
110p‧‧‧替換閘極結構
111、311‧‧‧金屬矽化物區域
112、212、312‧‧‧閘極電極材料
113、213A‧‧‧閘極介電材料
113A‧‧‧薄材料/閘極介電材料/閘極介電
114、214、314‧‧‧側壁間隔物結構
115、215‧‧‧汲極和源極區域
116、211、216、316‧‧‧金屬矽化物區域
117、217‧‧‧通道區域
118、318‧‧‧半導體合金
119、219、319‧‧‧犧牲材料/犧牲層
120、220、320‧‧‧蝕刻停止層
121‧‧‧蝕刻遮罩/抗蝕劑遮罩
122‧‧‧選擇性蝕刻環境/蝕刻製程
123‧‧‧高k介電材料
124‧‧‧含金屬傳導材料層/含金屬材料
125、127、227、322、327、331‧‧‧選擇性蝕刻製程
126‧‧‧含金屬材料
150n、150p、250C、250D‧‧‧電晶體
210C‧‧‧替換閘極電極結構/金屬閘極結構
212A‧‧‧剩餘部份
212B、312B‧‧‧部份
213‧‧‧閘極介電材料/介電/閘極絕緣層
213T、313T‧‧‧厚度
221、321、328‧‧‧蝕刻遮罩
222‧‧‧蝕刻製程
223‧‧‧高k介電材料
224‧‧‧含金屬材料
300‧‧‧半導體裝置/裝置
303‧‧‧埋藏絕緣層
304‧‧‧隔離結構
305n、305p‧‧‧主動區域
310‧‧‧閘極電極結構/暴露閘極電極結構
310A‧‧‧替換閘極電極結構/替換閘極結構
310B‧‧‧替換閘極電極結構/閘極電極結構/替換閘極結構/共享閘極電極結構
310N‧‧‧替換閘極電極結構
310P‧‧‧替換閘極結構/替換閘極電極結構
310S‧‧‧共享閘極電極結構/閘極電極結構
313‧‧‧閘極介電材料/閘極介電層/介電閘極材料
323、329‧‧‧高k介電材料/高k介電層/材料層
324‧‧‧閘極金屬材料/金屬層/含金屬材料
325‧‧‧蝕刻環境/蝕刻製程
326‧‧‧含金屬材料/金屬層
330‧‧‧含金屬材料/金屬
332D‧‧‧介電材料
332N‧‧‧應力化介電層
332P‧‧‧高度應力化材料
350D、350n、350P‧‧‧電晶體元件/電晶體
藉由參考以下敘述並聯合隨附圖式可以瞭解本發明的內容，而其中相似的參考號碼代表相似的元件。
第1a至1h圖依據說明具體實施例，圖式說明包含P通道電晶體和N通道電晶體的電晶體裝置的剖面圖，該P通道電晶體和N通道電晶體在完成電晶體結構之後，基於高k介電材料和適當選擇的金屬而接收精密的替換閘極電極結構，其中，可以使用精密的選擇性蝕刻技術以替換至少一種閘極電極結構；第2a至2d圖依據另外的說明具體實施例，圖式說明半導體裝置的剖面圖，其係用來形成高度精密的替換閘極電極結構，同時維持閘極介電材料與為裝置區域所設計的習知閘極電極結構的至少一部份，該裝置區域需要基於適當的遮罩製法而增加厚度的閘極介電材料；以及第3a至3q圖依據又另外的說明具體實施例，圖式說明在形成與習知技術有高度相容性之精密的替換閘極電極 結構，同時實質上在某些裝置區域中維持習知閘極電極結構的許多製造階段期間之半導體裝置的剖面圖，其中額外的應變誘發機制可包含在整合方案裡；因為本發明在此揭露的標的容易受到許多修改和替代形式的影響，所以藉由圖式和在此詳細描述的例子予以顯現其特定的具體實施例。然而，必需要瞭解，特定具體實施例在此的描述並不意欲限制本發明於所揭露的特定形式，相反地，意於包含所有落入附加申請專利範圍所定義的本發明的精神與範疇的修改、等效物和替代物。
100‧‧‧半導體裝置
101‧‧‧基材
102‧‧‧半導體層
110n‧‧‧替換閘極電極結構
110p‧‧‧替換閘極結構
113A‧‧‧薄材料/閘極介電材料/閘極介電
115‧‧‧汲極和源極區域
116‧‧‧金屬矽化物區域
117‧‧‧通道區域
118‧‧‧半導體合金
119‧‧‧犧牲材料/犧牲層
120‧‧‧蝕刻停止層
123‧‧‧高k介電材料
124‧‧‧含金屬傳導材料層/含金屬材料
126‧‧‧含金屬材料
150n、150p‧‧‧電晶體

Claims (18)

  1. 一種製造積體電路之方法，包括：於第一裝置區域之上形成第一電晶體，其具有第一閘極電極結構；於第二裝置區域之上形成第二電晶體，其具有第二閘極電極結構；於該第一及第二電晶體之上形成蝕刻停止層及犧牲層；以第一替換閘極電極結構替換該第一閘極電極結構，同時利用遮罩覆蓋該第二電晶體，該第一替換閘極電極結構包括高k介電材料及第一含金屬閘極電極材料；基於第一選擇性蝕刻製程，移除該第二閘極電極結構，同時該第一替換閘極電極結構也暴露於該第一選擇性蝕刻製程；形成第二替換閘極電極結構，其包括高k材料及第二含金屬閘極電極材料在形成該第二替換閘極電極結構之後，基於該蝕刻停止層進行第二選擇性蝕刻製程，以自該第一及第二電晶體至少之一之上移除該犧牲層；以及在移除該犧牲層之後，自該第一及第二電晶體至少之一之上移除該蝕刻停止層。
  2. 如申請專利範圍第1項之方法，其中，該第一選擇性蝕刻製程的執行是基於包括四甲基氫氧化銨(TMAH)的蝕 刻化學成分。
  3. 如申請專利範圍第1項之方法，復包括在替換該第一閘極電極結構之前，使用該犧牲層移除一部份的該第一及第二閘極電極結構。
  4. 如申請專利範圍第3項之方法，其中，替換該第一閘極電極結構包括在該移除一部份的該第一閘極電極結構之後，選擇性蝕刻該第一閘極電極結構的材料，以暴露介電閘極絕緣材料，以及移除該介電閘極絕緣材料並形成包含該高k材料的介電替換閘極絕緣材料。
  5. 如申請專利範圍第4項之方法，其中，形成該介電替換閘極絕緣材料包括形成第一介電材料及於該第一介電材料上形成該高k介電材料。
  6. 如申請專利範圍第4項之方法，其中，經由選擇性乾蝕刻製程以移除該第一閘極電極結構的材料。
  7. 如申請專利範圍第4項之方法，其中，經由選擇性濕蝕刻製程以移除該第一閘極電極結構的材料。
  8. 如申請專利範圍第1項之方法，復包括選擇性地移除該第一及第二替換閘極電極結構的材料，以於該第一及第二替換閘極電極結構中形成凹槽，並以第三含金屬材料再填充該凹槽。
  9. 如申請專利範圍第1項之方法，其中，該第一含金屬閘極電極材料具有第一功函數，而該第二含金屬閘極電極材料具有與該第一功函數不同的第二功函數。
  10. 如申請專利範圍第1項之方法，復包括當替換該第一閘 極電極結構與移除該第二閘極電極結構時，於第三裝置區域之上形成具有第三閘極電極結構的第三電晶體，並保持該第三閘極電極結構的閘極電極材料的至少一部份。
  11. 如申請專利範圍第10項之方法，其中，形成該第一、第二及第三電晶體包括形成用於該第一、第二及第三電晶體的閘極絕緣層，以使得具有形成該第三電晶體所需要的特質。
  12. 一種製造積體電路之方法，包括：於第一裝置區域中形成第一閘極電極結構且於第二裝置區域中形成第二閘極電極結構，該第一及第二閘極電極結構之每一個包括閘極絕緣介電質及閘極電極材料，該閘極絕緣介電質具有的第一厚度是依據該第二閘極電極結構的設計厚度；於該第一及第二閘極電極結構之每一個之上和該第一和第二閘極電極結構之每一個之汲極及源極區之上形成蝕刻停止層及犧牲層；基於該蝕刻停止層及該犧牲層，移除該第一及第二閘極電極結構的上方部份，以暴露該閘極電極材料；形成遮罩以覆蓋該第二閘極電極結構；選擇性地移除該第一閘極電極結構的該閘極電極材料及該閘極絕緣層；以第一替換閘極電極結構替換該第一閘極電極結構，同時保持該第二閘極電極結構的該閘極絕緣介電質 及該閘極電極材料的一部份，該第一替換閘極電極結構包括第一高k介電材料和第一傳導性含金屬材料；以及在替換該第一閘極電極結構之後，自該第一和第二閘極電極結構之至少一個之該汲極及源極區之上移除該犧牲層及該蝕刻停止層。
  13. 如申請專利範圍第12項之方法，復包括在一個共同的製程順序中，於該第一替換閘極電極結構及該第二閘極電極結構上形成傳導材料。
  14. 如申請專利範圍第12項之方法，其中，替換該第一閘極電極結構復包括在移除該閘極絕緣層之後，形成介電材料，並沈積該第一高k介電材料於該介電材料上。
  15. 如申請專利範圍第12項之方法，復包括於該第一裝置區域之上形成第三電晶體的第三閘極電極結構，並以第二替換閘極電極結構替換該第三閘極電極結構，該第二替換閘極電極結構包含第二高k材料及第二傳導含金屬閘極電極材料。
  16. 如申請專利範圍第15項之方法，其中，替換該第三閘極電極結構包括在沒有覆蓋該第一替換閘極電極結構及該第二閘極電極結構的情況下，基於選擇性蝕刻製程而移除該第三閘極電極結構。
  17. 如申請專利範圍第16項之方法，其中，該選擇性蝕刻製程的執行是基於四甲基氫氧化銨。
  18. 如申請專利範圍第15項之方法，復包括形成第一應力誘發層於該第一電晶體之上，以及形成第二應力誘發層 於該第三電晶體之上，該第一及第二應力誘發層具有不同形式的內部應力。
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