JP5894251B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関する。

近年、相変化メモリが開発されている（例えば、特許文献１を参照）。相変化メモリは、メモリセルの情報記憶素子の抵抗を変化記録することにより、情報を記憶する。

セルトランジスタをオンすることによりビット線とソース線間に電流を流すと、高抵抗素子のヒーターで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させるメカニズムである。高温（高電流）で融解し高速で冷やす（電流を止める）とアモルファス状態（Ｒｅｓｅｔ動作）になり、比較的低い高温（低電流）で融解しゆっくり冷やす（電流を徐々に減らす）と結晶化する（Ｓｅｔ動作）。これにより読み出し時、ビット線―ソース線間に流れる電流が多い（低抵抗＝結晶状態）場合と、少ない場合（高抵抗＝アモルファス）で、０、１情報の判断をする（例えば、特許文献１を参照）。

この場合、例えばＲｅｓｅｔ電流が２００ｕＡと非常に多い。この様にＲｅｓｅｔ電流を大きく、この電流をセルトランジスタに流すためには、メモリセルサイズが非常に大きくなる。大きな電流を流すためには、バイポーラトランジスタやダイオードの選択素子を用いることができる（例えば、特許文献１を参照）。

ダイオードは二端子素子であるので、メモリセルを選択するためには、一本のソース線を選択すると一本のソース線に接続された全てのメモリセルの電流が一本のソース線に流れることとなる。従って、ソース線の抵抗でのＩＲドロップが大きくなる。

一方、バイポーラトランジスタは三端子素子であるが、ゲートに電流が流れるので、ワード線に多くのトランジスタを接続することが難しい。

基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献２を参照）。基板に対してソース、ゲート、ドレインが垂直方向に配置されているため、小さいセル面積を実現することができる。

また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。

メタルゲートラストプロセスでは、ポリシリコンゲートを形成後、イオン注入により拡散層を形成している。ＳＧＴでは、柱状シリコン層上部がポリシリコンゲートに覆われるため工夫が必要である。

シリコン柱が細くなると、シリコンの密度は５×１０^２２個／ｃｍ^３であるから、シリコン柱内に不純物を存在させることが難しくなってくる。

従来のＳＧＴでは、チャネル濃度を１０^１７ｃｍ^−３以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献３を参照）。

平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献４を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。

特開２０１２−２０４４０４号公報 特開２００４−３５６３１４号公報 特開２００４−３５６３１４号公報 特開平１１−２９７９８４号公報

IEDM2007 K.Mistry et.al, pp 247-250

そこで、リセットゲートを用いてリセットを行うことができる、抵抗が変化する層を有するメモリの構造を提供することを目的とする。

本発明の第１の観点に係る半導体装置は、
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
前記ゲート電極に接続された金属からなるゲート配線と、
前記第１の柱状半導体層上部の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された側壁状の第２の金属からなる第１のコンタクトと、
前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とは電気的に接続されるのであって、
前記第１の柱状半導体層の下部に形成された第２の拡散層と、
前記第１の柱状半導体層上に柱状の抵抗が変化する層と、
前記柱状の抵抗が変化する層を取り囲むリセットゲート絶縁膜と、
前記リセットゲート絶縁膜を取り囲むリセットゲートと、
を有し、
前記柱状の抵抗が変化する層と前記リセットゲートとは電気的に絶縁されており、
前記ゲート電極と前記第１のコンタクトは電気的に絶縁分離されていることを特徴とする。

また、前記柱状の抵抗が変化する層の下部に、下部電極を有することが好ましい。

また、前記リセットゲートは、窒化チタンからなることが好ましい。

また、前記リセットゲート絶縁膜は、窒化膜からなることが好ましい。

また、前記下部電極は、窒化チタンからなることが好ましい。

また、前記リセットゲートに電流を流すことにより、前記柱状の抵抗が変化する層のリセットを行うことが好ましい。

また、前記第１のコンタクトの前記第２の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。

また、前記第１のコンタクトの前記第２の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。

また、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された前記第１の柱状半導体層と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、前記ゲート配線は前記フィン状半導体層に直交する方向に延在するのであって、前記第２の拡散層は前記フィン状半導体層に更に形成されることが好ましい。

また、前記第２の拡散層は前記半導体基板に更に形成されることが好ましい。

また、前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線を有することが好ましい。

また、前記半導体基板上に形成された前記フィン状半導体層と、前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、前記フィン状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、を有し、前記コンタクト電極は前記第２の拡散層と接続することが好ましい。

また、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることが好ましい。

また、前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有することが好ましい。

また、前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることが好ましい。

また、前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することが好ましい。

また、前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることが好ましい。

また、半導体基板上に形成された前記第１の柱状半導体層と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、前記第２の拡散層は前記半導体基板に更に形成されることが好ましい。
また、前記ゲート電極上面に接し、前記第１のコンタクト下面に接する前記第２のゲート絶縁膜を有することが好ましい。

本発明によれば、リセットゲートを用いてリセットを行うことができる、抵抗が変化する層を有するメモリの構造を提供することができる。

柱状の抵抗が変化する層と、前記柱状の抵抗が変化する層を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートと、を有することにより、リセットゲートに電流を流すことで、ヒーターであるリセットゲートで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させることができる。

リセットゲートが柱状の抵抗が変化する層を取り囲む構造のため、柱状の抵抗が変化する層が熱しやすい。

リセットゲートに電流を流すことでリセットを行うため、選択素子に大電流を流す必要はなく、選択素子は、セット動作用の低電流を流すことができればよい。

前記柱状半導体層上部の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２の金属からなる第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層の上部とを接続する第３の金属からなる第２のコンタクトにより、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴとすることができ、柱状半導体層上部に拡散層を形成する工程が不要となる。

また、前記ゲート電極は金属であって、前記ゲート配線は金属であり、さらに、前記第２のゲート絶縁膜の周囲に形成された金属からなる第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層の上部とを接続する第２のコンタクトがありより多くの金属が使用されるので、冷却を早めることができる。また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有することにより、ゲートラストによって、金属ゲートが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。

また、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された前記第１の柱状半導体層と、を有し、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、前記ゲート電極は金属であって、前記ゲート配線は金属であって、前記ゲート配線は前記フィン状半導体層に直交する方向に延在するのであって、前記第２の拡散層は前記フィン状半導体層に更に形成され、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、前記第１の柱状半導体層の幅は前記フィン状半導体層の幅と同じであることを特徴とすることにより、本半導体装置のフィン状半導体層と、柱状半導体層と、ゲート電極と、ゲート配線が、二枚のマスクにより、自己整合で形成されるので、工程数を削減することができる。

また、前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線を有することにより、ソース線の抵抗を下げることができ、セット時の電流によるソース電圧の増加を抑制することができる。前記ゲート配線に平行なコンタクト配線は、例えば、ビット線方向に一列に配置されたメモリセル２個毎、４個毎、８個毎、１６個毎、３２個毎、６４個毎に一本配置することが好ましい。

また、第２の柱状半導体層と第２の柱状半導体層周囲に形成されるコンタクト電極とコンタクト配線とで形成される構造は、コンタクト電極が前記第２の拡散層と接続すること以外はトランジスタ構造と同じ構造であり、ゲート配線に平行な方向の全てのソース線はコンタクト配線に接続されることになるため、工程数を削減することができる。

（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。

以下に半導体装置の構造を図１に示す。

図１は本発明の半導体装置であるメモリセルを一行一列目と、一行三列目、二行一列目と、二行三列目に配置し、ソース線を相互に接続するためにコンタクト電極、コンタクト配線を有するコンタクト装置を一行二列目と二行二列目に配置している。

二行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された第１の柱状半導体層１２９と、前記第１の柱状半導体層１２９の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート配線１６８ｂは前記フィン状半導体層１０４に直交する方向に延在するのであって、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、を有し、前記第１の柱状半導体層１２９上部の周囲に形成された第２のゲート絶縁膜１７３と、前記第２のゲート絶縁膜１７３の周囲に形成された第２の金属からなる第１のコンタクト１７９ａと、前記第１のコンタクト１７９ａの上部と前記第１の柱状半導体層１２９の上部とを接続する第３の金属からなる第２のコンタクト１８３ａと、前記第１の柱状半導体層１２９の下部に形成された前記第２の拡散層１４３ａと、前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。

前記第２のコンタクト１８３ａ上に、下部電極１９５ａ、柱状の抵抗が変化する層１９６ａ、リセットゲート絶縁膜２０２、リセットゲート２０３ａを有する。

柱状の抵抗が変化する層１９６ａは、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）であることが好ましい。

前記リセットゲート２０３ａは、電流が流れて発熱する材料であればよい。窒化チタンであることが好ましい。

前記リセットゲート絶縁膜２０２は、熱伝導性がよい絶縁膜であればよい。窒化膜であることが好ましい。

前記下部電極１９５ａは、電流が流れて発熱する材料であればよい。窒化チタンであることが好ましい。

前記リセットゲート２０３ａに電流を流すことにより、ヒーターであるリセットゲート２０３ａで熱が発生し、このヒーターに接する柱状の抵抗が変化する層１９６ａを融解し、状態を遷移させることができる。

二行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された第１の柱状半導体層１３１と、前記第１の柱状半導体層１３１の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート配線１７０ｂは前記フィン状半導体層１０４に直交する方向に延在するのであって、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と、を有し、前記第１の柱状半導体層１３１上部の周囲に形成された第２のゲート絶縁膜１７４と、前記第２のゲート絶縁膜１７４の周囲に形成された第２の金属からなる第１のコンタクト１８１ａと、前記第１のコンタクト１８１ａの上部と前記第１の柱状半導体層１３１の上部とを接続する第３の金属からなる第２のコンタクト１８５ａと、前記第１の柱状半導体層１３１の下部に形成された前記第２の拡散層１４３ａと、前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。

前記第２のコンタクト１８５ａ上に、下部電極１９５ｂ、柱状の抵抗が変化する層１９６ｂ、リセットゲート絶縁膜２０２、リセットゲート２０３ｂを有する。

柱状の抵抗が変化する層１９６ａ上部と、柱状の抵抗が変化する層１９６ｂ上部は、ビット線２０８ａにより接続される。

一行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された第１の柱状半導体層１３２と、前記第１の柱状半導体層１３２の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート配線１６８ｂは前記フィン状半導体層１０５に直交する方向に延在するのであって、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、を有し、前記第１の柱状半導体層１３２上部の周囲に形成された第２のゲート絶縁膜１７３と、前記第２のゲート絶縁膜１７３の周囲に形成された第２の金属からなる第１のコンタクト１７９ｂと、前記第１のコンタクト１７ｂａの上部と前記第１の柱状半導体層１３２の上部とを接続する第３の金属からなる第２のコンタクト１８３ｂと、前記第１の柱状半導体層１３２の下部に形成された前記第２の拡散層１４３ｂと、前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。

前記第２のコンタクト１８３ｂ上に、下部電極１９５ｃ、柱状の抵抗が変化する層１９６ｃ、リセットゲート絶縁膜２０２、リセットゲート２０３ａを有する。

一行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された第１の柱状半導体層１３４と、前記第１の柱状半導体層１３４の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート配線１７０ｂは前記フィン状半導体層１０５に直交する方向に延在するのであって、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と、を有し、前記第１の柱状半導体層１３４上部の周囲に形成された第２のゲート絶縁膜１７４と、前記第２のゲート絶縁膜１７４の周囲に形成された第２の金属からなる第１のコンタクト１８１ｂと、前記第１のコンタクト１８１ｂの上部と前記第１の柱状半導体層１３４の上部とを接続する第３の金属からなる第２のコンタクト１８５ｂと、前記第１の柱状半導体層１３４の下部に形成された前記第２の拡散層１４３ｂと、前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。

前記第２のコンタクト１８５ｂ上に、下部電極１９５ｄ、柱状の抵抗が変化する層１９６ｄ、リセットゲート絶縁膜２０２、リセットゲート２０３ｂを有する。

柱状の抵抗が変化する層１９６ｃと、柱状の抵抗が変化する層１９６ｄは、ビット線２０８ｂにより接続される。

前記ゲート電極１６８ａ、１７０ａは金属であって、前記ゲート配線１６８ｂ、１７０ｂは金属であり、さらに、前記第２のゲート絶縁膜１７３、１７４の周囲に形成された第２の金属からなる第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、前記第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と前記柱状半導体層１２９、１３１、１３２、１３４の上部とを接続する第３の金属からなる第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂがありより多くの金属が使用されるので、冷却を早めることができる。また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線１６８ｂ、１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６２、１６３と、を有することにより、ゲートラストによって、金属ゲートが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。

また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線１６８ｂ、１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６２、１６３と、を有し、前記ゲート電極１６８ａ、１７０ａは金属であって、前記ゲート配線１６８ｂ、１７０ｂは金属であって、前記ゲート配線１６８ｂ、１７０ｂは前記フィン状半導体層１０４、１０５に直交する方向に延在するのであって、前記第２の拡散層１４３ａ、１４３ｂは前記フィン状半導体層１０４、１０５に更に形成され、前記ゲート電極１６８ａ、１７０ａの外側の幅と前記ゲート配線１６８ｂ、１７０ｂの幅は同じであって、前記第１の柱状半導体層１２９、１３１、１３２、１３４の幅は前記フィン状半導体層１０４、１０５の幅と同じであることを特徴とすることにより、本半導体装置のフィン状半導体層１０４、１０５と、第１の柱状半導体層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂが、二枚のマスクにより、自己整合で形成されるので、工程数を削減することができる。

二行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された第２の柱状半導体層１３０と、前記フィン状半導体層１０４に直交する方向の前記第２の柱状半導体層１３０の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じであって、前記第２の柱状半導体層１３０の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３０と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６５を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０４に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４を有し、前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じであって、前記フィン状半導体層１０４と前記第２の柱状半導体層１３０の下部に形成された前記第２の拡散層１４３ａと、前記コンタクト電極１６９ａは前記第２の拡散層１４３ａと接続するのであって、を有する。

また、前記第２の柱状半導体層１３０上部の周囲に形成された第２のゲート絶縁膜１７５と、前記第２のゲート絶縁膜１７５の周囲に形成された第２の金属からなる第３のコンタクト１８０ａと、第３のコンタクト１８０ａはコンタクト電極１６９ａと接続するのであって、前記第３のコンタクト１８０ａの上部と前記第２の柱状半導体層１３０の上部とを接続する第３の金属からなる第４のコンタクト１８４ａを有する。

従って、第２の拡散層１４３ａとコンタクト電極１６９ａとコンタクト配線１６９ｂと第３のコンタクト１８０ａと第４のコンタクト１８４ａは接続される。

一行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された第２の柱状半導体層１３３と、前記フィン状半導体層１０５に直交する方向の前記第２の柱状半導体層１３３の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じであって、前記第２の柱状半導体層１３３の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３３と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６６を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０５に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４を有し、前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じであって、前記フィン状半導体層１０５と前記第２の柱状半導体層１３３の下部に形成された前記第２の拡散層１４３ｂと、前記コンタクト電極１６９ａは前記第２の拡散層１４３ｂと接続するのであって、を有する。

また、前記第２の柱状半導体層１３３上部の周囲に形成された第２のゲート絶縁膜１７６と、前記第２のゲート絶縁膜１７６の周囲に形成された第２の金属からなる第３のコンタクト１８０ｂと、第３のコンタクト１８０ｂはコンタクト電極１６９ａと接続するのであって、前記第３のコンタクト１８０ｂの上部と前記第２の柱状半導体層１３３上部とを接続する第３の金属からなる第４のコンタクト１８４ｂを有する。

従って、第２の拡散層１４３ｂとコンタクト電極１６９ａとコンタクト配線１６９ｂと第３のコンタクト１８０ｂと第４のコンタクト１８４ｂは接続される。

また、前記第２の拡散層１４３ａ、１４３ｂに接続される前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂを有することにより、第２の拡散層１４３ａ、１４３ｂを相互に接続することでソース線の抵抗を下げることができ、セット時の電流によるソース電圧の増加を抑制することができる。前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂは、例えば、ビット線２０７、２０８方向に一列に配置されたメモリセル２個毎、４個毎、８個毎、１６個毎、３２個毎、６４個毎に一本配置することが好ましい。

また、第２の柱状半導体層１３０、１３３と第２の柱状半導体層１３０、１３３周囲に形成されるコンタクト電極１６９ａとコンタクト配線１６９ｂとで形成される構造は、コンタクト電極１６９ａが前記第２の拡散層１４３ａ、１４３ｂと接続すること以外はトランジスタ構造と同じ構造であり、ゲート配線１６８ｂ、１７０ｂに平行な方向の第２の拡散層１４３ａ、１４３ｂからなる全てのソース線はコンタクト配線１６９ｂに接続されることになるため、工程数を削減することができる。

図２は、半導体基板１０１深くまで第２の拡散層１４３ｃを形成し、図１の第２の拡散層１４３ａ、１４３ｂを接続した構造である。本構造とすることでさらにソース抵抗を削減することができる。

図３は、図２の前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６を省き、半導体基板１０１上に第２の拡散層１４３ｄを形成した構造である。本構造とすることでさらにソース抵抗を削減することができる。

以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図４〜図６２を参照して説明する。

まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。

図４に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。

図５に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。

図６に示すように、第１のレジスト１０２、１０３を除去する。

図７に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。

図８に示すように、第１の絶縁膜１０６をエッチバックし、フィン状シリコン層１０４、１０５の上部を露出する。

以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。

次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層と第１のコンタクト配線と第２の柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。

図９に示すように、前記フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。

図１０に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。

図１１に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。

図１２に示すように、ゲート配線１６８ｂ、１７０ｂと第１の柱状半導体層１２９、１３１、１３２、１３４と第２の柱状半導体層１３０、１３３とコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、前記フィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。

図１３に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記フィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第１のポリシリコンによる第１のダミーゲート１１７、１１９と第２の柱状シリコン層１３０、１３３と前記第１のポリシリコンによる第２のダミーゲート１１８を形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１４、１１５、１１６となる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８となる。このとき、第２のレジスト１１１、１１２、１１３がエッチング中に除去された場合、第３の絶縁膜１１４、１１５、１１６がハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。

図１４に示すように、第２のレジスト１１４、１１５、１１６を除去する。

以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層と第１のコンタクト配線と第２の柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。

次に、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。

図１５に示すように、前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２の柱状シリコン層１３０、１３３と前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。前記第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積する。

図１６に示すように、第２のポリシリコン１３６をエッチングすることにより、前記第１のダミーゲート１１７、１１９と前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２のダミーゲート１１８と前記第２の柱状シリコン層１３０、１３３の側壁に残存させ、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８を形成する。このとき、第４の絶縁膜１３５は分離され、第４の絶縁膜１４０、１４１、１４２となってもよい。

以上により、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。

次に、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を示す。

図１７に示すように、不純物を導入し、前記第１の柱状シリコン層１２９、１３１、１３２、１３４下部と前記第２の柱状シリコン層１３０、１３３下部に第２の拡散層１４３ａ、１４３ｂを形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。

図１８に示すように、前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成する。第５の絶縁膜１４４は、窒化膜が好ましい。

図１９に示すように、第５の絶縁膜１４４をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１４５、１４６、１４７を形成する。

図２０に示すように、前記第２の拡散層１４３ａ、１４３ｂ上に金属と半導体の化合物１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部にも金属と半導体の化合物１５６、１５８、１５７が形成される。

以上により、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程が示された。

次に、前記第４の工程の後、層間絶縁膜を堆積し、化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第３のレジストを形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、第１の金属を堆積し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程を示す。

図２１に示すように、層間絶縁膜１５９を堆積する。コンタクトストッパ膜を用いてもよい。

図２２に示すように、化学機械研磨し、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との上部を露出する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部の金属と半導体の化合物１５６、１５８、１５７を除去する。

図２３に示すように、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８とを除去する。

図２４に示すように、前記第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と前記第４の絶縁膜１４０、１４１、１４２を除去する。

図２５に示すように、ゲート絶縁膜１６０を前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と前記第２の柱状シリコン層１３０、１３３の周囲と前記第５の絶縁膜１４５、１４６、１４７の内側に形成する。

図２６に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第３のレジスト１６１を形成する。

図２７に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去する。ゲート絶縁膜は分離され、ゲート絶縁膜１６２、１６３、１６４、１６５、１６６となる。また、等方性エッチングにより、ゲート絶縁膜１６４、１６５、１６６を除去してもよい。

図２８に示すように、第３のレジスト１６１を除去する。

図２９に示すように、金属１６７を堆積する。

図３０に示すように、金属１６７のエッチバックを行い、前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成し、前記第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。

以上により、前記第４の工程の後、層間絶縁膜を堆積し、化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第３のレジストを形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、第１の金属を堆積し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程が示された。

次に、前記第５の工程の後、前記第１の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第２の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第２のゲート絶縁膜を堆積し、第２の金属を堆積し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記第１の柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層上部とを接続する第２のコンタクトと、を形成する第６工程を示す。

図３１に示すように、露出したゲート絶縁膜１６２、１６３、１６４、１６５、１６６を除去する。

図３２に示すように、第１の柱状シリコン層１２９、１３１、１３２、１３４周囲とゲート電極１６８ａ、１７０ａとゲート配線１６８ｂ、１７０ｂ上と、第２の柱状シリコン層１３０、１３３周囲とコンタクト電極１６９ａとコンタクト配線１６９ｂ上に第２のゲート絶縁膜１７１を堆積する。

図３３に示すように、コンタクト電極１６９ａ及び前記コンタクト配線１６９ｂ上の少なくとも一部の第２のゲート絶縁膜１７１を除去するための第４のレジスト１７２を形成する。

図３４に示すように、コンタクト電極１６９ａ及び前記コンタクト配線１６９ｂ上の少なくとも一部の第２のゲート絶縁膜１７１を除去する。第２のゲート絶縁膜１７１は分離され、第２のゲート絶縁膜１７３、１７４、１７５、１７６、１７７となる。また、等方性エッチングにより、第２のゲート絶縁膜１７５、１７６、１７７を除去してもよい。

コンタクト形成のために、第１のゲート絶縁膜の膜厚分と第２のゲート絶縁膜の膜厚分エッチングすればよく、深いコンタクト孔を形成する工程が不要となる。

図３５に示すように、第４のレジスト１７２を除去する。

図３６に示すように、第２の金属１７８を堆積する。第２の金属１７８の金属の仕事関数は、トランジスタがｎ型のときは、４．０ｅＶから４．２ｅＶの間であることが好ましい。また、第２の金属１７８の仕事関数は、トランジスタがｐ型のときは、５．０ｅＶから５．２ｅＶの間であることを特徴とすることが好ましい。

図３７に示すように、第２の金属１７８のエッチバックを行い、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と第２の柱状シリコン層１３０、１３３上部を露出する。このとき、第２の金属１７８は、第２の金属線１７９、１８０、１８１となる

図３８に示すように、露出した第１の柱状シリコン層１２９、１３１、１３２、１３４上の第２のゲート絶縁膜１７３、１７４を除去する。

図３９に示すように、第３の金属１８２を堆積する。第３の金属１８２は第２の金属１７８と同じ金属でもよい。

図４０に示すように、第３の金属１８２をエッチバックし、第３の金属線１８３、１８４、１８５を形成する。

図４１に示すように、第２の金属線１７９、１８０、１８１及び第３の金属線１８３、１８４、１８５に直交する第５のレジスト１８６、１８７を形成する。

図４２に示すように、第２の金属線１７９、１８０、１８１及び第３の金属線１８３、１８４、１８５をエッチングし、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂ、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂ、第３のコンタクト１８０ａ、１８０ｂ、第４のコンタクト１８４ａ、１８４ｂを形成する。

図４３に示すように、第５のレジスト１８６、１８７を除去する。

以上により、前記第５の工程の後、前記第１の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第２の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第２のゲート絶縁膜を堆積し、第２の金属を堆積し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記第１の柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層上部とを接続する第２のコンタクトと、を形成する第６工程が示された。

次に、前記第６工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト上部を露出し、柱状の抵抗が変化する層と下部電極を形成し、前記柱状の抵抗が変化する層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、リセットゲートを形成する第７工程を示す。

図４４に示すように、第２の層間絶縁膜１９４を堆積し、平坦化し、前記第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂ上部を露出する。このとき、第４のコンタクト１８４ａ、１８４ｂの上部を露出してもよい。

図４５に示すように、下部電極のための金属１９５と抵抗が変化する膜１９６と窒化膜１９７を堆積する。

図４６に示すように、柱状の抵抗が変化する層と下部電極を形成するための第６のレジスト１９８、１９９、２００、２０１を形成する。

図４７に示すように、窒化膜１９７と抵抗が変化する膜１９６と金属１９５とをエッチングする。窒化膜１９７は分離され、窒化膜１９７ａ、１９７ｂ、１９７ｃ、１９７ｄとなる。また、抵抗が変化する膜１９６は分離され、柱状の抵抗が変化する層１９６ａ、１９６ｂ、１９６ｃ、１９６ｄとなる。また、金属１９５は分離され、下部電極１９５ａ、１９５ｂ、１９５ｃ、１９５ｄとなる。

図４８に示すように、第６のレジスト１９８、１９９、２００、２０１を除去する。

図４９に示すように、リセットゲート絶縁膜２０２を堆積する。

図５０に示すように、リセットゲートとなる金属２０３を堆積する。

図５１に示すように、金属２０３をエッチバックする。

図５２に示すように、窒化膜２０４を堆積する。

図５３に示すように、リセットゲートを形成するための第７のレジスト２０５、２０６を形成する。

図５４に示すように、窒化膜２０４をエッチングする。窒化膜２０４は分離され、窒化膜２０４ａ、２０４ｂとなる。

図５５に示すように、第７のレジスト２０５、２０６と窒化膜２０４ａ、２０４ｂをマスクとして金属２０３をエッチングし、リセットゲート２０３ａ、２０３ｂを形成する。

図５６に示すように、第７のレジスト２０５、２０６を除去する。

図５７に示すように、第３の層間絶縁膜２０７を堆積する。

図５８に示すように、第３の層間絶縁膜２０７を平坦化し、窒化膜１９７ａ、１９７ｂ、１９７ｃ、１９７ｄを除去し、柱状の抵抗が変化する層１９６ａ、１９６ｂ、１９６ｃ、１９６ｄ上部を露出する。

図５９に示すように、金属２０８を堆積する。

図６０に示すように、ビット線を形成するため第８のレジスト２０９、２１０を形成する。

図６１に示すように、金属２０８をエッチングし、ビット線２０８ａ、２０８ｂ形成する。

図６２に示すように、第８のレジスト２０９、２１０を除去する。

以上により、前記第６工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト上部を露出し、柱状の抵抗が変化する層と下部電極を形成し、前記柱状の抵抗が変化する層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、リセットゲートを形成する第７工程が示された。

以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

例えば、上記実施例において、ｐ型（ｐ^＋型を含む。）とｎ型（ｎ^＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。

［付記１］
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
前記ゲート電極に接続された金属からなるゲート配線と、
前記第１の柱状半導体層上部の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された第２の金属からなる第１のコンタクトと、
前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とを接続する第３の金属からなる第２のコンタクトと、
前記第１の柱状半導体層の下部に形成された第２の拡散層と、
前記第２のコンタクト上に柱状の抵抗が変化する層と、
前記柱状の抵抗が変化する層を取り囲むリセットゲート絶縁膜と、
前記リセットゲート絶縁膜を取り囲むリセットゲートと、
を有し、
前記ゲート電極と前記第１のコンタクトは電気的に絶縁分離されていることを特徴とする半導体装置。
［付記２］
前記柱状の抵抗が変化する層の下部に、下部電極を有することを特徴とする付記１に記載の記憶装置。
［付記３］
前記リセットゲートは、窒化チタンからなることを特徴とする付記１に記載の記憶装置。
［付記４］
前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする付記１に記載の記憶装置。
［付記５］
前記下部電極は、窒化チタンからなることを特徴とする付記２に記載の記憶装置。
［付記６］
前記リセットゲートに電流を流すことにより、前記柱状の抵抗が変化する層のリセットを行うことを特徴とする付記１に記載の記憶装置。
［付記７］
前記第１のコンタクトの前記第２の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする付記１に記載の半導体装置。
［付記８］
前記第１のコンタクトの前記第２の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする付記１に記載の半導体装置。
［付記９］
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、
前記ゲート配線は前記フィン状半導体層に直交する方向に延在するのであって、
前記第２の拡散層は前記フィン状半導体層に更に形成されることを特徴とする付記１に記載の半導体装置。
［付記１０］
前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする付記９に記載の半導体装置。
［付記１１］
前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線を有することを特徴とする付記９または１０のいずれか一つに記載の半導体装置。
［付記１２］
前記半導体基板上に形成された前記フィン状半導体層と、
前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
前記フィン状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、を有し、
前記コンタクト電極は前記第２の拡散層と接続することを特徴とする付記１１に記載の半導体装置。
［付記１３］
前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、
前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする付記９、１０、１１、１２のいずれか一つに記載の半導体装置。
［付記１４］
前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有することを特徴とする付記１２に記載の半導体装置。
［付記１５］
前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする付記１２に記載の半導体装置。
［付記１６］
前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする付記１４に記載の半導体装置。
［付記１７］
前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする付記１２に記載の半導体装置。
［付記１８］
半導体基板上に形成された前記第１の柱状半導体層と、
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、
前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする付記１に記載の半導体装置。
［付記１９］
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、
第１の柱状半導体層と第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記第３工程の後、
前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成する第４工程と、
前記第４工程の後、層間絶縁膜を堆積し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲に形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、第１の金属を堆積し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
前記第５工程の後、前記第１の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第２の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第２のゲート絶縁膜を堆積し、第２の金属を堆積し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、前記第２の金属が前記第１の柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層上部とを接続する第２のコンタクトと、を形成する第６工程と、
前記第６工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト上部を露出し、
柱状の抵抗が変化する層と下部電極を形成し、前記柱状の抵抗が変化する層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、リセットゲートを形成する第７工程を有することを特徴とする半導体装置の製造方法。
［付記２０］
前記第２工程であって、
前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
前記第２の絶縁膜の上に前記第１のポリシリコンを堆積し平坦化し、
前記ゲート配線と前記第１の柱状半導体層と前記コンタクト配線と前記第２の柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、
前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、
前記第１の柱状半導体層と前記第１のポリシリコンによる前記第１のダミーゲートと前記第２の柱状半導体層と前記第１のポリシリコンによる前記第２のダミーゲートを形成することを特徴とする付記１９に記載の半導体装置の製造方法。
［付記２１］
前記第２の絶縁膜の上に前記第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする付記２０に記載の半導体装置の製造方法。
［付記２２］
前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、前記第３のダミーゲートと前記第４のダミーゲートを形成する第３工程を有することを特徴とする付記２０に記載の半導体装置の製造方法。
［付記２３］
前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に前記第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を有することを特徴とする付記２２に記載の半導体装置の製造方法。
［付記２４］
前記第４工程の後、前記層間絶縁膜を堆積し、化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、前記ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去するための第３のレジストを形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、前記第１の金属を堆積し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、エッチバックを行い、前記第１の柱状半導体層の周囲に前記ゲート電極及び前記ゲート配線を形成し、前記第２の柱状半導体層の周囲に前記コンタクト電極及び前記コンタクト配線を形成する第５工程と、を有することを特徴とする付記２３に記載の半導体装置の製造方法。

１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０８．第２の絶縁膜
１０９．第１のポリシリコン
１１０．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第２のレジスト
１１４．第３の絶縁膜
１１５．第３の絶縁膜
１１６．第３の絶縁膜
１１７．第１のダミーゲート
１１８．第２のダミーゲート
１１９．第１のダミーゲート
１２３．第２の絶縁膜
１２４．第２の絶縁膜
１２５．第２の絶縁膜
１２６．第２の絶縁膜
１２７．第２の絶縁膜
１２８．第２の絶縁膜
１２９．第１の柱状シリコン層
１３０．第２の柱状シリコン層
１３１．第１の柱状シリコン層
１３２．第１の柱状シリコン層
１３３．第２の柱状シリコン層
１３４．第１の柱状シリコン層
１３５．第４の絶縁膜
１３６．第２のポリシリコン
１３７．第３のダミーゲート
１３８．第４のダミーゲート
１３９．第３のダミーゲート
１４０．第４の絶縁膜
１４１．第４の絶縁膜
１４２．第４の絶縁膜
１４３ａ．第２の拡散層
１４３ｂ．第２の拡散層
１４３ｃ．第２の拡散層
１４３ｄ．第２の拡散層
１４４．第５の絶縁膜
１４５．サイドウォール
１４６．サイドウォール
１４７．サイドウォール
１４８．金属と半導体の化合物
１４９．金属と半導体の化合物
１５０．金属と半導体の化合物
１５１．金属と半導体の化合物
１５２．金属と半導体の化合物
１５３．金属と半導体の化合物
１５４．金属と半導体の化合物
１５５．金属と半導体の化合物
１５６．金属と半導体の化合物
１５７．金属と半導体の化合物
１５８．金属と半導体の化合物
１５９．層間絶縁膜
１６０．ゲート絶縁膜
１６１．第３のレジスト
１６２．ゲート絶縁膜
１６３．ゲート絶縁膜
１６４．ゲート絶縁膜
１６５．ゲート絶縁膜
１６６．ゲート絶縁膜
１６７．金属
１６８ａ．ゲート電極
１６８ｂ．ゲート配線
１６９ａ．コンタクト電極
１６９ｂ．コンタクト配線
１７０ａ．ゲート電極
１７０ｂ．ゲート配線
１７１．第２のゲート絶縁膜
１７２．第４のレジスト
１７３．第２のゲート絶縁膜
１７４．第２のゲート絶縁膜
１７５．第２のゲート絶縁膜
１７６．第２のゲート絶縁膜
１７７．第２のゲート絶縁膜
１７８．第２の金属
１７９．第２の金属線
１７９ａ．第１のコンタクト
１７９ｂ．第１のコンタクト
１８０．第２の金属線
１８０ａ．第３のコンタクト
１８０ｂ．第３のコンタクト
１８１．第２の金属線
１８１ａ．第１のコンタクト
１８１ｂ．第１のコンタクト
１８２．第３の金属
１８３．第３の金属線
１８３ａ．第２のコンタクト
１８３ｂ．第２のコンタクト
１８４．第３の金属線
１８４ａ．第４のコンタクト
１８４ｂ．第４のコンタクト
１８５．第３の金属線
１８５ａ．第２のコンタクト
１８５ｂ．第２のコンタクト
１８６．第５のレジスト
１８７．第５のレジスト
１９４．第２の層間絶縁膜
１９５．金属
１９５ａ．下部電極
１９５ｂ．下部電極
１９５ｃ．下部電極
１９５ｄ．下部電極
１９６．抵抗が変化する膜
１９６ａ．柱状の抵抗が変化する層
１９６ｂ．柱状の抵抗が変化する層
１９６ｃ．柱状の抵抗が変化する層
１９６ｄ．柱状の抵抗が変化する層
１９７．窒化膜
１９７ａ．窒化膜
１９７ｂ．窒化膜
１９７ｃ．窒化膜
１９７ｄ．窒化膜
１９８．第６のレジスト
１９９．第６のレジスト
２００．第６のレジスト
２０１．第６のレジスト
２０２．リセットゲート絶縁膜
２０３．金属
２０３ａ．リセットゲート
２０３ｂ．リセットゲート
２０４．窒化膜
２０４ａ．窒化膜
２０４ｂ．窒化膜
２０５．第７のレジスト
２０６．第７のレジスト
２０７．第３の層間絶縁膜
２０８．金属
２０８ａ．ビット線
２０８ｂ．ビット線
２０９．第８のレジスト
２１０．第８のレジスト

Claims (19)

1. 第１の柱状半導体層と、
   前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
   前記ゲート電極に接続された金属からなるゲート配線と、
   前記第１の柱状半導体層上部の周囲に形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜の周囲に形成された側壁状の第２の金属からなる第１のコンタクトと、
   前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とは電気的に接続されるのであって、
   前記第１の柱状半導体層の下部に形成された第２の拡散層と、
   前記第１の柱状半導体層上に柱状の抵抗が変化する層と、
   前記柱状の抵抗が変化する層を取り囲むリセットゲート絶縁膜と、
   前記リセットゲート絶縁膜を取り囲むリセットゲートと、
   を有し、
   前記柱状の抵抗が変化する層と前記リセットゲートとは電気的に絶縁されており、
   前記ゲート電極と前記第１のコンタクトは電気的に絶縁分離されていることを特徴とする半導体装置。
2. 前記柱状の抵抗が変化する層の下部に、下部電極を有することを特徴とする請求項１に記載の半導体装置。
3. 前記リセットゲートは、窒化チタンからなることを特徴とする請求項１に記載の半導体装置。
4. 前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項１に記載の半導体装置。
5. 前記下部電極は、窒化チタンからなることを特徴とする請求項２に記載の半導体装置。
6. 前記リセットゲートに電流を流すことにより、前記柱状の抵抗が変化する層のリセットを行うことを特徴とする請求項１に記載の半導体装置。
7. 前記第１のコンタクトの前記第２の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
8. 前記第１のコンタクトの前記第２の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
9. 半導体基板上に形成されたフィン状半導体層と、
   前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
   前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
   前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、
   前記ゲート配線は前記フィン状半導体層に直交する方向に延在するのであって、
   前記第２の拡散層は前記フィン状半導体層に更に形成されることを特徴とする請求項１に記載の半導体装置。
10. 前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする請求項９に記載の半導体装置。
11. 前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線を有することを特徴とする請求項９または１０のいずれか一つに記載の半導体装置。
12. 前記半導体基板上に形成された前記フィン状半導体層と、
    前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
    前記フィン状半導体層上に形成された第２の柱状半導体層と、
    前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
    前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
    前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、を有し、
    前記コンタクト電極は前記第２の拡散層と接続することを特徴とする請求項１１に記載の半導体装置。
13. 前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、
    前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項９、１０、１１、１２のいずれか一つに記載の半導体装置。
14. 前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有することを特徴とする請求項１２に記載の半導体装置。
15. 前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項１２に記載の半導体装置。
16. 前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする請求項１４に記載の半導体装置。
17. 前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする請求項１２に記載の半導体装置。
18. 半導体基板上に形成された前記第１の柱状半導体層と、
    前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、
    前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする請求項１に記載の半導体装置。
19. 前記ゲート電極上面に接し、前記第１のコンタクト下面に接する前記第２のゲート絶縁膜を有することを特徴とする請求項１に記載の半導体装置。

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