JP6190435B2 - 記憶装置、及び半導体装置 - Google Patents

Description

本発明は記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法に関する。

近年、相変化メモリが開発されている（例えば、特許文献１を参照）。相変化メモリは、メモリセルの情報記憶素子の抵抗を変化記録することにより、情報を記憶する。

セルトランジスタをオンすることによりビット線とソース線間に電流を流すと、高抵抗素子のヒーターで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させるメカニズムである。高温（高電流）で融解し高速で冷やす（電流を止める）とアモルファス状態（Ｒｅｓｅｔ動作）になり、比較的低い高温（低電流）で融解しゆっくり冷やす（電流を徐々に減らす）と結晶化する（Ｓｅｔ動作）。これにより読み出し時、ビット線―ソース線間に流れる電流が多い（低抵抗＝結晶状態）場合と、少ない場合（高抵抗＝アモルファス）で、０、１情報の判断をする（例えば、特許文献１を参照）。

この場合、例えばＲｅｓｅｔ電流が２００ｕＡと非常に多い。この様にＲｅｓｅｔ電流を大きく、この電流をセルトランジスタに流すためには、メモリセルサイズが非常に大きくなる。大きな電流を流すためには、バイポーラトランジスタやダイオードの選択素子を用いることができる（例えば、特許文献１を参照）。

ダイオードは二端子素子であるので、メモリセルを選択するためには、一本のソース線を選択すると一本のソース線に接続された全てのメモリセルの電流が一本のソース線に流れることとなる。従って、ソース線の抵抗でのＩＲドロップが大きくなる。

一方、バイポーラトランジスタは三端子素子であるが、ベースに電流が流れるので、ワード線に多くのトランジスタを接続することが難しい。

基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献２を参照）。基板に対してソース、ゲート、ドレインが垂直方向に配置されているため、小さいセル面積を実現することができる。

特開２０１２−２０４４０４号公報 特開２００４−３５６３１４号公報

そこで、リセットゲートを用いてリセットを行うことができる、相変化層を有する記憶素子を有するメモリを提供することを目的とする。

上記の課題を解決するために、本発明に係る記憶装置は、柱状の相変化層と、前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートとを有する記憶素子が２行以上２列以上配置され、前記リセットゲートが行方向且つ列方向に接続され、前記リセットゲートがヒーターであることを特徴とする。

前記柱状の相変化層の下部に、下部電極を設けることができる。

前記リセットゲートは、窒化チタンとすることができる。

前記リセットゲート絶縁膜は、窒化膜とすることができる。

前記下部電極は、窒化チタンとすることができる。

前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことができる。

上記の課題を解決するために、本発明に係る記憶装置は、
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続されたゲート配線と、
前記第１の柱状半導体層の上部に形成された第１の拡散層と、
前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、
前記第１の拡散層上に形成された それぞれが、柱状の相変化層、前記柱状の相変化層を取り囲むリセットゲート絶縁膜、前記リセットゲート絶縁膜を取り囲むリセットゲートを有する記憶素子であって、２行以上２列以上配置された記憶素子と、
を備え、
前記リセットゲートが行方向且つ列方向に接続され、
前記リセットゲートがヒーターであることを特徴とする。

前記柱状の相変化層の下部に、下部電極を設けることができる。

前記リセットゲートは、窒化チタンとすることができる。

前記リセットゲート絶縁膜は、窒化膜とすることができる。

前記下部電極は、窒化チタンとすることができる。

前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことができる。

前記第１の柱状半導体層は、半導体基板上に形成され周囲に第１の絶縁膜が形成されたフィン状半導体層の上に形成され、
さらに、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、
前記ゲート電極は金属であり、前記ゲート配線は金属であり、前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、前記第２の拡散層は前記フィン状半導体層に更に形成される。

前記第２の拡散層は前記半導体基板に更に形成される。

前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線を設けることができる。

前記フィン状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
をさらに備え、
前記コンタクト電極は前記第２の拡散層と接続することができる。

前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであり、前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じである。

前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を設けることができる。

前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じとすることができる。

前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を設けることができる。

前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じとすることができる。

前記第１の柱状半導体層は半導体基板上に形成され、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、前記ゲート電極は金属であり、前記ゲート配線は金属であり、前記第２の拡散層は前記半導体基板に更に形成されていることを特徴とする。

上記の課題を解決するために、本発明に係る記憶装置の製造方法は、
半導体基板の上に、２行以上２列以上の柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の記憶装置として動作する柱状の相変化層を取り囲むようリセットゲートを形成する第６工程を有することを特徴とする。

さらに、上記の課題を解決するために、本発明に係る記憶装置の製造方法は、
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、
前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部を露出し、露出した前記第１の柱状半導体層の上に柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、記憶装置として動作する前記柱状の相変化層を取り囲むようリセットゲートを形成する第６工程と、
を有することを特徴とする半導体装置の製造方法。

前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことができる。

前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成するようにしてもよい。

本発明によれば、リセットゲートを用いてリセットを行うことができる、相変化層を有する記憶装置を有するメモリを提供することができる。

柱状の相変化層と、前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートと、を有することを特徴とする記憶素子が２行以上２列以上配置されているのであって、前記リセットゲートが行方向且つ列方向に接続されていることを特徴とし、前記リセットゲートがヒーターであることを特徴とする記憶装置により、リセットゲートに電流を流すことで、ヒーターであるリセットゲートで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させることができる。また、リセットゲートを行方向列方向で共有するため、２行以上２列以上の記憶素子を一括でリセットすることができる。

リセットゲートが柱状の相変化層を取り囲む構造のため、柱状の相変化層が熱しやすい。

リセットゲートに電流を流すことでリセットを行うため、選択素子に大電流を流す必要はなく、選択素子は、セット動作用の低電流を流すことができればよい。

（ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。

図１は本発明の半導体装置であるメモリセルを一行一列目と、一行三列目、二行一列目と、二行三列目に配置し、ソース線を相互に接続するためにコンタクト電極、コンタクト配線を有するコンタクト装置を一行二列目と二行二列目に配置している。

二行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された前記第１の柱状半導体層１２９と、前記第１の柱状半導体層１２９の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、前記第１の柱状半導体層１２９の上部に形成された第１の拡散層３０２と、前記第１の柱状半導体層１２９の下部に形成された前記第２の拡散層１４３ａと、を有する。前記フィン状半導体層１０４に直交する方向の前記第１の柱状半導体層１２９の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じである。前記ゲート配線１６８ｂは前記フィン状半導体層１０４に直交する方向に延在する。前記ゲート電極１６８ａの外側の幅と前記ゲート配線１６８ｂの幅は同じである。前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。

前記第１の拡散層３０２上に、下部電極１７５ａ、柱状の相変化層１７６ａ、リセットゲート絶縁膜１８２、リセットゲート１８３を有する。

二行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された前記第１の柱状半導体層１３１と、前記第１の柱状半導体層１３１の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と、前記第１の柱状半導体層１３１の上部に形成された第１の拡散層３０４と、前記第１の柱状半導体層１３１の下部に形成された前記第２の拡散層１４３ａと、を有する。前記フィン状半導体層１０４に直交する方向の前記第１の柱状半導体層１３１の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じである。前記ゲート配線１７０ｂは前記フィン状半導体層１０４に直交する方向に延在する。前記ゲート電極１７０ａの外側の幅と前記ゲート配線１７０ｂの幅は同じである。前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。

前記第１の拡散層３０４上に、下部電極１７５ｂ、柱状の相変化層１７６ｂ、リセットゲート絶縁膜１８２、リセットゲート１８３を有する。

柱状の相変化層１７６ａ上部と、柱状の相変化層１７６ｂ上部は、ビット線１８５ａにより接続される。

一行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された前記第１の柱状半導体層１３２と、第１の柱状半導体層１３２と、前記第１の柱状半導体層１３２の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、前記第１の柱状半導体層１３２の上部に形成された第１の拡散層３０５と、前記第１の柱状半導体層１３２の下部に形成された前記第２の拡散層１４３ｂと、を有する。前記フィン状半導体層１０５に直交する方向の前記第１の柱状半導体層１３２の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じである。前記ゲート配線１６８ｂは前記フィン状半導体層１０５に直交する方向に延在し、前記ゲート電極１６８ａの外側の幅と前記ゲート配線１６８ｂの幅は同じである。前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。

前記第１の拡散層３０５上に、下部電極１７５ｃ、柱状の相変化層１７６ｃ、リセットゲート絶縁膜１８２、リセットゲート１８３を有する。

一行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された前記第１の柱状半導体層１３４と、第１の柱状半導体層１３４と、前記第１の柱状半導体層１３４の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と前記第１の柱状半導体層１３４の上部に形成された第１の拡散層３０７と、前記第１の柱状半導体層１３４の下部に形成された前記第２の拡散層１４３ｂと、を有する。前記フィン状半導体層１０５に直交する方向の前記第１の柱状半導体層１３４の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じである。前記ゲート配線１７０ｂは前記フィン状半導体層１０５に直交する方向に延在し、前記ゲート電極１７０ａの外側の幅と前記ゲート配線１７０ｂの幅は同じである。前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。

前記第１の拡散層３０７上に、下部電極１７５ｄ、柱状の相変化層１７６ｄ、リセットゲート絶縁膜１８２、リセットゲート１８３を有する。

柱状の相変化層１７６ｃと、柱状の相変化層１７６ｄは、ビット線１８５ｂにより接続される。

以上より、柱状の相変化層１７６ａ、１７６ｂ、１７６ｃ、１７６ｄと、前記柱状の相変化層を取り囲むリセットゲート絶縁膜１８２と、前記リセットゲート絶縁膜１８２を取り囲むリセットゲート１８３と、を有する記憶素子が２行以上２列以上配置されており、前記リセットゲート１８３が行方向且つ列方向に接続されており、前記リセットゲート１８３がヒーターである。リセットゲート１８３に電流を流すことで、ヒーターであるリセットゲート１８３で熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させることができる。また、２行以上２列以上の記憶素子を一括でリセットすることができる。

また、前記ゲート電極１６８ａ、１７０ａは金属であって、前記ゲート配線１６８ｂ、１７０ｂは金属であるので、冷却を早めることができる。また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜１６８ｂ、１７０ｂと、を有することにより、ゲートラストによって、金属ゲートが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。

また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線１６８ｂ、１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６２、１６３と、を有し、前記ゲート電極１６８ａ、１７０ａは金属であり、前記ゲート配線１６８ｂ、１７０ｂは金属であり、前記ゲート配線１６８ｂ、１７０ｂは前記フィン状半導体層１０４、１０５に直交する方向に延在し、前記第２の拡散層１４３ａ、１４３ｂは前記フィン状半導体層１０４、１０５に更に形成され、前記ゲート電極１６８ａ、１７０ａの外側の幅と前記ゲート配線１６８ｂ、１７０ｂの幅は同じであり、前記第１の柱状半導体層１２９、１３１、１３２、１３４の幅は前記フィン状半導体層１０４、１０５の幅と同じである。これにより、本半導体装置のフィン状半導体層１０４、１０５と、第１の柱状半導体層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂが、二枚のマスクにより、自己整合で形成されるので、工程数を削減することができる。

二行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された第２の柱状半導体層１３０と、前記第２の柱状半導体層１３０の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３０と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６５を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０４に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４を有し、前記フィン状半導体層１０４と前記第２の柱状半導体層１３０の下部に形成された前記第２の拡散層１４３ａと、を有する。前記フィン状半導体層１０４に直交する方向の前記第２の柱状半導体層１３０の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じであり、前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じであり、前記コンタクト電極１６９ａは前記第２の拡散層１４３ａと接続する。

一行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された第２の柱状半導体層１３３と、前記第２の柱状半導体層１３３の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３３と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６６を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０５に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４を有し、前記フィン状半導体層１０５と前記第２の柱状半導体層１３３の下部に形成された前記第２の拡散層１４３ｂと、を有する。前記フィン状半導体層１０５に直交する方向の前記第２の柱状半導体層１３３の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じであり、前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じであり、前記コンタクト電極１６９ａは前記第２の拡散層１４３ｂと接続する。

また、前記第２の拡散層１４３ａ、１４３ｂに接続される前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂを有することにより、第２の拡散層１４３ａ、１４３ｂを相互に接続することでソース線の抵抗を下げることができ、セット時の電流によるソース電圧の増加を抑制することができる。前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂは、例えば、ビット線１８５ａ、１８５ｂ方向に一列に配置されたメモリセル２個毎、４個毎、８個毎、１６個毎、３２個毎、６４個毎に一本配置することが好ましい。

また、第２の柱状半導体層１３０、１３３と第２の柱状半導体層１３０、１３３周囲に形成されるコンタクト電極１６９ａとコンタクト配線１６９ｂとで形成される構造は、コンタクト電極１６９ａが前記第２の拡散層１４３ａ、１４３ｂと接続すること以外はトランジスタ構造と同じ構造であり、ゲート配線１６８ｂ、１７０ｂに平行な方向の第２の拡散層１４３ａ、１４３ｂからなる全てのソース線はコンタクト配線１６９ｂに接続されることになるため、工程数を削減することができる。

図２は、半導体基板１０１深くまで第２の拡散層１４３ｃを形成し、図１の第２の拡散層１４３ａ、１４３ｂを接続した構造である。本構造とすることでさらにソース抵抗を削減することができる。

図３は、図１の前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６を省き、半導体基板１０１上に第２の拡散層１４３ｄを形成した構造である。本構造とすることでさらにソース抵抗を削減することができる。

以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図４〜図４８を参照して説明する。

まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、基板は半導体であればシリコン以外でもよい。

図４に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。

図５に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。

図６に示すように、第１のレジスト１０２、１０３を除去する。

図７に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。

図８に示すように、第１の絶縁膜１０６をエッチバックし、フィン状シリコン層１０４、１０５の上部を露出する。

以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。

次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。

図９に示すように、前記フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。

図１０に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。

図１１に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。

図１２に示すように、ゲート配線１６８ｂ、１７０ｂと第１の柱状半導体層１２９、１３１、１３２、１３４と第２の柱状半導体層１３０、１３３とコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、前記フィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。

図１３に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記フィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第１のポリシリコンによる第１のダミーゲート１１７、１１９と第２の柱状シリコン層１３０、１３３と前記第１のポリシリコンによる第２のダミーゲート１１８を形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１４、１１５、１１６となる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８となる。このとき、第２のレジスト１１１、１１２、１１３がエッチング中に除去された場合、第３の絶縁膜１１４、１１５、１１６がハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。

図１４に示すように、第２のレジスト１１４、１１５、１１６を除去する。

以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。

次に、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。

図１５に示すように、前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２の柱状シリコン層１３０、１３３と前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。第４の絶縁膜１３５は、酸化膜が好ましい。第３のレジスト３０１を形成し、エッチバックを行い、前記第１の柱状シリコン層１２９、１３１、１３２、１３４上部を露出する。このとき、第２の柱状シリコン層１３０、１３３上部を露出してもよい。

図１６に示すように、不純物を導入し、前記第１の柱状シリコン層１２９、１３１、１３２、１３４上部に第１の拡散層３０２、３０４、３０５、３０７を形成する。また、第２の柱状シリコン層１３０、１３３上部に第１の拡散層３０３、３０６を形成してもよい。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。

図１７に示すように、第３のレジスト３０１を除去する。

図１８に示すように、前記第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積する。

図１９に示すように、第２のポリシリコン１３６をエッチングをすることにより、前記第１のダミーゲート１１７、１１９と前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２のダミーゲート１１８と前記第２の柱状シリコン層１３０、１３３の側壁に残存させ、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８を形成する。このとき、第４の絶縁膜１３５は分離され、第４の絶縁膜１４０、１４１、１４２となってもよい。

以上により、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。

次に、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を示す。

図２０に示すように、不純物を導入し、前記第１の柱状シリコン層１２９、１３１、１３２、１３４下部と前記第２の柱状シリコン層１３０、１３３下部に第２の拡散層１４３ａ、１４３ｂを形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。

図２１に示すように、前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成する。第５の絶縁膜１４４は、窒化膜が好ましい。

図２２に示すように、第５の絶縁膜１４４をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１４５、１４６、１４７を形成する。

図２３に示すように、前記第２の拡散層１４３ａ、１４３ｂ上に金属と半導体の化合物１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部にも金属と半導体の化合物１５６、１５８、１５７が形成される。

以上により、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程が示された。

次に、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程を示す。

図２４に示すように、層間絶縁膜１５９を堆積する。コンタクトストッパ膜を用いてもよい。

図２５に示すように、化学機械研磨し、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との上部を露出する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部の金属と半導体の化合物１５６、１５８、１５７を除去する。

図２６に示すように、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８とを除去する。

図２７に示すように、前記第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と前記第４の絶縁膜１４０、１４１、１４２を除去する。

図２８に示すように、ゲート絶縁膜１６０を前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と前記第２の柱状シリコン層１３０、１３３の周囲と前記第５の絶縁膜１４５、１４６、１４７の内側に形成する。

図２９に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第４のレジスト１６１を形成する。

図３０に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去する。ゲート絶縁膜は分離され、ゲート絶縁膜１６２、１６３、１６４、１６５、１６６となる。また、等方性エッチングにより、ゲート絶縁膜１６４、１６５、１６６を除去してもよい。

図３１に示すように、第４のレジスト１６１を除去する。

図３２に示すように、金属１６７を堆積する。

図３３に示すように、金属１６７のエッチバックを行い、前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成し、前記第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。

以上により、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程が示された。

次に、前記第５工程の後、２行以上２列以上の柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の柱状の相変化層を取り囲むようリセットゲートを形成する第６工程を示す。

図３４に示すように、第２の層間絶縁膜１７１を堆積する。

図３５に示すように、第２の層間絶縁膜１７１をエッチバックし、第１の柱状シリコン層１２９、１３１、１３２、１３４上部と、第２の柱状シリコン層１３０、１３３上部を露出する。

図３６に示すように、下部電極のための金属１７５と抵抗が変化する膜１７６と窒化膜１７７を堆積する。

図３７に示すように、柱状の相変化層と下部電極を形成するための第５のレジスト１７８、１７９、１８０、１８１を形成する。

図３８に示すように、窒化膜１７７と抵抗が変化する膜１７６と金属１７５とをエッチングする。窒化膜１７７は分離され、窒化膜１７７ａ、１７７ｂ、１７７ｃ、１７７ｄとなる。また、抵抗が変化する膜１７６は分離され、柱状の相変化層１７６ａ、１７６ｂ、１７６ｃ、１７６ｄとなる。また、金属１７５は分離され、下部電極１７５ａ、１７５ｂ、１７５ｃ、１７５ｄとなる。

図３９に示すように、第５のレジスト１７８、１７９、１８０、１８１を除去する。

図４０に示すように、リセットゲート絶縁膜１８２を堆積する。

図４１に示すように、リセットゲートとなる金属１８３を堆積する。

図４２に示すように、金属１８３をエッチバックする。

図４３に示すように、第３の層間絶縁膜１８４を堆積する。

図４４に示すように、第３の層間絶縁膜１８４を平坦化し、窒化膜１７７ａ、１７７ｂ、１７７ｃ、１７７ｄを除去し、柱状の相変化層１７６ａ、１７６ｂ、１７６ｃ、１７６ｄ上部を露出する。

図４５に示すように、金属１８５を堆積する。

図４６に示すように、ビット線を形成するため第６のレジスト１８６、１８７を形成する。

図４７に示すように、金属１８５をエッチングし、ビット線１８５ａ、１８５ｂ形成する。

図４８に示すように、第６のレジスト１８６、１８７を除去する。

以上により、２行以上２列以上の柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の柱状の相変化層を取り囲むようリセットゲートを形成する第６工程が示された。

以上により、本発明の実施形態に係る記憶装置の構造を形成するための製造工程が示された。

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

例えば、上記実施例において、ｐ型（ｐ⁺型を含む。）とｎ型（ｎ⁺型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。

１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０８．第２の絶縁膜
１０９．第１のポリシリコン
１１０．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第２のレジスト
１１４．第３の絶縁膜
１１５．第３の絶縁膜
１１６．第３の絶縁膜
１１７．第１のダミーゲート
１１８．第２のダミーゲート
１１９．第１のダミーゲート
１２３．第２の絶縁膜
１２４．第２の絶縁膜
１２５．第２の絶縁膜
１２６．第２の絶縁膜
１２７．第２の絶縁膜
１２８．第２の絶縁膜
１２９．第１の柱状シリコン層
１３０．第２の柱状シリコン層
１３１．第１の柱状シリコン層
１３２．第１の柱状シリコン層
１３３．第２の柱状シリコン層
１３４．第１の柱状シリコン層
１３５．第４の絶縁膜
１３６．第２のポリシリコン
１３７．第３のダミーゲート
１３８．第４のダミーゲート
１３９．第３のダミーゲート
１４０．第４の絶縁膜
１４１．第４の絶縁膜
１４２．第４の絶縁膜
１４３ａ．第２の拡散層
１４３ｂ．第２の拡散層
１４３ｃ．第２の拡散層
１４３ｄ．第２の拡散層
１４４．第５の絶縁膜
１４５．サイドウォール
１４６．サイドウォール
１４７．サイドウォール
１４８．金属と半導体の化合物
１４９．金属と半導体の化合物
１５０．金属と半導体の化合物
１５１．金属と半導体の化合物
１５２．金属と半導体の化合物
１５３．金属と半導体の化合物
１５４．金属と半導体の化合物
１５５．金属と半導体の化合物
１５６．金属と半導体の化合物
１５７．金属と半導体の化合物
１５８．金属と半導体の化合物
１５９．層間絶縁膜
１６０．ゲート絶縁膜
１６１．第４のレジスト
１６２．ゲート絶縁膜
１６３．ゲート絶縁膜
１６４．ゲート絶縁膜
１６５．ゲート絶縁膜
１６６．ゲート絶縁膜
１６７．金属
１６８ａ．ゲート電極
１６８ｂ．ゲート配線
１６９ａ．コンタクト電極
１６９ｂ．コンタクト配線
１７０ａ．ゲート電極
１７０ｂ．ゲート配線
１７１．第２の層間絶縁膜
１７５．金属
１７５ａ．下部電極
１７５ｂ．下部電極
１７５ｃ．下部電極
１７５ｄ．下部電極
１７６．抵抗が変化する膜
１７６ａ．柱状の相変化層
１７６ｂ．柱状の相変化層
１７６ｃ．柱状の相変化層
１７６ｄ．柱状の相変化層
１７７．窒化膜
１７７ａ．窒化膜
１７７ｂ．窒化膜
１７７ｃ．窒化膜
１７７ｄ．窒化膜
１７８．第５のレジスト
１７９．第５のレジスト
１８０．第５のレジスト
１８１．第５のレジスト
１８２．リセットゲート絶縁膜
１８３．金属
１８４．第３の層間絶縁膜
１８５．金属
１８５ａ．ビット線
１８５ｂ．ビット線
１８６．第６のレジスト
１８７．第６のレジスト
３０１．第３のレジスト
３０２．第１の拡散層
３０３．第１の拡散層
３０４．第１の拡散層
３０５．第１の拡散層
３０６．第１の拡散層
３０７．第１の拡散層

Claims (22)

1. 柱状の相変化層と、前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートとを有する記憶素子が２行以上２列以上配置され、
   前記リセットゲートが行方向且つ列方向に接続され、
   前記柱状の相変化層と前記リセットゲートとは電気的に絶縁されており、
   前記リセットゲートは前記柱状の相変化層の起立方向に垂直な方向に延在している、
   ことを特徴とする記憶装置。
2. 前記柱状の相変化層の下部に、下部電極を有することを特徴とする請求項１に記載の記憶装置。
3. 前記リセットゲートは、窒化チタンからなることを特徴とする請求項１に記載の記憶装置。
4. 前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項１に記載の記憶装置
5. 前記下部電極は、窒化チタンからなることを特徴とする請求項２に記載の記憶装置。
6. 前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことを特徴とする請求項１に記載の記憶装置。
7. 第１の柱状半導体層と、
   前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の周囲に形成されたゲート電極と、
   前記ゲート電極に接続されたゲート配線と、
   前記第１の柱状半導体層の下部に形成された第２の拡散層と、
   前記第１の柱状半導体層上に形成された、それぞれが、柱状の相変化層、前記柱状の相変化層を取り囲むリセットゲート絶縁膜、前記リセットゲート絶縁膜を取り囲むリセットゲートを有する記憶素子であって、前記第１の柱状半導体層１個に対して前記記憶素子は１個配置されるのであって、
   ２行以上２列以上配置された記憶素子と、
   を備え、
   前記リセットゲートが行方向且つ列方向に接続され、
   前記柱状の相変化層と前記リセットゲートとは電気的に絶縁され、
   前記リセットゲートは前記柱状の相変化層の起立方向に垂直な方向に延在していることを特徴とする記憶装置。
8. 前記柱状の相変化層の下部に、下部電極を有することを特徴とする請求項７に記載の記憶装置。
9. 前記リセットゲートは、窒化チタンからなることを特徴とする請求項７に記載の記憶装置。
10. 前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項７に記載の記憶装置。
11. 前記下部電極は、窒化チタンからなることを特徴とする請求項８に記載の記憶装置。
12. 前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことを特徴とする請求項７に記載の記憶装置。
13. 前記第１の柱状半導体層は、半導体基板上に形成され周囲に第１の絶縁膜が形成されたフィン状半導体層の上に形成され、
    さらに、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、
    前記ゲート電極は金属であり、前記ゲート配線は金属であり、前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、前記第２の拡散層は前記フィン状半導体層に更に形成されることを特徴とする請求項７に記載の半導体装置。
14. 前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする請求項１３に記載の半導体装置。
15. 前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線をさらに有することを特徴とする請求項１３または１４に記載の半導体装置。
16. 前記フィン状半導体層上に形成された第２の柱状半導体層と、
    前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
    前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
    前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
    をさらに有し、
    前記コンタクト電極は前記第２の拡散層と接続することを特徴とする請求項１５に記載の半導体装置。
17. 前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであり、
    前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項１３、１４、１５、１６のいずれか一つに記載の半導体装置。
18. 前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有することを特徴とする請求項１６に記載の半導体装置。
19. 前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項１６に記載の半導体装置。
20. 前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする請求項１８に記載の半導体装置。
21. 前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする請求項１６に記載の半導体装置。
22. 前記第１の柱状半導体層は半導体基板上に形成され、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、前記ゲート電極は金属であり、前記ゲート配線は金属であり、
    前記第２の拡散層は前記半導体基板に更に形成されていることを特徴とする請求項７に記載の半導体装置。

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