WO2013038553A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

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原田　望
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    • H01L29/78642—Vertical transistors

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a transistor in which a channel region is formed in a semiconductor having a columnar structure, and the semiconductor device.
  • CMOS type solid-state imaging device in which pixels are formed in a columnar semiconductor or a semiconductor device in which a MOS transistor is formed in a columnar semiconductor is required to have higher performance.
  • Solid-state imaging devices are widely used for video cameras and still cameras. There is a need for improved performance such as higher resolution, higher speed, and higher sensitivity of the solid-state imaging device.
  • FIGS. 17A to 17D there is known a solid-state imaging device in which one pixel is configured in a silicon (hereinafter referred to as Si) column 115 which is one semiconductor (for example, see Patent Document 1). reference).
  • FIG. 17A is a cross-sectional structure diagram of a single pixel.
  • a flat signal line N + layer (“N-type Si semiconductor layer containing a lot of donor impurities” is hereinafter abbreviated as “N + layer”) 116 is formed on a silicon oxide substrate 114.
  • N + layer (“N-type Si semiconductor layer containing a lot of donor impurities” is hereinafter abbreviated as “N + layer”) 116 is formed on a silicon oxide substrate 114.
  • N + layer a flat signal line N + layer
  • the signal line N + layer 116 is also formed by spreading in the lower part of the silicon pillar 115 by diffusion.
  • a P layer 117 (“P-type Si semiconductor layer containing an acceptor impurity” is hereinafter abbreviated as “P layer”) is connected to the signal line N + layer 116, and the P layer 117 is surrounded by a gate.
  • An insulating layer 118 and a gate conductor layer 119 are formed outside the gate insulating layer 118. In a region adjacent to the gate conductor layer 119, a P layer 117 and an N layer 120 located on the outer periphery of the P layer 117 are formed.
  • a pixel selection P + layer (a P-type Si semiconductor layer containing a large amount of acceptor impurities, hereinafter referred to as a P + layer) 121 is formed on the P layer 117 and the N layer 120.
  • the pixel selection line conductor layer 122 is connected to the pixel selection P + layer.
  • the pixel silicon pillar 115 has an N layer 120 of the photodiode as a gate, a P layer 117 surrounded by the N layer 120 as a channel, a pixel selection P + layer 121 as a source, and a P layer near the signal line N + layer 116.
  • a junction transistor having drain 117 is formed.
  • a signal current corresponding to the signal charge amount accumulated in the N layer 120 of the photodiode is read by applying a positive voltage to the pixel selection P + layer 121 and a ground voltage to the signal line N + layer 116.
  • a reset MOS transistor is formed using the N layer 120 as a source, the signal line N + layer 116 as a drain, and a gate conductor layer 119 surrounding the gate insulating layer 118 as a gate, and the signal charge accumulated in the N layer 120 of the photodiode.
  • the basic operation of the pixel in the conventional solid-state imaging device includes the photoelectric conversion operation in which irradiation light absorption and signal charge generation are performed in the photodiode portions of the P layer 117 and the N layer 120, and this signal charge is converted to N in the photodiode.
  • Signal charge read operation that is read out by a junction transistor having the P layer 117 as a drain, and the accumulated signal charge is a gate surrounding the N + layer 120 as a source, the signal line N + layer 116 as a drain, and a gate insulating layer 118 is a reset operation and which is removed to the signal line N + layer 116 by the reset MOS transistor in which the conductive layer 119 to the gate .
  • a pixel of the solid-state imaging device includes a pixel area arranged two-dimensionally, and a peripheral drive / output circuit area for driving the pixels in the pixel area, extracting pixel signals, and processing the signals.
  • the silicon pillar 115, the signal line N + layer 116, and the pixel selection line conductor layer 122 constituting one pixel in the pixel region are electrically connected to the upper wiring metal layers 124a and 124b in the peripheral drive / output circuit region.
  • FIG. The feature of this pixel structure is that the signal line N + layer 116 and the pixel selection P + layer 121 are formed in the upper and lower regions of the silicon pillar 115, respectively.
  • the signal line N + layer 116 extends from the silicon pillar 115 constituting the pixel to the peripheral drive output circuit, and is connected to the signal line metal layer 124a via the contact hole 123a in the peripheral drive / output circuit region. . Further, the pixel selection line conductor layer 122 connected to the pixel selection P + layer 121 extends from the silicon pillar 115 constituting the pixel to the peripheral drive / output circuit. The pixel selection line metal layer 124b is connected through the hole 123b. The contact hole 123 a on the signal line N + layer 116 is formed by etching the SiO 2 layers 125 a, 125 b and 125 c deposited on the N + layer 116.
  • the contact hole 123b is formed by etching only the SiO 2 layer 123b on the pixel selection line conductor layer 122. As a result, a difference corresponding to the height of the silicon pillar 115 constituting the pixel inevitably occurs in the depth between the contact hole 123a and the contact hole 123b.
  • the height of the silicon pillar 115 is mainly determined by the height of the N layer 120 of the photodiode.
  • the signal charge generation rate due to this light irradiation has a characteristic of decreasing with an exponential function with respect to the Si depth from the upper surface of the pixel selection P + layer 121.
  • the depth of the photoelectric conversion region needs to be 2.5 to 3 ⁇ m in order to efficiently extract signal charges that contribute to sensitivity (see, for example, Non-Patent Document 1). .
  • the height of the N layer 120 of the photoelectric conversion photodiode is required to be at least 2.5 to 3 ⁇ m.
  • the reset MOS transistor under the N layer 120 can operate even if the height of the gate conductor layer 119 of the reset MOS transistor is 0.1 ⁇ m or less, the height of the pixel silicon pillar 115 is at least 2.5 to 3 ⁇ m is required.
  • FIG. 17C is a plan view of a conventional solid-state imaging device.
  • a cross-sectional structure diagram along the line GG ′ corresponds to FIG. 17B.
  • silicon pillar P 11 ⁇ P 33 constituting the pixels, these silicon pillar P 11 ⁇ P 33 is extended in the drawings of the vertical (column) direction to the peripheral drive and output circuit region
  • the signal line N + layers 116a (116), 116b and 116c are formed.
  • the signal line N + layers 116a (116), 116b, 116c are connected to the signal line metal layers 128a (124a), 128b, 128c through contact holes 126a (123a), 126b, 126c in the peripheral drive / output circuit region.
  • the reset MOS gate conductor layers 119a (119), 119b, and 119c and the pixel selection line conductor layers 122a (122), 122b, and 122c connected to each of the rows of the silicon pillars P 11 to P 33 constituting the pixel are shown in FIG. It extends to the peripheral drive / output circuit area in the horizontal (row) direction.
  • the pixel selection line conductor layers 122a (122), 122b, and 122c are connected to the pixel selection line metal layers 129a (124b), 129b, and 129c through contact holes 127a (123b), 127b, and 127c in the peripheral drive / output circuit region. Has been.
  • the contact holes 126a, 126b, and 126c on the signal line N + layers 116a, 116b, and 116c are formed in the peripheral drive / output circuit region outside the pixel region, but the pixel silicon pillars P 11 to P 33 are formed. It may be necessary to form adjacent.
  • the signal current in the signal charge read operation and the accumulated charge removal current in the reset operation are signals through contact holes 126a, 126b, and 126c at the end of signal line N + layers 116a, 116b, and 116c.
  • the wire metal layers 128a, 128b, and 128c are taken out.
  • the signal line N + layers 116a, 116b, and 116c are connected to the signal line metal layers 128a, 128b, and 128c in the drive / output circuit region, the pixel silicon pillars P 11 to P 33 and the contact holes 126a, 126b, and 126c
  • the resistance values of the signal line N + layers 116a, 116b, and 116c between the two limit the response time of signal current extraction and accumulated charge removal. For this reason, it is necessary to reduce the resistance value of the signal line in order to increase the speed.
  • FIG. 17D is a plan view of a solid-state imaging device that reduces the resistance value of the signal line.
  • a cross-sectional structure diagram along the line HH ′ corresponds to FIG. 17B.
  • contact holes CH 11 to CH 33 are formed adjacent to the silicon pillars P 11 to P 33 in the pixel region.
  • the silicon pillars P 11 to P 33 have the structure shown in the silicon pillar 115 in FIG. 17B, and the contact holes CH 11 to CH 33 have the structure shown in the contact hole 123a in FIG. 17B.
  • These silicon pillars P 11 to P 33 and contact holes CH 11 to CH 33 are formed on signal line N + layers 130a, 130b, 130c extending in the vertical (column) direction of the drawing.
  • the signal line N + layers 130a, 130b, and 130c are connected to signal line metal layers 135a, 135b, and 135c extending in the vertical (column) direction of the drawing via contact holes CH 11 to CH 33 .
  • the reset MOS gate conductor N + layers 131a, 131b, and 131c and the pixel selection line conductor N + layers 132a, 132b, and 132c extending for each row of the silicon pillars P 11 to P 33 constituting the pixel have contact holes CH 11. Extending to the peripheral drive / output circuit area in the horizontal (row) direction of the drawing while avoiding .about.CH 33 .
  • the pixel selection line conductor N + layers 132a, 132b, 132c are connected to the pixel selection line metal layers 134a, 134b, 134c through contact holes 133a, 133b, 133c in the peripheral drive / output circuit region.
  • the connection from the pixel of the signal line to the peripheral drive / output circuit is performed in the signal line metal layers 135a, 135b, and 135c connected to the signal line N + layers 130a, 130b, and 130c through the contact holes CH 11 to CH 33.
  • the resistance of the signal line can be reduced. This is because the resistivity ( ⁇ m) of the signal line N + layers 130a, 130b, and 130c is about 10 ⁇ 5 ⁇ m, whereas the resistivity of the signal line metal layers 135a, 135b, and 135c is made of aluminum (Al). using the about 3 ⁇ 10 -8 ⁇ m, copper (Cu) using the about 1.5 ⁇ 10 -8 ⁇ m, and the both due to the sufficiently small.
  • contact holes CH 11 to CH 33 since it is necessary to form the contact holes CH 11 to CH 33 adjacent to the silicon pillars P 11 to P 33 constituting the pixels individually, the silicon pillars P 11 to P constituting the pixels to be individually formed. 33 and the contact holes CH 11 to CH 33 must be formed with a sufficient mask alignment margin. Thus, in order to reduce the signal line resistance value, contact holes CH 11 to CH 33 are formed adjacent to the silicon pillars P 11 to P 33 constituting the pixel, and the connection from the pixel to the peripheral drive / output circuit is made. Must be performed on the signal line metal layers 135a, 135b, and 135c. As a result, the degree of pixel integration in the pixel region is reduced.
  • the pitch of pixels arranged in a two-dimensional manner in the pixel region is 1.4 ⁇ m, which is the smallest product, and a product having a pitch of 0.9 ⁇ m has been announced (for example, Non-Patent Document 2). reference).
  • the design rule minimum design dimension
  • the planar shape of the contact hole is usually created with this minimum design dimension.
  • the aspect ratio of the contact hole 123a on the signal line N + layer 116 shown in FIG. 17B (the depth length ratio to the width of the contact hole) is at least 12.5-15.
  • further reduction of the area of the pixel region is required. This requires a reduction in the minimum processing dimension.
  • the height of the silicon pillar 115 is set to 2.5 to 3 ⁇ m because of the requirement of photoelectric conversion characteristics, the contact hole 123a having a higher aspect ratio. Is required to form.
  • the formation of contact holes by RIE (Reactive Ion Etching) or the like is controlled by the signal line N + layer 116 and the surface of the pixel selection line conductor layer 122.
  • RIE Reactive Ion Etching
  • the etching of the contact hole 123b reaches the pixel selection line conductor layer 122 at the bottom, and then the etching of the contact hole 123a reaches the surface of the signal line N + layer 116. Until exposed to excess etching gas. For this reason, it is necessary to increase the thickness of the pixel selection line conductor layer. Further, since the etching time becomes longer, there arises a problem that it becomes difficult to remove the etching mask layer after RIE and the etching residue. The difficulty in the manufacturing process increases as the aspect ratio of the contact hole increases.
  • SGT Shorting Gate Transistor
  • the SGT has a structure in which a gate conductor layer is formed on the outer periphery of a silicon pillar via a gate insulating layer, and further, an impurity diffusion layer that becomes a source or drain in part of the silicon pillar located above and below the gate conductor layer.
  • the silicon pillar between the source and drain impurity diffusion layers forms the channel of the MOS transistor (see, for example, FIGS. 32, 33, and 34 of Patent Document 2).
  • FIG. 18A is a circuit diagram of an inverter circuit using SGTs. It is composed of two P-channel SGTs 125a and 125b and one N-channel SGT 125c. The gates of all SGTs 125a, 125b and 125c are connected to the input terminal Vi, and the drains of the P-channel SGTs 125a and 125b are connected to the power supply terminal Vcc.
  • the sources of the P-channel SGTs 125a and 125b and the source of the N-channel SGT 125c are connected to the output terminal Vo, and the drain of the N-channel SGT 125c is connected to the ground terminal Vss.
  • the signal voltage input to the input terminal Vi is inverted and output from the output terminal Vo.
  • the input terminal Vo is connected to the gate terminals Vi1 of the P channel SGTs 125a and 125b and the gate terminal Vi2 of the N channel SGT 125c.
  • FIG. 18B is a plan view when the CMOS inverter circuit shown in FIG. 18A is formed on the silicon oxide substrate 131 by applying a known technique.
  • Source P + layer 126a of P channel SGTs 125a and 125b and source N + layer 126b of N channel SGT 125c are formed in contact with each other.
  • Silicon pillars 127a and 127b for forming P-channel SGTs 125a and 125b are formed on the source P + layer 126a.
  • a silicon pillar 127c of the N channel SGT 125c is formed on the N + layer 126b.
  • a gate conductor layer 128a of the SGTs 125a and 125b is formed continuously surrounding and surrounding the silicon pillars 127a and 127b.
  • the gate conductor layer 128a is connected to the input wiring metal layer 130a (Vi1) through the contact hole 129a.
  • a gate conductor layer 128b of the SGT 125c is formed continuously surrounding and surrounding the silicon pillar 127c, and the gate conductor layer 128b is connected to the input wiring metal layer 130e (Vi2) through a contact hole 129f.
  • the drains of the P-channel SGTs 125a and 125b are connected to the power wiring metal layer 130b (Vcc) through contact holes 129b and 129c formed on the silicon pillars 127a and 127b.
  • the P + layer 126a and the N + layer 126b are connected to the output wiring metal layer 130c (Vo) through a contact hole 129d formed on the boundary portion between them.
  • the source of the N channel SGT 125c is connected to the ground wiring metal layer 130d (Vss) through a contact hole 129e formed on the silicon pillar 127c.
  • FIG. 18C is a cross-sectional structure diagram taken along line JJ ′ of FIG. 18B.
  • a flat silicon layer 132 is formed on the buried oxide film 131, and the flat silicon layer 132 includes a drain P + layer 126a and a drain N + layer 126b, and the drain P + layer 126a and the drain N + is the boundary surface in the vicinity of the layer 126b silicide layer 133 for connecting the drain P + layers 126a and drain N + layer 126b directly with each other are formed.
  • P-channel SGTs 125a and 125b are formed in the silicon pillars 127a and 127b on the drain P + layer 126a, and an N-channel SGT 125c is formed in the silicon pillar 127c on the drain N + layer 126b.
  • Gate insulating films 136a, 136b, and 136c made of a high-k (high dielectric constant) film such as HfO 2 are formed so as to surround the silicon pillars 127a, 127b, and 127c.
  • Gate conductor layers 128a and 128b made of a metal film are formed.
  • a source N + layer 139 is formed in the upper region of the silicon pillar 127c forming the N channel SGT 125c, and source P + layers 138a and 138b are formed in the upper region of the silicon pillars 127a and 127b forming the P channel SGTs 125a and 125b.
  • a contact stopper SiN layer 140 is formed so as to cover them, and an interlayer SiO 2 layer 141 is formed on the SiN layer 140.
  • contact holes 129 a, 129 b, 129 c, 129 d, 129 e, and 129 f penetrating the planarized SiO 2 layer 141 are formed.
  • the silicide layer 133 at the boundary between the drain P + layer 126a and the drain N + layer 126b is connected to the output wiring metal layer 130c (Vo) through the contact hole 129d.
  • the source N + layer 139 in the upper region of the silicon pillar 127c is connected to the ground wiring metal layer 130d (Vss) through the contact hole 129e.
  • the drain P + layers 138a and 138b in the upper regions of the silicon pillars 127a and 127b forming the P-channel SGTs 125a and 125b are connected to the power supply wiring metal layer 130b (Vcc) through the contact holes 129b and 129c.
  • the gate conductor layer 128a surrounding the silicon pillars 127a and 127b is connected to the input wiring metal layer 130a (Vi1) via the contact hole 129a, and the gate conductor layer 128b surrounding the silicon pillar 127c is inputted via the contact hole 129f. It is connected to the wiring metal layer 130e (Vi2).
  • 129e, and 129f are the same in the contact holes 129b, 129c, and 129e, and are deeper in the order of the contact hole 129d and the contact holes 129a and 129f.
  • the materials of the gate conductor N + layers 137a and 137b, the drain P + layers 138a and 138b, the source N + layer 139, and the silicide layer 133 connected at the bottom of each contact hole 129a, 129b, 129c, 129d, 129e, and 129f Is different.
  • the number of processes increases due to the individual formation of contact holes, and the degree of circuit integration decreases due to securing a mask alignment margin when each contact hole is formed.
  • the gate conductor layers 128a and 128b, the drain P + layers 138a and 138b, the drain N + layer 139, silicide The surface of the layer 133 needs to be stopped with good controllability, and manufacturing difficulties such as removal of the etching mask layer after RIE etching and removal of etching residues occur.
  • the gate conductor layers 128a and 128b cannot be formed on the contact holes 129d. Therefore, the gate conductor layers 128a of the P-channel SGTs 125a and 125b and the gate conductor layers 128b of the N-channel SGT 125c are connected to the individual input wiring metal layers 130a (Vi1) and 130e (Vi2) via the individual contact holes 129a and 129f. Connected to.
  • Such a connection structure reduces the degree of integration of the CMOS inverter circuit shown in FIG. 18A.
  • the pixel or SGT is formed on the silicon pillar.
  • the diffusion layers doped with donor or acceptor impurities located above and below the silicon pillars are connected to the upper wiring metal layer via contact holes, respectively. Is done. For this reason, at least the height of the silicon pillar differs in the depth of the contact hole connected to the upper and lower regions of the silicon pillar.
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device manufacturing method and a semiconductor device capable of preventing a reduction in circuit integration.
  • a method of manufacturing a semiconductor device includes: A columnar semiconductor forming step of simultaneously forming the first columnar semiconductor and the second columnar semiconductor on the substrate so as to have the same height; At least one of a bottom region of the first columnar semiconductor and a region below and in contact with the bottom region is doped with a donor or acceptor impurity to form a first semiconductor layer, and the first semiconductor layer And a columnar semiconductor bottom connecting step for connecting the second columnar semiconductor to each other; Forming an upper semiconductor region by doping an upper region of the first columnar semiconductor with a donor or acceptor impurity, and forming a circuit element having the upper semiconductor region; and A conductor layer forming step of forming a first conductor layer in the second columnar semiconductor; A contact hole forming step of forming a first contact hole and a second contact hole connected to the first and second columnar semiconductors, respectively; A wiring metal layer forming step of forming a wiring metal layer connected to the upper semiconductor region and the
  • the first and second conductor layers are connected to the second conductor layer and the second columnar semiconductor on the second conductor layer and the second columnar semiconductor, respectively.
  • a wiring metal layer connected to the second conductor layer and the first conductor layer through the first and second contact holes is formed. Can be.
  • the conductor layer forming step includes Forming a first semiconductor layer by doping a donor or acceptor impurity in the second columnar semiconductor, or a polycrystalline semiconductor layer doped with a donor or acceptor in the second columnar semiconductor; A step of forming the first semiconductor layer by embedding any one of a silicide layer and a metal layer.
  • first insulating layer and a second insulating layer so as to surround each of the first and second columnar semiconductors; surrounding the first and second insulating layers; and Forming a gate conductor layer so as to connect the first and second columnar semiconductors.
  • the columnar semiconductor bottom part connecting step includes: At least one of a bottom region of the first columnar semiconductor and a region below and in contact with the bottom region is doped with a donor or acceptor impurity to form a first semiconductor layer, and the first semiconductor layer And the second columnar semiconductor can be connected to each other by forming a fourth conductor layer on the substrate.
  • the second insulating layer may be formed using an insulating material having a lower capacity than the first insulating layer.
  • a semiconductor device is A substrate, First and second columnar semiconductors formed on the substrate and having the same height as each other, At least one of a bottom region of the first columnar semiconductor and a region that is in contact with the bottom region below is doped with a donor or acceptor impurity to form a first semiconductor layer, and the first semiconductor layer is formed.
  • a circuit element having an upper semiconductor region doped with a donor or acceptor impurity is formed in the upper region of the first columnar semiconductor, A first conductor layer is formed in the second columnar semiconductor, A first contact hole, a second contact hole connected to the first and second columnar semiconductors, respectively; A wiring metal layer connected to the upper semiconductor region and the first conductor layer via the first and second contact holes, It is characterized by that.
  • a first insulating layer and a second insulating layer are formed so as to surround the first and second columnar semiconductors, respectively, and at least the first insulating layer of the first and second insulating layers is formed.
  • a third conductor layer extends to the second insulating layer so as to surround; The height of the third conductor layer on the outer periphery of the second columnar semiconductor is lower than the height of the third conductor layer on the outer periphery of the first columnar semiconductor and is greater than the thickness of the third conductor layer. high, Can be.
  • the pixel of the solid-state imaging device includes the first and second columnar semiconductors and includes the circuit element.
  • the pixel is A bottom semiconductor layer as the first semiconductor layer formed on the substrate;
  • a second semiconductor layer formed in the first columnar semiconductor above the bottom semiconductor layer and made of a semiconductor or intrinsic semiconductor having a conductivity type opposite to the bottom semiconductor layer;
  • a gate conductor layer formed on the outer periphery of the second semiconductor layer via the first insulating layer so as to be located above the bottom semiconductor layer;
  • a third semiconductor layer formed on the outer periphery of the second semiconductor layer so as to be located above the gate conductor layer and having the same conductivity type as the first semiconductor layer;
  • a fourth semiconductor layer as the upper semiconductor region connected to the second semiconductor layer and formed above the third semiconductor layer and having a conductivity type opposite to the bottom semiconductor layer;
  • Have The bottom semiconductor layer connects the bottom region of the first columnar semiconductor and the first conductor layer in the second columnar semiconductor to each other. Can be.
  • the SGT is formed as the circuit element in the first columnar semiconductor
  • the SGT is A bottom semiconductor region as the first semiconductor layer formed on the substrate;
  • a channel semiconductor layer connected to an upper part of the bottom semiconductor region and made of a semiconductor or a specific semiconductor having a conductivity type opposite to the bottom semiconductor region;
  • a gate insulating layer formed on the outer periphery of the channel semiconductor layer;
  • a gate conductor layer formed on the outer periphery of the channel semiconductor layer via the gate insulating layer,
  • the upper semiconductor layer is connected to an upper part of the channel semiconductor layer and has the same conductivity type as the bottom semiconductor region, and also functions as a drain when the bottom semiconductor region functions as a source of the SGT.
  • the bottom semiconductor region functions as the drain of the SGT, it functions as a source
  • the bottom semiconductor region and the first conductor layer in the second columnar semiconductor are connected to each other; Can be.
  • a solid-state imaging device In the pixel region where a plurality of the pixels are arranged, the first and second columnar semiconductors constituting each pixel are two-dimensionally arranged in the vertical (column) direction and the horizontal (row) direction, respectively. , Can be.
  • a solid-state imaging device The bottom semiconductor layer as the first semiconductor layer is connected to the bottom regions of the plurality of first columnar semiconductors in the column for each column in which the first columnar semiconductors are arranged in the vertical direction.
  • the first semiconductor layer connection conductor layer By extending in the longitudinal (column) direction, the first semiconductor layer connection conductor layer is formed, The first semiconductor layer connection conductor layer is connected to a bottom region of the second columnar semiconductor adjacent to the first columnar semiconductor on the first semiconductor layer connection conductor layer;
  • the gate conductor layers of the first columnar semiconductors extend in the lateral (row) direction by being connected to each other so as to block light incident between the first columnar semiconductors adjacent in the row direction.
  • Forming a second semiconductor layer connecting conductor layer It extends in the lateral (row) direction so as to block light incident between the first columnar semiconductors adjacent in the column direction, and is connected to the fourth semiconductor layer of each first columnar semiconductor.
  • a third semiconductor layer connecting conductor layer, A plurality of the second columnar semiconductors are formed in a region where at least one of the second and third semiconductor layer connection conductor layers is formed, and contact holes are formed on the second columnar semiconductors.
  • the first semiconductor layer connection conductor layer and the wiring metal layer are connected to each other through the contact holes and the first conductor layer in the second columnar semiconductors. Being Can be.
  • a solid-state imaging device In a pixel region where the pixels are arranged,
  • the bottom semiconductor layer as the first semiconductor layer extends in the vertical (column) direction for each column in which the first columnar semiconductors are arranged in the vertical direction, whereby the first semiconductor layer connection conductor Forming a layer,
  • the gate conductor layers of the first columnar semiconductors are connected to each other to form a second semiconductor layer connection conductor layer extending in a lateral (row) direction,
  • the second and third semiconductor layer connection conductor layers are formed so as to have portions overlapping each other when viewed from the incident direction of the electromagnetic energy wave,
  • the second columnar semiconductor is formed on the first semiconductor layer connection conductor layer and between the first columnar semiconductors adjacent in the lateral (row) direction. Can be.
  • a semiconductor device having SGT Square Gate Transistor
  • a plurality of the first columnar semiconductors are arranged,
  • the gate conductor layer of the first columnar semiconductor extends to connect the plurality of first columnar semiconductors to each other;
  • the second columnar semiconductor is formed in a region where the gate conductor layer is formed;
  • a second insulating layer is formed so as to surround the second columnar semiconductor;
  • the gate conductor layer is formed on the outer periphery of the second columnar semiconductor via the second insulating layer, Can be.
  • the first and second columnar semiconductors and a third columnar semiconductor entirely covered with a third insulating layer are formed on the substrate, A sixth semiconductor layer is formed on the first columnar semiconductor, and a seventh semiconductor layer is formed in a lower region of the first columnar semiconductor, A first insulating layer and a second insulating layer are formed so as to surround the first columnar semiconductor and the second columnar semiconductor, The outer periphery of the first columnar semiconductor is composed of at least one layer so as to surround the first insulating layer and the outer periphery of the second columnar semiconductor is surrounded by the second insulating layer.
  • a fifth conductor layer is formed, and the fifth conductor layer is connected to an upper surface of the third columnar semiconductor;
  • Contact holes are respectively formed so as to be connected to the third columnar semiconductor, the sixth conductor layer of the first columnar semiconductor, and the second columnar semiconductor, A wiring metal layer connected to any of the sixth semiconductor layer, the seventh semiconductor layer, and the fifth conductor layer via the contact hole; Can be.
  • a first insulating layer and a second insulating layer are formed so as to surround the first columnar semiconductor and the second columnar semiconductor, respectively, and a seventh conductor is surrounded so as to surround the first insulating layer.
  • a layer is formed, and the seventh conductor layer extends to the second columnar semiconductor,
  • the seventh conductor layer is formed on the outer periphery of the second columnar semiconductor via the second insulating layer, and is connected to the first conductor layer at the upper portion of the second columnar semiconductor. Being Can be.
  • the first and third columnar semiconductors are formed so as to have the same height and at the same time,
  • An impurity diffusion layer including a donor or acceptor impurity, a silicide layer, or a metal layer is formed in the third columnar semiconductor,
  • a gate conductor layer is formed on the outer periphery of the first columnar semiconductor via a gate insulating layer, The gate conductor layer extends to the third columnar semiconductor, surrounds the third columnar semiconductor, and is an impurity containing a donor or acceptor impurity formed in the third columnar semiconductor Connected to a diffusion layer, a silicide layer, or a metal layer in a lower region of the third columnar semiconductor; Can be.
  • the upper and lower regions of the columnar semiconductor constituting the circuit element can be easily connected to the wiring layer disposed above the columnar semiconductor. Therefore, it is possible to achieve high integration, high-speed driving, and stable operation of a semiconductor device having circuit elements.
  • 1 is a plan view showing a solid-state imaging device according to a first embodiment of the present invention.
  • 1 is a cross-sectional structure diagram illustrating a solid-state imaging device according to a first embodiment. It is a cross-section figure for demonstrating the manufacturing method of the solid-state imaging device which concerns on 1st Embodiment. It is a cross-section figure for demonstrating the manufacturing method of the solid-state imaging device which concerns on 1st Embodiment. It is a cross-section figure for demonstrating the manufacturing method of the solid-state imaging device which concerns on 1st Embodiment. It is a cross-section figure for demonstrating the manufacturing method of the solid-state imaging device which concerns on 1st Embodiment.
  • FIG. 5 is a cross-sectional structure diagram for explaining the method for manufacturing the solid-state imaging device according to the first embodiment.
  • FIG. 5 is a cross-sectional structure diagram for explaining the method for manufacturing the solid-state imaging device according to the first embodiment. It is a cross-section figure for demonstrating the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. It is a cross-section figure for demonstrating the manufacturing method of the solid-state imaging device which concerns on 2nd Embodiment. It is a cross-section figure for demonstrating the manufacturing method of the solid-state imaging device which concerns on 2nd Embodiment. It is sectional structure drawing for demonstrating the manufacturing method of the solid-state imaging device which concerns on the 3rd Embodiment of this invention.
  • CMOS inverter circuit diagram of the prior art example using SGT It is a CMOS inverter circuit diagram of the prior art example using SGT. It is a top view which shows the CMOS inverter circuit of the prior art example using SGT. It is sectional drawing which shows the CMOS inverter circuit of the prior art example using SGT.
  • FIG. 1A is a plan view of the solid-state imaging device according to the present embodiment.
  • the silicon pillars P 11 to P 33 constituting the pixel are arranged in a two-dimensional (matrix) shape in the vertical (column) direction and the horizontal (row) direction.
  • These silicon pillars P 11 to P 33 are formed on the signal oxide N + layers 5a, 5b, and 5c formed on the silicon oxide substrate 1 and extending to the peripheral drive / output circuit region in the vertical (column) direction of FIG. Is formed.
  • the signal line N + layers 5a, 5b, and 5c are contact holes formed on the second silicon pillars Ca, Cb, and Cc in the peripheral drive / output circuit region provided in the upper part and the left part of FIG.
  • the signal line metal layers 26a, 26b, and 26c are connected via SCa, SCb, and SCc.
  • the silicon pillars P 11 to P 33 are surrounded by reset MOS gate conductor layers 7a, 7b and 7c extending in the horizontal (row) direction.
  • the pixel selection line conductor layers 14a, 14b, and 14c extend to the peripheral drive / output circuit region in the horizontal (row) direction of the figure, and contact holes 16aa, 16ab, and 16ac are formed in the peripheral drive / output circuit region.
  • FIG. 1B is a cross-sectional structure diagram taken along the line AA ′ shown in FIG. 1A.
  • a flat signal line N + layer 5 (5a) is formed on the silicon oxide substrate 1.
  • a first silicon pillar 2 (P 11 ) constituting a pixel and a second silicon pillar 3 (Ca) constituting a contact are formed on the signal line N + layer 5 (5a).
  • the signal line N + layer 5 (5a) is formed in the lower region of the first and second silicon pillars 2 (P 11 ) and 3 (Ca) by thermal diffusion of donor impurities.
  • Insulating layers 4b and 4c made of silicon oxide (SiO 2 ) are formed so as to cover the first and second silicon pillars 2 (P 11 ) and 3 (Ca) and the signal line N + layer 5 (5a). ing.
  • the insulating layer 4b here is a gate insulating layer.
  • An SiO 2 layer 6 is formed on the silicon oxide substrate 1, and a reset MOS gate conductor is formed on the SiO 2 layer 6 and on the outer periphery of the gate insulating layer 4 b of the first silicon pillar 2 (P 11 ).
  • Layer 7 (7a) is formed.
  • a photodiode N layer 9 is formed on the outer periphery of the P layer 8a in the upper part of the first silicon pillar 2 (P 11 ) so as to be adjacent to the reset MOS gate conductor layer 7 (7a).
  • An SiO 2 layer 10 is formed on the SiO 2 layer 6.
  • the pixel selection P + layer 11 is formed in the upper region of the first silicon pillar 2 (P 11 ).
  • a conductor N + layer 13 is formed in the second silicon pillar 3 (Ca) by introducing a donor impurity.
  • a pixel selection line conductor layer 14 (14a) connected to the pixel selection P + layer 11 is formed.
  • a SiO 2 layer 15 is deposited so as to cover the entire structure.
  • contact holes 16a (16aa) and 16b (SCa) are formed.
  • the pixel selection line conductor layer 14 (14a) and the pixel selection line metal layer 17a (17aa) are connected through the contact hole 16a (16aa), and the conductor N + layer 13 is connected through the contact hole 16b (SCa).
  • contact holes 16a (16aa) and 16b (SCa) having the same depth are formed on the first and second silicon pillars 2 (P 11 ) and 3 (Ca).
  • This manufacturing method is a method for manufacturing the solid-state imaging device having the sectional structure shown in FIG. 1B.
  • the flat silicon layer 5S is formed on the silicon oxide substrate 1, and the first silicon pillar 2 constituting the pixel of the solid-state imaging device is formed on the flat silicon layer 5S.
  • a step of forming a columnar semiconductor so that the second silicon pillars 3 constituting the contacts are at the same height and at the same time, and a bottom region of the first silicon pillar 2 and a bottom region of the first silicon pillar 2 and forming a signal line N + layer 5 is doped with a donor or acceptor impurities in at least one area of the region, columnar semiconductor bottom connection which connects the signal line N + layer 5 and the second silicon pillar 3 from each other
  • Pixels as circuit elements are formed from photodiodes made of the N layer 9 formed on the outer peripheral portion of the layer 8a.
  • FIG. 2A in the pixel region of the solid-state imaging device of the present embodiment, a flat silicon layer 5S is formed on the silicon oxide substrate 1, and a first pixel constituting a pixel is formed on the flat silicon layer 5S. Silicon pillar 2 is formed. In the peripheral drive / output circuit region, the second silicon pillar 3 constituting the contact is formed. Thereby, the 1st silicon pillar 2 and the 2nd silicon pillar 3 are connected via flat silicon layer 5S. Subsequently, as shown in FIG.
  • the silicon layer at the height of the first and second silicon pillars 2 and 3 on the silicon oxide substrate 1 is made into an Si oxide film (SiO 2 film) and an Si nitride film (Si 3 N 4 film) is used as a mask to perform etching to the height of the planar silicon layer 5S by RIE Si etching so that the first silicon pillar 2 and the second silicon pillar 3 are at the same height, and Form at the same time.
  • a SiO 2 layer 4 a is formed on the surface of the silicon layer between the first and second silicon pillars 2 and 3 and the first and second silicon pillars 2 and 3.
  • donor impurities such as As and P are ion-implanted into the silicon layer between the first silicon pillar 2 and the second silicon pillar 3, and thermal diffusion is performed.
  • An N + layer 5 serving as a signal line is formed in the region below the flat silicon layer 5S and the first and second silicon pillars 2 and 3.
  • the SiO 2 layer 4a is deposited by CVD (Chemical Vapor Deposition), and etch back is performed to thereby form Si between the first silicon pillar 2 and the second silicon pillar 3.
  • a SiO 2 layer 6 is formed on the substrate 1.
  • the SiO 2 layer 4a is removed, and as shown in FIG. 2C, the surface of the first silicon pillar 2 and the second silicon pillar 3 is oxidized and the gate SiO 2 of the MOS transistor in the first silicon pillar 2 is obtained.
  • the SiO 2 layer 4c is formed on the surface of the layer 4b and the second silicon pillar 3, and the gate conductor layer 7 of the MOS transistor is made of tungsten (W), nickel (Ni), cobalt (Co), titanium (Ti). Alternatively, these nitride materials are used.
  • ion implantation of a donor impurity such as arsenic (As) or a doped CVD SiO 2 film is used as a diffusion source, and P of the first silicon pillar 2 is adjacent to the gate conductor layer 7.
  • a donor impurity such as arsenic (As) or a doped CVD SiO 2 film
  • P of the first silicon pillar 2 is adjacent to the gate conductor layer 7.
  • An N layer 9 constituting a photodiode is formed on the outer periphery of the layer 8.
  • the SiO 2 film 10 is deposited by CVD and the surface of the SiO 2 layer 10 is flattened by performing etch back, and then, above the P layer 8a and the N layer 9, A pixel selection P + layer 11 is formed in the upper region of the first silicon pillar 2 by ion implantation of acceptor impurities.
  • a photoresist layer 12 having a through hole is formed in a region above the second silicon pillar 3 by photolithography, and a donor impurity such as phosphorus (P) is added to the second silicon. Ions are implanted into the pillar 3 to form the conductor N + layer 13.
  • the conductor N + layer 13 is formed on the entire second silicon pillar 3 in this way, the channeling phenomenon in which impurities can be introduced deeply into Si even at the same acceleration voltage for ion implantation here. It is desirable to use an ion implantation method using Subsequently, the photoresist layer 12 is removed, and an activation heat treatment for the ion-implanted donor impurity is performed.
  • a pixel selection line conductor layer 14 connected to the pixel selection P + layer 11 of the first silicon pillar 2 is formed.
  • an SiO 2 layer 15 is formed on the SiO 2 film 10 by CVD, and contact holes 16 a and 16 b are formed in the SiO 2 layer 15.
  • the pixel selection line conductor layer 14 and the pixel selection line metal layer 17a are connected via the contact hole 16a, and the conductor N + layer 13 and the signal line are connected via the contact hole 16b.
  • the metal layer 17b is connected.
  • the signal line N + layer 5 in the lower region of the first silicon pillar 2 is connected to the signal line metal layer 17 b via the conductor N + layer 13 formed in the second silicon pillar 3. .
  • the pixel selection P + layer 11 located in the upper region of the first silicon pillar 2 constituting the pixel and the signal line N + layer 7 located in the lower region of the first silicon pillar 2 are mutually connected.
  • the pixel selection line metal layer 17a and the signal line metal layer 17b are connected to each other through the contact holes 16a and 16b having the same depth.
  • Pixel selection line conductor layer 14 connected to the first silicon pillar 2 of the P + layer 11, the side surface of the first P + layer 11 formed in the upper region of the silicon pillar 2, connected to the P + layer 11 Has been.
  • the contact hole 16a on the pixel selection line conductor layer 14 and the contact hole 16b on the second silicon pillar 3 are formed with substantially the same depth.
  • the first silicon pillars 2, P 11 to P 33 constituting the pixels (circuit elements) of the solid-state imaging device, and the second silicon pillars 3, Ca (3), Cb constituting the contacts. , Cc are formed so as to be at the same height and at the same time.
  • Contact holes for connecting the first silicon pillar 2 (on the top surface of P 11 to P 33 ) to the signal line metal layers 17b, 26a, 26b, 26c and the pixel selection line metal layers 17a, 17aa, 17ab, 17ac 16a, 16b, SCa, SCb, SCc, 16aa, 16ab, 16ac can have the same depth. Further, the contact holes 16b, SCa (16b), SCb, and SCc do not need to be deep contact holes like the conventional contact hole 123a shown in FIG. 17B.
  • the signal line N + layers 5, 5 a (5), 5 b and 5 c located in the upper and lower regions of the first silicon pillar 2 via the contact holes 16 a and 16 b and the pixel selection P + layer 11 (in FIG. 1A). any) on the upper surface of the first silicon pillar P 11 ⁇ P 33, the upper signal line metal layer 17b, 26a, 26b, 26c and the pixel selection line metal layer 17a, 17aa, 17ab, connection to 17ac are easily achieved.
  • the height of the first silicon pillar 2, P 11 to P 33 constituting the pixel is increased, and the length of the photodiode serving as the photoelectric conversion region is increased. It is necessary to do. This is because red wavelength light is absorbed even in Si deeper than the light incident surface compared to blue and green wavelength light, and signal charges are generated, so that the incident red wavelength light will be absorbed more by the photodiode. This is because the first silicon pillar 2 and P 11 to P 33 need to be increased.
  • the depth of the contact hole 123a connecting the signal line N + layer 116 and the signal line metal layer 124a is further increased.
  • the signal line metal layers 17b, 26a, 26b, and 26c are always connected to the pixel selection line metal layers 17a, 17aa, 17ab, and 17ac.
  • the contact holes 16a, 16b, SCa, SCb, SCc, 16aa, 16ab, 16ac are formed to have a small height and the same height. For this reason, the solid-state imaging device of this embodiment is particularly effective in obtaining a solid-state imaging device having high red wavelength sensitivity.
  • (Second Embodiment) 3A to 3C show a method for manufacturing the solid-state imaging device according to this embodiment.
  • a silicide layer 23 is formed, so that the signal line N + layer 5 and the signal line metal layer 17b The electrical resistance value between is reduced.
  • FIGS. 2A to 2D in the first embodiment first, the steps shown in FIGS. 2A to 2D in the first embodiment are performed. Subsequently, as shown in FIG. 3A, a pixel selection line conductor layer 14 connected to the P + layer 11 of the first silicon pillar 2 is formed, an SiO 2 layer 18 and a photoresist layer 19 are formed by CVD, and photo Through holes 20 are formed on the second silicon pillars 3 by lithography and etching. Subsequently, as shown in FIG.
  • impurities that do not become donors or acceptors such as silicon (Si) and hydrogen (H) are ion-implanted into the second silicon pillar 3, so that the second silicon pillar 3 is amorphous or After forming the porous silicon layer 21, the photoresist layer 19 is removed.
  • a metal layer 22 such as nickel (Ni), cobalt (Co), tantalum (Ta), tungsten (W), titanium (Ti) or the like is coated by vapor deposition, and heat treatment is performed.
  • the silicide layer 23 is formed by silicidation of the amorphous or porous silicon layer 21, the metal layer 22 is removed.
  • the silicide layer 23 is made of a material such as NiSi 2 , CoSi 2 , TaSi 2 , WSi 2 , or TiS 2 .
  • contact holes 16a and 16b are formed in the SiO 2 layer 18, and a pixel selection line metal layer 17a to which the pixel selection line conductor layer 14 is connected via the contact hole 16a is formed. . Further, a signal line metal layer 17b connected to the silicide layer 23 through the contact hole 16b of the second silicon pillar 3 is formed.
  • the conductor N + layer 13 formed on the second silicon pillar 3 in the first embodiment becomes the silicide layer 23 having a low resistance value, so that the signal line N + layer 5 and the signal line The resistance value between the metal layer 17b can be lowered.
  • the pixel drive speed is such that the RC product of the resistance value R between the signal line N + layer 5 and the signal line metal layer 17b and the inter-wiring capacitance C from the signal line N + layer 5 to the signal line metal layer 17b is small. Therefore, the silicide layer 23 enables high-speed driving of the solid-state imaging device.
  • the metal layers 70a and 70b such as tungsten (W) and copper (Cu) are formed instead of the conductor N + layer 13 of the second silicon pillar 3 constituting the contact in FIG.
  • the resistance value between the line N + layer 5 and the signal line metal layer 73b is reduced.
  • the steps shown in FIGS. 2A to 2C in the first embodiment are performed.
  • an N layer 9 constituting a photodiode is formed on the outer periphery of the first silicon pillar 2, and the first silicon pillar 2, the second silicon pillar 3,
  • a nitrided Si (SiN) layer 64 is formed on the SiO 2 layer 6.
  • the entire structure is covered with the SiO 2 layer 65, and the surface of the SiO 2 layer 65 is covered with the first silicon pillar 2 and the SiN layer on the second silicon pillar 3. Polish up to 64 surfaces using CMP (Chemical Mechanical Polishing).
  • the SiO 2 layer 65 is etched back by RIE until the upper portions of the first silicon pillar 2 and the second silicon pillar are exposed, and the exposed first silicon pillar 2 is removed.
  • the pixel selection P + layer 11 is formed.
  • the pixel selection line conductor layer 14 is formed so as to be connected to the pixel selection P + layer 11, and the SiO 2 layer 66 is formed by CVD to cover the entire structure. To do.
  • the SiO 2 layer 66 is formed by CVD to cover the entire structure.
  • the SiO 2 layer 66 is polished to the surface of the SiN layer 64 on the second silicon pillar 3 by CMP. Subsequently, as shown in FIG. 4B, through holes 68 are formed on the second silicon pillars 3 using the photoresist layer 67 by photolithography, and the second holes are formed using the photoresist layer 67 as an etching mask.
  • the SiN layer 64, the SiO 2 layer 4c, and the silicon layer of the second silicon pillar 3 on the silicon pillar 3 are etched to form a through hole 68a.
  • TiN titanium nitride
  • the W layer 70 is polished to the surface of the SiO 2 layer 66 by CMP, and the SiO 2 layer 71 is deposited on the entire surface by CVD, and contact holes 72a and 72b are formed.
  • the pixel selection line conductor layer 14 and the pixel selection line metal layer 73a are connected via the contact holes 72a and 72b, and the W layer 70a and the signal line metal layer are connected via the contact hole 72b. 73b is connected.
  • the conductor layer formed on the second silicon pillar 3 is the conductor N + layer 13 in the structure shown in FIG. 1F and the silicide layer 23 in the structure shown in FIG. 3C.
  • the W layer 70a has a lower electrical resistance.
  • FIG. 5 shows a conductor layer formed in the second silicon pillar 3 in which a copper (Cu) layer 70b is formed instead of the W layer 70a described above.
  • the W layer 70a described above is formed by the CVD method, while the Cu layer 70b is formed by using an electroplating method (Electrochemical Deposition).
  • the above-described W layer 70 uses a TiN layer 69 as a primer to improve the adhesion between the SiO 2 layers 66 and 4b and the W layer 70, whereas the Cu layer 70a.
  • a barrier layer made of TiN, TaN or the like for preventing Cu from diffusing into the SiO 2 layers 4b, 65, 66 and a sputtering layer serving as an electrode for Cu electroplating is used as a primer for the Cu layer 70b.
  • a barrier / seed layer 69a comprising a Cu seed layer formed by the method is used.
  • the SiO 2 layer 71 is deposited by CVD, and contact holes 72 a and 72 b are formed in the SiO 2 layer 71.
  • the pixel selection line conductor layer 14 and the pixel selection line metal layer 73a are connected through the contact hole 72a, and the Cu layer 70b and the signal line metal layer 73b are connected through the contact hole 72b.
  • the first silicon pillar 2 and the second silicon pillar 3 are formed on the signal line N + layer 5 (5a), but this embodiment
  • the signal line N + layer 5 (5a) becomes a metal material such as W, Co, Ti or the like formed on the silicon oxide substrate 1, or a conductor layer containing these metal materials.
  • FIG. 6 is a cross-sectional structure diagram of the solid-state imaging device corresponding to FIG. 1B.
  • a signal line conductor layer 28 is formed on a silicon oxide substrate 1 by CVD using a metal material such as W, Co, Ti, or a material containing these metals.
  • the first silicon pillar 2a constituting the pixel and the second silicon pillar 3a constituting the contact are formed on the signal line conductor layer 28, and the first silicon pillar 2a and the second silicon pillar 3a are formed.
  • SiO 2 layers 29a and 29b are formed surrounding the substrate.
  • the SiO 2 layer 10a is formed by CVD between the first silicon pillar 2a and the second silicon pillar 3a, and the upper region of the first silicon pillar 2a is above the N layer 32.
  • the pixel selection P + layer 33 is formed.
  • the pixel selection line conductor layer 14 is formed so as to be connected to the pixel selection P + layer 33.
  • a donor or acceptor impurity is doped or silicided conductor layer 35 is formed inside the second silicon pillar 3a.
  • the SiO 2 layer 15 is formed in the upper region of the SiO 2 layer 10a, the first silicon pillar 2a, and the second silicon pillar 3a, and the contact hole 16a and the second silicon are formed on the pixel selection line conductor layer 14.
  • Contact holes 16b are respectively formed on the pillars 3a.
  • the pixel selection metal layer 17a is connected to the pixel selection line conductor layer 14 through the contact hole 16a
  • the signal line metal layer 17b is connected to the conductor layer 35 through the contact hole 16b.
  • the first silicon pillar 2 in the pixel region and the second silicon pillar 3 constituting the contact existing in the peripheral drive / output circuit region are connected via the signal line N + layer 5.
  • the signal line N + layer 31a located in the lower region of the first silicon pillar 2a is made of a metal or silicide such as W, Ni, and Co having a lower electrical resistance than the N + layer 5. Therefore, the electrical resistance of the signal line connecting the drive / output circuit provided in the periphery of the pixel region and the pixels in the pixel region can be reduced. As a result, the solid-state imaging device can be driven at high speed.
  • the solid-state imaging device according to the present embodiment will be described with reference to FIGS. 7A to 7D.
  • the problem about the high-speed driving in the conventional solid-state imaging device shown in FIG. 17C and the problem about high pixel integration in the conventional solid-state imaging device shown in FIG. 17D are improved. .
  • FIG. 7A is a diagram showing a cross-sectional structure formed through a process similar to the manufacturing process shown in FIGS. 2A to 2C.
  • the second silicon pillar 3a constituting the contact is formed in the pixel area adjacent to the first silicon pillar 2 constituting the pixel, and the second silicon pillar 3a constituting the contact is formed in the peripheral drive / output circuit area.
  • 3 silicon pillars 3b are formed.
  • the third silicon pillar 3b is formed separately from the signal line N + layer.
  • a gate conductor layer 7a is formed so as to surround the SiO 2 layers 4b, 4c and 4d formed so as to cover the first to third silicon pillars 2, 3a and 3b.
  • the gate conductor layer 7a is formed so as to connect the first to third silicon pillars 2, 3a, 3b to each other and to cover the third silicon pillar 3b.
  • FIG. 7B is a diagram showing a cross-sectional structure formed through the same processes as those in FIGS. 2D, 2E, and 2F following FIG. 7A.
  • the pixel selection line conductor layer 14 is separated from the second silicon pillar 3 constituting the contact.
  • the SiO 2 layer 4c surrounding the silicon pillar 3 so as to extend from the pixel selection P + layer 11 on the first silicon pillar 2.
  • the pixel selection line conductor layer 14d is connected to the pixel selection line metal layer 17a through the contact hole 16a.
  • the signal line N + layer 5 is connected to the signal line metal layer 17b through the conductor layer 23 (21) of the second silicon pillar 3a constituting the contact and the contact hole 16b. Further, the gate conductor layer 7a surrounds the outer periphery of the second silicon pillar 3a, extends to the third silicon pillar 3b, and further extends to the upper surface of the third silicon pillar 3b. Further, the gate conductor layer 7a is connected to the gate conductor layer 17c through the contact hole 16c from above the third silicon pillar 3b.
  • FIG. 7C shows a plan view when the gate conductor layer 7a is formed on the outer periphery of the second silicon pillar 3a constituting the contact shown in FIG. 7B.
  • a cross-sectional structure diagram along the line BB 'in FIG. 7 corresponds to FIG. 7B.
  • the first silicon pillar P 11 first silicon pillar 2 in FIG. 7B
  • the second silicon pillar C 11 second silicon pillar 3a in FIG. 7B
  • a pair of a first silicon pillar P 11 constituting a pixel and a second silicon pillar C 11 constituting a contact are two-dimensionally arranged in a vertical (column) direction and a horizontal (row) direction. Are arranged in a shape.
  • the signal line N + layers 5a (5), 5b, and 5c are formed to extend in the vertical (column) direction.
  • the first silicon pillars P 11 to P 33 and the first silicon pillars P 11 to P 33 are arranged in the lateral (row) direction on the signal line N + layers 5a (5), 5b, and 5c.
  • the second silicon pillars C 11 to C 33 constituting the contact are formed.
  • third silicon pillars 36a (3b), 36b, and 36c are formed in the peripheral drive / output circuit region so as to be connected to the gate conductor layers 7aa (7a), 7ab, and 7ac.
  • Lower regions of the first and second silicon pillars P 11 to P 33 and C 11 to C 33 are connected to the signal line N + layers 5a (5), 5b, and 5c.
  • Gate conductor layers 7aa (7a), 7ab, 7ac are formed to extend in the lateral (row) direction and on the outer periphery of the first to third silicon pillars P 11 to P 33 , C 11 to C 33. Yes.
  • the gate conductor layers 7aa (7a), 7ab, 7ac extend to the third silicon pillars 36a (3c), 36b, 36c in the peripheral drive / output circuit region.
  • the pixel selection line conductor layers 14a (14d), 14b, and 14c extend in the horizontal (row) direction in FIG. 7C, and the first to third silicon pillars P 11 to P 33 , C 11 to C 33 are formed on the outer periphery.
  • the pixel selection line conductor layers 14a (14d), 14b, and 14c are formed on the outer periphery of the first and second silicon pillars P 11 to P 33 and C 11 to C 33 so as to extend in the horizontal (row) direction. Has been.
  • the pixel selection line metal layers 17aa (17a), 17ab, and 17cc are connected through contact holes 16aa (16a), 16ab, and 16ac.
  • the gate conductor layers 7aa (7a), 7ab, and 7ac pass through the contact holes 37a (16c), 37b, and 37c formed on the third silicon pillars 36a (3c), 36b, and 36c, respectively. 17c), 38b, 38c.
  • the signal line N + layers 5a (5), 5b, 5c are connected to the signal line metal layer 26a (through the contact holes SC 11 to SC 23 formed on the second silicon pillars C 11 to C 33 constituting the contacts. 17b) and 26b.
  • the signal line N + layer 116a having a high resistance formed at the lowermost portion of the first silicon pillars P 11 to P 33 constituting the pixel.
  • the signal lines are formed by the signal line metal layers 26a (17b) and 26b having a low electric resistance. It will be taken out.
  • high-speed driving is realized as compared with the conventional solid-state imaging device.
  • the pixel integration degree of the pixel region can be improved. That is, in the prior art shown in FIG. 17D, the signal first silicon pillar P 11 ⁇ signal line N + layer 130a formed lowermost P 33 constituting the pixels, 130b, the 130c, is formed on the uppermost
  • the contact holes CH 11 to CH 33 connected to the line metal layers 135a, 135b, 135c are reset MOS gate conductor layers 131a, 131b, 131c of MOS transistors formed above the signal line N + layers 130a, 130b, 130c,
  • the pixel selection line conductor N + layers 132a, 132b, and 132c cannot be formed so as to overlap in a plan view.
  • the reset MOS gate conductor layers 131a, 131b, 131c and the pixel selection line conductor N + layers 132a, 132b, 132c need to be wired so as to avoid the contact holes CH 11 to CH 33 .
  • the gate conductor layers 7aa (7a), 7ab, 7ac and the pixel selection line conductor layers 14a (14d), 14b, 14c are the second silicon pillars C 11 to C 11 constituting the contacts. along the outer circumference of the C 33, it can be formed to overlap in a plan view.
  • the pixel integration degree of the pixel region can be improved as compared with the conventional solid-state imaging device.
  • the insulating layer 4c formed on the outer periphery of the second silicon pillar 3a constituting the contact is made of the same material layer as the gate insulating layer 4b formed on the outer periphery of the first silicon pillar 2. It is formed using. Usually, a high dielectric constant (High-K) material layer is used for the gate insulating layer 4b. Therefore, the gate conductor layer 7a and the pixel selection line conductor layer 14b formed on the outer periphery of the second silicon pillar 3a constituting the contact, and the conductor layer 23 (21) in the second silicon pillar 3a constituting the contact. And the coupling capacity increases.
  • High-K high dielectric constant
  • FIG. 7D is a cross-sectional structure diagram of the solid-state imaging device in which the capacitance between the reset gate line and the signal line and the capacitance between the pixel selection line and the signal line are further reduced.
  • the structure shown in FIG. 7D is the same as the structure shown in FIG. 7B except that the low-capacity insulating layer 4e is formed surrounding the conductor layer 23 (21) of the second silicon pillar 3a constituting the contact. is there.
  • the low-capacity insulating layer 4e includes an oxide film (SiOF, SiOC) containing fluorine (F) or carbon (C), a low dielectric constant (low-k) insulating layer such as a porous SiO 2 film, a thick SiO 2 film, or , A combination of an insulating film such as a SiO 2 film and a low dielectric constant insulating film.
  • the low-capacity insulating layer 4e reduces the coupling capacitance formed between the gate conductor layer 7a and the pixel selection line conductor layer 14d and the conductor layer 23 (21) connected to the signal line N + layer 5. . Thereby, high-speed driving and stable driving of the solid-state imaging device are realized.
  • the solid-state imaging device according to the present embodiment will be described with reference to FIGS. 8A and 8B.
  • the present embodiment further improves resolution reduction in the solid-state imaging device and color mixing characteristics in the color imaging device, and facilitates the contact hole creation process.
  • FIG. 8A is a plan view of the solid-state imaging device according to the present embodiment.
  • the signal line N + layers 80a, 80b, and 80c are formed to extend in the vertical (column) direction.
  • the first silicon pillars P 11 to P 33 constituting the pixels and the second silicon pillars C 11 to C 33 constituting the contacts are formed on the signal line N + layers 80a, 80b, and 80c.
  • third silicon pillars 40a, 40b and 40c constituting contacts are formed on the planar silicon layers 39a, 39b and 39c formed in the peripheral drive / output circuit region.
  • the second silicon pillars C 11 to C 33 that form contacts with the first silicon pillars P 11 to P 33 are alternately arranged in the vertical (column) direction in the pixel region.
  • Gate conductor layer 81a, 81b, 81c are formed on the outer periphery of the first silicon pillar P 11 ⁇ P 33 constituting the pixels, which is formed between the first silicon pillar P 11 ⁇ P 33 extending in the row direction It is formed to extend in the lateral (row) direction while surrounding the second silicon pillars C 11 to C 33 .
  • gate conductor layers 81a, 81b and 81c are connected to the gate conductors via contact holes 41a, 41b and 41c formed in the third silicon pillars 40a, 40b and 40c constituting the contacts provided in the peripheral drive / output circuit region. It is connected to the layers 42a, 42b, 42c.
  • the pixel selection line conductor layers 82a, 82b, and 82c are formed so as to extend in the lateral (row) direction of FIG. 8A for each of the first silicon pillars P 11 to P 33 extending in the row direction. .
  • These pixel selection line conductor layers 82a, 82b, and 82c are extended to the outside of the pixel region, and are connected to the pixel selection line metal layers 17aa, 17ab, and 17cc through the contact holes 16aa, 16ab, and 16ac in the peripheral drive / output circuit region. It is connected.
  • Gate conductor layers 81a, 81b, 81c are formed along the first silicon pillars P 11 to P 33 constituting the pixels and the outer periphery of the second silicon pillars C 11 to C 33 constituting the contacts, and The pixel selection line conductor layers 82a, 82b, and 82c are alternately formed so as to extend in the lateral (row) direction.
  • the signal line N + layer 80a, the signal line metal layer 83a, and the signal line N + layer 80b are connected to each other through contact holes H 11 to H 33 formed on the second silicon pillars C 11 to C 33 constituting the contact.
  • the signal line metal layer 83b, the signal line N + layer 80c, and the signal line metal layer 83c are connected to each other. Except for the first silicon pillars P 11 to P 33 constituting the pixel when viewed from the light incident surface side, the pixel region has gate conductor layers 81a, 81b, 81c for shielding light and pixel selection line conductor layers 82a, 82b, 82c.
  • FIG. 8B is a sectional view taken along the line CC ′ shown in FIG. 8A (in FIG. 8A, in the pixel region, the first silicon pillar P 11 constituting the pixel and the first silicon pillar P 11 Only the second silicon pillar C 11 constituting the contact formed below the contact pillar C 11 is shown, and the contact pillars C 12 and C 13 are not shown).
  • the first silicon pillar 2 (P 11 ) constituting the pixel and the bottom part of the second silicon pillar 3a (C 11 ) constituting the contact are connected via the signal line N + layer 5 (80a). Yes.
  • the gate conductor layer 81a formed on the outer periphery of the P layer 8a of the first silicon pillar 2 (P 11 ) via the gate insulating layer 4b includes the first and second silicon pillars 2 (P 11 ), 3a (C 11 ) and the first and second silicon pillars 2 (P 11 ) and 3 a (C 11 ).
  • the gate conductor layer 81a is formed on the outer periphery of the insulating layer 4c in the second silicon pillar 3a (C 11 ). Adjacent to the gate conductor layer 81a of the first silicon pillar 2 (P 11 ), an N layer 9 of a photodiode is formed on the outer periphery of the P layer 8a.
  • a pixel selection line conductor layer 14 e (82 a) is connected to the P + layer 11 formed in the upper region of the N layer 9.
  • the pixel selection line conductor layer 14e (82a) and the second silicon pillar 3a (C 11) mutually same depth of the contact hole 16a (16aa), 16b (H 11) is formed.
  • a pixel selection line conductor layer 14e (82a) and the pixel selection line metal layer 17a (17aa) via a further contact hole 16b (H 11), a second silicon pillar 3a
  • the conductor layer 23 (21) of (C 11 ) and the signal line N + layer 80a are connected to each other.
  • the present embodiment has the following five features.
  • the pixel signal current or the reset current is extracted from the pixel region to the peripheral drive / signal processing circuit through the low-resistance signal line metal layers 83a, 83b, and 83c, thereby realizing high-speed driving of the solid-state imaging device.
  • the light incident on the pixel region between the first silicon pillars P 11 to P 33 is shielded by the gate conductor layers 81a, 81b, 81c and the pixel selection line conductor layers 82a, 82b, 82c that shield the light.
  • reaching the signal line N + layers 80a, 80b, 80c is prevented, and an improvement in resolution and an improvement in color mixing characteristics in color imaging are realized.
  • This improvement in resolution and color mixing properties light incident on one pixel originally signal line N + layer 80a, 80b, and reaches the 80c, the signal lines N + layer 80a, 80b, with the material layers surrounding the 80c It is generated by entering the photoelectric conversion region of an adjacent pixel due to multiple reflection or the like. 3.
  • the second silicon pillars C 11 to C 33 constituting the contact are formed in the region of the gate conductor layers 81a, 81b, 81c, thereby improving the resolution and color mixing characteristics.
  • the arrangement of the wiring lines 81b and 81c and the pixel selection line conductor layers 82a, 82b, and 82c is realized without reducing the pixel integration degree. 4).
  • Pixel selection line conductor layers 82a, 82b, 82c is by not formed on the outer periphery of the second silicon pillar C 11 ⁇ C 33 constituting the contact, on the second silicon pillar C 11 ⁇ C 33 constituting the contact
  • the contact holes H 11 to H 33 to be provided can be easily formed. 5.
  • Contact holes 16aa, 16ab, 16ac, H 11 to H 33 , 41a, 41b and 41c are formed on the first to third silicon pillars P 11 to P 33 , C 11 to C 33 , 40a, 40b and 40c. Since it is small and formed at the same depth, it can be easily manufactured.
  • FIG. 9A shows a plan view of the solid-state imaging device according to the present embodiment.
  • the signal line N + layers 84a, 84b, 84c, and 84d are formed so as to extend in the vertical (column) direction, and are connected to the first silicon pillars R1, R2, R3, and R4 (red signal pixels).
  • R1 to R4 first silicon pillars G1, G2, G3, and G4 (hereinafter abbreviated as G1 to G4) constituting the green signal pixel, and the first silicon pixels constituting the blue signal pixel.
  • Silicon pillars B1, B2, B3 and B4 (hereinafter referred to as B1 to B4) are formed.
  • Second silicon pillars CC 1 , CC 2 , CC 3 , CC 4 (hereinafter abbreviated as CC 1 to CC 4 ) constituting contacts formed simultaneously with these first silicon pillars are signal line N + layers.
  • 84a, 84b, 84c, 84d are connected to the third silicon pillars 43a, 43b, 43c, 43d constituting the contacts, and the planar silicon layers 84da, 84db, 84dc, 84dd provided in the peripheral drive / output circuit region. Formed on top.
  • the second silicon pillars CC 1 and CC 2 constituting the contact are between the column directions of the first silicon pillars R1 and R2 constituting the red signal pixels arranged in the horizontal (row) direction, The pixel is formed in a region where the pixel is to be formed.
  • the second silicon pillars CC 3 and CC 4 constituting the contact are arranged between the column directions of the first silicon pillars R 3 and R 4 constituting the red signal pixels arranged in the horizontal (row) direction. Therefore, the pixel is originally formed in a region where the pixel is to be formed.
  • Gate conductor layer 85a, 85b, 85c, 85d is, the outer periphery of the first silicon pillar R1 ⁇ R4, G1 ⁇ G4, B1 ⁇ B4, the second silicon pillar CC 1 ⁇ CC 4 constituting a contact which constitutes the pixel And extending in the lateral (row) direction.
  • the pixel selection line conductor layers 86a, 86b, 86c, and 86d include first silicon columns R1 to R4, G1 to G4, and B1 to B4 that form pixels, and second silicon columns that form contacts. It is formed on the outer periphery of CC 1 to CC 4 and extends in the lateral (row) direction.
  • the signal line N + layer 84a, the signal line metal layer 87a, and the signal line N + layer 84b are connected via contact holes CH 1 to CH 4 formed on the second silicon pillars CC 1 to CC 4 constituting the contact.
  • the signal line metal layer 87b, the signal line N + layer 84c and the signal line metal layer 87c, and the signal line N + layer 84d and the signal line metal layer 87d are connected to each other.
  • the gate conductor layers 85a, 85b, 85c, and 85d are formed through the contact holes 44a, 44b, 44c, and 44d provided on the third silicon pillars 43a, 43b, 43c, and 43d constituting the contacts. It is connected to 85b, 85c, 85d.
  • connection between the signal line N + layers 84a, 84b, 84c, and 84d and the signal line metal layers 87a, 87b, 87c, and 87d is such that the first S columns R1 to R4 that constitute the red signal pixels in the pixel region are in the horizontal direction. Therefore, the solid-state imaging device can be driven at high speed.
  • FIG. 9B is a cross-sectional structure view taken along the line DD ′ shown in FIG. 9A.
  • the first silicon pillars R1 to R4, G1 to G4, and B1 to B4 constituting the pixels and the second silicon pillars CC 1 , CC 2 , and CC 3 constituting the contacts are further connected to the first First and second silicon pillars are arranged two-dimensionally.
  • the case where only the second silicon pillars CC 1 and CC 2 that form contacts with the first silicon pillars R 1 and R 3 along the line DD ′ will be described.
  • FIG. 9A is a cross-sectional structure view taken along the line DD ′ shown in FIG. 9A.
  • flat signal line N + layers 84a, 84b, 84c, 84d formed in the vertical (column) direction and a flat silicon layer 84e are formed on the silicon oxide substrate 1.
  • a third silicon pillar 43a constituting a contact is formed on the flat silicon layer 84e.
  • P layers 8a and 8c are formed on the signal line N + layers 84a and 84c at the bottom of the first silicon pillars R1 and R3 constituting the pixel, and gate insulating layers 4b and 8c are formed on the outer periphery of the P layers 8a and 8c.
  • a gate conductor layer 85a is formed through 4d. The gate conductor layer 85a also extends to the outer periphery of the second silicon pillars CC 1 and CC 2 constituting the contact, and the order of the first and second silicon pillars R1, CC 1 , R3, CC 2 It is connected to the.
  • Photodiode N layers 9, 9a are formed on the outer periphery of the P layers 8a, 8c so as to be adjacent to the gate conductor layer 85a of the first silicon pillars R1, R3.
  • the pixel connected to the selection line conductor layer 86a formed in the P + layer 11,11a on the photodiode, first, extend includes a second silicon pillar R1, CC 1, R3, the outer periphery of the CC 2 ing.
  • the pixel selection line conductor layer 86a surrounds the insulating layers 4c and 4e in the second silicon pillars CC 1 and CC 2 .
  • the pixel selection line conductor layer 86a extends to the drive / output circuit area outside the pixel area, and is connected to the pixel selection line metal layer 17aa via the contact hole 16aa.
  • the contact holes SH 1 , SH 2 are simultaneously formed on the conductor layers 23 a, 23 b of the second silicon pillars CC 1 , CC 2 and on the third silicon pillar 43 a so as to have the same depth as the contact hole 16 aa , 44a are formed.
  • the conductor layers 23a and 23b are connected to the signal line metal layers 87b and 87d through the contact holes SH 1 and SH 2 .
  • the signal line metal layers 87a, 87b, 87c, 87d are formed to extend in the vertical (column) direction.
  • the second silicon pillars CC 1 , CC 2 , CC 3 , CC 4 constituting the contact can be handled as pseudo pixels by pixel signal processing.
  • the second silicon pillar CC 1 is the same signal as the signal of the pixel R1 arranged in the same row, the second silicon pillar CC 2, the same signal and the signal of the pixel R2 arranged in the same row To do.
  • This utilizes the fact that the red signal signal band may be lower than the green signal modification level because the red signal band is lower than the green signal band.
  • the second silicon pillars CC 1 to CC 4 constituting the contacts are provided in the pixel region, so that high-speed driving can be realized without reducing the pixel integration degree.
  • FIG. 10A is a circuit diagram of one P-channel SGT.
  • the P channel SGT is composed of a gate 56, a source 53, and a drain 57. Further, the gate 56 is connected to the gate terminal G, the source 53 is connected to the source terminal S, and the drain 57 is connected to the drain terminal D.
  • FIG. 10B is a plan view of the P-channel SGT shown in FIG. 10A.
  • a source P + layer 53 a constituting the source 53 is formed on the flat silicon layer 50.
  • a first silicon pillar 51b constituting an SGT and a second silicon pillar 51c constituting a contact are formed on this source P + layer 53a.
  • a third silicon pillar 51a constituting a contact is formed so as to be connected to the gate conductor layer 56a of the gate 56 so as to be adjacent to the first silicon pillar 51b constituting the SGT.
  • the gate conductor layer 56a is formed so as to surround the outer periphery of the first silicon pillar 56b constituting the SGT and to cover the third silicon pillar 51a constituting the contact.
  • drain P + layer 57a formed on the first silicon pillar 51b constituting the SGT is connected to the drain wiring metal layer 63b (D) through the contact hole 62b, and the source P + layer 53a Are connected to the source wiring metal layer 63c (S) through the contact hole 62c, and the gate conductor layer 56a is connected to the contact hole from above the third silicon pillar 51a constituting the contact. It is connected to the gate metal layer 63a (G) through 62a.
  • FIG. 10C is a sectional structural view taken along line EE ′ of the plan view shown in FIG. 10B.
  • a flat silicon layer 50 is formed on the silicon oxide substrate 1.
  • the first silicon pillar 51b constituting the SGT, the second silicon pillar 51c constituting the contact, and the third silicon pillar 51a are formed.
  • the flat silicon layer 50 and the silicon layer 58 of the first silicon pillar 51b are N-type or intrinsic semiconductors.
  • insulating layers 54a, 54b and 54c are formed so as to cover the exposed portions of the flat silicon layer 50 and the first to third silicon pillars 51a, 51b and 51c.
  • the gate conductor layer 56a is formed on the outer periphery of the first silicon pillar 51b via the insulating layer 54b, and the whole structure extends to the third silicon pillar 51a covered with the insulating layer 54a.
  • a source P + layer 53a is formed in the planar silicon layer 50 in the region below the first silicon pillar 51b and the second silicon pillar 51c.
  • the drain P + layer 57a is formed adjacent to the gate conductor layer 56a in the upper region of the first silicon pillar 51b.
  • the entire structure is covered with an insulating layer 60, and a conductor layer 59 connected from the source P + layer 53a of the second silicon pillar to the upper surface of the second silicon pillar 51c is formed.
  • the insulating layer 61 is covered, a contact hole 62a is formed in the insulating layer 61 on the third silicon pillar 51a, the contact hole 62b is formed on the first silicon pillar 51b, and the contact hole 62c is formed on the second silicon pillar 51b. It is formed on the pillar 51c.
  • the gate conductor layer 56a and the gate metal layer 63a (G) are connected through the contact hole 62a, and the drain P + layer 57a and the drain wiring metal layer 63b (D) are connected through the contact hole 62b.
  • the source P + layer 53a and the source wiring metal layer 63c (S) are connected through the contact hole 62c and the conductor layer 59 formed in the second silicon pillar 51c.
  • the contact holes 62b, 62c, 62a formed on the first silicon pillar 51b, the second silicon pillar 51c, and the third silicon pillar 51a are formed at the same depth (same height). .
  • the manufacturing method of the P channel SGT is as follows: The first silicon pillar 51b constituting the SGT, the second silicon pillar 51c constituting the contact, and the third silicon pillar 51a connected to the flat silicon layer 50 on the silicon oxide substrate 1 are the same as each other.
  • First to third silicon pillar forming steps that are simultaneously formed to have a height; Drain P + layers 53a of SGT surrounds the bottom portion of the first silicon pillar 51b is formed in a flat plate shaped silicon layer 50, the first and connecting the bottom portion of the drain P + layers 53a and the second silicon pillar 51c A second silicon pillar bottom connection forming step; An insulating layer 54b is formed on the outer periphery of the first silicon pillar 51b, an insulating layer 54c is formed on the outer periphery of the second silicon pillar 51c, a gate conductor layer 56a is formed surrounding the gate insulating layer 54b, and the gate conductor layer 56a is formed.
  • a drain P + layer 57a is formed on the first silicon pillar 51b and adjacent to the gate conductor layer 56a.
  • the drain P + layer 57a is formed on the third silicon pillar 51a and forming the contact covered with the insulating layer 54a.
  • the drain P + layer 57a functions as a source
  • the source P + layer 53a functions as a drain.
  • the drain and source are composed of N + layers, and the channel is composed of a P-type or intrinsic type semiconductor.
  • FIG. 11A is a three-stage CMOS inverter circuit diagram using SGT.
  • the first-stage inverter circuit includes two P-channel SGTs 88aa and 88ab and one N-channel SGT 89a.
  • the gates of SGTs 88aa, 88ab and 89a are connected to the input terminal Vi, the drains of P-channel SGTs 88aa and 88ab are connected to the power supply terminal Vcc, the sources of P-channels SGT88aa and 88ab and the source of N-channel SGT89a are connected,
  • the terminal is configured and connected to the input terminal of the second stage inverter circuit. Further, the drain of the N-channel SGT 89a is connected to the ground terminal Vss.
  • a second-stage inverter circuit composed of P-channel SGTs 88ba and 88bb and an N-channel SGT89b and a third-stage inverter circuit composed of P-channel SGTs 88ca and 88cb and an N-channel SGT89c are connected.
  • the drains of the P-channel SGTs 88ba, 88bb, 88ca, 88cb, 88ca, 88cb of the second-stage / third-stage inverter circuit are connected to the power supply terminal Vcc, and the drains of the N-channel SGTs 89b, 89c are connected to the ground terminal Vss.
  • the signal voltage input to the input terminal Vi is output from the output terminal Vo as an inverted signal with a delay of 3 clocks.
  • FIG. 11B is a plan view when the three-stage CMOS inverter circuit of FIG. 11A is formed on a substrate using a known technique. From the lower side of FIG. 11B, an initial stage, a second stage, and a third stage inverter circuit are formed.
  • the first-stage inverter circuit is formed by connecting the source P + layers 90ca of the P-channel SGTs 88aa and 88ab and the source N + layer 90cb of the N-channel SGT 89a to each other.
  • Silicon pillars 91ac and 91bc for forming P-channel SGTs 88aa and 88ab are formed on source P + layer 90ca, and silicon pillar 91cc for forming N-channel SGT89a is formed on N + layer 90cb.
  • the gate conductor layers 93c of the SGTs 88aa, 88ab, and 89a are continuously formed so as to surround the silicon pillars 91ac, 91bc, and 91cc that form the SGT.
  • Gate conductor layer 93c is connected to first input wiring metal layer 95ca through contact hole 94ac.
  • the drains of the P-channel SGTs 88aa and 88ab are connected to the first power wiring metal layer 95a through contact holes 94bc and 94cc formed on the silicon pillars 91ac and 91bc.
  • the P + layer 90ca and the N + layer 90cb are respectively connected to the first output wiring metal layer 95cb via a contact hole 94eb formed on the boundary portion between them.
  • the source of the N channel SGT 89a is connected to the first ground wiring metal layer 95c through a contact hole 94ec formed on the silicon pillar 91cc.
  • a second input wiring metal layer 101ac (Vi) is formed on the first input wiring metal layer 95ca, connected to the first input wiring metal layer 95ca.
  • a second output wiring metal layer 101ab connected to the first output wiring metal layer 95cb and connected to the input terminal of the second-stage inverter circuit is formed on the first output wiring metal layer 95cb.
  • the gate conductor layer 93c is wired so as to avoid the contact hole 94da.
  • the second output wiring metal layer 101ab of the first stage inverter circuit is connected to the first input wiring metal layer 95ba of the second stage inverter circuit.
  • the second-stage inverter circuit is formed in the same arrangement as the first-stage inverter circuit, and includes the source P + layer 90ba of P-channel SGT88ba, 88bb, the source N + layer 90bb of N-channel SGT89bb, silicon pillars 91ab, 91bb, 91cb, Gate conductor layer 93b, contact holes 94ab, 94bb, 94cb, 94db, 94eb, a first input wiring metal layer 95ba, a first power supply wiring metal layer 95a, a first ground wiring metal layer 95c, and a first And an output wiring metal layer 95bb.
  • the first output wiring metal layer 95bb is connected to the second output wiring metal layer 101aa, and is connected to the first input wiring metal layer 95aa of the third-stage inverter circuit.
  • 3-stage inverter circuit so that the same arrangement as the first stage, second-stage inverter circuit, P-channel SGT88ca, and the source P + layer 90aa of 88Cb, and the source N + layer 90ba of N-channel SGT89cb, silicon pillar 91aa, 91ba, 91ca, gate conductor layer 93a, contact holes 94aa, 94ba, 94ca, 94da, 94ea, first input wiring metal layer 95aa, first power wiring metal layer 95a, first ground wiring metal layer 95c And a first output wiring metal layer 95ab.
  • the first output wiring metal layer 95ab is connected to the second output wiring metal layer 101c (Vo). Further, the first power wiring metal layer 95a is connected to the second power wiring metal layer 101b (Vcc) via the contact hole 94fa, and the first ground wiring metal layer 95c is connected to the second power wiring metal layer 95c via the contact hole 94fb. 2 ground wiring metal layer 101d (Vss).
  • FIG. 11C shows a cross-sectional structure diagram along the line X1-X1 ′ of FIG. 11B.
  • the X1-X1 ′ line is connected in the horizontal (row) direction to the silicon pillars 91aa and 91ba of the contact hole 94aa and the P-channel SGTs 88ca and 88cb, bent from there, connected to the contact hole 94da, and further forming the silicon pillar constituting the N-channel SGT 91ca is connected.
  • FIG. 11C corresponds to the cross-sectional structure of the third-stage inverter circuit.
  • a flat silicon layer 108 is formed on the silicon oxide substrate 1, and silicon pillars 91 aa and 91 ba of P-channel SGTs 88 ca and 88 cb and a silicon pillar 91 ca of an N-channel SGT 89 c are formed on the flat silicon layer 108.
  • a source P + layer 90aa is formed on the flat silicon layer 108 below the silicon pillars 91aa and 91ba, and a source N + layer 90ba is formed on the flat silicon layer 108 below the silicon pillar 91ca.
  • a gate insulating layer 110b is formed on the outer periphery of the silicon pillars 91aa and 91ba, and a gate insulating layer 110d is formed on the outer periphery of the silicon pillar 91ca.
  • a gate conductor layer 93b connected to each other is formed so as to surround the gate insulating layers 110b and 110d.
  • a stopper SiN layer 112 is formed so as to cover the gate conductor layer 93b.
  • a silicide layer 133a is formed at the boundary between the source P + layer 90aa and the source N + layer 90ba.
  • a contact hole 94da is formed on the silicide layer 133a, a contact hole 94aa is formed on the gate conductor layer 93b, and contact holes 94ba, 94ca and 94ea are formed on the silicon pillars 91aa, 91ba and 91ca, respectively.
  • the gate conductor layer 93a Via these contact holes 94aa, 91aa, 91ba, 94da, 91ca, the gate conductor layer 93a, the first input wiring metal layer 95aa, the drain P + layer 111a, the first power supply wiring metal layer 95a, the silicide layer 133a, and the first The one output wiring metal layer 95ab, the drain N + layer 111b, and the first ground wiring metal layer 95c are connected to each other.
  • the first input wiring metal layer 95aa is connected to the second output wiring metal layer 101aa of the second-stage inverter circuit, and the first output wiring metal layer 95ab is connected to the second output wiring metal layer 101c (Vo). It is connected.
  • the second output wiring metal layer 101aa of the second-stage inverter circuit and the second output wiring layer 101c (Vo) of the third-stage inverter circuit are copper (Cu) wiring layers formed by a dual damascene technique.
  • FIG. 11D shows a cross-sectional structure diagram along line Y1-Y1 ′ shown in FIG. 11B.
  • Silicide layers 133a, 133b, and 133c are formed at the boundaries between the source P + layers 90aa, 90ba, and 90ca and the source N + layers 90ba, 90bb, and 90cb of each stage of the inverter circuit (Y1-Y1 ′ line) Is on the source P + layers 90aa, 90ba, 90ca side).
  • An insulating layer 110b is formed to cover the source P + layers 90aa, 90ba, 90ca and the source N + layers 90ba, 90bb, 90cb.
  • Gate conductor layers 93a, 93b, and 93c are formed on the insulating layer 110b.
  • An insulating layer 113a is deposited on the entire structure.
  • contact holes 94da, 94db, and 94dc are formed on the silicide layers 133a, 133b, and 133c.
  • the contact holes 94da, 94db, 94dc are formed apart from the gate conductor layers 93a, 93b, 93c.
  • the silicide layers 133a, 133b, and 133c are connected to the first output wiring metal layers 95ca, 95cb, and 95cc through the contact holes 94da, 94db, and 94dc.
  • the insulating film 113b is deposited on the entire structure, and the second output wiring metal layers 101c (Vo), 101aa, 101ab connected to the first output wiring metal layers 95ca, 95cb, 95cc are, for example, It is formed by Cu double damascene technology.
  • the contact holes 94ab, 94db, 94eb connected to the first output wiring metal layers 95ab, 95bb, 95cb are connected to the gate conductor layers 93a, 93b. , 93c so as not to overlap with each other in plan view, this causes a reduction in circuit integration.
  • FIG. 11B in the CMOS inverter circuit formed by the prior art, the contact holes 94ab, 94db, 94eb connected to the first output wiring metal layers 95ab, 95bb, 95cb are connected to the gate conductor layers 93a, 93b. , 93c so as not to overlap with each other in plan view, this causes a reduction in circuit integration.
  • FIG. 11B in the prior art, as shown in FIG.
  • contact holes 94ba, 94ca, 94ea on the silicon pillars 91aa, 91ba, 91ca and a contact hole 94da on the silicide layer 133a connected to the bottom of the silicon pillars 91aa, 01ba, 91ca The difference in depth is inevitably caused by the heights of the silicon pillars 91aa, 91ba, 91ca.
  • the contact hole 94da on the silicide layer 133a is different in depth from the contact hole 94aa on the gate conductor layer 93a (FIG. 13C), but this makes it difficult to form the contact hole.
  • FIG. 11E is a plan view when the three-stage CMOS inverter circuit shown in FIG. 11A according to the present embodiment is formed on a substrate. From the lower side of FIG. 11E, an initial stage, a second stage, and a third stage inverter circuit are formed.
  • Stage inverter circuit P-channel SGT88aa, source N + layer 96bc source P + layer 96ac and N-channel SGT89a of 88ab is formed are connected to each other, constitute P-channel SGT88aa, a 88ab on the source P + layer 96ac Silicon pillars 97cb and 97cc are formed, and a silicon pillar 97ce for forming an N-channel SGT 89a is formed on the N + layer 96bc.
  • a contact is formed on the boundary between the source P + layer 96ac and the source N + layer 96bc on the silicon pillar 97cd constituting the contact and on the intrinsic silicon layer 108c in contact with the source P + layer 96ac.
  • Each of the silicon pillars 97ca is formed.
  • the gate conductor layers 93bc of the SGTs 88aa, 88ab, and 89a surround the silicon pillars 97ca, 97cb, 97cd, and 97ce and are continuously formed.
  • the gate conductor layer 93bc is connected to the first input wiring metal layer 47ca through a contact hole 100ca formed on the silicon pillar 97ca constituting the contact.
  • the drains of the P-channel SGTs 88aa and 88ab are connected to the first power supply wiring metal layer 107b through contact holes 100cb and 100cc formed on the silicon pillar 97cb.
  • the P + layer 96ac and the N + layer 96bc are connected to the first output wiring metal layer 47cd through a contact hole 100cd on a contact pillar 97cd formed on the boundary between them.
  • the source of the N channel SGT 89a is connected to the first ground wiring metal layer 107d via a contact hole 100ce formed on the silicon pillar 97ce.
  • a second input wiring metal layer 107aa (Vi) is formed on the first input wiring metal layer 47ca, connected to the first input wiring metal layer 47ca.
  • a second output wiring metal layer 107cc connected to the first output wiring metal layer 47cd and connected to the input terminal of the second-stage inverter circuit is formed on the first output wiring metal layer 47cd.
  • the second output wiring metal layer 107cc of the first stage inverter circuit is connected to the first input wiring metal layer 47ba of the second stage inverter circuit.
  • the second-stage inverter circuit has an intrinsic silicon layer 108b, source P + layers 96ab of P-channel SGTs 88ba and 88bb, source N + layer 96bb of N-channel SGT89bb, and silicon pillar so as to have the same arrangement as the first-stage inverter circuit.
  • the first output wiring metal layer 47bb is connected to the second output wiring metal layer 107cb and is connected to the first input wiring metal layer 47aa of the third-stage inverter circuit.
  • the third-stage inverter circuit has the same arrangement as the first-stage and second-stage inverter circuits, intrinsic silicon layer 108a of P-channel SGTs 88ca, 88cb, source P + layer 96aa, and source N + layer 96ba of N-channel SGT89cb. And silicon pillars 97aa, 97ab, 97ac, 97ad, 97ae, a gate conductor layer 93ba, contact holes 100aa, 100ab, 100ac, 100ad, 100ae, a first input wiring metal layer 47aa, a first power supply wiring metal layer. 107b, a first ground wiring metal layer 107d, and a first output wiring metal layer 47ab. The first output wiring metal layer 47ab is connected to the second output wiring metal layer 107ca (Vo).
  • FIG. 11F shows a cross-sectional structure diagram along the line X2-X2 ′ shown in FIG. 11E.
  • This sectional structure diagram shows a sectional structure of the third-stage inverter circuit.
  • a flat silicon layer 108a is formed on the silicon oxide substrate 1, and the silicon pillars 97ab and 97ac of the P-channel SGTs 88ca and 88cb and the silicon pillar 97ae of the N-channel SGT89c and contacts are formed on the flat silicon layer 108a. Silicon pillars 97aa and 97ad to be formed are formed.
  • a source P + layer 96aa is formed on the flat silicon layer 108a below the silicon pillars 97ab and 97ac, and a source N + layer 96ba is formed on the flat silicon layer 108a below the silicon pillar 97ae.
  • a silicon pillar 97ad constituting a contact is formed on the boundary between the source P + layer 96aa and the source N + layer 96ba.
  • Gate insulating layers 110b and 110d are formed on the outer periphery of the silicon pillars 97ab, 97ac, and 97ae, and insulating layers 110a and 110c are formed on the outer periphery of the silicon pillars 97aa and 97ad constituting the contacts.
  • Gate conductor layers 93b connected to each other are formed on the gate insulating layers 110b and 110d and the outer periphery of the insulating layers 110a and 110c.
  • the gate conductor layer 93b is formed so as to cover the insulating layer 110a of the silicon pillar 97aa constituting the contact.
  • a stopper SiN layer 112a is formed so as to cover the entire structure.
  • contact holes 100aa, 100ab, 100ac, 100ae are formed on the silicon pillars 97aa, 97ab, 97ac, 97ad, 97ae.
  • the conductor layer 109a formed on the pillar 97ad is connected to the first output wiring metal layer 47ab, the drain N + layer 111b, and the first ground wiring metal layer 107d.
  • the first input wiring metal layer 47aa is connected to the second output wiring metal layer 107aa of the second-stage inverter circuit
  • the first output wiring metal layer 47ab is connected to the second output wiring metal layer 107ac. It is connected.
  • the second output wiring metal layer 107aa of the second stage inverter circuit and the second output wiring metal layer 107ac of the third stage inverter circuit are both copper (Cu) wiring layers formed by the dual damascene technique.
  • FIG. 11G is a sectional structural view taken along line Y2-Y2 ′ shown in FIG. 11E.
  • Silicon pillars 97ad, 97bd, and 97cd constituting contacts are formed on the boundaries between the source P + layers 96aa, 96ab, and 96ac and the source N + layers 96ba, 96bb, and 96bc of the inverter circuit in each stage (Y2-Y2). 'The line is on the source P + layer 96aa, 96ab, 96ac side).
  • Insulating layers 110cc, 110cb, 110ca are formed so as to cover the silicon pillars 97ad, 97bd, 97cd, the source P + layers 96aa, 96ab, 96ac and the source N + layers 96ba, 96bb, 96bc.
  • Gate conductor layers 93ba, 93bb, 93bc are formed on the outer periphery of the insulating layers 110ac, 110cb, 110cc of the silicon pillars 97ad, 97bd, 97cd. Further, stopper SiN layers 112a, 112b, and 112c and an insulating layer 113a are deposited on the entire surface.
  • contact holes 100ad, 100bd, and 100cd are formed in the silicon pillars 97ad, 97bd, and 97cd.
  • the conductor layers 109a, 109b, 109c and the first output wiring metal layers 47ab, 47bb, 47cb are connected via the contact holes 100ad, 100bd, 100cd.
  • an insulating film 113b is deposited on the entire surface, and second output wiring metal layers 107ca, 107cb, 107cc connected to the first output wiring metal layers 47ab, 47bb, 47cb are formed by, for example, Cu dual damascene technology. ing.
  • contact holes 94ab, 94db, 94eb connected to the first output wiring metal layers 95ab, 95bb, 95cb are connected to the gate conductor layers 93a, 93b, 93c, respectively. It is necessary to form them so as not to overlap in plan view, but this causes a reduction in circuit integration.
  • the gate conductor layers 93ba, 96bb, 96bc are formed on the silicon pillars 97ad, 97bd, 97cd constituting the contacts.
  • contact holes 100ad, 100bd, and 100cd are formed in the regions of the gate conductor layers 93ba, 93bb, and 93bc. Therefore, the contact holes (100aa, 100ab, 100ac, 100ad, and 100ae) and (100ba, 100bb) of each stage are formed. , 100bd, 100be), (100ca, 100cb, 100cd, 100e) can be linearly arranged in the horizontal (row) direction. Thereby, the circuit integration degree of the CMOS inverter circuit of this embodiment improves. Further, in the present embodiment, as shown in FIG.
  • the first input wiring metal layer 47aa, the first power supply wiring metal layer 107b, the first output wiring metal layer 47ab, and the first ground wiring metal layer 107d are formed.
  • the contact holes 100aa, 100ab, 100ac, 100ad, 100ae to be connected are formed at the same depth on the silicon pillars 97aa, 97ab, 97ad, 97ae. Thereby, the CMOS inverter circuit can be easily manufactured.
  • FIG. 12 is a cross-sectional structure diagram corresponding to FIG. 11F when the present embodiment is applied to the three-stage CMOS inverter circuit shown in FIG. 11A.
  • This cross-sectional structure is the same except for the gate conductor layer 93b in FIG. 11F.
  • the height of the gate conductor layer 93bb formed on the outer periphery of the silicon pillar 97ad constituting the contact is lower than that of the silicon pillars 97ab, 97ac, 97ae on which the SGT is formed, and at least the gate It is formed to have a thickness of the conductor layer 93bb.
  • the coupling capacitance between the gate conductor layer 93bb and the conductor layer 109a of the silicon pillar 97ad constituting the contact can be reduced. Since the conductor layer 109a is connected to the first and second output wiring metal layers 47ab and 107ac, the coupling capacitance between the gate conductor layer 93bb and the output wiring can be reduced. As a result, according to the present embodiment, the SGT circuit can be driven at a higher speed than the circuit shown in FIG. 11F.
  • the height of the gate conductor layer 93bb formed on the outer periphery of the silicon pillar 97ad constituting the contact can be reduced to the thickness of the gate conductor layer 93bb according to the required performance of the circuit.
  • the gate conductor layer 7a and the pixel selection line conductor layer 104a are formed on the entire outer periphery of the second silicon pillar 3 constituting the contact provided in the pixel region.
  • Contact holes 105 a, 105 b, 105 c, 105 d on the third silicon pillars 102 a, 102 b, 102 c, 102 d constituting the contacts provided with the line conductor layer 104 a in the peripheral drive / output circuit regions on both sides in the horizontal (row) direction are formed.
  • FIG. 13A is a cross-sectional structure diagram of the solid-state imaging device according to the present embodiment.
  • This cross-sectional structure is the same as the structure formed in the second silicon pillar 3 constituting the contact with the first silicon pillar 2 constituting the pixel in the pixel region, except for the pixel selection line conductor layer 104a. It is the same as shown.
  • a first silicon pillar 2 constituting a pixel and a second silicon pillar 3 constituting a contact are formed.
  • Third silicon pillars 102a, 102b, 102c, and 102d constituting contacts are formed on the planar silicon layers 5c and 5d provided in the peripheral drive / output region.
  • Insulating layers 4b, 4c, 103a, and 103b are formed on the outer periphery of the first to third silicon pillars 2, 3, 102a, 102b, 102c, and 102d.
  • a gate conductor layer 7a is formed continuously along the outer periphery of the insulating layers 103a and 103b of the insulating layers 4b and 4c and the third silicon pillars 102b and 102c.
  • the third silicon pillars 102a and 102d It is formed so as to cover the entire upper part of the silicon pillars 102a and 102d.
  • a pixel selection line conductor layer 104 a connected to the P + layer 11 formed on the top of the first silicon pillar 2 is formed so as to surround the outer periphery of the photodiode N layer 9 of the first silicon pillar 2.
  • the pixel selection line conductor layer 104a is formed along the insulating layer 4c on the side surface of the second silicon pillar 3, and the third silicon pillars 102b and 102c cover the entire upper part of the third silicon pillars 102b and 102c. It is formed as follows.
  • the gate conductor layer 7a is formed on the SiO 2 layer 6, and the pixel selection line conductor layer 104a is on the SiO 2 layer 10a. Is formed.
  • the signal line N + layer 5 is connected to the conductor layer 23 (21) of the second silicon pillar 3, and is connected to the signal line metal layer 17b through the contact hole 16b.
  • the gate conductor layer 7a is formed in the gate metal layers 106a and 106d through the contact holes 105a and 105d formed on the third silicon pillars 102a and 102d.
  • the pixel selection line conductor layer 104a is connected to the pixel selection line metal layers 106b and 106c through contact holes 105b and 105c formed on the third silicon pillars 102b and 102c.
  • the holes 16b, 105a, 105b, 105c, 105d can be formed at the same depth above the first to third silicon pillars 2, 3, 102a, 102b, 102c, 102d.
  • the gate conductor layer 7a and the pixel selection line conductor layer 104a can be wired along the side surface of the silicon pillar constituting the contact of another wiring, the pixel integration degree of the solid-state imaging device can be improved. .
  • the solid-state imaging device shown in FIG. 13B can be formed.
  • the cross-sectional structure diagram along the line FF ′ in FIG. 13B corresponds to FIG. 13A (in the pixel region of FIG. 13A, on the line FF ′ repeatedly arranged in the horizontal (row) direction. Only the first silicon pillar P 11 constituting the first pixel and the second silicon pillar C 11 constituting the contact are described). In the pixel region, the first silicon pillars P 11 (2) to P 33 and the second silicon pillars C 11 (3) to C 23 constituting the contacts are alternately formed in the lateral (row) direction. .
  • the first and second silicon pillars P 11 to P 33 and C 11 to C 23 are formed on the signal line N + layers 5a (5), 5b, and 5c that are continuous in the vertical (column) direction.
  • the pixel selection line conductor layers 104a, 104b, 104c, and 104d are connected to the outer peripheries of the first and second silicon pillars P 11 to P 33 and C 11 to C 23 , and are provided in the peripheral drive / output circuit regions at both ends.
  • the third silicon pillars 102b, 102c, 102bb, 102cb, 102bc, and 102cc are extended.
  • the gate conductor layers 104aa, 104ab, 104ac are formed on the outer circumferences of the first and second silicon pillars P 11 to P 33 , C 11 to C 23 , and are provided in the peripheral drive / output circuit regions at both ends.
  • the silicon pillars 102b, 102c, 102bb, 102cb, 102bc, and 102cc are formed to extend.
  • the gate conductor layers 104aa, 104ab, 104ac are connected via contact holes 105a, 105ab, 105ac, 105d, 105ab, 105dc provided on the third silicon pillars 102a, 102ab, 102ac, 102d, 102db, 102dc at both ends.
  • the gate conductor layers 106a, 106ab, 106ac, 106c, 106cb, 106cc are connected.
  • the pixel selection line conductor layers 104a, 104b, and 104c pass through contact holes 102a, 102ab, 102ac, 105c, 105cb, and 105cc provided on the third silicon pillars 105b, 102bb, 102bc, 102c, 102cb, and 102cc at both ends.
  • the gate conductor layers 106b, 106bb, 106bc, 106d, 106db, and 106dc are connected.
  • the gate conductor layers 104aa, 104ab, 104ac and the pixel selection line conductor layers 104a, 104b, 104c can be driven from both ends, so that the gate conductor layers 104aa, 104ab, 104ac and the pixel selection line conductor layers 104a, 104b, The reset operation for applying the drive pulse voltage to 104c and the signal read operation can be speeded up.
  • the pixel selection line conductor layer 104a and the gate conductor layer 7a do not overlap each other vertically.
  • the present invention is not limited to this, and an insulating layer may be formed on the surface of the gate conductor layer 7a, and a vertical overlap may be provided at a part in contact with the pixel selection line conductor layer 104a.
  • the light incident between the first silicon pillars 2 constituting the plurality of pixels leaks into the first silicon pillars 2 constituting the adjacent pixels to generate a signal charge, thereby reducing the resolution.
  • color mixing in color imaging can be more effectively prevented.
  • FIG. 14A shows an E / D (enhancement type drive / depletion type load) inverter circuit using the depletion type N channel SGT 114a as a load and the enhancement type N channel SGT as a drive transistor.
  • the gate of the N channel SGT 114b is connected to the input terminal Vi, and the drain and gate of the N channel SGT 114a are connected to the output terminal Vo.
  • the drain of the N channel SGT 114a and the source of the N channel SGT 114b are connected to the output terminal Vo, and the drain of the N channel SGT 114b is connected to the ground terminal Vss.
  • the signal voltage input to the input terminal Vi is inverted and output from the output terminal.
  • FIG. 14B shows a cross-sectional structure of a region of N channel SGT 114a surrounded by a dotted line in FIG. 14A.
  • a gate insulating layer 54a is formed on the outer periphery of the silicon column 51a constituting the N channel SGT, and the gate conductor layer 56b formed on the outer periphery of the gate insulating layer 54a is extended to the silicon column 51b constituting the contact.
  • the contact is pulled up to the upper part of the silicon pillar 51b forming the contact and connected to the conductor layer 59.
  • the drain N + layer 57 of the N channel SGT 114a is connected to the power supply wiring metal layer 63a (Vcc) through the contact holes 62a and 62b formed in the insulating layer 61, and is connected to the drain N + layer 53 of the N channel SGT 114a.
  • the conductor layer 59 and the gate conductor layer 56b of the silicon pillar 51b constituting the contact are connected to the output wiring metal layer 63b (Vo) on the silicon pillar 51b constituting the contact through the contact hole 62b.
  • connection between the drain N + layer 53 of the N-channel SGT 114a and the gate conductor layer 56b is realized on the upper surface of the silicon pillar 51b constituting the contact without adding a new contact hole. Further, contact holes 62a and 62b having the same depth can be formed.
  • FIG. 14C shows an embodiment in which the connection between the gate conductor layer 56 b and the conductor layer 59 of the silicon pillar 51 b constituting the contact is performed on the side surface of the conductor layer 59.
  • the insulating layer 54c formed on the outer periphery of the conductor layer 59 is removed up to a portion lower than the height of the gate conductor layer 56b formed on the outer periphery of the silicon pillar 51a constituting the SGT. Further, the gate conductor layer 56 b is formed, and the connection between the gate conductor layer 56 b and the conductor layer 59 is performed above the conductor layer 59.
  • connection between the drain N + layer 57 of the N channel SGT and the output wiring metal layer 63a (Vo) on the insulating layer 61 is made through the contact hole 62a.
  • Connection between gate conductor layer 56b and output wiring metal layer 63b (Vo) of source N + layer 53 of N channel SGT 114a is made through contact hole 62b.
  • connection between the source N + layer 53 of the N-channel SGT 114a and the gate conductor layer 56b is a new contact hole on the upper surface of the silicon pillar 51b constituting the contact. It is realized without doing. As a result, contact holes 62a and 62b having the same depth can be formed.
  • FIG. 15A is a diagram showing a cross-sectional structure formed through a process similar to the manufacturing process shown in FIGS. 2A to 2C.
  • the second silicon pillar 3a constituting the contact is formed in the pixel area of the solid-state imaging device so as to be adjacent to the first silicon pillar 2 constituting the pixel, and the peripheral driving / output circuit area is formed in the peripheral driving / output circuit area.
  • a third silicon pillar 3b constituting a contact is formed.
  • the third silicon pillar 3b is formed separately from the signal line N + layer.
  • SiO 2 layers 4b, 4c and 4d are formed so as to cover the first to third silicon pillars 2, 3a and 3b.
  • a gate conductor layer 7a is formed surrounding the SiO 2 layers 4b and 4c and the third silicon pillar 3b.
  • the gate conductor layer 7a is formed on the SiO 2 layer 6 so as to connect the first to third silicon pillars 2, 3a, 3b to each other.
  • the gate conductor layer 7a is directly connected to the P layer 8c of the third silicon pillar 3b.
  • FIG. 15B is a diagram showing a cross-sectional structure when a solid-state imaging device is formed through the same process as FIG. 3A to FIG. 3C following FIG. 15A.
  • a silicide layer 23a is formed on the third silicon pillar 3b in the same manner as when the silicide layer 23 is formed on the second silicon pillar 3a.
  • a solid-state imaging device is formed in the same manner as the process shown in FIG. 7B.
  • the gate conductor layer 7a is connected to the silicide layer 23a at the lower portion of the third silicon pillar 3b. Accordingly, in the present embodiment, as shown in FIG. 7B, it is not necessary to form the gate conductor layer 7a connected to the third silicon pillar 3b. This is because the heights of the gate conductor layers 7a surrounding the first to third silicon pillars 2, 3a, 3b can be the same as each other, and as shown in FIG. 7B, the third silicon pillar 3b It is not necessary to leave the gate conductor layer 7a up to the top of the third silicon pillar 3b.
  • FIG. 15A describes the case where the gate conductor layer 7a is formed without reacting with the silicide layer 23a of the third silicon pillar.
  • the gate conductor layer 7a is formed of a metal layer that forms silicide with Si, for example, a metal layer containing a metal material such as W, Pt, Co, Ti, the third silicon pillar 3b.
  • the gate conductor layer 7a reacts with the silicide layer by heat treatment, thereby connecting the two.
  • the present embodiment can also be applied to the connection between the drain N + layer 53 and the gate conductor layer 56b of the N-channel SGT 114a shown in FIGS. 14A to 14C.
  • this connection can be made by connecting the gate conductor layer 56b directly to the conductor layer 59 at a lower portion of the silicon pillar 51b for the contact hole.
  • the solid-state imaging device according to the present embodiment will be described with reference to FIGS. 16A and 16B.
  • the gate conductor layer 7a and the silicide layer 23a of the third silicon pillar 3b are directly connected to each other at a lower portion of the third silicon pillar 3b.
  • a metal conductor layer such as copper (Cu) or tungsten (W) in the third silicon pillar 3b is connected to the gate conductor layer 7a.
  • the SiO 2 layer 4d on the outer periphery of the third silicon pillar 3b remains without being removed.
  • the gate conductor layer 7a surrounds the SiO 2 layers 4b, 4c, 4d on the outer periphery of the first to third silicon pillars 2, 3a, 3b, and is continuously formed on the first interlayer insulating layer 6. It is formed.
  • the P layer 8c of the third silicon pillar 3b is etched to the lower portion of the third silicon pillar 3b, and the SiO 2 layer exposed inside the hole formed by the etching. 4c is removed to expose the gate conductor layer 7a.
  • a barrier seed layer 141 made of, for example, TiN, TaN, or Cu is formed on the upper surface of the etched P layer 8c of the third silicon pillar 3b and the side surface of the hole formed by the etching. After that, Cu is filled in the hole by using a damascene technique.
  • the cross-sectional structure shown in FIG. 16B is obtained through steps similar to those shown in FIG. 4D.
  • the SiO 2 layer 4d at the outer periphery of the third silicon pillar 3b formed simultaneously with the SiO 2 layer 4b that is the gate insulating layer of the first silicon pillar 2 is The gate conductor layer 7a may be removed before forming.
  • the removal of the SiO 2 layer 4d of the third silicon pillar 3b is performed by covering the other region with a photoresist layer, and further removing the SiO 2 layer 4d and performing a photoresist layer removal process. In this step, there is a high possibility that the SiO 2 layer 4b of the first silicon pillar 2 that is the gate is contaminated.
  • the SiO 2 layer 4d is removed before the gate conductor layer 7a is formed.
  • the Si semiconductor is used.
  • other semiconductors such as germanium Si (GeSi) and indium antimony (InSb) are used.
  • the silicon pillars 2 and 2a constituting the pixels and the silicon pillars 51a, 97a, 97b, and 97c constituting the SGT are described as examples formed of P-type or N-type Si. Alternatively, it may be formed of intrinsic type Si.
  • 104a to c, 93, 93a, 93b are formed from a single material layer, but may be formed from a plurality of layers separated by an insulating layer. Further, any of the plurality of layers may include a conductive layer that is electrically suspended.
  • the pixel selection line conductor layers 14, 14 a, 14 b, 14 c, 34 may be metal layers having a low electrical resistivity, or ITO (indium tin oxide) layers that are transparent conductive films.
  • ITO indium tin oxide
  • the pixel selection line metal layers 82a, 82b, and 82c do not overlap with the silicon pillars C 11 to C 33 constituting the contact, so the first silicon Wiring may be performed so as to cover the upper surfaces of the pillars P 11 to P 33 .
  • the ITO film is formed when the second silicon pillars Ca, Cb, Cc constituting the contact do not exist in the pixel region but are formed in the peripheral drive / output circuit region. Can also be applied.
  • the present invention is applied to a solid-state imaging device. However, even if the present invention is applied to a semiconductor device using SGT, it contributes to a reduction in wiring resistance, and thus contributes to an increase in circuit driving speed. .
  • the W layer 70a and the Cu layer 70b are formed by a damascene technique in which a metal material is embedded in the hole 68 of the contact pillar.
  • the present invention is not limited to this, and it may be formed by embedding N + polycrystalline Si containing donor impurities.
  • the silicon layer of the second silicon pillar 3 is etched until the SiO 2 layer 4c is exposed to form a hole 68a.
  • the present invention is not limited to this, and the stress caused by the metal layer such as the buried W layer or Cu layer may be relieved by leaving the silicon layer without exposing through the hole.
  • the second silicon pillars C 11 to C 33 constituting the contacts in the pixel region are changed from the first silicon pillars P 11 to P 33 constituting the pixels.
  • the present invention is not limited to this, and one contact is connected to each of the plurality of first silicon pillars P 11 to P 33 connected to the signal line N + layers 5a, 5b, 5c, 80a, 80b, and 80c. Even if a silicon pillar is provided, the resistance value of the signal line can be reduced.
  • the second silicon pillars C 11 to C 33 constituting the contacts existing in the pixel region are replaced with the first silicon pillars P 11 to P constituting the pixels. 33 . That is, in these drawings, the pixel and contact holes are divided into silicon pillars, respectively.
  • the first silicon pillar constituting the pixel means a silicon pillar having a photoelectric conversion portion having a photodiode, a signal reading portion having a junction transistor, and a reset portion having a reset transistor.
  • the wiring arrangement of the MOS transistor gate conductor layers 81a, 81b, 81c and the pixel selection line conductor layers 82a, 82b, 82c may be interchanged. This is because the same effect can be obtained in both cases.
  • the technical idea of the present invention is applied to a CMOS inverter circuit using SGT.
  • the present invention is not limited to this, and the reduction of the coupling capacitance contributes to high-speed driving and stable operation of the circuit. Therefore, the technical idea of the present invention has one or a plurality of conductor layers on the first silicon pillar 2.
  • the present invention can also be applied to a solid-state imaging device.
  • the technical idea of the present invention is applied to the case where the pixel of the solid-state imaging device or the SGT of the semiconductor device is formed on the Si columnar semiconductor.
  • the technical idea of the present invention can be widely applied not only to solid-state imaging devices and SGTs but also to semiconductor devices in which circuit elements are formed in columnar semiconductors. That is, the technical idea of the present invention is that a semiconductor region formed at the bottom of a columnar semiconductor in which a circuit element is formed and a conductor layer formed in the columnar semiconductor that forms a contact formed simultaneously with the columnar semiconductor that forms the circuit element.
  • the shape of the signal line N + layer in the solid-state imaging device is different from the P + layer or the N + layer below the silicon pillar constituting the SGT. This is because the solid-state imaging device and the shape of the semiconductor device using the SGT shown in FIG. 18C are matched, and the shapes of these N + layers or P + layers may be the same as each other. It may be different due to differences.
  • the shape of the gate conductor layers 7a, 7b, 7c of the pixels in the solid-state imaging device in a plan view is rectangular, whereas the SGT gate conductor layers 93ba, 93bb, 93bc shown in FIG.
  • the silicon pillars 97aa, 97ab, 97ac, 97ad, and 97ae are surrounded by a circular shape, any shape may be used.
  • the shape of the gate conductor layers 7a, 7b, and 7c in plan view may be other shapes, for example, an ellipse or a pentagon, and may be appropriately changed according to the design of the semiconductor device.
  • the technical idea of the present invention is applied to a semiconductor device using SGT.
  • the tenth embodiment is a driving / output / input of a solid-state imaging device. It can also be applied to circuits or other semiconductor devices.
  • the silicon pillars 51a and 97aa constituting the contacts are formed on the planar silicon layers 50 and 108a connected to the source P + layers 53aa and 96aa and the source N + layer 96ba.
  • it may be formed on the flat Si layer on which the source P + layers 53a and 96aa and the source N + layer 96ba are formed and on the separated flat silicon layer.
  • the gate pillars 93ba, 93bb, and 93bc formed on the outer periphery of the silicon pillars 97ab and 97ac that form the P-channel SGT and the silicon pillar 97ac that forms the N-channel SGT are the same material layer.
  • the gate conductor layers 93ba, 93bb, 93bc may be formed of different material layers or conductor layers including different material layers in order to set a threshold voltage.
  • the pixel selection line conductor layer 104a is connected to the P + layer 11 in the upper region of the first silicon pillar 2, but is formed so as to be electrically separated from the P + layer 11.
  • the pixel selection line conductor layer 14d shown in FIG. 7B the pixel selection line conductor layer may be formed in the same layer as the P + layer 11.
  • the third silicon pillar that constitutes a contact corresponding to each conductor layer can be improved.
  • FIG. 10C only one gate conductor layer 56 is formed on the first silicon pillar 51b.
  • the technical idea of the present invention can also be applied to an SGT having a plurality of gate conductor layers in the height direction of the first silicon pillar 51b, as in the case of the solid-state imaging device of FIG. 13A. it can. In this case, since the height of the first silicon pillar 51b is increased, the effect of the present invention is further enhanced.
  • the present invention can be widely applied to semiconductor devices in which circuit elements are formed in columnar semiconductors such as solid-state imaging devices and SGTs.

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Abstract

　半導体装置の製造方法は、基板（１）上に、第１及び第２の柱状半導体（２、３）を互いに同じ高さにかつ同時に形成する柱状半導体形成工程と、第１の柱状半導体（２）の底部領域にドナー又はアクセプタ不純物をドープして第１の半導体層（５）を形成するとともに、第１の半導体層と第２の柱状半導体（３）とを互いに接続する柱状半導体底部接続工程と、第１の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域（１１）を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、第２の柱状半導体内に第１の導体層（１３）を形成する導体層形成工程と、第１及び第２の柱状半導体にそれぞれ接続される第１及び第２のコンタクトホール（１６ａ、１６ｂ）を形成するコンタクトホール形成工程と、第１及び第２のコンタクトホールを介して上部半導体領域及び第１の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は、半導体装置、及び、半導体装置の製造方法に関し、特に、柱状構造を有する半導体内にチャネル領域が形成されているトランジスタを備える半導体装置の製造方法、及び、その半導体装置に関する。
　例えば、柱状半導体に画素を形成するＣＭＯＳ型固体撮像装置、又は柱状半導体にＭＯＳトランジスタを形成する半導体装置では、更なる高性能化が求められている。
　固体撮像装置は、ビデオカメラ、スチールカメラなどに広く用いられている。そして、固体撮像装置の高解像度化、高速化、及び高感度化などの性能向上が求められている。
　以下、図１７Ａ～図１７Ｄを参照しながら、従来例の固体撮像装置について説明する。図１７Ａ～図１７Ｄに示すように、１つの画素が１つの半導体であるシリコン（以後、Ｓｉで表す）柱１１５内に構成されている固体撮像装置が知られている（例えば、特許文献１を参照）。図１７Ａは、単一の画素の断面構造図である。この画素構造においては、酸化シリコン基板１１４上に平板状の信号線Ｎ＋層（「ドナー不純物を多く含んだＮ形Ｓｉ半導体層」を、以下、「Ｎ＋層」と省略する）１１６が形成されている。この信号線Ｎ＋層１１６上にシリコン柱１１５が形成されている。信号線Ｎ＋層１１６は、シリコン柱１１５の下方部位にも拡散により拡がって形成されている。この信号線Ｎ＋層１１６上にＰ層１１７（「アクセプタ不純物を含んだＰ形Ｓｉ半導体層」を、以下、「Ｐ層」と省略する。）が接続され、このＰ層１１７を囲んでゲート絶縁層１１８と、このゲート絶縁層１１８の外側にゲート導体層１１９が形成されている。このゲート導体層１１９に隣接する領域に、Ｐ層１１７と、このＰ層１１７の外周部に位置するＮ層１２０とが形成されている。そして、このＰ層１１７とＮ層１２０上に、画素選択Ｐ＋層（アクセプタ不純物を多く含んだＰ形Ｓｉ半導体層であり、以後Ｐ＋層と記載する。）１２１が形成されている。そして、この画素選択Ｐ＋層に画素選択線導体層１２２が接続されている。
　シリコン柱１１５上面より入射した光は、フォトダイオードが形成されているＰ層１１７とＮ層１２０の光電変換領域で吸収され、信号電荷（自由電子）を発生する。そして、発生した信号電荷のほとんどは、フォトダイオードのＮ層１２０に蓄積される。画素シリコン柱１１５には、このフォトダイオードのＮ層１２０をゲート、このＮ層１２０で囲まれたＰ層１１７をチャネル、画素選択Ｐ＋層１２１をソース、信号線Ｎ＋層１１６近傍のＰ層１１７をドレインにした接合トランジスタが形成されている。フォトダイオードのＮ層１２０に蓄積された信号電荷量に応じた信号電流が、画素選択Ｐ＋層１２１にプラス電圧、信号線Ｎ＋層１１６にグランド電圧を印加することで読み出される。Ｎ層１２０をソース、信号線Ｎ＋層１１６をドレイン、ゲート絶縁層１１８を囲むゲート導体層１１９をゲートにしたリセットＭＯＳトランジスタが形成されており、フォトダイオードのＮ層１２０に蓄積された信号電荷は、ゲート導体層１１９にプラス電圧、ドレインである信号線Ｎ＋層１１６にプラス電圧を印加することにより、信号線Ｎ＋層１１６を介して外部に除去される。
　このように、従来の固体撮像装置における画素の基本動作は、Ｐ層１１７とＮ層１２０のフォトダイオード部で照射光吸収・信号電荷発生を行う光電変換動作と、この信号電荷をフォトダイオードのＮ層１２０で蓄積する信号電荷蓄積動作と、この蓄積された信号電荷量に応じた信号電流を、フォトダイオードＮ層１２０をゲートにし、画素選択Ｐ＋層１２１をソース、信号線Ｎ＋層１１６近傍のＰ層１１７をドレインにした接合トランジスタにより読み出す信号電荷読出し動作と、この蓄積された信号電荷が、Ｎ＋層１２０をソース、信号線Ｎ＋層１１６をドレイン、ゲート絶縁層１１８を囲んだゲート導体層１１９をゲートにしたリセットＭＯＳトランジスタにより信号線Ｎ＋層１１６に除去されるリセット動作とから構成されている。
　固体撮像装置の画素は、２次元状に配置された画素領域と、画素領域の画素を駆動し、画素信号を取り出し信号処理するための周辺駆動・出力回路領域と、から構成されている。図１７Ｂに、画素領域において１つの画素を構成するシリコン柱１１５、信号線Ｎ＋層１１６、及び、画素選択線導体層１２２が、周辺駆動・出力回路領域の上部配線金属層１２４ａ，１２４ｂに電気的に接続されている断面構造図を示す。この画素構造の特徴は、信号線Ｎ＋層１１６及び画素選択Ｐ＋層１２１が、それぞれ、シリコン柱１１５の上下領域に形成されていることである。信号線Ｎ＋層１１６は、画素を構成するシリコン柱１１５から周辺駆動出力回路まで延在しており、周辺駆動・出力回路領域においてコンタクトホール１２３ａを介して信号線金属層１２４ａに接続されている。また、画素選択Ｐ＋層１２１に接続された画素選択線導体層１２２は、画素を構成するシリコン柱１１５から周辺駆動・出力回路まで延在しており、この周辺駆動・出力回路領域において、コンタクトホール１２３ｂを介して画素選択線金属層１２４ｂに接続されている。信号線Ｎ＋層１１６上のコンタクトホール１２３ａは、このＮ＋層１１６上に堆積したＳｉＯ２層１２５ａ，１２５ｂ，１２５ｃをエッチングすることで形成されている。そして、コンタクトホール１２３ｂは、画素選択線導体層１２２上のＳｉＯ２層１２３ｂのみをエッチングすることで形成されている。これによって、コンタクトホール１２３ａとコンタクトホール１２３ｂとの深さには、必然的に、画素を構成するシリコン柱１１５の高さ分に相当する異なりが生じる。
　このシリコン柱１１５の高さは、主にフォトダイオードのＮ層１２０の高さで決められる。光は、シリコン柱１１５上の画素選択Ｐ＋層１２１の上面から入射する。この光照射による信号電荷発生率は、画素選択Ｐ＋層１２１上面からＳｉ深さに対して指数関数で減少する特性を持つ。可視光を感知する固体撮像装置においては、感度に寄与する信号電荷を効率よく取り出すには、光電変換領域の深さは２．５～３μｍが必要である（例えば、非特許文献１を参照）。このため、光電変換フォトダイオードのＮ層１２０の高さが、少なくとも２．５～３μｍが必要となる。このＮ層１２０の下にあるリセットＭＯＳトランジスタのゲート導体層１１９の高さは、０．１μｍ以下であっても動作可能であるので、画素シリコン柱１１５の高さには、少なくとも２．５～３μｍが必要になる。
　図１７Ｃに、従来例の固体撮像装置の平面図を示す。同図において、Ｇ－Ｇ'線に沿った断面構造図が図１７Ｂに対応する。図１７Ｃに示すように、画素を構成するシリコン柱Ｐ１１～Ｐ３３が配置されており、これらシリコン柱Ｐ１１～Ｐ３３は、図面の縦（列）方向に周辺駆動・出力回路領域まで延長して形成された信号線Ｎ＋層１１６ａ（１１６），１１６ｂ，１１６ｃ上に形成されている。信号線Ｎ＋層１１６ａ（１１６），１１６ｂ，１１６ｃは周辺駆動・出力回路領域においてコンタクトホール１２６ａ（１２３ａ），１２６ｂ，１２６ｃを介して信号線金属層１２８ａ（１２４ａ），１２８ｂ，１２８ｃに接続されている。画素を構成するシリコン柱Ｐ１１～Ｐ３３の行ごとに接続されたリセットＭＯＳゲート導体層１１９ａ（１１９），１１９ｂ，１１９ｃと、画素選択線導体層１２２ａ（１２２），１２２ｂ，１２２ｃは、図面の横（行）方向に周辺駆動・出力回路領域まで延在している。画素選択線導体層１２２ａ（１２２），１２２ｂ，１２２ｃは、周辺駆動・出力回路領域においてコンタクトホール１２７ａ（１２３ｂ），１２７ｂ，１２７ｃを介して画素選択線金属層１２９ａ（１２４ｂ），１２９ｂ，１２９ｃに接続されている。
　図１７Ｃでは、信号線Ｎ＋層１１６ａ，１１６ｂ，１１６ｃ上のコンタクトホール１２６ａ，１２６ｂ，１２６ｃを画素領域の外側にある周辺駆動・出力回路領域に形成したが、画素シリコン柱Ｐ１１～Ｐ３３に隣接して形成する必要がある場合がある。図１７Ｃを参照して、信号電荷読出し動作における信号電流と、リセット動作における蓄積電荷除去電流とは、信号線Ｎ＋層１１６ａ，１１６ｂ，１１６ｃの終端にある、コンタクトホール１２６ａ，１２６ｂ，１２６ｃを通じて信号線金属層１２８ａ，１２８ｂ，１２８ｃから取り出されている。信号線Ｎ＋層１１６ａ，１１６ｂ，１１６ｃと信号線金属層１２８ａ，１２８ｂ，１２８ｃとの接続を駆動・出力回路領域で行うと、画素シリコン柱Ｐ１１～Ｐ３３とコンタクトホール１２６ａ，１２６ｂ，１２６ｃとの間の信号線Ｎ＋層１１６ａ，１１６ｂ，１１６ｃの抵抗値が、信号電流取り出しと蓄積電荷除去の応答時間を制約することになる。このため、高速化のためには、この信号線の抵抗値を小さくすることが必要となる。
　図１７Ｄに、信号線の抵抗値を小さくする固体撮像装置の平面図を示す。同図において、Ｈ－Ｈ’線に沿った断面構造図が図１７Ｂに対応する。図１７Ｄに示すように、画素領域において、シリコン柱Ｐ１１～Ｐ３３に隣接してコンタクトホールＣＨ１１～ＣＨ３３が形成されている。シリコン柱Ｐ１１～Ｐ３３は、図１７Ｂにおけるシリコン柱１１５に示す構造を有し、コンタクトホールＣＨ１１～ＣＨ３３は、図１７Ｂにおけるコンタクトホール１２３ａに示す構造を有している。これらシリコン柱Ｐ１１～Ｐ３３とコンタクトホールＣＨ１１～ＣＨ３３は図面の縦（列）方向に延在した信号線Ｎ＋層１３０ａ，１３０ｂ，１３０ｃ上に形成されている。信号線Ｎ＋層１３０ａ，１３０ｂ，１３０ｃはコンタクトホールＣＨ１１～ＣＨ３３を介して図面の縦（列）方向に延在した信号線金属層１３５ａ，１３５ｂ，１３５ｃに接続されている。画素を構成するシリコン柱Ｐ１１～Ｐ３３の行ごとに延在したリセットＭＯＳゲート導体Ｎ＋層１３１ａ，１３１ｂ，１３１ｃと、画素選択線導体Ｎ＋層１３２ａ，１３２ｂ，１３２ｃは、コンタクトホールＣＨ１１～ＣＨ３３を回避しながら、図面の横（行）方向に周辺駆動・出力回路領域まで延在している。画素選択線導体Ｎ＋層１３２ａ，１３２ｂ，１３２ｃは、周辺駆動・出力回路領域においてコンタクトホール１３３ａ，１３３ｂ，１３３ｃを介して画素選択線金属層１３４ａ，１３４ｂ，１３４ｃに接続されている。
　信号線の画素から周辺駆動・出力回路までの接続を、このコンタクトホールＣＨ１１～ＣＨ３３を介して信号線Ｎ＋層１３０ａ，１３０ｂ，１３０ｃと接続した信号線金属層１３５ａ，１３５ｂ，１３５ｃで行うことによって、信号線の低抵抗化が実現される。これは、信号線Ｎ＋層１３０ａ，１３０ｂ，１３０ｃの抵抗率（Ωｍ）は約１０－５Ωｍであるのに対して、信号線金属層１３５ａ，１３５ｂ，１３５ｃの抵抗率はアルミニウム（Ａｌ）を用いると約３×１０－８Ωｍ、銅（Ｃｕ）を用いると約１．５×１０－８Ωｍとなり、いずれも十分に小さいことによる。この場合、画素領域の中に、画素を構成するシリコン柱Ｐ１１～Ｐ３３と、コンタクトホールＣＨ１１～ＣＨ３３を形成することが必要となる。さらに、信号線金属層１３５ａ，１３５ｂ，１３５ｃと、画素選択線導体Ｎ＋層１３２ａ，１３２ｂ，１３２ｃ、リセットＭＯＳゲート導体Ｎ＋層１３１ａ，１３１ｂ，１３１ｃとの短絡を防止するため、コンタクトホールＣＨ１１～ＣＨ３３は、画素選択線導体Ｎ＋層１３２ａ，１３２ｂ，１３２ｃと、リセットＭＯＳゲート導体Ｎ＋層１３１ａ，１３１ｂ，１３１ｃとを回避するように形成されることが必要である。また、個別に画素を構成するシリコン柱Ｐ１１～Ｐ３３に隣接してコンタクトホールＣＨ１１～ＣＨ３３を形成することが必要となるため、個別に形成する画素を構成するシリコン柱Ｐ１１～Ｐ３３とコンタクトホールＣＨ１１～ＣＨ３３のマスク合わせマージンを確保して形成することが必要となる。このように、信号線抵抗値を小さくするために、画素を構成するシリコン柱Ｐ１１～Ｐ３３に隣接してコンタクトホールＣＨ１１～ＣＨ３３を形成し、画素から周辺駆動・出力回路までの接続を、信号線金属層１３５ａ，１３５ｂ，１３５ｃで行うことが必要となる。これにより、画素領域の画素集積度の低下が生じる。
　現在、画素領域に２次元状に配列された画素のピッチは、製品化された最も小さいもので１．４μｍであり、０．９μｍピッチの製品も発表されている（例えば、非特許文献２を参照）。設計ルール（最小設計寸法）が０．２μｍ（２００ｎｍ）の場合、通常コンタクトホールの平面形状は、この最小設計寸法で作成される。この場合、図１７Ｂに示す信号線Ｎ＋層１１６上のコンタクトホール１２３ａのアスペクト比（コンタクトホールの幅長に対する深さ長比）は、少なくとも１２.５～１５となる。固体撮像装置の低コスト化のため、更なる画素領域の面積の縮小が求められている。これには、最小加工寸法の縮小が必要であるが、シリコン柱１１５の高さは、光電変換特性の要求から２．５～３μｍと定められているので、更に高いアスペクト比を持つコンタクトホール１２３ａを形成することが要求されている。
　図１７Ｃ、図１７Ｄに示す固体撮像装置共に、図１７Ｂに示すように、深さが少なくとも画素を構成するシリコン柱１１５の高さだけ異なる２つのコンタクトホール１２３ａ，１２３ｂを形成することが必要である。通常は、このコンタクトホール１２３ａ，１２３ｂの形成は、個別に行うので、工程数が増加する。さらに、コンタクトホール１２３ａとコンタクトホール１２３ｂを形成するときのマスク合わせマージンを個別に確保する必要性による画素集積度の低下が生じる。あるいは、同時に２つのコンタクトホール１２３ａ，１２３ｂを形成する場合には、ＲＩＥ（Reactive Ion Etching）などによるコンタクトホールの形成を信号線Ｎ＋層１１６と、前記画素選択線導体層１２２の表面とで制御よく止めるための製造上の困難性を生じる。さらに、同時に２つのコンタクトホールを形成する場合においては、コンタクトホール１２３ｂのエッチングが、底部の画素選択線導体層１２２に到達した後、コンタクトホール１２３ａのエッチングが信号線Ｎ＋層１１６表面に到達するまで、余分にエッチングガスにさらされる。このため、画素選択線導体層を厚くすることが必要となる。また、エッチング時間が長くなることにより、ＲＩＥ後のエッチング用マスク層の除去や、エッチング残留物の除去が困難となる問題が生じる。かかる製造工程での困難性は、コンタクトホールのアスペクト比が高くなるに伴って大きくなる。
　このような固体撮像装置と同様に、回路素子をシリコン柱に形成する半導体装置としてＳＧＴ（Surrounding Gate Transistor）が知られている。ＳＧＴは、シリコン柱の外周にゲート絶縁層を介してゲート導体層を形成した構造であり、さらにゲート導体層の上方及びと下方に位置するシリコン柱の一部にソース又はドレインとなる不純物拡散層を有し、ソースとドレイン不純物拡散層間のシリコン柱がＭＯＳトランジスタのチャネルを構成している（例えば、特許文献２の図３２、図３３、図３４を参照）。
　以下、図１８Ａ、図１８Ｂ、図１８Ｃを参照しながら、従来例のＳＧＴを用いたＣＭＯＳインバータ回路について説明する。図１８Ａは、ＳＧＴを用いたインバータ回路の回路図である。２個のＰチャネルＳＧＴ１２５ａ，１２５ｂと１個のＮチャネルＳＧＴ１２５ｃより構成され、全てのＳＧＴ１２５ａ，１２５ｂ，１２５ｃのゲートが入力端子Ｖｉに接続され、ＰチャネルＳＧＴ１２５ａ，１２５ｂのドレインが電源端子Ｖｃｃに接続され、ＰチャネルＳＧＴ１２５ａ，１２５ｂのソースとＮチャネルＳＧＴ１２５ｃのソースが出力端子Ｖｏに接続され、ＮチャネルＳＧＴ１２５ｃのドレインがグランド端子Ｖｓｓに接続されている。この回路では、入力端子Ｖｉに入力された信号電圧が反転して出力端子Ｖｏより出力される。なお、入力端子ＶｏはＰチャネルＳＧＴ１２５ａ，１２５ｂのゲート端子Ｖｉ１と、ＮチャネルＳＧＴ１２５ｃのゲート端子Ｖｉ２に接続されている。
　図１８Ｂは、図１８Ａに示すＣＭＯＳインバータ回路を、公知の技術を適用することで、酸化シリコン基板１３１上に形成した場合の平面図である。ＰチャネルＳＧＴ１２５ａ，１２５ｂのソースＰ＋層１２６ａとＮチャネルＳＧＴ１２５ｃのソースＮ＋層１２６ｂが接して形成される。ソースＰ＋層１２６ａ上にＰチャネルＳＧＴ１２５ａ，１２５ｂを形成するシリコン柱１２７ａ，１２７ｂが形成されている。Ｎ＋層１２６ｂ上にＮチャネルＳＧＴ１２５ｃのシリコン柱１２７ｃが形成されている。ＳＧＴ１２５ａ，１２５ｂのゲート導体層１２８ａが、シリコン柱１２７ａ，１２７ｂを囲んで、かつ連続して形成されるとともに、このゲート導体層１２８ａはコンタクトホール１２９ａを介して入力配線金属層１３０ａ（Ｖｉ１）に接続されている。ＳＧＴ１２５ｃのゲート導体層１２８ｂが、シリコン柱１２７ｃを囲んで、かつ連続して形成されるとともに、このゲート導体層１２８ｂはコンタクトホール１２９ｆを介して入力配線金属層１３０ｅ（Ｖｉ２）に接続されている。ＰチャネルＳＧＴ１２５ａ，１２５ｂのドレインが、シリコン柱１２７ａ，１２７ｂの上に形成されたコンタクトホール１２９ｂ，１２９ｃを介して電源配線金属層１３０ｂ（Ｖｃｃ）に接続されている。Ｐ＋層１２６ａとＮ＋層１２６ｂとは、両者の境界部上に形成されたコンタクトホール１２９ｄを介して出力配線金属層１３０ｃ（Ｖｏ）に接続されている。ＮチャネルＳＧＴ１２５ｃのソースは、シリコン柱１２７ｃ上に形成されたコンタクトホール１２９ｅを介してグランド配線金属層１３０ｄ（Ｖｓｓ）に接続されている。
　図１８Ｃは、図１８ＢのＪ－Ｊ’線における断面構造図である。図１８Ｃに示すように、埋め込み酸化膜１３１の上に平板状シリコン層１３２が形成され、平板状シリコン層１３２はドレインＰ＋層１２６ａ及びドレインＮ＋層１２６ｂからなり、ドレインＰ＋層１２６ａとドレインＮ＋層１２６ｂの境界部近傍の表面にはドレインＰ＋層１２６ａとドレインＮ＋層１２６ｂを互いに直接接続させるためのシリサイド層１３３が形成されている。ドレインＰ＋層１２６ａ上のシリコン柱１２７ａ，１２７ｂにＰチャネルＳＧＴ１２５ａ，１２５ｂが形成されるとともに、ドレインＮ＋層１２６ｂ上のシリコン柱１２７ｃにＮチャネルＳＧＴ１２５ｃが形成されている。シリコン柱１２７ａ，１２７ｂ，１２７ｃを取り囲むようにＨｆＯ２などのＨｉｇｈ－ｋ（高誘電率）膜によるゲート絶縁膜１３６ａ，１３６ｂ、１３６ｃが形成されるとともに、これを取り囲むようにＴａＮや、ＴｉＮなどの金属膜によるゲート導体層１２８ａ，１２８ｂが形成されている。ＮチャネルＳＧＴ１２５ｃを形成するシリコン柱１２７ｃの上部領域にソースＮ＋層１３９が形成されるとともに、ＰチャネルＳＧＴ１２５ａ，１２５ｂを形成するシリコン柱１２７ａ、１２７ｂの上部領域にソースＰ＋層１３８ａ，１３８ｂが形成されている。さらに、これらを覆うようにコンタクトストッパＳｉＮ層１４０が形成されるとともに、ＳｉＮ層１４０上に層間ＳｉＯ２層１４１が形成されている。さらに、平坦化されたＳｉＯ２層１４１を貫通するコンタクトホール１２９ａ，１２９ｂ，１２９ｃ，１２９ｄ，１２９ｅ，１２９ｆが形成されている。
　ドレインＰ＋層１２６ａとドレインＮ＋層１２６ｂとの境界部におけるシリサイド層１３３は、コンタクトホール１２９ｄを介して出力配線金属層１３０ｃ（Ｖｏ）に接続されている。シリコン柱１２７ｃの上部領域におけるソースＮ＋層１３９はコンタクトホール１２９ｅを介してグランド配線金属層１３０ｄ（Ｖｓｓ）に接続されている。ＰチャネルＳＧＴ１２５ａ，１２５ｂを形成するシリコン柱１２７ａ，１２７ｂの上部領域のドレインＰ＋層１３８ａ，１３８ｂは、コンタクトホール１２９ｂ，１２９ｃを介して電源配線金属層１３０ｂ（Ｖｃｃ）に接続されている。シリコン柱１２７ａ，１２７ｂを取り囲むゲート導体層１２８ａはコンタクトホール１２９ａを介して入力配線金属層１３０ａ（Ｖｉ１）に接続されているとともに、シリコン柱１２７ｃを取り囲むゲート導体層１２８ｂはコンタクトホール１２９ｆを介して入力配線金属層１３０ｅ（Ｖｉ２）に接続されている。
　図１８Ｃから理解されるように、入力配線金属層１３０ａ（Ｖｉｎ1），１３０ｅ（Ｖｉｎ２），１３０ｂ（Ｖｃｃ），１３０ｃ（Ｖｏ），１３０ｄ（Ｖｓｓ）に接続されたコンタクトホール１２９ａ，１２９ｂ，１２９ｃ，１２９ｄ，１２９ｅ，１２９ｆの高さは、コンタクトホール１２９ｂ，１２９ｃ，１２９ｅは同じであり、コンタクトホール１２９ｄ、コンタクトホール１２９ａ，１２９ｆの順番で深くなっている。また、各コンタクトホール１２９ａ，１２９ｂ，１２９ｃ，１２９ｄ，１２９ｅ，１２９ｆの底部で接続されるゲート導体Ｎ＋層１３７ａ，１３７ｂ、ドレインＰ＋層１３８ａ，１３８ｂ、ソースＮ＋層１３９、シリサイド層１３３の材料が異なっている。これにより、前記した固体撮像装置の場合と同様に、コンタクトホールの形成を個別に行うことによる工程数の増加、各コンタクトホールの形成時におけるマスク合わせマージン確保による回路集積度の低下が生じる。又はＲＩＥ（Reactive Ion Etching）などによってコンタクトホール１２９ａ，１２９ｂ，１２９ｃ，１２９ｄ，１２９ｅ，１２９ｆを形成するにあたり、ゲート導体層１２８ａ，１２８ｂ、ドレインＰ＋層１３８ａ，１３８ｂ上、ドレインＮ＋層１３９、シリサイド層１３３の表面にて制御性よく停止させる必要があるとともに、ＲＩＥエッチング後のエッチング用マスク層の除去や、エッチング残留物の除去などの製造上の困難性を生じる。また、コンタクトホール１２９ｄをＰチャネルＳＧＴ１２５ａ，１２５ｂのシリコン柱１２７ａ，１２７ｂとＮチャネルＳＧＴ１２５ｃのシリコン柱１２７ｃの中間に設けることから、このコンタクトホール１２９ｄ上にゲート導体層１２８ａ，１２８ｂを形成することができないため、ＰチャネルＳＧＴ１２５ａ，１２５ｂのゲート導体層１２８ａと、ＮチャネルＳＧＴ１２５ｃのゲート導体層１２８ｂとを、個別のコンタクトホール１２９ａ，１２９ｆを介して個別の入力配線金属層１３０ａ（Ｖｉ１）と１３０ｅ（Ｖｉ２）に接続している。このような接続構造によって、図１８Ａに示すＣＭＯＳインバータ回路の集積度が低下している。
国際公開第２００９／０３４６２３号 米国特許出願公開第２０１０／０２１３５３９号明細書
G.Agranov,R.Mauritzson;J.Ladd,A.Dokoutchaev,X.Fan,X.Li,Z.Yin,R.Johnson,V.lenchenkov,S.Nagaraja,W.Gazeley,J.Bai,H.Lee,瀧澤義順；「ＣＭＯＳイメージセンサの画素サイズ縮小と特性比較」、映像情報メディア学会報告、ITE Technical Report Vol.33,No.38,pp.9-12(Sept.2009) S.G.Wuu,C.C.Wang,B.C.Hseih,Y.L.Tu,C.H.Tseng,T.H.Hsu,R.S.Hsiao,S.Takahashi,R.J.Lin,C.S.Tsai,Y.P.Chao,K.Y.Chou,P.S.Chou,H.Y.Tu,F.L.Hsueh,L.Tran ; "A Leading-Edge 0.9μm Pixel CMOS Image Sensor Technology with Backside Illumination: Future Challenges for Pixel Scaling", IEDM2010 Digest Papers,14.1.1(2010)
　図１７Ａ～図１７Ｄに示す固体撮像装置の画素、図１８Ａ～図１８Ｃに示すＳＧＴを用いた半導体装置においても、シリコン柱に画素又はＳＧＴが形成されている。このようにシリコン柱に画素又はＳＧＴを形成すると、このシリコン柱の上部及び下方領域に位置するドナー又はアクセプタ不純物がドープされた拡散層は、それぞれがコンタクトホールを介して、上部配線金属層に接続される。このため、シリコン柱の上部及び下方領域に接続されるコンタクトホールの深さに、少なくともシリコン柱の高さ分の異なりが生じる。それにより、異なる深さのコンタクトホールの形成を個別に行う必要が生じると、工程数の増加、各コンタクトホール形成時での個別のマスク合わせマージンを確保するために回路集積度が低下する。また、同時に２つのコンタクトホールを形成する場合には、ＲＩＥ（Reactive Ion Etching）などによるコンタクトホールの形成にあたり、各半導体層、導体層で制御性よく停止するための製造上の困難性が生じる。さらに、同時に２つのコンタクトホールを形成する場合においては、ＲＩＥなどのエッチング用マスク層を深いコンタクトホール形成に合わせて厚くすることと、このＲＩＥエッチング後のエッチング用マスク層の除去、さらには、エッチング残留物の除去が困難になる。これに対して、工程数の増加を抑制し、回路集積度の低下がなく、コンタクトホールの形成が容易な半導体装置の製造方法及び半導体装置が要求されている。さらに、シリコン柱の下方部位に位置するドナー又はアクセプタ不純物がドープされた拡散層を上部配線金属層に接続するコンタクトホール形成領域を回避しながら、シリコン柱の外周に導体層配線を形成することによる回路集積度の低下が生じるため、この回路集積度の低下を防ぐことが求められている。
　本発明は、上記事情に鑑みてなされたものであり、回路集積度の低下を防ぐことができる半導体装置の製造方法、及び半導体装置を提供することを目的とする。
　上記目的を達成するため、本発明の第１の観点に係る半導体装置の製造方法は、
　基板上に、第１の柱状半導体と第２の柱状半導体とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、
　前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第１の半導体層を形成するとともに、前記第１の半導体層と前記第２の柱状半導体とを互いに接続する柱状半導体底部接続工程と、
　前記第１の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、
　前記第２の柱状半導体内に第１の導体層を形成する導体層形成工程と、
　前記第１及び第２の柱状半導体にそれぞれ接続される第１のコンタクトホール、第２のコンタクトホールを形成するコンタクトホール形成工程と、
　前記第１及び第２のコンタクトホールを介して前記上部半導体領域及び前記第１の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する、
　ことを特徴とする。
　前記上部半導体領域と接続されるように前記上部半導体領域と同一の面上に第２の導体層を形成する工程をさらに有し、
　前記コンタクトホール形成工程では、前記第２の導体層上と、前記第２の柱状半導体上とに、当該第２の導体層、当該第２の柱状半導体に接続されるように、それぞれ第１及び第２のコンタクトホールを形成し、
　前記配線金属層形成工程では、前記第１及び第２のコンタクトホールを介して前記第２の導体層及び前記第１の導体層と接続される配線金属層を形成する、
　ようにすることができる。
　前記導体層形成工程は、
　前記第２の柱状半導体内にドナー又はアクセプタ不純物をドープして前記第１の半導体層を形成する工程、又は、前記第２の柱状半導体内に、ドナー又はアクセプタがドープされた多結晶半導体層、シリサイド層、及び金属層の内のいずれか１つを埋めこむことで前記第１の半導体層を形成する工程、からなる、ようにすることができる。
　前記第１及び第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層を形成する工程と、前記第１及び第２の絶縁層を囲むように、かつ、前記第１及び第２の柱状半導体を接続するようにゲート導体層を形成する工程と、を有する、ようにすることができる。
　前記ゲート導体層の上方に、前記第１及び第２の絶縁層を囲むように、かつ、前記第１及び第２の柱状半導体を接続するように、導体層を形成する工程、をさらに有する、ようにすることができる。
　前記柱状半導体底部接続工程は、
　前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第１の半導体層を形成するとともに、前記第１の半導体層と前記第２の柱状半導体とを、前記基板上に第４の導体層を形成することで互いに接続する工程である、ようにすることができる。
　前記第２絶縁層が前記第１絶縁層よりも低容量な絶縁材料を用いて形成される、ようにすることができる。
　前記第１及び第３の柱状半導体を、互いに同じ高さになるように、かつ同時に形成する工程と、
　前記第３の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層を形成する工程と、
　前記第１の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層を、前記第３の柱状半導体まで延在させるとともに、前記第３の柱状半導体を囲むように、かつ、前記第３の柱状半導体内に形成され、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第３の柱状半導体の下方領域において接続するように形成する工程と、を備える、
　ようにすることができる。
　また、本発明の第２の観点に係る半導体装置は、
　基板と、
　前記基板上に形成され、互いに同じ高さの第１及び第２の柱状半導体と、を備え、
　前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域には、ドナー又はアクセプタ不純物がドープされて第１の半導体層が形成されるとともに、前記第１の半導体層と前記第２の柱状半導体とが互いに接続されており、
　前記第１の柱状半導体の上部領域には、ドナー又はアクセプタ不純物がドープされてなる上部半導体領域を有する回路素子が形成され、
　前記第２の柱状半導体内には、第１の導体層が形成され、
　前記第１及び第２の柱状半導体にそれぞれ接続された第１のコンタクトホール、第２のコンタクトホールと、
　前記第１及び第２のコンタクトホールを介して前記上部半導体領域及び前記第１の導体層と接続された配線金属層と、を有する、
　ことを特徴とする。
　前記第１及び第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成され、前記第１及び第２の絶縁層の内、少なくとも前記第１の絶縁層を囲むように、第３の導体層が前記第２の絶縁層に延在しており、
　前記第２の柱状半導体の外周における前記第３の導体層の高さが、前記第１の柱状半導体の外周における前記第３の導体層の高さより低く、当該第３の導体層の厚さよりも高い、
　ようにすることができる。
　固体撮像装置であって、
　当該固体撮像装置の画素は、前記第１及び第２の柱状半導体を備えるとともに、前記回路素子を含み、
　前記画素は、
　前記基板に形成された前記第１の半導体層としての底部半導体層と、
　前記第１の柱状半導体内において前記底部半導体層の上方に形成され、前記底部半導体層と反対の導電型である半導体又は真性半導体からなる第２の半導体層と、
　前記底部半導体層の上方に位置するように、前記第２の半導体層の外周に前記第１の絶縁層を介して形成されたゲート導体層と、
　前記ゲート導体層の上方に位置するように、前記第２の半導体層の外周部に形成され、前記第１の半導体層と同じ導電型である第３の半導体層と、
　前記第２の半導体層に接続されるとともに、前記第３の半導体層の上方に形成され、前記底部半導体層と反対の導電型である前記上部半導体領域としての第４の半導体層と、
　を有し、
　前記底部半導体層によって、前記第１の柱状半導体の底部領域と、前記第２の柱状半導体内の前記第１の導体層とが互いに接続されている、
　ようにすることができる。
　ＳＧＴ（Surround Gate Transistor）を有する半導体装置であって、
　前記第１の柱状半導体には、前記回路素子として前記ＳＧＴが形成され、
　前記ＳＧＴは、
　前記基板に形成された前記第１の半導体層としての底部半導体領域と、
　前記底部半導体領域の上方部位に接続されるとともに、当該底部半導体領域と反対の導電型である半導体又は固有半導体からなるチャネル半導体層と、
　前記チャネル半導体層の外周に形成されたゲート絶縁層と、
　前記チャネル半導体層の外周に前記ゲート絶縁層を介して形成されたゲート導体層と、を備え、
　前記上部半導体層は、前記チャネル半導体層の上方部位に接続されるとともに、前記底部半導体領域と同じ導電型であり、かつ、当該底部半導体領域が前記ＳＧＴのソースとして機能する場合はドレインとして機能する一方で、当該底部半導体領域が前記ＳＧＴのドレインとして機能する場合はソースとして機能し、
　前記底部半導体領域と、前記第２の柱状半導体内の前記第１の導体層とが互いに接続されている、
　ようにすることができる。
　固体撮像装置であって、
　前記画素が複数配置される画素領域において、当該各画素を構成する前記第１及び第２の柱状半導体が、それぞれ、縦（列）方向及び横（行）方向に２次元状に配列されている、
　ようにすることができる。
　固体撮像装置であって、
　前記第１の半導体層としての底部半導体層は、前記第１の柱状半導体が縦方向に配列されてなる列ごとに、当該列における複数の第１の柱状半導体の底部領域に接続されるとともに、縦（列）方向に延在することで、第１の半導体層接続導体層を形成し、
　前記第１の半導体層接続導体層は、当該第１の半導体層接続導体層上の前記各第１の柱状半導体に隣接する前記第２の柱状半導体の底部領域に接続され、
　前記第１の柱状半導体の前記ゲート導体層は、行方向に隣接する当該第１の柱状半導体の間に入射する光を遮るように互いに接続されることで、横（行）方向に延在する第２の半導体層接続導体層を形成し、
　列方向に隣接する前記第１の柱状半導体の間に入射する光を遮るように、横（行）方向に延在するとともに、当該各第１の柱状半導体の前記第４の半導体層に接続された第３の半導体層接続導体層を備え、
　前記第２及び第３の半導体層接続導体層の内の少なくとも一つが形成された領域内に、複数の前記第２の柱状半導体が形成されるとともに、当該各第２の柱状半導体上にコンタクトホールが形成され、当該各コンタクトホールと、前記各第２の柱状半導体内の前記第１の導体層とを介して、前記第１の半導体層接続導体層と、前記配線金属層と、が互いに接続されている、
　ようにすることができる。
　固体撮像装置であって、
　前記画素が配列される画素領域において、
　前記第１の半導体層としての底部半導体層は、前記第１の柱状半導体が縦方向に配列されてなる列ごとに、縦（列）方向に延在することで、第１の半導体層接続導体層を形成し、
　前記第１の柱状半導体の前記ゲート導体層は、互いに接続されることで、横（行）方向に延在する第２の半導体層接続導体層を形成し、
　前記第１の柱状半導体の前記第４の半導体層に接続され、横（行）方向に延在する第３の半導体層接続導体層を備え、
　前記第２及び第３の半導体層接続導体層が、電磁エネルギー波の入射方向から見て、互いに重なる部分を有するように形成され、
　前記第２の柱状半導体が、前記第１の半導体層接続導体層上、かつ、横（行）方向に隣接する前記第１の柱状半導体の間に形成されている、
　ようにすることができる。
　ＳＧＴ（Surround Gate Transistor）を有する半導体装置であって、
　前記第１の柱状半導体が複数配列され、
　前記第１の柱状半導体の前記ゲート導体層は、複数の前記第１の柱状半導体を互いに接続するように延在しており、
　前記ゲート導体層が形成されている領域に前記第２の柱状半導体が形成され、
　前記第２の柱状半導体を囲むように、第２の絶縁層が形成され、
　前記ゲート導体層は、前記第２の絶縁層を介して第２の柱状半導体の外周に形成されている、
　ようにすることができる。
　前記基板上に、前記第１及び第２の柱状半導体と、全体が第３の絶縁層で覆われた第３の柱状半導体とが形成され、
　前記第１の柱状半導体上に第６の半導体層が形成されるとともに、前記第１の柱状半導体の下方領域に第７の半導体層が形成され、
　前記第１の柱状半導体、前記第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成され、
　前記第１の柱状半導体の外周に、前記第１の絶縁層を囲むように、かつ、前記第２の柱状半導体の外周に、前記第２の絶縁層を囲むように、少なくとも１つの層からなる第５の導体層が形成され、当該第５の導体層は、前記第３の柱状半導体の上面に接続されており、
　前記第３の柱状半導体、前記第１の柱状半導体の前記第６の導体層、及び、前記第２の柱状半導体に接続されるように、それぞれにコンタクトホールが形成され、
　前記コンタクトホールを介して、前記第６の半導体層、前記第７の半導体層、及び、前記第５の導体層のいずれにも接続されている配線金属層を有する、
　ようにすることができる。
　前記第１の柱状半導体、前記第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成されるとともに、前記第１の絶縁層を囲むように第７の導体層が形成され、当該第７の導体層が前記第２の柱状半導体まで延在しており、
　前記第７の導体層が、前記第２の柱状半導体の外周に、前記第２の絶縁層を介して形成されるとともに、前記第２の柱状半導体の上部において、前記第１の導体層に接続されている、
　ようにすることができる。
　前記第１及び第３の柱状半導体が、互いに同じ高さになるように、かつ同時に形成されたものであり、
　前記第３の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層が形成され、
　前記第１の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層が形成され、
　前記ゲート導体層が、前記第３の柱状半導体まで延在するとともに、前記第３の柱状半導体を囲んでおり、かつ、前記第３の柱状半導体内に形成された、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第３の柱状半導体の下方領域において接続されている、
　ようにすることができる。
　本発明に係る半導体装置の製造方法及び半導体装置によれば、回路素子を構成する柱状半導体の上部領域及び下部領域と、当該柱状半導体の上方に配置された配線層との接続が容易になるとともに、回路素子を有する半導体装置の高集積化、高速駆動化、安定動作化が可能となる。
本発明の第１の実施形態に係る固体撮像装置を示す平面図である。 第１の実施形態に係る固体撮像装置を示す断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である 本発明の第２の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第２の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第２の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 本発明の第３の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第３の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第３の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第３の実施形態に係る固体撮像装置の製造方法（導体層にタングステン（Ｗ）を使用）を説明するための断面構造図である。 第３の実施形態に係る固体撮像装置の製造方法において、導体層に銅（Ｃｕ）を用いた場合の断面構造図である。 本発明の第４の実施形態に係る固体撮像装置を示す断面構造図である。 本発明の第５の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第５の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第５の実施形態に係る固体撮像装置について説明するための平面図である。 第５の実施形態に係る固体撮像装置について説明するための断面構造図である。 本発明の第６の実施形態に係る固体撮像装置について説明するための平面図である。 第６の実施形態に係る固体撮像装置について説明するための断面構造図である。 本発明の第７の実施形態に係る固体撮像装置を示す平面図である。 第７の実施形態に係る固体撮像装置について説明するための断面構造図である。 本発明の第８の実施形態に係るＰチャネルＳＧＴの回路図である。 第８の実施形態に係るＰチャネルＳＧＴを示す平面図である。 第８の実施形態に係るＰチャネルＳＧＴを示す断面構造図である。 本発明の第９の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す回路図である。 第９の実施形態に係る従来技術によるＳＧＴを用いたＣＭＯＳインバータ回路を示す平面図である。 第９の実施形態に係る従来技術によるＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 第９の実施形態に係る従来技術によるＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 第９の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す平面図である。 第９の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 第９の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 本発明の第１０の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 本発明の第１１の実施形態に係る固体撮像装置を示す断面構造図である。 第１１の実施形態に係る固体撮像装置を示す平面図である。 本発明の第１２の実施形態に係るＳＧＴを用いたＥ／Ｄインバータ回路を示す平面図である。 第１２の実施形態に係るＳＧＴを用いたＥ／Ｄインバータ回路を示す負荷ＮチャネルＳＧＴ部の断面構造図である。 第１２の実施形態に係るＳＧＴを用いたＥ／Ｄインバータ回路を示す負荷ＮチャネルＳＧＴ部の断面構造図である。 本発明の第１３の実施形態に係る固体撮像装置の断面構造図である。 第１３の実施形態に係る固体撮像装置の断面構造図である。 本発明の第１４の実施形態に係る固体撮像装置の断面構造図である。 第１４の実施形態に係る固体撮像装置の断面構造図である。 従来例の固体撮像装置を示す画素断面構造図である。 従来例の配線金属層を含んだ固体撮像装置を示す断面構造図である。 従来例の固体撮像装置を示す平面図である。 画素領域に信号線Ｎ＋層と信号線金属層を接続するコンタクトホールを形成した従来例の固体撮像装置を示す平面図である。 ＳＧＴを用いた従来例のＣＭＯＳインバータ回路図である。 ＳＧＴを用いた従来例のＣＭＯＳインバータ回路を示す平面図である。 ＳＧＴを用いた従来例のＣＭＯＳインバータ回路を示す断面構造図である。
　以下、本発明の実施形態に係る半導体装置の製造方法、及び、当該製造方法によって製造される半導体装置について図面を参照しながら説明する。
（第１の実施形態）
　以下、図１Ａ、図１Ｂ、図２Ａ～図２Ｆを参照しながら、本発明の第１の実施形態に係る固体撮像装置、及び、その製造方法について説明する。
　図１Ａに、本実施形態に係る固体撮像装置の平面図を示す。固体撮像装置の画素領域において、画素を構成するシリコン柱Ｐ１１～Ｐ３３が、縦（列）方向及び横（行）方向に２次元（マトリクス）状に配列されている。これらシリコン柱Ｐ１１～Ｐ３３は、酸化シリコン基板１上に形成され、同図の縦（列）方向に周辺駆動・出力回路領域まで延在した信号線Ｎ＋層５ａ，５ｂ，５ｃ上に形成されている。信号線Ｎ＋層５ａ，５ｂ，５ｃは、同図の上方部、左方部に設けられた周辺駆動・出力回路領域において、第２のシリコン柱Ｃａ，Ｃｂ，Ｃｃ上に形成されたコンタクトホールＳＣａ，ＳＣｂ，ＳＣｃを介して信号線金属層２６ａ，２６ｂ，２６ｃに接続されている。
　シリコン柱Ｐ１１～Ｐ３３は、横（行）方向に延びるリセットＭＯＳゲート導体層７ａ，７ｂ，７ｃに囲まれている。
　画素選択線導体層１４ａ，１４ｂ，１４ｃは、同図の横（行）方向に周辺駆動・出力回路領域まで延在しており、周辺駆動・出力回路領域において、コンタクトホール１６ａａ，１６ａｂ，１６ａｃを介して画素選択線金属層１７ａａ，１７ａｂ，１７ａｃに接続されている。
　図１Ｂは、図１Ａに示すＡ－Ａ'線に沿った断面構造図である。酸化シリコン基板１上に平板状の信号線Ｎ＋層５（５ａ）が形成されている。この信号線Ｎ＋層５（５ａ）上に画素を構成する第１のシリコン柱２（Ｐ１１）と、コンタクトを構成する第２のシリコン柱３（Ｃa)が形成されている。信号線Ｎ＋層５（５ａ）は、ドナー不純物の熱拡散により、第１・第２のシリコン柱２（Ｐ１１），３（Ｃａ）の下方領域に形成されたものである。
　第１・第２のシリコン柱２（Ｐ１１），３（Ｃａ）と信号線Ｎ＋層５（５ａ）とを覆うように、酸化シリコン（ＳｉＯ２）からなる絶縁層４ｂ，４ｃが形成されている。ここでの絶縁層４ｂは、ゲート絶縁層である。また、酸化シリコン基板１上には、ＳｉＯ２層６が形成されており、このＳｉＯ２層６上及び第１のシリコン柱２（Ｐ１１）のゲート絶縁層４ｂの外周に、リセットＭＯＳゲート導体層７（７ａ）が形成されている。リセットＭＯＳゲート導体層７（７ａ）に隣接するように、第１のシリコン柱２（Ｐ１１）の上方部位におけるＰ層８ａの外周部には、フォトダイオードＮ層９が形成されている。また、ＳｉＯ２層６上には、ＳｉＯ２層１０が形成されている。
　第１のシリコン柱２（Ｐ１１）の上部領域には、画素選択Ｐ＋層１１が形成されている。また、第２のシリコン柱３（Ｃａ）中には、ドナー不純物が導入されることで導体Ｎ＋層１３が形成されている。また、画素選択Ｐ＋層１１に接続された画素選択線導体層１４（１４ａ）が形成されている。さらに、これらの構造物の全体を覆うようにＳｉＯ２層１５が堆積している。
　そして、ＳｉＯ２層１５には、コンタクトホール１６ａ（１６ａａ），１６ｂ（ＳＣａ）が形成されている。コンタクトホール１６ａ（１６ａａ）を介して、画素選択線導体層１４（１４ａ）と画素選択線金属層１７ａ（１７ａａ）とが接続されるとともに、コンタクトホール１６ｂ（ＳＣａ）を介して導体Ｎ＋層１３と信号線金属層１７ｂ（２６ａ）とが接続されている。ここでは、第１及び第２のシリコン柱２（Ｐ１１），３（Ｃａ）上には、同じ深さのコンタクトホール１６ａ（１６ａａ），１６ｂ（ＳＣａ）が形成されている。
　以下、図２Ａ～図２Ｆを参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。この製造方法は、図１Ｂに示す断面構造図の固体撮像装置を製造する方法である。
　本実施形態の固体撮像装置の製造方法は、酸化シリコン基板１上に平板状シリコン層５Ｓを形成し、この平板状シリコン層５Ｓ上に、固体撮像装置の画素を構成する第１のシリコン柱２と、コンタクトを構成する第２のシリコン柱３とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、第１のシリコン柱２の底部領域及びこの底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして信号線Ｎ＋層５を形成するとともに、信号線Ｎ＋層５と第２のシリコン柱３とを互いに接続する柱状半導体底部接続工程と、第１のシリコン柱２の上部領域にドナー又はアクセプタ不純物をドープしてＰ＋層１１を形成し、当該Ｐ＋層１１を有する回路素子を形成する回路素子形成工程と、第２のシリコン柱３内に導体Ｎ＋層１３を形成する導体層形成工程と、第１のシリコン柱２の上部領域に形成されたＰ＋層１１と接続され、このＰ＋層１１と同じ面上にある画素選択線導体層１４を形成する画素選択線導体層形成工程と、第１のシリコン柱２又は画素選択線導体層１４、及び、第２のシリコン柱３にそれぞれ接続されるコンタクトホール１６ａ，１６ｂを形成するコンタクトホール形成工程と、コンタクトホール１６ａを介して、第１のシリコン柱２の上部領域のＰ＋層１１又は該Ｐ層１１に接続された画素選択線導体層１４に接続される画素選択線金属層１７ａと、コンタクトホール１６ｂを介して、第２のシリコン柱３の導体Ｎ＋層１３と接続される信号線金属層１７ｂを形成する配線金属層形成工程と、第１のシリコン柱２、第２のシリコン柱３をそれぞれ囲むように、ＳｉＯ２層４ｂ，４ｃを形成する工程と、ＳｉＯ２層４ｂ，４ｃの内、少なくともＳｉＯ２層４ｂを囲むように、少なくとも１つの層からなるゲート導体層７をＳｉＯ２層４ｃに接続されるように形成する工程と、を有する。
　ここで、Ｐ層８ａの外周にＳｉＯ２層４ｂを介して形成されたゲート導体層７と、信号線Ｎ＋層５上に形成されたＰ層８ａ及びゲート導体層７に隣接するようにＰ層８ａの外周部に形成されたＮ層９からなるフォトダイオードと、から回路素子としての画素が形成されている。
　以下、図２Ａ～図２Ｆを参照しながら、本実施形態に係る固体撮像装置の製造方法をさらに詳細に説明する。
　図２Ａに示すように、本実施形態の固体撮像装置の画素領域において、酸化シリコン基板１上に平板状シリコン層５Ｓを形成し、この平板状シリコン層５Ｓ上に、画素を構成する第１のシリコン柱２を形成する。また、周辺駆動・出力回路領域において、コンタクトを構成する第２のシリコン柱３を形成する。これにより、第１のシリコン柱２と第２のシリコン柱３とは、平板状シリコン層５Ｓを介して接続される。
　続いて、図２Ａに示すように、酸化シリコン基板１上の第１、第２のシリコン柱２，３の高さにあるシリコン層を、Ｓｉ酸化膜（ＳｉＯ２膜）とＳｉ窒化膜（Ｓｉ３Ｎ４膜）をマスクにしたＲＩＥによるＳｉエッチングにより平板状シリコン層５Ｓの高さまでエッチングし、第１のシリコン柱２及び第２のシリコン柱３を互いに同じ高さになるように、かつ、同時に形成する。
　続いて、図２Ｂに示すように、第１、第２のシリコン柱２，３と、第１、第２のシリコン柱２、３間のシリコン層の表面にＳｉＯ２層４ａを形成する。
　続いて、図２Ｂに示すように、第１のシリコン柱２と第２のシリコン柱３との間のシリコン層に、例えばＡｓ、Ｐなどのドナー不純物をイオン注入するともに、熱拡散を行い、平板状シリコン層５Ｓと、第１、第２のシリコン柱２、３の下方領域に信号線となるＮ＋層５を形成する。
　続いて、図２Ｂに示すように、ＣＶＤ（Chemical Vapor Deposition）によってＳｉＯ２層４ａを堆積するとともに、エッチバックを行うことにより、第１のシリコン柱２と第２のシリコン柱３の間のＳｉ基板１上にＳｉＯ２層６を形成する。
　続いて、ＳｉＯ２層４ａを除去し、図２Ｃに示すように、第１のシリコン柱２、第２のシリコン柱３の表面に酸化して第１のシリコン柱２においてＭＯＳトランジスタのゲートＳｉＯ２層４ｂと、第２のシリコン柱３の表面に、ＳｉＯ２層４ｃを形成し、ＭＯＳトランジスタのゲート導体層７を、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）又はこれらの窒化物材料を用いて形成する。
　続いて、図２Ｄに示すように、ヒ素（Ａｓ）などのドナー不純物のイオン注入又はドープしたＣＶＤＳｉＯ２膜を拡散源とし、ゲート導体層７に隣接するように、第１のシリコン柱２のＰ層８の外周部に、フォトダイオードを構成するＮ層９を形成する。
　続いて、図２Ｄに示すように、ＣＶＤによってＳｉＯ２膜１０を堆積するとともに、エッチバックを行うことによってＳｉＯ２層１０の表面を平坦化した後、Ｐ層８ａ及びＮ層９の上方において、第１のシリコン柱２の上部領域に、アクセプタ不純物のイオン注入により画素選択Ｐ＋層１１を形成する。
　続いて、図２Ｅに示すように、フォトリソグラフィ法によって、第２のシリコン柱３の上方領域において貫通孔を有するフォトレジスト層１２を形成し、リン（Ｐ）などのドナー不純物を第２のシリコン柱３にイオン注入して導体Ｎ＋層１３を形成する。ここでは、このように、第２のシリコン柱３全体に導体Ｎ＋層１３を形成するため、ここでのイオン注入には、同じ加速電圧でもＳｉ中に深く不純物を導入できるチャネリング（Channeling) 現象を利用したイオン注入法を用いることが望ましい。
　続いて、フォトレジスト層１２を除去し、イオン注入されたドナー不純物の活性化熱処理を行う。
　続いて、図２Ｆに示すように、第１のシリコン柱２の画素選択Ｐ＋層１１に接続する画素選択線導体層１４を形成する。
　続いて、図２Ｆに示すように、ＳｉＯ２膜１０上に、ＣＶＤによってＳｉＯ２層１５を形成するとともに、ＳｉＯ２層１５にコンタクトホール１６ａ，１６ｂを形成する。
　続いて、図２Ｆに示すように、コンタクトホール１６ａを介して画素選択線導体層１４と画素選択線金属層１７ａとを接続するとともに、コンタクトホール１６ｂを介して導体Ｎ＋層１３と、信号線金属層１７ｂとを接続する。ここでは、第１のシリコン柱２の下方領域にある信号線Ｎ＋層５は、第２のシリコン柱３内に形成された導体Ｎ＋層１３を介して信号線金属層１７ｂに接続される。
　これによって、画素を構成する第１のシリコン柱２の上部領域に位置する画素選択Ｐ＋層１１と、当該第１のシリコン柱２の下方領域に位置する信号線Ｎ＋層７とが、互いに同じ深さのコンタクトホール１６ａ，１６ｂを介して、画素選択線金属層１７ａ及び信号線金属層１７ｂに接続される。
　第１のシリコン柱２のＰ＋層１１に接続する画素選択線導体層１４は、第１のシリコン柱２の上部領域に形成されたＰ＋層１１の側面において、このＰ＋層１１に接続されている。画素選択線導体層１４上のコンタクトホール１６ａと，第２のシリコン柱３上のコンタクトホール１６ｂとは、互いにほぼ同じ深さで形成される。
　本実施形態によれば、固体撮像装置の画素（回路素子）を構成する第１のシリコン柱２、Ｐ１１～Ｐ３３と、コンタクトを構成する第２のシリコン柱３，Ｃａ（３），Ｃｂ，Ｃｃとが、互いに同じ高さになるように、かつ、同時に形成される。これにより、第１のシリコン柱２、Ｐ１１～Ｐ３３の下方領域に位置する信号線Ｎ＋層５，５ａ，５ｂ，５ｃと、上部領域に位置する画素選択Ｐ＋層１１（図１Ａでは第１のシリコン柱２、Ｐ１１～Ｐ３３の上面にある）を、信号線金属層１７ｂ，２６ａ，２６ｂ，２６ｃ及び画素選択線金属層１７ａ，１７ａａ，１７ａｂ，１７ａｃに接続するためのコンタクトホール１６ａ，１６ｂ，ＳＣａ，ＳＣｂ，ＳＣｃ，１６ａａ，１６ａｂ，１６ａｃを互いに同じ深さとすることができる。さらに、コンタクトホール１６ｂ，ＳＣａ（１６ｂ），ＳＣｂ，ＳＣｃは、図１７Ｂに示す従来例のコンタクトホール１２３ａのように深いコンタクトホールとする必要がない。これによって、コンタクトホール１６ａ，１６ｂを介した第１のシリコン柱２の上下領域に位置する信号線Ｎ＋層５，５ａ（５），５ｂ，５ｃと、画素選択Ｐ＋層１１（図１Ａでは第１のシリコン柱Ｐ１１～Ｐ３３の上面にある）と、上部信号線金属層１７ｂ，２６ａ，２６ｂ，２６ｃ及び画素選択線金属層１７ａ，１７ａａ，１７ａｂ，１７ａｃとの接続が容易に実現される。
　一般に、固体撮像装置の赤波長感度を向上させるためには、画素を構成する第１のシリコン柱２、Ｐ１１～Ｐ３３の高さを大きくして、光電変換領域であるフォトダイオード長を長くすることが必要となる。これは、赤波長光は、青、緑波長光と比べて、光入射面より深いＳｉ内でも光吸収されて、信号電荷を発生するため、入射した赤波長光をフォトダイオードで多く吸収させようとすると、第１のシリコン柱２、Ｐ１１～Ｐ３３を高くする必要があるためである。しかしながら、従来技術では信号線Ｎ＋層１１６と信号線金属層１２４ａとを接続するコンタクトホール１２３ａの深さがさらに大きくなってしまう。これに対して、本実施形態で得られる固体撮像装置によれば、常に、信号線金属層１７ｂ，２６ａ，２６ｂ，２６ｃと、画素選択線金属層１７ａ，１７ａａ，１７ａｂ，１７ａｃと、に接続されるコンタクトホール１６ａ，１６ｂ，ＳＣａ，ＳＣｂ，ＳＣｃ，１６ａａ，１６ａｂ，１６ａｃは、高さが小さく、かつ、互いに同じ高さになるように形成される。このため、本実施形態の固体撮像装置は、高い赤波長感度を有する固体撮像装置を得るにあたり、特に有効となる。
（第２の実施形態）
　図３Ａ～図３Ｃに、本実施形態に係る固体撮像装置の製造方法を示す。本実施形態では、図１Ｂにおけるコンタクトを構成する第２のシリコン柱３の導体Ｎ＋層１３の代わりに、シリサイド層２３を形成することで、信号線Ｎ＋層５と信号線金属層１７ｂとの間の電気抵抗値を小さくしている。
　本実施形態では、まず、第１の実施形態における図２Ａ～図２Ｄに示す工程を経る。
　続いて、図３Ａに示すように、第１のシリコン柱２のＰ＋層１１に接続する画素選択線導体層１４を形成し、ＣＶＤによりＳｉＯ２層１８とフォトレジスト層１９を形成し、フォトリソグラフィ法とエッチングにより第２のシリコン柱３上に貫通孔２０を形成する。
　続いて、図３Ａに示すように、シリコン（Ｓｉ）、水素（Ｈ）などのドナー又はアクセプタにならない不純物を第２のシリコン柱３にイオン注入することで、第２のシリコン柱３にアモルファス又は多孔質シリコン層２１を形成した後、フォトレジスト層１９を除去する。
　続いて、図３Ｂに示すように、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）などの金属層２２を蒸着法により被覆し、熱処理を行い、アモルファス又は多孔質シリコン層２１のシリサイド化によるシリサイド層２３を形成した後、金属層２２を除去する。このシリサイド層２３は、ＮｉＳｉ２、ＣｏＳｉ２、ＴａＳｉ２、ＷＳｉ２、ＴｉＳ２などの材料から形成されている。
　続いて、図３Ｃに示すように、ＳｉＯ２層１８に、コンタクトホール１６ａ，１６ｂを形成するとともに、画素選択線導体層１４がコンタクトホール１６ａを介して接続する画素選択線金属層１７ａを形成する。さらに、第２のシリコン柱３のコンタクトホール１６ｂを介してシリサイド層２３に接続する信号線金属層１７ｂを形成する。
　本実施形態によれば、第１の実施形態における第２のシリコン柱３に形成された導体Ｎ＋層１３が、抵抗値の低いシリサイド層２３となるため、信号線Ｎ＋層５と信号線金属層１７ｂとの間の抵抗値を低くすることができる。画素駆動速度は、信号線Ｎ＋層５と信号線金属層１７ｂとの間の抵抗値Ｒと、信号線Ｎ＋層５から信号線金属層１７ｂの各配線間容量ＣとのＲＣ積が小さいほど大きくなることから、このシリサイド層２３によって固体撮像装置の高速駆動化が可能となる。
（第３の実施形態）
　以下、図４Ａ～図４Ｄ、図５を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。本実施形態では、図１Ｂにおけるコンタクトを構成する第２のシリコン柱３の導体Ｎ＋層１３の代わりにタングステン（Ｗ）、銅（Ｃｕ）などの金属層７０ａ、７０ｂを形成することにより、信号線Ｎ＋層５と信号線金属層７３ｂとの間の抵抗値を小さくする。
　本実施形態では、まず、第１の実施形態における図２Ａ～図２Ｃに示す工程を経る。
　続いて、図４Ａに示すように、第１のシリコン柱２の外周部に、フォトダイオードを構成するＮ層９を形成し、ＣＶＤによって、第１のシリコン柱２、第２のシリコン柱３、ＳｉＯ２層６上に窒化Ｓｉ（ＳｉＮ）層６４を形成する。
　続いて、図４Ａに示すように、構造物全体をＳｉＯ２層６５によって被覆するとともに、このＳｉＯ２層６５の表面を、第１のシリコン柱２と、第２のシリコン柱３上のＳｉＮ層６４表面までＣＭＰ（Chemical Mechanical Polishing）を用いて研磨する。
　続いて、図４Ｂに示すように、ＲＩＥによって、ＳｉＯ２層６５を第１のシリコン柱２と第２のシリコン柱の上部を露出させるまでエッチバックするとともに、露出した第１のシリコン柱２を覆うＳｉＯ２層４ｂとＳｉＮ層６４とをエッチングにより除去することで、画素選択Ｐ＋層１１を形成する。
　続いて、図４Ｂに示すように、画素選択Ｐ＋層１１に接続されるように画素選択線導体層１４を形成するとともに、ＣＶＤによって、構造物全体を覆うように、ＳｉＯ２層６６を形成する。
　続いて、図４Ｂに示すように、ＣＭＰによってＳｉＯ２層６６を第２のシリコン柱３上のＳｉＮ層６４表面まで研磨する。
　続いて、図４Ｂに示すように、フォトリソグラフィ法によって、フォトレジスト層６７を用いて第２のシリコン柱３上に貫通孔６８を形成するとともに、フォトレジスト層６７をエッチングマスクにして、第２のシリコン柱３上のＳｉＮ層６４、ＳｉＯ２層４ｃ、第２のシリコン柱３のシリコン層をエッチングして貫通孔６８ａを形成する。
　続いて、図４Ｃに示すように、フォトレジスト層６７を除去し、貫通孔６８ａの底部及び側壁のＳｉＯ２層４ｂ表面に窒化チタン（ＴｉＮ）層６９を形成し、ＴｉＮ層６９上面にＣＶＤによりタングステン（Ｗ）層７０を堆積する。
　続いて、図４Ｄに示すように、ＣＭＰによって、Ｗ層７０をＳｉＯ２層６６表面まで研磨し、全体にＳｉＯ２層７１をＣＶＤにより堆積するとともに、コンタクトホール７２ａ、７２ｂを形成する。
　続いて、図４Ｄに示すように、コンタクトホール７２ａ，７２ｂを介して画素選択線導体層１４と画素選択線金属層７３ａとを接続し、コンタクトホール７２ｂを介してＷ層７０ａと信号線金属層７３ｂとを接続する。
　これによって、第２のシリコン柱３に形成される導体層が、図１Ｆに示す構造では導体Ｎ＋層１３、図３Ｃに示す構造ではシリサイド層２３であることに対して、本実施形態では、より電気抵抗の低いＷ層７０ａとなる。
　図５に、第２のシリコン柱３内に形成される導体層として、前述したＷ層７０ａに代えて、銅（Ｃｕ）層７０ｂを形成したものを示す。前述したＷ層７０ａはＣＶＤ法により形成したが、Ｃｕ層７０ｂは、電界めっき法（Electrochemical Deposition）を用いて形成する。また、Ｗ層７０ａの形成にあたり、前述したＷ層７０では、プライマーとして、ＳｉＯ２層６６、４ｂとＷ層７０との密着を良くするためにＴｉＮ層６９を用いたのに対して、Ｃｕ層７０ｂの形成にあたっては、Ｃｕ層７０ｂのプライマーとして、ＳｉＯ２層４ｂ，６５，６６にＣｕが拡散するのを防止するためのＴｉＮ、ＴａＮ等からなるバリヤ層と、Ｃｕ電界めっき用電極となるスパッタ法で形成したＣｕからなるシード層とからなるバリヤ・シード層６９ａを用いている。さらに、ＳｉＯ２層７１をＣＶＤにより堆積するとともに、ＳｉＯ２層７１にコンタクトホール７２ａ，７２ｂを形成している。そして、コンタクトホール７２ａを介して画素選択線導体層１４と画素選択線金属層７３ａとを接続するとともに、コンタクトホール７２ｂを介してＣｕ層７０ｂと信号線金属層７３ｂとが接続される。
（第４の実施形態）
　以下、図６を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。第１の実施形態における図１Ｂの断面構造では、第１のシリコン柱２と第２のシリコン柱３は、信号線Ｎ＋層５（５ａ）上に形成されていたのに対して、本実施形態では、この信号線Ｎ＋層５（５ａ）が、酸化シリコン基板１上に形成したＷ、Ｃｏ，Ｔｉなどの金属材料、又はこれら金属材料を含む導体層となる。
　図６は、図１Ｂに対応する固体撮像装置の断面構造図である。
　図６を参照して、まず、酸化シリコン基板１上に、ＣＶＤによって、Ｗ，Ｃｏ，Ｔｉなどの金属材料、又はこれら金属を含む材料によって信号線導体層２８を形成する。
　続いて、この信号線導体層２８上に画素を構成する第１のシリコン柱２ａとコンタクトを構成する第２のシリコン柱３ａとを形成し、第１のシリコン柱２ａ、第２のシリコン柱３ａを囲んでＳｉＯ２層２９ａ，２９ｂを形成する。
　続いて、第１のシリコン柱２ａを囲むように、第１のシリコン柱２ａの下方領域に、ＳｉＯ２層２９ａを介してゲート導体層３０ａを形成し、第１のシリコン柱２ａ、第２のシリコン柱３ａの下方領域に、信号線導体層２８に接続したＮ＋層３１ａ，３１ｂを形成する。
　続いて、ゲート導体層３０ａの上方において第１のシリコン柱２ａの外周部に、フォトダイオードを構成するＮ層３２を形成する。
　続いて、第１のシリコン柱２ａと第２のシリコン柱３ａとの間に、ＣＶＤによってＳｉＯ２層１０ａを形成するとともに、Ｎ層３２の上方であって、第１のシリコン柱２ａの上部領域に画素選択Ｐ＋層３３を形成する。
　続いて、この画素選択Ｐ＋層３３に接続されるように画素選択線導体層１４を形成する。
　続いて、第２のシリコン柱３ａの上面に至る内部にドナー又はアクセプタ不純物をドープするか、又はシリサイド化した導体層３５を形成する。
　続いて、ＳｉＯ２層１０ａ、第１のシリコン柱２ａ、第２のシリコン柱３ａの上部領域にＳｉＯ２層１５を形成するとともに、画素選択線導体層１４上にコンタクトホール１６ａ、第２のシリコン柱３ａ上にコンタクトホール１６ｂをそれぞれ形成する。
　続いて、コンタクトホール１６ａを介して画素選択線導体層１４に接続されるように画素選択金属層１７ａと、コンタクトホール１６ｂを介して導体層３５と接続されるように信号線金属層１７ｂと、を形成する。
　図１Ｂに示す工程においては、画素領域の第１のシリコン柱２と、周辺駆動・出力回路領域に存在するコンタクトを構成する第２のシリコン柱３とは、信号線Ｎ＋層５を介して互いに接続されている。これに対して、本実施形態では、第１のシリコン柱２ａの下方領域に位置する信号線Ｎ＋層３１ａは、Ｎ＋層５よりも電気抵抗の低いＷ、Ｎｉ、Ｃｏなどの金属又はシリサイドの信号線導体層２８によって接続されているため、画素領域の周辺に設けられた駆動・出力回路と画素領域にある画素間とを結ぶ信号線の電気抵抗を低くすることができる。この結果、固体撮像装置の高速駆動が可能になる。
（第５の実施形態）
　以下、図７Ａ～図７Ｄを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態によれば、図１７Ｃに示す従来例の固体撮像装置における高速駆動化についての課題、及び、図１７Ｄに示す従来例の固体撮像装置における画素高集積度化についての課題が改善される。
　図７Ａは、図２Ａ～図２Ｃに示す製造工程と同様な工程を経て形成された断面構造を示す図である。本実施形態では、画素領域に、画素を構成する第１のシリコン柱２に隣接して、コンタクトを構成する第２のシリコン柱３ａが形成され、周辺駆動・出力回路領域にコンタクトを構成する第３のシリコン柱３ｂが形成される。この第３のシリコン柱３ｂは、信号線Ｎ＋層と分離して形成される。第１～第３のシリコン柱２，３ａ，３ｂを覆うように形成されたＳｉＯ２層４ｂ，４ｃ，４ｄを囲むように、ゲート導体層７ａが形成される。このゲート導体層７ａは、第１～第３のシリコン柱２，３ａ，３ｂを互いに接続するように形成され、かつ、当該第３のシリコン柱３ｂを覆うように形成される。
　図７Ｂは、図７Ａに続いて、図２Ｄ、図２Ｅ、図２Ｆと同様の工程を経て形成された断面構造を示す図である。図２Ｆでは、画素選択線導体層１４がコンタクトを構成する第２のシリコン柱３と分離されているが、本実施形態では、図７Ｂに示すように、画素選択線導体層１４ｄが、第２のシリコン柱３を囲むＳｉＯ２層４ｃの外周に、第１のシリコン柱２上の画素選択Ｐ＋層１１から延びるように形成されている。画素選択線導体層１４ｄは、コンタクトホール１６ａを介して画素選択線金属層１７ａと接続されている。信号線Ｎ＋層５は、コンタクトを構成する第２のシリコン柱３ａの導体層２３（２１）と、コンタクトホール１６ｂと、を介して信号線金属層１７ｂに接続されている。さらに、ゲート導体層７ａは、第２のシリコン柱３ａの外周を囲むとともに、第３のシリコン柱３ｂまで延長され、さらに当該第３のシリコン柱３ｂの上面まで延在している。さらに、ゲート導体層７ａは、第３のシリコン柱３ｂ上からコンタクトホール１６ｃを介して、ゲート導体層１７ｃに接続されている。
　図７Ｃに、図７Ｂに示すコンタクトを構成する第２のシリコン柱３ａの外周にゲート導体層７ａを形成した場合の平面図を示す。同図中のＢ－Ｂ’線に沿った断面構造図が図７Ｂに対応する。
　図７Ｂに示す画素領域では、図７Ｃの横（行）方向に繰り返し配列されたＢ－Ｂ’線上の最初の画素を構成する第１のシリコン柱Ｐ１１（図７Ｂの第１のシリコン柱２）、コンタクトを構成する第２のシリコン柱Ｃ１１（図７Ｂの第２のシリコン柱３ａ）のみを図示している。実際の固体撮像装置では、画素を構成する第１のシリコン柱Ｐ１１、コンタクトを構成する第２のシリコン柱Ｃ１１を一対とし、これらが縦（列）方向及び横（行）方向に２次元状に配列されている。本実施形態の固体撮像装置では、信号線Ｎ＋層５ａ（５），５ｂ，５ｃが縦（列）方向に延びるように形成されている。これら信号線Ｎ＋層５ａ（５），５ｂ，５ｃ上に、第１のシリコン柱Ｐ１１～Ｐ３３と、第１のシリコン柱Ｐ１１～Ｐ３３に隣接して横（行）方向に配列されるように、コンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３を形成する。これと同時に、周辺駆動・出力回路領域にゲート導体層７ａａ（７ａ），７ａｂ，７ａｃに接続されるように第３のシリコン柱３６ａ（３ｂ），３６ｂ，３６ｃを形成する。第１、第２のシリコン柱Ｐ１１～Ｐ３３、Ｃ１１～Ｃ３３の下方領域は、信号線Ｎ＋層５ａ（５），５ｂ，５ｃに接続されている。ゲート導体層７ａａ（７ａ），７ａｂ，７ａｃが、横（行）方向に延びるように、かつ、第１～第３のシリコン柱Ｐ１１～Ｐ３３，Ｃ１１～Ｃ３３の外周に形成されている。さらに、ゲート導体層７ａａ（７ａ），７ａｂ，７ａｃは、周辺駆動・出力回路領域において、第３のシリコン柱３６ａ（３ｃ），３６ｂ，３６ｃまで延在している。これと同様に、画素選択線導体層１４ａ（１４ｄ），１４ｂ，１４ｃが、図７Ｃにおける横（行）方向に延びるように、かつ、第１～第３のシリコン柱Ｐ１１～Ｐ３３、Ｃ１１～Ｃ３３の外周に形成されている。画素選択線導体層１４ａ（１４ｄ），１４ｂ，１４ｃは、横（行）方向に延びるように、かつ、第１、第２のシリコン柱Ｐ１１～Ｐ３３，Ｃ１１～Ｃ３３の外周に形成されている。さらに、周辺駆動回路領域にて、コンタクトホール１６ａａ（１６ａ），１６ａｂ，１６ａｃを介して画素選択線金属層１７ａａ（１７ａ），１７ａｂ，１７ｃｃに接続されている。ゲート導体層７ａａ（７ａ），７ａｂ，７ａｃは、第３のシリコン柱３６ａ（３ｃ），３６ｂ，３６ｃ上に形成されたコンタクトホール３７ａ（１６ｃ），３７ｂ，３７ｃを介して、ゲート導体層３８ａ（１７ｃ），３８ｂ，３８ｃに接続されている。信号線Ｎ＋層５ａ（５），５ｂ，５ｃは、コンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３上に形成したコンタクトホールＳＣ１１～ＳＣ２３を介して、信号線金属層２６ａ（１７ｂ），２６ｂに接続されている。これによって、図１７Ｃに示す従来例の固体撮像装置では、画素領域において、画素を構成する第１のシリコン柱Ｐ１１～Ｐ３３の最も下方に形成される抵抗の高い信号線Ｎ＋層１１６ａ，１１６ｂ，１１６ｂを介して、信号線が周辺駆動・出力回路領域に取り出されていたのに対して、本実施形態では、電気抵抗の低い信号線金属層２６ａ（１７ｂ），２６ｂによって、信号線が取り出されるようになる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して高速駆動化が実現される。
　さらに、本実施形態によれば、画素領域の画素集積度を向上することができる。
　即ち、図１７Ｄに示す従来技術では、画素を構成する第１のシリコン柱Ｐ１１～Ｐ３３の最も下方に形成される信号線Ｎ＋層１３０ａ，１３０ｂ，１３０ｃを、最も上方に形成される信号線金属層１３５ａ，１３５ｂ，１３５ｃに接続するコンタクトホールＣＨ１１～ＣＨ３３は、信号線Ｎ＋層１３０ａ，１３０ｂ，１３０ｃよりも上方に形成するＭＯＳトランジスタのリセットＭＯＳゲート導体層１３１ａ，１３１ｂ，１３１ｃ、及び、画素選択線導体Ｎ＋層１３２ａ，１３２ｂ，１３２ｃと、平面視において重なるように形成することができない。このため、リセットＭＯＳゲート導体層１３１ａ，１３１ｂ，１３１ｃ、及び、画素選択線導体Ｎ＋層１３２ａ，１３２ｂ，１３２ｃは、コンタクトホールＣＨ１１～ＣＨ３３を回避するように配線することが必要となる。これに対し、本実施形態では、ゲート導体層７ａａ（７ａ），７ａｂ，７ａｃ、及び、画素選択線導体層１４ａ（１４ｄ），１４ｂ，１４ｃは、コンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３の外周に沿って、平面視において重なるように形成することができる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して画素領域の画素集積度を向上することができる。
　図７Ｂで示す断面構造では、コンタクトを構成する第２のシリコン柱３ａの外周に形成された絶縁層４ｃは、第１のシリコン柱２の外周に形成されたゲート絶縁層４ｂと同じ材料層を用いて形成されている。通常、このゲート絶縁層４ｂには、高誘電率（High-K）材料層が用いられる。このため、コンタクトを構成する第２のシリコン柱３ａの外周に形成されたゲート導体層７ａ及び画素選択線導体層１４ｂと、コンタクトを構成する第２のシリコン柱３ａ内の導体層２３（２１）との結合容量が大きくなる。このようなゲート線・信号線間、画素選択線・信号線間における結合容量の増大によって、固体撮像装置の高速駆動化の効果が損なわれる。また、これにより、ゲート線・信号線間、画素選択線・信号線間に対する相互パルス電圧ノイズ混入による固体撮像装置の安定駆動化が損なわれる。このため、固体撮像装置の高速駆動化・安定駆動化のために、リセットゲート線・信号線間容量、及び、画素選択線・信号線間の容量の低減が要求される。
　図７Ｄに、リセットゲート線・信号線間の容量、及び、画素選択線・信号線間の容量がさらに低減される固体撮像装置の断面構造図を示す。図７Ｄに示す構造は、コンタクトを構成する第２のシリコン柱３ａの導体層２３（２１）を取り囲んで低容量絶縁層４ｅが形成されていることを除いて、図７Ｂに示す構造と同様である。低容量絶縁層４ｅは、フッ素（Ｆ）又は炭素（Ｃ）を含んだ酸化膜（ＳｉＯＦ，ＳｉＯＣ）、ポーラスＳｉＯ２膜などの低誘電率（low-k）絶縁層、厚いＳｉＯ２膜、又は、ＳｉＯ２膜などの絶縁膜と低誘電率絶縁膜との組み合わせから形成されている。この低容量絶縁層４ｅによって、ゲート導体層７ａ及び画素選択線導体層１４ｄと、信号線Ｎ＋層５に接続される導体層２３（２１）との間に形成される結合容量が低減される。これにより、固体撮像装置の高速駆動化、安定駆動化が実現される。
（第６の実施形態）
　以下、図８Ａ、図８Ｂを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態は、第５の実施形態と比較して、固体撮像装置における解像度低下、カラー撮像装置における混色特性が更に向上するとともに、コンタクトホールの作成工程が容易化される。
　図８Ａは、本実施形態に係る固体撮像装置の平面図である。信号線Ｎ＋層８０ａ，８０ｂ，８０ｃが縦（列）方向に延びるように形成されている。画素領域において、これら信号線Ｎ＋層８０ａ，８０ｂ，８０ｃ上に、画素を構成する第１のシリコン柱Ｐ１１～Ｐ３３とコンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３とが形成されている。これらシリコン柱と同時に、周辺駆動・出力回路領域に形成された平板状シリコン層３９ａ，３９ｂ，３９ｃ上に、コンタクトを構成する第３のシリコン柱４０ａ，４０ｂ，４０ｃが形成されている。第１のシリコン柱Ｐ１１～Ｐ３３とコンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３は、画素領域において、縦（列）方向に交互に配置されている。ゲート導体層８１ａ，８１ｂ，８１ｃは、画素を構成する第１のシリコン柱Ｐ１１～Ｐ３３の外周に形成され、行方向に延びる第１のシリコン柱Ｐ１１～Ｐ３３の間に形成された第２のシリコン柱Ｃ１１～Ｃ３３を囲みながら、横（行）方向に延びるように形成されている。これらゲート導体層８１ａ，８１ｂ，８１ｃは、周辺駆動・出力回路領域に設けられたコンタクトを構成する第３のシリコン柱４０ａ，４０ｂ，４０ｃに形成したコンタクトホール４１ａ，４１ｂ，４１ｃを介してゲート導体層４２ａ，４２ｂ，４２ｃに接続されている。これと同様に、画素選択線導体層８２ａ，８２ｂ，８２ｃが、行方向に延びる第１のシリコン柱Ｐ１１～Ｐ３３ごとに、図８Ａの横（行）方向に延びるように形成されている。これら画素選択線導体層８２ａ，８２ｂ，８２ｃは、画素領域の外側まで延長され、周辺駆動・出力回路領域において、コンタクトホール１６ａａ，１６ａｂ，１６ａｃを介して画素選択線金属層１７ａａ，１７ａｂ，１７ｃｃに接続されている。ゲート導体層８１ａ，８１ｂ，８１ｃが、画素を構成する第１のシリコン柱Ｐ１１～Ｐ３３と、コンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３の外周とに沿って形成され、かつ、画素選択線導体層８２ａ，８２ｂ，８２ｃと交互に、それぞれ横（行）方向に延びるように形成されている。コンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３上に形成されたコンタクトホールＨ１１～Ｈ３３を介して、信号線Ｎ＋層８０ａと信号線金属層８３ａ、信号線Ｎ＋層８０ｂと信号線金属層８３ｂ、信号線Ｎ＋層８０ｃと信号線金属層８３ｃ、がそれぞれ接続されている。光入射面側から見て画素を構成する第１のシリコン柱Ｐ１１～Ｐ３３を除き、画素領域は、光を遮蔽するゲート導体層８１ａ，８１ｂ，８１ｃと画素選択線導体層８２ａ，８２ｂ，８２ｃとによって覆われている。
　図８Ｂは、図８Ａに示すＣ－Ｃ’線での断面構造図である（図８Ａでは、画素領域において、画素を構成する第１のシリコン柱Ｐ１１と、この第１のシリコン柱Ｐ１１との下方に形成されたコンタクトを構成する第２のシリコン柱Ｃ１１とのみを示し、コンタクト柱Ｃ１２，Ｃ１３は図示を省略している。）。画素を構成する第１のシリコン柱２（Ｐ１１）と、コンタクトを構成する第２のシリコン柱３ａ（Ｃ１１）の底部とは、信号線Ｎ＋層５（８０ａ）を介して接続されている。第１のシリコン柱２（Ｐ１１）のＰ層８ａの外周にゲート絶縁層４ｂを介して形成されたゲート導体層８１ａは、第１、第２のシリコン柱２（Ｐ１１）、３ａ（Ｃ１１）の外周と、第１、第２のシリコン柱２（Ｐ１１）、３ａ（Ｃ１１）とを接続するように形成される。このゲート導体層８１ａは、第２のシリコン柱３ａ（Ｃ１１）では、絶縁層４ｃの外周に形成される。第１のシリコン柱２（Ｐ１１）のゲート導体層８１ａに隣接し、フォトダイオードのＮ層９がＰ層８ａの外周部に形成されている。Ｎ層９の上部領域に形成されたＰ＋層１１に画素選択線導体層１４ｅ（８２ａ）が接続されている。この画素選択線導体層１４ｅ（８２ａ）及び第２のシリコン柱３ａ（Ｃ１１）上に、互いに同じ深さのコンタクトホール１６ａ（１６ａａ），１６ｂ（Ｈ１１）が形成されている。さらに、コンタクトホール１６ａ（１６ａａ）を介して、画素選択線導体層１４ｅ（８２ａ）と画素選択線金属層１７ａ（１７ａａ）、さらにコンタクトホール１６ｂ（Ｈ１１）を介して、第２のシリコン柱３ａ（Ｃ１１）の導体層２３（２１）と信号線Ｎ＋層８０ａとがそれぞれ接続されている。
　以上説明したように、本実施形態は以下に示す５つの特徴を有する。
　１．画素の信号電流、又はリセット電流が、低抵抗の信号線金属層８３ａ、８３ｂ、８３ｃを通じて画素領域から周辺駆動・信号処理回路に取り出されることによって、固体撮像装置の高速駆動化が実現される。
　２．第１のシリコン柱Ｐ１１～Ｐ３３の間の画素領域に入射した光が、光を遮蔽するゲート導体層８１ａ，８１ｂ，８１ｃと画素選択線導体層８２ａ、８２ｂ，８２ｃにより遮蔽されることにより、信号線Ｎ＋層８０ａ，８０ｂ，８０ｃへ到達することが防止され、解像度の向上と、カラー撮像における混色特性の改善が実現する。この解像度及び混色特性の向上は、本来１つの画素に入射した光が、信号線Ｎ＋層８０ａ，８０ｂ，８０ｃへ到達し、信号線Ｎ＋層８０ａ，８０ｂ，８０ｃを囲んだ材料層との多重反射などにより隣接する画素の光電変換領域に入射することによって発生する。
　３．コンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３が、ゲート導体層８１ａ，８１ｂ，８１ｃの領域の中に形成されることにより、解像度と混色特性の向上のための、ゲート導体層８１ａ，８１ｂ，８１ｃと画素選択線導体層８２ａ，８２ｂ，８２ｃの配線の配置が、画素集積度を低下させることなく実現される。
　４．画素選択線導体層８２ａ，８２ｂ，８２ｃが、コンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３の外周に形成されないことにより、コンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３上に設けるコンタクトホールＨ１１～Ｈ３３の形成が容易となる。
　５．コンタクトホール１６ａａ，１６ａｂ，１６ａｃ，Ｈ１１～Ｈ３３，４１ａ，４１ｂ，４１ｃが、第１～第３のシリコン柱Ｐ１１～Ｐ３３，Ｃ１１～Ｃ３３，４０ａ，４０ｂ，４０ｃ上に、高さが小さく、かつ、同じ深さで形成されるため、容易に製造できるようになる。
（第７の実施形態）
　以下、図９Ａ、図９Ｂを参照しながら、本実施形態に係るカラー撮像用固体撮像装置について説明する。
　図９Ａに、本実施形態に係る固体撮像装置の平面図を示す。信号線Ｎ＋層８４ａ，８４ｂ，８４ｃ，８４ｄが縦（列）方向に延びるように形成され、これらに接続され、赤色信号用画素を構成する第１のシリコン柱Ｒ１，Ｒ２，Ｒ３，Ｒ４（以下、Ｒ１～Ｒ４と略記する）、緑色信号用画素を構成する第１のシリコン柱Ｇ１，Ｇ２，Ｇ３，Ｇ４（以後、Ｇ１～Ｇ４と略記する）、青色信号用画素を構成する第１のシリコン柱Ｂ１，Ｂ２，Ｂ３，Ｂ４（以後、Ｂ１～Ｂ４と記載する）が形成されている。これら第１のシリコン柱と同時に形成されたコンタクトを構成する第２のシリコン柱ＣＣ１，ＣＣ２，ＣＣ３，ＣＣ４（以下、ＣＣ１～ＣＣ４と略記する）が、信号線Ｎ＋層８４ａ，８４ｂ，８４ｃ，８４ｄに接続され、コンタクトを構成する第３のシリコン柱４３ａ，４３ｂ，４３ｃ，４３ｄが、周辺駆動・出力回路領域に設けられた平板状シリコン層８４ｄａ，８４ｄｂ，８４ｄｃ，８４ｄｄ上に形成されている。コンタクトを構成する第２のシリコン柱ＣＣ１、ＣＣ２は、横（行）方向に並んだ赤色信号用画素を構成する第１のシリコン柱Ｒ１，Ｒ２の列方向の間であって、本来、画素が形成されるべき領域に形成されている。これと同様に、コンタクトを構成する第２のシリコン柱ＣＣ３、ＣＣ４は、横（行）方向に並んだ赤色信号用画素を構成する第１のシリコン柱Ｒ３、Ｒ４の列方向の間であって、本来、画素が形成されるべき領域に形成されている。ゲート導体層８５ａ，８５ｂ，８５ｃ，８５ｄが、画素を構成する第１のシリコン柱Ｒ１～Ｒ４，Ｇ１～Ｇ４，Ｂ１～Ｂ４と、コンタクトを構成する第２のシリコン柱ＣＣ１～ＣＣ４の外周に形成され、かつ、横（行）方向に延びるように形成されている。これと同様に、画素選択線導体層８６ａ，８６ｂ，８６ｃ，８６ｄが、画素を構成する第１のシリコン柱Ｒ１～Ｒ４，Ｇ１～Ｇ４，Ｂ１～Ｂ４と、コンタクトを構成する第２のシリコン柱ＣＣ１～ＣＣ４の外周とに形成され、かつ、横（行）方向に延びるように形成されている。コンタクトを構成する第２のシリコン柱ＣＣ１～ＣＣ４の上に形成したコンタクトホールＣＨ１～ＣＨ４を介して、信号線Ｎ＋層８４ａと信号線金属層８７ａ、信号線Ｎ＋層８４ｂと信号線金属層８７ｂ、信号線Ｎ＋層８４ｃと信号線金属層８７ｃ、信号線Ｎ＋層８４ｄと信号線金属層８７ｄ、がそれぞれ互いに接続されている。ゲート導体層８５ａ，８５ｂ，８５ｃ，８５ｄは、コンタクトを構成する第３のシリコン柱４３ａ，４３ｂ，４３ｃ，４３ｄ上に設けられたコンタクトホール４４ａ，４４ｂ，４４ｃ，４４ｄを介してゲート導体層８５ａ，８５ｂ，８５ｃ，８５ｄに接続されている。信号線Ｎ＋層８４ａ，８４ｂ，８４ｃ，８４ｄと信号線金属層８７ａ，８７ｂ，８７ｃ，８７ｄとの接続は、画素領域における赤色信号用画素を構成する第１のＳ柱Ｒ１～Ｒ４が横方向に配列されて形成する列ごとに行われるので、固体撮像装置の高速駆動化が可能になる。
　図９Ｂは、図９Ａに示すＤ－Ｄ’線での断面構造図である。実際の固体撮像装置では、画素を構成する第１のシリコン柱Ｒ１～Ｒ４、Ｇ１～Ｇ４，Ｂ１～Ｂ４とコンタクトを構成する第２のシリコン柱ＣＣ１，ＣＣ２，ＣＣ３に、さらに、第１、第２のシリコン柱が２次元状に配列されている。ここでは、Ｄ－Ｄ’線に沿った第１のシリコン柱Ｒ１，Ｒ３とコンタクトを構成する第２のシリコン柱ＣＣ１，ＣＣ２のみが形成されている場合について説明する。図９Ａにおいて、酸化シリコン基板１上に、縦（列）方向に形成された平板状の信号線Ｎ＋層８４ａ，８４ｂ，８４ｃ，８４ｄと、平板状シリコン層８４ｅとが形成されている。信号線Ｎ＋層８４ａ，８４ｂ，８４ｃ，８４ｄ上に、画素を構成する第１のシリコン柱Ｒ１、Ｒ３と、コンタクトを構成する第２のシリコン柱ＣＣ１，ＣＣ２とが形成されるとともに、平板状シリコン層８４ｅ上にコンタクトを構成する第３のシリコン柱４３ａが形成されている。画素を構成する第１のシリコン柱Ｒ１、Ｒ３の底部の信号線Ｎ＋層８４ａ，８４ｃ上に、Ｐ層８ａ，８ｃが形成されるとともに、Ｐ層８ａ，８ｃの外周にゲート絶縁層４ｂ，４ｄを介してゲート導体層８５ａが形成されている。このゲート導体層８５ａは、コンタクトを構成する第２のシリコン柱ＣＣ１，ＣＣ２の外周にも延在しており、第１、第２のシリコン柱Ｒ１，ＣＣ１，Ｒ３，ＣＣ２の順番に接続されている。第１のシリコン柱Ｒ１，Ｒ３のゲート導体層８５ａに隣接するように、Ｐ層８ａ，８ｃの外周にフォトダイオードのＮ層 ９，９ａが形成されている。フォトダイオード上に形成されたＰ＋層１１，１１ａに接続された画素選択線導体層８６ａは、第１、第２のシリコン柱Ｒ１，ＣＣ１，Ｒ３，ＣＣ２の外周を含んで延在している。この画素選択線導体層８６ａは、第２のシリコン柱ＣＣ１，ＣＣ２では、絶縁層４ｃ，４ｅを囲んでいる。画素選択線導体層８６ａは、画素領域の外側にある駆動・出力回路領域まで延長され、コンタクトホール１６ａａを介して画素選択線金属層１７ａａに接続されている。第２のシリコン柱ＣＣ１，ＣＣ２の導体層２３ａ、２３ｂ上と、第３のシリコン柱４３ａ上とに、コンタクトホール１６ａａと同じ深さになるように、かつ同時にコンタクトホールＳＨ１，ＳＨ２，４４ａが形成されている。導体層２３ａ，２３ｂは、コンタクトホールＳＨ１，ＳＨ２を介して信号線金属層８７ｂ、８７ｄに接続されている。図９Ａにおいて、信号線金属層８７ａ，８７ｂ，８７ｃ，８７ｄは、縦（列）方向に延びるように形成されている。
　本実施形態に係るカラー撮像用固体撮像装置においては、画素信号処理により、コンタクトを構成する第２のシリコン柱ＣＣ１，ＣＣ２，ＣＣ３，ＣＣ４を疑似的な画素として取り扱うことができる。例えば、第２のシリコン柱ＣＣ１は、同じ行に配列された画素Ｒ１の信号と同じ信号とし、第２のシリコン柱ＣＣ２、は、同じ行に配列された画素Ｒ２の信号と同じ信号とする。このことは、赤色信号用信号帯域が緑色信号用信号帯域より低いため、赤色信号用の解像度が緑色信号用の改造度よりも低くても良いことを利用している。本実施形態の固体撮像装置では、コンタクトを構成する第２のシリコン柱ＣＣ１～ＣＣ４を、画素領域に設けていることにより、画素集積度を低下させることなく、高速駆動化を実現できる。
（第８の実施形態）
　以下、図１０Ａ～図１０Ｃを参照しながら、本実施形態に係るＰチャネルＳＧＴを用いた半導体装置について説明する。
　図１０Ａは、１個のＰチャネルＳＧＴの回路図である。このＰチャネルＳＧＴは、ゲート５６、ソース５３、ドレイン５７によって構成されている。さらに、ゲート５６はゲート端子Ｇ、ソース５３はソース端子Ｓ、ドレイン５７はドレイン端子Ｄにそれぞれ接続されている。
　図１０Ｂは、図１０Ａに示すＰチャネルＳＧＴの平面図である。平板状シリコン層５０に、ソース５３を構成するソースＰ＋層５３ａが形成されている。このソースＰ＋層５３ａ上に、ＳＧＴを構成する第１のシリコン柱５１ｂと、コンタクトを構成する第２のシリコン柱５１ｃとが形成されている。ＳＧＴを構成する第１のシリコン柱５１ｂに隣接するように、ゲート５６のゲート導体層５６ａに接続され、コンタクトを構成する第３のシリコン柱５１ａが形成されている。ゲート導体層５６ａは、ＳＧＴを構成する第１のシリコン柱５６ｂの外周を囲み、かつ、コンタクトを構成する第３のシリコン柱５１ａを覆うように形成されている。さらに、ＳＧＴを構成する第１のシリコン柱５１ｂ上に形成されたドレインＰ＋層５７ａは、コンタクトホール６２ｂを介してドレイン配線金属層６３ｂ（Ｄ）に接続され、ソースＰ＋層５３ａは、コンタクトを構成するシリコン柱５１ｃの導体層５９と、コンタクトホール６２ｃを介してソース配線金属層６３ｃ（Ｓ）とに接続され、ゲート導体層５６ａはコンタクトを構成する第３のシリコン柱５１ａ上からコンタクトホール６２ａを介してゲート金属層６３ａ（Ｇ）に接続されている。
　図１０Ｃは、図１０Ｂに示す平面図のＥ－Ｅ’線に沿った断面構造図である。酸化シリコン基板１上に平板状シリコン層５０を形成する。この平板状シリコン層５０上にＳＧＴを構成する第１のシリコン柱５１ｂと、コンタクトを構成する第２のシリコン柱５１ｃ、第３のシリコン柱５１ａを形成する。平板状シリコン層５０と第１のシリコン柱５１ｂのシリコン層５８は、Ｎ型又は真性型の半導体である。そして、平板状シリコン層５０と第１～第３のシリコン柱５１ａ，５１ｂ，５１ｃの露出部を覆うように絶縁層５４ａ，５４ｂ、５４ｃを形成する。そして、ゲート導体層５６ａを第１のシリコン柱５１ｂの外周に絶縁層５４ｂを介して形成し、構造物の全体が絶縁層５４ａで覆われた第３のシリコン柱５１ａ上まで延在する。第１のシリコン柱５１ｂと第２のシリコン柱５１ｃの下方領域における平板状シリコン層５０に、ソースＰ＋層５３ａを形成する。そして、第１のシリコン柱５１ｂの上部領域に、ゲート導体層５６ａに隣接してドレインＰ＋層５７ａを形成する。そして、構造物の全体に絶縁層６０を被覆し、第２のシリコン柱のソースＰ＋層５３ａから第２のシリコン柱５１ｃ上面に接続される導体層５９を形成する。そして、絶縁層６１を被覆し、この絶縁層６１にコンタクトホール６２ａを第３のシリコン柱５１ａ上に形成し、コンタクトホール６２ｂを第１のシリコン柱５１ｂ上に、コンタクトホール６２ｃを第２のシリコン柱５１ｃ上に形成する。そして、コンタクトホール６２ａを介してゲート導体層５６ａとゲート金属層６３ａ（Ｇ）とを接続し、コンタクトホール６２ｂを介してドレインＰ＋層５７ａとドレイン配線金属層６３ｂ（Ｄ）とを接続し、コンタクトホール６２ｃと第２のシリコン柱５１ｃに形成した導体層５９を介してソースＰ＋層５３ａとソース配線金属層６３ｃ（Ｓ）とを接続する。これによって、第１のシリコン柱５１ｂ、第２のシリコン柱５１ｃ、第３のシリコン柱５１ａ上に形成されるコンタクトホール６２ｂ，６２ｃ、６２ａは、互いに同じ深さ（同じ高さ）で形成される。
　上記ＰチャネルＳＧＴの製造方法は、
　酸化シリコン基板１上の平板状シリコン層５０に接続され、ＳＧＴを構成する第１のシリコン柱５１ｂと、コンタクトを構成する第２のシリコン柱５１ｃ、及び第３のシリコン柱５１ａとを、互いに同じ高さになるように、かつ同時に形成する第１～第３のシリコン柱形成工程と、
　第１のシリコン柱５１ｂの底部を囲んでＳＧＴのドレインＰ＋層５３ａが平板状シリコン層５０に形成され、このドレインＰ＋層５３ａと第２のシリコン柱５１ｃの底部とを接続する第１・第２のシリコン柱底部接続形成工程と、
　第１のシリコン柱５１ｂの外周に絶縁層５４ｂ、第２のシリコン柱５１ｃの外周に絶縁層５４ｃをそれぞれ形成し、ゲート絶縁層５４ｂを囲んでゲート導体層５６ａを形成し、ゲート導体層５６ａを絶縁層５４ａで覆われたコンタクトを構成する第３のシリコン柱５１ａ上まで延長して形成し、第１のシリコン柱５１ｂの上部に、ゲート導体層５６ａに隣接してドレインＰ＋層５７ａを形成し、ドレインＰ＋層５７ａとソースＰ＋層５３ａに挟まれた第１のシリコン柱５１ｂのシリコン層５８をＳＧＴのチャネルとする第１のシリコン柱ＳＧＴ形成工程と、
　コンタクトを構成する第２のシリコン柱５１ｃにアクセプタ不純物をイオン注入したＳｉ、又は、シリサイドの導体層５９を形成する第２のシリコン柱導体層形成工程と、
　第１のシリコン柱５１ｂ、第２のシリコン柱５１ｃ、及び第３のシリコン柱５１ａを覆うように、絶縁層６０、６１を形成し、コンタクトを構成する第３のシリコン柱５１ａ上にコンタクトホール６２ａ、ＳＧＴを構成する第１のシリコン柱５１ｂ上にコンタクトホール６２ｂ、コンタクトを構成する第２のシリコン柱５１ｃ上にコンタクトホール６２ｃをそれぞれ形成するコンタクトホール形成工程と、
　コンタクトホール６２ａ，６２ｂ，６２ｃを介して、ゲート導体層５６ａとゲート金属層６３ａ（Ｇ）、ドレインＰ＋層５７ａとドレイン配線金属層６３ｂ（Ｄ）、導体層５９とソース配線金属層６３ｃ（Ｓ）とをそれぞれ接続する配線金属層形成工程と、
からなる。
　なお、このＳＧＴでは、ドレインＰ＋層５７ａがソースとして機能する場合は、ソースＰ＋層５３ａはドレインとして機能する。また、ＮチャネルＳＧＴでは、ドレイン・ソースはＮ＋層から構成され、チャネルはＰ型、又は真性型（Intrinsic type）の半導体から構成される。
（第９の実施形態）
　以下、図１１Ａ～図１１Ｇを参照しながら、本実施形態に係るＳＧＴを用いた半導体装置について説明する。
　図１１Ａは、ＳＧＴを用いた３段ＣＭＯＳインバータ回路図である。初段のインバータ回路は、２個のＰチャネルＳＧＴ８８ａａ，８８ａｂと１個のＮチャネルＳＧＴ８９ａとから構成されている。ＳＧＴ８８ａａ，８８ａｂ，８９ａのゲートが入力端子Ｖｉに接続され、ＰチャネルＳＧＴ８８ａａ，８８ａｂのドレインが電源端子Ｖｃｃに接続され、ＰチャネルＳＧＴ８８ａａ，８８ａｂのソースとＮチャネルＳＧＴ８９ａのソースとが接続され、初段出力端子を構成するとともに、２段目インバータ回路の入力端子に接続されている。さらに、ＮチャネルＳＧＴ８９ａのドレインがグランド端子Ｖｓｓに接続されている。１段目インバータ回路と同様にして、ＰチャネルＳＧＴ８８ｂａ，８８ｂｂとＮチャネルＳＧＴ８９ｂとからなる２段目インバータ回路と、ＰチャネルＳＧＴ８８ｃａ，８８ｃｂとＮチャネルＳＧＴ８９ｃとからなる３段目インバータ回路とが接続されている。２段目・３段目インバータ回路のＰチャネルＳＧＴ８８ｂａ，８８ｂｂ，８８ｃａ，８８ｃｂ，８８ｃａ，８８ｃｂのドレインは、電源端子Ｖｃｃに接続されるとともに、ＮチャネルＳＧＴ８９ｂ，８９ｃのドレインは、グランド端子Ｖｓｓに接続されている。この３段ＣＭＯＳインバータ回路では、入力端子Ｖｉに入力された信号電圧が、３クロック時間遅延しながら、反転した信号として、出力端子Ｖｏから出力される。
　図１１Ｂは、図１１Ａの３段ＣＭＯＳインバータ回路を、公知の技術を用いて、基板上に形成した場合の平面図である。図１１Ｂの下方から、初段、２段目、３段目インバータ回路が形成されている。初段インバータ回路は、ＰチャネルＳＧＴ８８ａａ，８８ａｂのソースＰ＋層９０ｃａとＮチャネルＳＧＴ８９ａのソースＮ＋層９０ｃｂとが互いに接続されて形成されている。ソースＰ＋層９０ｃａ上にＰチャネルＳＧＴ８８ａａ，８８ａｂを形成するシリコン柱９１ａｃ，９１ｂｃが形成され、Ｎ＋層９０ｃｂ上にＮチャネルＳＧＴ８９ａを構成するシリコン柱９１ｃｃが形成されている。ＳＧＴ８８ａａ，８８ａｂ，８９ａのゲート導体層９３ｃが、ＳＧＴを形成するシリコン柱９１ａｃ，９１ｂｃ，９１ｃｃを囲むように、かつ連続して形成されている。ゲート導体層９３ｃは、コンタクトホール９４ａｃを介して第１の入力配線金属層９５ｃａに接続されている。ＰチャネルＳＧＴ８８ａａ，８８ａｂのドレインは、シリコン柱９１ａｃ，９１ｂｃの上に形成されたコンタクトホール９４ｂｃ，９４ｃｃを介して第１の電源配線金属層９５ａに接続されている。Ｐ＋層９０ｃａとＮ＋層９０ｃｂとは、両者の境界部上に形成されたコンタクトホール９４ｅｂを介して第１の出力配線金属層９５ｃｂにそれぞれ接続されている。ＮチャネルＳＧＴ８９ａのソースは、シリコン柱９１ｃｃ上に形成されたコンタクトホール９４ｅｃを介して第１のグランド配線金属層９５ｃに接続されている。第１の入力配線金属層９５ｃａ上に、この第１の入力配線金属層９５ｃａに接続され、第２の入力配線金属層１０１ａｃ（Ｖｉ）が形成されている。第１の出力配線金属層９５ｃｂ上に、この第１の出力配線金属層９５ｃｂに接続されて、２段目インバータ回路の入力端子に接続される第２の出力配線金属層１０１ａｂが形成されている。この初段インバータ回路において、ゲート導体層９３ｃは、コンタクトホール９４ｄａを回避するように配線されている。
　初段インバータ回路の第２の出力配線金属層１０１ａｂは、２段目インバータ回路の第１の入力配線金属層９５ｂａに接続されている。２段目インバータ回路は、初段インバータ回路と同じ配置で形成され、ＰチャネルＳＧＴ８８ｂａ，８８ｂｂのソースＰ＋層９０ｂａと、ＮチャネルＳＧＴ８９ｂｂのソースＮ＋層９０ｂｂと、シリコン柱９１ａｂ，９１ｂｂ、９１ｃｂと、ゲート導体層９３ｂと、コンタクトホール９４ａｂ、９４ｂｂ，９４ｃｂ，９４ｄｂ，９４ｅｂと、第１の入力配線金属層９５ｂａ、第１の電源配線金属層９５ａ、第１のグランド配線金属層９５ｃ、及び第１の出力配線金属層９５ｂｂと、から構成されている。第１の出力配線金属層９５ｂｂは、第２の出力配線金属層１０１ａａに接続され、３段目インバータ回路の第１の入力配線金属層９５ａａに接続されている。３段目インバータ回路は、初段・２段目インバータ回路と同じ配置になるように、ＰチャネルＳＧＴ８８ｃａ，８８ｃｂのソースＰ＋層９０ａａと、ＮチャネルＳＧＴ８９ｃｂのソースＮ＋層９０ｂａと、シリコン柱９１ａａ，９１ｂａ、９１ｃａと、ゲート導体層９３ａと、コンタクトホール９４ａａ、９４ｂａ，９４ｃａ，９４ｄａ，９４ｅａと、第１の入力配線金属層９５ａａ、第１の電源配線金属層９５ａ、第１のグランド配線金属層９５ｃ、及び第１の出力配線金属層９５ａｂと、から構成されている。第１の出力配線金属層９５ａｂは、第２の出力配線金属層１０１ｃ（Ｖｏ）に接続されている。さらに、第１の電源配線金属層９５ａは、コンタクトホール９４ｆａを介して第２の電源配線金属層１０１ｂ（Ｖｃｃ）に接続され、第１のグランド配線金属層９５ｃは、コンタクトホール９４ｆｂを介して第２のグランド配線金属層１０１ｄ（Ｖｓｓ）に接続されている。
　図１１Ｃに、図１１ＢのＸ１－Ｘ１’線に沿った断面構造図を示す。Ｘ１－Ｘ１’線はコンタクトホール９４ａａ、ＰチャネルＳＧＴ８８ｃａ、８８ｃｂのシリコン柱９１ａａ，９１ｂａまで横（行）方向につながり、そこから折れ曲がり、コンタクトホール９４ｄａに接続され、さらにＮチャネルＳＧＴを構成するシリコン柱９１ｃａに接続されている。図１１Ｃは３段目インバータ回路の断面構造に対応している。酸化シリコン基板１上に平板状シリコン層１０８が形成され、この平板状シリコン層１０８上にＰチャネルＳＧＴ８８ｃａ、８８ｃｂのシリコン柱９１ａａ，９１ｂａと、ＮチャネルＳＧＴ８９ｃのシリコン柱９１ｃａとが形成されている。シリコン柱９１ａａ，９１ｂａの下方の平板状シリコン層１０８に、ソースＰ＋層９０ａａが形成され、シリコン柱９１ｃａの下方の平板状シリコン層１０８に、ソースＮ＋層９０ｂａが形成されている。シリコン柱９１ａａ，９１ｂａの外周にゲート絶縁層１１０ｂが形成され、シリコン柱９１ｃａの外周にゲート絶縁層１１０ｄが形成されている。これらゲート絶縁層１１０ｂ、１１０ｄを囲むように、互いに接続されたゲート導体層９３ｂが形成されている。このゲート導体層９３ｂを覆うようにストッパＳｉＮ層１１２が形成されている。ソースＰ＋層９０ａａとソースＮ＋層９０ｂａの境界部に、シリサイド層１３３ａが形成されている。このシリサイド層１３３ａ上にコンタクトホール９４ｄａ、ゲート導体層９３ｂ上にコンタクトホール９４ａａ、シリコン柱９１ａａ，９１ｂａ、９１ｃａ上にコンタクトホール９４ｂａ，９４ｃａ，９４ｅａがそれぞれ形成されている。これらコンタクトホール９４ａａ，９１ａａ，９１ｂａ，９４ｄａ，９１ｃａを介して、ゲート導体層９３ａと第１の入力配線金属層９５ａａ、ドレインＰ＋層１１１ａと第１の電源配線金属層９５ａ、シリサイド層１３３ａと第１の出力配線金属層９５ａｂ、ドレインＮ＋層１１１ｂと第１のグランド配線金属層９５ｃがそれぞれ接続されている。さらに、第１の入力配線金属層９５ａａは２段目インバータ回路の第２の出力配線金属層１０１ａａに接続され、第１の出力配線金属層９５ａｂは第２の出力配線金属層１０１ｃ（Ｖｏ）に接続されている。２段目インバータ回路の第２の出力配線金属層１０１ａａ、３段目インバータ回路の第２の出力配線層１０１ｃ（Ｖｏ）は、デュアル・ダマシン技術によって形成された銅（Ｃｕ）配線層である。
　図１１Ｄに、図１１Ｂに示すＹ１－Ｙ１'線に沿った断面構造図を示す。各段のインバータ回路のソースＰ＋層９０ａａ，９０ｂａ，９０ｃａと、ソースＮ＋層９０ｂａ、９０ｂｂ、９０ｃｂとの境界部に、シリサイド層１３３ａ，１３３ｂ，１３３ｃが形成されている（Ｙ１－Ｙ１'線は、ソースＰ＋層９０ａａ，９０ｂａ，９０ｃａ側にある）。ソースＰ＋層９０ａａ，９０ｂａ，９０ｃａとソースＮ＋層９０ｂａ、９０ｂｂ、９０ｃｂとを覆うように絶縁層１１０ｂが形成されている。絶縁層１１０ｂ上にゲート導体層９３ａ，９３ｂ，９３ｃが形成されている。また、構造物の全体に絶縁層１１３ａが堆積している。さらに、シリサイド層１３３ａ，１３３ｂ，１３３ｃ上にコンタクトホール９４ｄａ，９４ｄｂ、９４ｄｃが形成されている。コンタクトホール９４ｄａ，９４ｄｂ、９４ｄｃは、ゲート導体層９３ａ，９３ｂ，９３ｃと離間して形成されている。コンタクトホール９４ｄａ，９４ｄｂ，９４ｄｃを介して、シリサイド層１３３ａ，１３３ｂ，１３３ｃと第１の出力配線金属層９５ｃａ，９５ｃｂ，９５ｃｃとが接続されている。さらに、構造物の全体に絶縁膜１１３ｂが堆積されるとともに、第１の出力配線金属層９５ｃａ，９５ｃｂ，９５ｃｃと接続される第２の出力配線金属層１０１ｃ（Ｖｏ）、１０１ａａ，１０１ａｂが、例えばＣｕダブル・ダマシン技術によって形成されている。
　図１１Ｂで示すように、従来技術で形成されたＣＭＯＳインバータ回路においては、第１の出力配線金属層９５ａｂ，９５ｂｂ，９５ｃｂに接続されるコンタクトホール９４ａｂ，９４ｄｂ，９４ｅｂは、ゲート導体層９３ａ，９３ｂ，９３ｃと平面視において重ならないように形成されるが、これは回路集積度低下の要因になる。さらに、従来技術では、図１１Ｃで示すように、シリコン柱９１ａａ，９１ｂａ，９１ｃａ上のコンタクトホール９４ｂａ，９４ｃａ，９４ｅａと、シリコン柱９１ａａ，０１ｂａ，９１ｃａ底部に繋がるシリサイド層１３３ａ上のコンタクトホール９４ｄａとの深さの差は、シリコン柱９１ａａ，９１ｂａ，９１ｃａの高さだけ必然的に生じている。さらに、シリサイド層１３３ａ上のコンタクトホール９４ｄａは、ゲート導体層９３ａ上のコンタクトホール９４ａａとも、深さが異なっている（図１３Ｃ)が、これはコンタクトホールの形成を困難としている。
　図１１Ｅは、本実施形態に係る、図１１Ａに示す３段ＣＭＯＳインバータ回路を、基板上に形成した場合の平面図である。図１１Ｅの下方から、初段、２段目、３段目インバータ回路が形成されている。初段インバータ回路は、ＰチャネルＳＧＴ８８ａａ，８８ａｂのソースＰ＋層９６ａｃとＮチャネルＳＧＴ８９ａのソースＮ＋層９６ｂｃとが互いに接続されて形成され、ソースＰ＋層９６ａｃ上にＰチャネルＳＧＴ８８ａａ，８８ａｂを構成するシリコン柱９７ｃｂ，９７ｃｃが形成され、Ｎ＋層９６ｂｃ上にＮチャネルＳＧＴ８９ａを形成するシリコン柱９７ｃｅが形成されていることで構成されている。これらシリコン柱と同時に、ソースＰ＋層９６ａｃとソースＮ＋層９６ｂｃとの境界部上に、コンタクトを構成するシリコン柱９７ｃｄと、ソースＰ＋層９６ａｃに接した真性シリコン層１０８ｃ上にコンタクトを構成するシリコン柱９７ｃａとがそれぞれ形成されている。ＳＧＴ８８ａａ，８８ａｂ，８９ａのゲート導体層９３ｂｃが、シリコン柱９７ｃａ，９７ｃｂ，９７ｃｄ，９７ｃｅを囲み、かつ連続して形成されている。このゲート導体層９３ｂｃは、コンタクトを構成するシリコン柱９７ｃａ上に形成されたコンタクトホール１００ｃａを介して第１の入力配線金属層４７ｃａに接続されている。ＰチャネルＳＧＴ８８ａａ，８８ａｂのドレインは、シリコン柱９７ｃｂ上に形成されたコンタクトホール１００ｃｂ，１００ｃｃを介して第１の電源配線金属層１０７ｂに接続されている。Ｐ＋層９６ａｃとＮ＋層９６ｂｃとは、両者の境界部上に形成されたコンタクト柱９７ｃｄ上のコンタクトホール１００ｃｄを介して第１の出力配線金属層４７ｃｄに接続されている。ＮチャネルＳＧＴ８９ａのソースは、シリコン柱９７ｃｅ上に形成されたコンタクトホール１００ｃｅを介して第１のグランド配線金属層１０７ｄに接続されている。第１の入力配線金属層４７ｃａ上に、この第１の入力配線金属層４７ｃａに接続され、第２の入力配線金属層１０７ａａ（Ｖｉ）が形成されている。第１の出力配線金属層４７ｃｄ上に、この第１の出力配線金属層４７ｃｄに接続され、２段目インバータ回路の入力端子に接続される第２の出力配線金属層１０７ｃｃが形成されている。
　初段インバータ回路の第２の出力配線金属層１０７ｃｃは、２段目インバータ回路の第１の入力配線金属層４７ｂａに接続されている。２段目インバータ回路は、初段インバータ回路と同じ配置になるように、真性シリコン層１０８ｂと、ＰチャネルＳＧＴ８８ｂａ，８８ｂｂのソースＰ＋層９６ａｂと、ＮチャネルＳＧＴ８９ｂｂのソースＮ＋層９６ｂｂと、シリコン柱９７ｂａ，９７ｂｂ，９７ｃｂ，９７ｂｄ，９７ｂｅと、ゲート導体層９３ｂｂと、コンタクトホール１００ｂａ，１００ｂｂ，１００ｂｃ，１００ｂｄ，１００ｂｅと、第１の入力配線金属層４７ｂａ、第１の電源配線金属層１０７ｂ、第１のグランド配線金属層１０７ｄ、及び第１の出力配線金属層４７ｂｂとから形成されている。第１の出力配線金属層４７ｂｂは、第２の出力配線金属層１０７ｃｂに接続されるとともに、３段目インバータ回路の第１の入力配線金属層４７ａａに接続されている。３段目インバータ回路は、初段及び２段目インバータ回路と同じ配置になるように、ＰチャネルＳＧＴ８８ｃａ，８８ｃｂの真性シリコン層１０８ａと、ソースＰ＋層９６ａａと、ＮチャネルＳＧＴ８９ｃｂのソースＮ＋層９６ｂａと、シリコン柱９７ａａ，９７ａｂ，９７ａｃ，９７ａｄ，９７ａｅと、ゲート導体層９３ｂａと、コンタクトホール１００ａａ，１００ａｂ，１００ａｃ，１００ａｄ，１００ａｅと、第１の入力配線金属層４７ａａ、第１の電源配線金属層１０７ｂ、第１のグランド配線金属層１０７ｄ、及び第１の出力配線金属層４７ａｂとから構成されている。第１の出力配線金属層４７ａｂは、第２の出力配線金属層１０７ｃａ（Ｖｏ）に接続されている。
　図１１Ｆに、図１１Ｅに示すＸ２－Ｘ２’線に沿った断面構造図を示す。この断面構造図は、３段目インバータ回路の断面構造を示す。酸化シリコン基板１上に平板状シリコン層１０８ａが形成されるとともに、この平板状シリコン層１０８ａ上に、ＰチャネルＳＧＴ８８ｃａ，８８ｃｂのシリコン柱９７ａｂ，９７ａｃと、ＮチャネルＳＧＴ８９ｃのシリコン柱９７ａｅと、コンタクトを構成するシリコン柱９７ａａ，９７ａｄが形成されている。シリコン柱９７ａｂ，９７ａｃの下方の平板状シリコン層１０８ａにソースＰ＋層９６ａａが形成されるとともに、シリコン柱９７ａｅの下方の平板状シリコン層１０８ａにソースＮ＋層９６ｂａが形成されている。ソースＰ＋層９６ａａとソースＮ＋層９６ｂａの境界部上にコンタクトを構成するシリコン柱９７ａｄが形成されている。シリコン柱９７ａｂ，９７ａｃ，９７ａｅの外周に、ゲート絶縁層１１０ｂ，１１０ｄが形成されるとともに、コンタクトを構成するシリコン柱９７ａａ，９７ａｄの外周に、絶縁層１１０ａ，１１０ｃが形成されている。これらゲート絶縁層１１０ｂ，１１０ｄと、絶縁層１１０ａ，１１０ｃの外周とに、互いに接続されたゲート導体層９３ｂが形成されている。コンタクトを構成するシリコン柱９７ａａでは、構造物の全体が絶縁層１１０ａで覆われている。ゲート導体層９３ｂは、コンタクトを構成するシリコン柱９７ａａの絶縁層１１０ａを覆うように形成される。さらに、構造物の全体を覆うように、ストッパＳｉＮ層１１２ａが形成されている。続いて、コンタクトホール１００ａａ，１００ａｂ，１００ａｃ，１００ａｅが、シリコン柱９７ａａ，９７ａｂ，９７ａｃ，９７ａｄ，９７ａｅ上に形成されている。さらに、これらコンタクトホール１００ａａ，１００ａｂ，１００ａｃ，１００ａｅを介して、ゲート導体層９３ｂと第１の入力配線金属層４７ａａ、ドレインＰ＋層１１１ａと第１の電源配線金属層１０７ｂ、コンタクトを構成するシリコン柱９７ａｄに形成された導体層１０９ａと第１の出力配線金属層４７ａｂ、ドレインＮ＋層１１１ｂと第１のグランド配線金属層１０７ｄとがそれぞれ接続されている。さらに、第１の入力配線金属層４７ａａは、２段目インバータ回路の第２の出力配線金属層１０７ａａに接続されるとともに、第１の出力配線金属層４７ａｂは第２の出力配線金属層１０７ａｃに接続されている。２段目インバータ回路の第２の出力配線金属層１０７ａａ、３段目インバータ回路の第２の出力配線金属層１０７ａｃは、いずれもデュアル・ダマシン技術によって形成される銅（Ｃｕ）配線層である。
　図１１Ｇは、図１１Ｅに示すＹ２－Ｙ２'線に沿った断面構造図である。各段のインバータ回路のソースＰ＋層９６ａａ，９６ａｂ，９６ａｃとソースＮ＋層９６ｂａ，９６ｂｂ，９６ｂｃの境界部上にコンタクトを構成するシリコン柱９７ａｄ，９７ｂｄ，９７ｃｄが形成されている（Ｙ２－Ｙ２'線はソースＰ＋層９６ａａ，９６ａｂ，９６ａｃ側にある）。シリコン柱９７ａｄ，９７ｂｄ，９７ｃｄ、ソースＰ＋層９６ａａ，９６ａｂ，９６ａｃとソースＮ＋層９６ｂａ，９６ｂｂ，９６ｂｃを覆うように絶縁層１１０ｃｃ，１１０ｃｂ，１１０ｃａが形成されている。シリコン柱９７ａｄ，９７ｂｄ，９７ｃｄの絶縁層１１０ａｃ，１１０ｃｂ，１１０ｃｃの外周にゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃが形成されている。また、全体にストッパＳｉＮ層１１２ａ，１１２ｂ，１１２ｃと絶縁層１１３ａが堆積される。さらに、シリコン柱９７ａｄ，９７ｂｄ，９７ｃｄにコンタクトホール１００ａｄ，１００ｂｄ，１００ｃｄが形成されている。コンタクトホール１００ａｄ，１００ｂｄ，１００ｃｄを介して、導体層１０９ａ，１０９ｂ，１０９ｃと第１の出力配線金属層４７ａｂ，４７ｂｂ，４７ｃｂが接続されている。さらに、全体に絶縁膜１１３ｂを堆積し、第１の出力配線金属層４７ａｂ，４７ｂｂ，４７ｃｂと接続される第２の出力配線金属層１０７ｃａ，１０７ｃｂ，１０７ｃｃが、例えばＣｕデュアル・ダマシン技術によって形成されている。
　図１１Ｂに示すように、従来例のＣＭＯＳインバータ回路においては、第１の出力配線金属層９５ａｂ，９５ｂｂ，９５ｃｂに接続されるコンタクトホール９４ａｂ，９４ｄｂ，９４ｅｂは、ゲート導体層９３ａ，９３ｂ，９３ｃと平面視において重ならないように形成することが必要になるが、これは回路集積度低下の要因となる。これに対して、本実施形態では、図１１Ｅに示すように、ゲート導体層９３ｂａ，９６ｂｂ，９６ｂｃがコンタクトを構成するシリコン柱９７ａｄ，９７ｂｄ，９７ｃｄ上に形成されている。平面視では、ゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃの領域にコンタクトホール１００ａｄ，１００ｂｄ，１００ｃｄが形成されているので、各段のコンタクトホール（１００ａａ、１００ａｂ，１００ａｃ，１００ａｄ，１００ａｅ）、（１００ｂａ，１００ｂｂ、１００ｂｄ，１００ｂｅ）、（１００ｃａ、１００ｃｂ，１００ｃｄ，１００ｅ）は、横（行）方向に直線的に配列することができる。これにより、本実施形態のＣＭＯＳインバータ回路の回路集積度が向上する。さらに、本実施形態では、図１１Ｆに示すように、第１の入力配線金属層４７ａａ、第１の電源配線金属層１０７ｂ、第１の出力配線金属層４７ａｂ、第１のグランド配線金属層１０７ｄに接続されるコンタクトホール１００ａａ、１００ａｂ，１００ａｃ，１００ａｄ，１００ａｅは、シリコン柱９７ａａ，９７ａｂ，９７ａｄ，９７ａｅ上において、同じ深さで形成されている。これにより、当該ＣＭＯＳインバータ回路が容易に製造できるようになる。
（第１０の実施形態）
　以下、図１２を参照しながら、第１０の実施形態に係る半導体装置について説明する。
　図１２は、本実施形態を図１１Ａに示す３段ＣＭＯＳインバータ回路に適用した場合の、図１１Ｆに対応する断面構造図である。この断面構造は、図１１Ｆにおけるゲート導体層９３ｂを除いて同じである。本実施形態では、コンタクトを構成するシリコン柱９７ａｄの外周に形成されたゲート導体層９３ｂｂの高さが、ＳＧＴが形成されているシリコン柱９７ａｂ，９７ａｃ，９７ａｅのものよりも低く、かつ、少なくともゲート導体層９３ｂｂの厚さになるように形成されている。これにより、ゲート導体層９３ｂｂとコンタクトを構成するシリコン柱９７ａｄの導体層１０９ａとの結合容量を小さくすることができる。導体層１０９ａは、第１及び第２の出力配線金属層４７ａｂ，１０７ａｃに接続されているので、ゲート導体層９３ｂｂと出力配線間との結合容量を小さくすることができる。これにより、本実施形態によれば、図１１Ｆに示回路と比較してＳＧＴ回路の高速駆動化が実現される。
　なお、コンタクトを構成するシリコン柱９７ａｄの外周に形成されたゲート導体層９３ｂｂの高さは、回路の要求性能に応じて、ゲート導体層９３ｂｂの厚さまで低くすることが可能である。
（第１１の実施形態）
　以下、図１３Ａ、図１３Ｂを参照しながら、本実施形態に係る固体撮像装置について説明する。
　本実施形態は、画素領域に設けたコンタクトを構成する第２のシリコン柱３の外周の全体に、ゲート導体層７ａと、画素選択線導体層１０４ａを形成し、これらゲート導体層７ａ、画素選択線導体層１０４ａを、横（行）方向両側の周辺駆動・出力回路領域に設けたコンタクトを構成する第３のシリコン柱１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ上のコンタクトホール１０５ａ，１０５ｂ，１０５ｃ，１０５ｄを介してゲート導体層１０６ａ、１０６ｄ、画素選択線金属層１０６ｂ、１０６ｃに接続する点を特徴とする。これにより、特に画素選択線導体層１０４ａとゲート導体層７ａの両側駆動を、画素集積度の低下を生じることなく実現できる。
　図１３Ａは、本実施形態に係る固体撮像装置の断面構造図である。この断面構造は、画素領域における、画素を構成する第１のシリコン柱２とコンタクトを構成する第２のシリコン柱３に形成された構造は、画素選択線導体層１０４ａを除いて、図９Ｂに示されたものと同じである。画素領域に、画素を構成する第１のシリコン柱２と、コンタクトを構成する第２のシリコン柱３とが形成されている。周辺駆動・出力領域に設けられた平板状シリコン層５ｃ、５ｄ上に、コンタクトを構成する第３のシリコン柱１０２ａ，１０２ｂ，１０２ｃ，１０２ｄが形成されている。第１～第３のシリコン柱２，３，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの外周に、絶縁層４ｂ，４ｃ，１０３ａ，１０３ｂが形成されている。ゲート導体層７ａが、絶縁層４ｂ，４ｃ、第３のシリコン柱１０２ｂ，１０２ｃの絶縁層１０３ａ，１０３ｂの外周に沿って連続して形成され、第３のシリコン柱１０２ａ，１０２ｄでは、第３のシリコン柱１０２ａ，１０２ｄの上部全体を覆うように形成されている。第１のシリコン柱２の上部に形成されたＰ＋層１１に接続された画素選択線導体層１０４ａが、第１のシリコン柱２のフォトダイオードＮ層９の外周を囲んで形成されている。画素選択線導体層１０４ａは、第２のシリコン柱３の側面の絶縁層４ｃに沿って形成され、第３のシリコン柱１０２ｂ，１０２ｃでは、第３のシリコン柱１０２ｂ，１０２ｃの上部の全体を覆うように形成されている。シリコン柱２，３，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ間に形成された平坦部では、ゲート導体層７ａは、ＳｉＯ２層６上に形成され、画素選択線導体層１０４ａはＳｉＯ２層１０ａ上に形成されている。信号線Ｎ＋層５は、第２のシリコン柱３の導体層２３（２１）に接続され、コンタクトホール１６ｂを介して信号線金属層１７ｂに接続されている。ゲート導体層７ａは、第３のシリコン柱１０２ａ，１０２ｄ上に形成されたコンタクトホール１０５ａ，１０５ｄを介して、ゲート金属層１０６ａ，１０６ｄに形成されている。画素選択線導体層１０４ａは、第３のシリコン柱１０２ｂ，１０２ｃ上に形成されたコンタクトホール１０５ｂ，１０５ｃを介して画素選択線金属層１０６ｂ，１０６ｃに接続されている。
　これにより、信号線Ｎ＋層５、ゲート導体層７ａ、画素選択線導体層１０４ａを信号線金属層１７ｂ、ゲート導体層１０６ａ、１０６ｄ、画素選択線金属層１０６ｂ，１０６ｃにそれぞれ接続するためのコンタクトホール１６ｂ，１０５ａ，１０５ｂ，１０５ｃ，１０５ｄを、第１～第３のシリコン柱２，３，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの上方で、同じ深さで形成できる。さらに、ゲート導体層７ａと画素選択線導体層１０４ａとを、他の配線のコンタクトを構成するシリコン柱の側面に沿って配線することができるので、固体撮像装置の画素集積度の向上が実現できる。
　本実施形態によれば、図１３Ｂに示す固体撮像装置を形成することができる。図１３Ｂ中のＦ－Ｆ’線に沿った断面構造図は、図１３Ａに対応している（図１３Ａの画素領域には、横（行）方向に繰り返し配列されているＦ－Ｆ’線上の最初の画素を構成する第１のシリコン柱Ｐ１１と、コンタクトを構成する第２のシリコン柱Ｃ１１とのみが記載されている）。画素領域において、第１のシリコン柱Ｐ１１（２）～Ｐ３３と、コンタクトを構成する第２のシリコン柱Ｃ１１（３）～Ｃ２３とが横（行）方向に交互に形成されている。これら第１、第２のシリコン柱Ｐ１１～Ｐ３３、Ｃ１１～Ｃ２３は、縦（列）方向に連続した信号線Ｎ＋層５ａ（５），５ｂ，５ｃ上に形成されている。画素選択線導体層１０４ａ，１０４ｂ，１０４ｃ，１０４ｄは、第１、第２のシリコン柱Ｐ１１～Ｐ３３、Ｃ１１～Ｃ２３の外周に接続され、両端の周辺駆動・出力回路領域に設けられた第３のシリコン柱１０２ｂ，１０２ｃ，１０２ｂｂ，１０２ｃｂ，１０２ｂｃ，１０２ｃｃまで延長して形成される。ゲート導体層１０４ａａ，１０４ａｂ，１０４ａｃは、第１、第２のシリコン柱Ｐ１１～Ｐ３３、Ｃ１１～Ｃ２３の外周に形成され、両端の周辺駆動・出力回路領域に設けられた第３のシリコン柱１０２ｂ，１０２ｃ，１０２ｂｂ，１０２ｃｂ，１０２ｂｃ，１０２ｃｃまで延長して形成される。ゲート導体層１０４ａａ，１０４ａｂ，１０４ａｃは、両端の第３のシリコン柱１０２ａ，１０２ａｂ，１０２ａｃ，１０２ｄ，１０２ｄｂ，１０２ｄｃ上に設けられたコンタクトホール１０５ａ，１０５ａｂ，１０５ａｃ，１０５ｄ，１０５ａｂ，１０５ｄｃを介して、ゲート導体層１０６ａ，１０６ａｂ，１０６ａｃ，１０６ｃ，１０６ｃｂ，１０６ｃｃに接続される。画素選択線導体層１０４ａ，１０４ｂ，１０４ｃは、両端の第３のシリコン柱１０５ｂ，１０２ｂｂ，１０２ｂｃ，１０２ｃ，１０２ｃｂ，１０２ｃｃ上に設けられたコンタクトホール１０２ａ，１０２ａｂ，１０２ａｃ，１０５ｃ，１０５ｃｂ，１０５ｃｃを介して、ゲート導体層１０６ｂ，１０６ｂｂ，１０６ｂｃ，１０６ｄ，１０６ｄｂ，１０６ｄｃに接続される。これによって、ゲート導体層１０４ａａ，１０４ａｂ，１０４ａｃと画素選択線導体層１０４ａ，１０４ｂ，１０４ｃの両端から駆動することができるため、ゲート導体層１０４ａａ，１０４ａｂ，１０４ａｃと画素選択線導体層１０４ａ，１０４ｂ，１０４ｃに駆動パルス電圧を印加するリセット動作と信号読出し動作とを高速化することができる。
　本実施形態では、図１３Ａに示すように、画素選択線導体層１０４ａとゲート導体層７ａは上下に互いに重なっていない。しかしこれに限られず、ゲート導体層７ａの表面に絶縁層を形成し、画素選択線導体層１０４ａと接するところの一部で、縦方向での重なりを設けてもよい。これによって、複数の画素を構成する第１のシリコン柱２の間に入射した光が、隣接する画素を構成する第１のシリコン柱２内に漏洩して信号電荷を発生することによる解像度の低下、カラー撮像における混色をさらに効果的に防止することができる。
（第１２の実施形態）
　以下、図１４Ａ、図１４Ｂ、図１４Ｃを参照しながら、本実施形態に係るＳＧＴを用いた半導体装置について説明する。
　図１４Ａに、ディプリーション形ＮチャネルＳＧＴ１１４ａを負荷にし、エンハンス形ＮチャネルＳＧＴを駆動トランジスタとしたＥ／Ｄ（エンハンスメント形駆動／ディプリーション形負荷）インバータ回路を示す。ＮチャネルＳＧＴ１１４ｂのゲートが入力端子Ｖｉに接続され、ＮチャネルＳＧＴ１１４ａのドレインとゲートが出力端子Ｖｏに接続されている。また、ＮチャネルＳＧＴ１１４ａのドレインとＮチャネルＳＧＴ１１４ｂのソースが出力端子Ｖｏに接続され、ＮチャネルＳＧＴ１１４ｂのドレインがグランド端子Ｖｓｓに接続されている。このＥ／Ｄインバータ回路では、入力端子Ｖｉに入力された信号電圧が反転して出力端子より出力される。
　図１４Ｂに、図１４Ａにおいて点線で囲まれたＮチャネルＳＧＴ１１４ａの領域の断面構造を示す。ＮチャネルＳＧＴを構成するシリコン柱５１ａの外周にゲート絶縁層５４ａが形成され、このゲート絶縁層５４ａの外周に形成されたゲート導体層５６ｂは、コンタクトを構成するシリコン柱５１ｂまで延長され、このコンタクトを構成するシリコン柱５１ｂの外周に形成された絶縁層５４ｂに沿ってコンタクトを構成するシリコン柱５１ｂの上部まで引き上げられて導体層５９に接続されている。絶縁層６１に形成されたコンタクトホール６２ａ，６２ｂを介して、ＮチャネルＳＧＴ１１４ａのドレインＮ＋層５７は、電源配線金属層６３ａ（Ｖｃｃ）と接続され、ＮチャネルＳＧＴ１１４ａのドレインＮ＋層５３に繋がったコンタクトを構成するシリコン柱５１ｂの導体層５９とゲート導体層５６ｂはコンタクトホール６２ｂを介して、コンタクトを構成するシリコン柱５１ｂ上で、出力配線金属層６３ｂ（Ｖｏ）に接続されている。
　このようにして、ＮチャネルＳＧＴ１１４ａのドレインＮ＋層５３とゲート導体層５６ｂとの接続が、コンタクトを構成するシリコン柱５１ｂの上面で、新たなコンタクトホールを追加することなく実現される。さらに、互いに同じ深さのコンタクトホール６２ａ，６２ｂを形成することができる。
　図１４Ｃに、ゲート導体層５６ｂと、コンタクトを構成するシリコン柱５１ｂの導体層５９との接続が、導体層５９の側面で行われる実施形態を示す。導体層５９の外周に形成された絶縁層５４ｃが、ＳＧＴを構成するシリコン柱５１ａの外周に形成されたゲート導体層５６ｂの高さより低くなる部分まで除去される。さらに、ゲート導体層５６ｂが形成され、ゲート導体層５６ｂと導体層５９との接続が、導体層５９の上方で行われる。ＮチャネルＳＧＴのドレインＮ＋層５７と、絶縁層６１上の出力配線金属層６３ａ（Ｖｏ）との接続が、コンタクトホール６２ａを介して行われる。ゲート導体層５６ｂと、ＮチャネルＳＧＴ１１４ａのソースＮ＋層５３の出力配線金属層６３ｂ（Ｖｏ）との接続が、コンタクトホール６２ｂを介して行われる。
　このようにして、図１４Ｂに示す構造と同様に、ＮチャネルＳＧＴ１１４ａのソースＮ＋層５３とゲート導体層５６ｂとの接続が、コンタクトを構成するシリコン柱５１ｂの上面で、新たなコンタクトホールを追加することなく実現される。この結果、互いに同じ深さのコンタクトホール６２ａ，６２ｂを形成することができる。
（第１３の実施形態）
　以下、図１５Ａ、図１５Ｂを参照しながら、本実施形態に係る固体撮像装置について説明する。
　図１５Ａは、図２Ａ～図２Ｃで示す製造工程と同様な工程を経て形成された断面構造を示す図である。本実施形態では、固体撮像装置の画素領域に、画素を構成する第１のシリコン柱２に隣接するように、コンタクトを構成する第２のシリコン柱３ａが形成され、周辺駆動・出力回路領域にコンタクトを構成する第３のシリコン柱３ｂが形成されている。この第３のシリコン柱３ｂは、信号線Ｎ＋層と分離して形成される。ＳｉＯ２層４ｂ，４ｃ，４ｄが、第１～第３のシリコン柱２，３ａ，３ｂを覆うように形成されている。その後、第３のシリコン柱３ｂの外周部のＳｉＯ２層４ｄは除去される。ゲート導体層７ａがＳｉＯ２層４ｂ，４ｃと、第３のシリコン柱３ｂと、を囲んで形成される。このゲート導体層７ａは、第１～第３のシリコン柱２，３ａ，３ｂを互いに接続するように、ＳｉＯ２層６上に形成される。ここでは、ゲート導体層７ａは、第３のシリコン柱３ｂのＰ層８ｃと直接に接続されている。
　図１５Ｂは、図１５Ａに続いて、図３Ａ～図３Ｃと同じ工程を経て固体撮像装置を形成した場合の断面構造を示す図である。第３のシリコン柱３ｂには、第２のシリコン柱３ａにシリサイド層２３を形成した場合と同様にして、シリサイド層２３ａが形成される。その後、図７Ｂに示す工程と同様にして固体撮像装置が形成される。
　図１５Ｂに示すように、ゲート導体層７ａが、第３のシリコン柱３ｂの下方部位で、シリサイド層２３ａと接続されている。これによって、本実施形態は、図７Ｂで示すように、ゲート導体層７ａを第３のシリコン柱３ｂ上まで接続して形成する必要がない。これは、第１～第３のシリコン柱２，３ａ，３ｂを囲む各ゲート導体層７ａの高さを互いに同じ高さとすることができるため、図７Ｂで示すように、第３のシリコン柱３ｂのゲート導体層７ａを、第３のシリコン柱３ｂの上部まで残存させる必要がない。
　図１５Ａでは、ゲート導体層７ａが第３のシリコン柱のシリサイド層２３ａと反応することなく形成された場合について説明した。これに対し、ゲート導体層７ａが、Ｓｉとシリサイドを形成するような金属層、例えばＷ，Ｐｔ，Ｃｏ，Ｔｉなどの金属材料を含んだ金属層で形成された場合、第３のシリコン柱３ｂにおいては、熱処理によって、ゲート導体層７ａがシリサイド層と反応することで、両者が接続される。
　また、本実施形態は、図１４Ａ～図１４Ｃに示すＮチャネルＳＧＴ１１４ａのドレインＮ＋層５３とゲート導体層５６ｂの接続にも適用することができる。この場合、この接続は、コンタクトホールのためのシリコン柱５１ｂの下方部位で、ゲート導体層５６ｂを導体層５９と直接に接続することによって行うことができる。
（第１４の実施形態）
　以下、図１６Ａ、図１６Ｂを参照しながら、本実施形態に係る固体撮像装置について説明する。第１３の実施形態においては、ゲート導体層７ａと第３のシリコン柱３ｂのシリサイド層２３ａとを、第３のシリコン柱３ｂの下方部位にて直接に接続した。これに対し、本実施形態では、シリサイド層２３ａの代わりに、第３のシリコン柱３ｂにおける、銅（Ｃｕ）、タングステン（Ｗ）などの金属導体層と、ゲート導体層７ａとが接続されている点に特徴がある。
　本実施形態では、図１６Ａに示すように、図１５Ａに示す場合と異なり、第３のシリコン柱３ｂの外周のＳｉＯ２層４ｄは除去されずに残存する。本実施形態では、ゲート導体層７ａが第１～第３のシリコン柱２，３ａ，３ｂの外周部のＳｉＯ２層４ｂ，４ｃ，４ｄを囲み、第１の層間絶縁層６上に連続して形成される。
　その後、図４Ｂに示すように、第３のシリコン柱３ｂのＰ層８ｃを、第３のシリコン柱３ｂの下方部位までエッチングし、そして、エッチングにより形成された孔の内部に露出したＳｉＯ２層４ｃを除去し、ゲート導体層７ａを露出させる。続いて、図１６Ｂに示すように、エッチングした第３のシリコン柱３ｂのＰ層８ｃ上面と、エッチングにより形成された孔の側面に、例えば、ＴｉＮ，ＴａＮ、Ｃｕなどからなるバリヤ・シード層１４１を形成し、その後、ダマシン技術を用いて、当該孔内にＣｕを充填する。その後、図４Ｄに示した工程と同様な工程を経て、図１６Ｂに示す断面構造が得られる。
　本実施形態では、第１３の実施形態のように、第１のシリコン柱２のゲート絶縁層であるＳｉＯ２層４ｂと同時に形成した、第３のシリコン柱３ｂの外周部のＳｉＯ２層４ｄは、ゲート導体層７ａを形成する前に除去してもよい。第３のシリコン柱３ｂのＳｉＯ２層４ｄの除去は、それ以外の領域をフォトレジスト層で覆い、さらに、ＳｉＯ２層４ｄを除いて、フォトレジスト層除去処理をして行う。この工程では、ゲートである第１のシリコン柱２のＳｉＯ２層４ｂが汚染される可能性が大きいが、本実施形態では、ゲート導体層７ａを形成する前に、ＳｉＯ２層４ｄを除去することがないので、このようなゲートＳｉＯ２層４ｂが汚染される不都合を回避することができる。さらに、第１３の実施形態と同様に、ゲート導体層７ａを第３のシリコン柱３ｂの上部まで形成することを必要としない。
　上記第１～第１４の実施形態では、Ｓｉ半導体を使用したが、ゲルマニウムＳｉ（ＧｅＳｉ）、インジウム・アンチモン（ＩｎＳｂ）などの他の半導体を使用した場合においても、同様な効果が得られる。
　また、本実施形態では、画素を構成するシリコン柱２，２ａと、ＳＧＴを構成するシリコン柱５１ａ，９７ａ，９７ｂ，９７ｃは、Ｐ型、又はＮ型のＳｉで形成された例で説明したが、真性型（intrinsic type)のＳｉで形成してもよい。
　本実施形態では、第１のシリコン柱２，２ａ，５１ａ，９７ａ，９７ｂ，９７ｃ，５１ａの外周部に形成されたゲート導体層７，３０ａ，４３ａ，４３ｂ，５６ｂ，７ａ～７ｃ，７ａａ～７ａｃ，１０４ａ～ｃ，９３，９３ａ，９３ｂは単層の材料層から形成したが、絶縁層で分離された複数層から形成してもよい。さらに、その複数層の内、いずれかが電気的に浮遊させた導体層を含んでいてもよい。
　また、画素選択線導体層１４，１４ａ，１４ｂ，１４ｃ，３４は、電気抵抗率の小さい金属層など、又は透明導電膜であるＩＴＯ（インジウム・スズ・オキサイド）層であっても良い。ＩＴＯ膜を使用する場合、図８Ａに示す固体撮像装置では、画素選択線金属層８２ａ，８２ｂ，８２ｃが、コンタクトを構成するシリコン柱Ｃ１１～Ｃ３３と上下に重ならないので、第１のシリコン柱Ｐ１１～Ｐ３３の上面を覆うように配線しても良い。これと同様に、ＩＴＯ膜は、図１Ａに示すように、コンタクトを構成する第２のシリコン柱Ｃａ，Ｃｂ，Ｃｃが画素領域に存在せず、周辺駆動・出力回路領域に形成される場合にも適用することができる。
　図６においては、コンタクトホールに代用される第２のシリコン柱３ａの下方部位にＮ＋層３１ｂが残存していたが、シリサイド層３５が信号線導体層２８に直接に接していても、本発明の技術思想によって奏される効果は失われない。また、本実施形態では、本発明を固体撮像装置に適用したが、ＳＧＴを用いた半導体装置に適用しても、配線の低抵抗化に寄与するため、回路の駆動速度の高速化に寄与する。
　また、図４Ｄ、図５において、Ｗ層７０ａ、Ｃｕ層７０ｂは、金属材料をコンタクト柱の孔６８に埋め込むダマシン（Damascene）技術により形成した。しかしこれに限られず、ドナー不純物を含むＮ＋多結晶Ｓｉを埋め込むことで形成してもよい。
　また、図４Ｂにおいては、第２のシリコン柱３のシリコン層をＳｉＯ２層４ｃが露出するまでエッチングして孔６８ａを形成した。しかしこれに限られず、そのように孔を介して露出させずに、シリコン層を残存させることで、埋め込んだＷ層又はＣｕ層などの金属層による応力を緩和させてもよい。
　図７Ｃ、図８Ａ、図９Ａ、図１３Ｂにおいては、画素領域にコンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３を、画素を構成する第１のシリコン柱Ｐ１１～Ｐ３３に対して１個ずつ設けたものとした。しかしこれに限られず、信号線Ｎ＋層５ａ，５ｂ，５ｃ，８０ａ，８０ｂ，８０ｃに接続されて、複数の第１のシリコン柱Ｐ１１～Ｐ３３のシリコン柱ごとに、１個のコンタクトを構成するシリコン柱を設けても、信号線の抵抗値を下げることができる。
　例えば、図７Ｃ、図８Ａ、図９Ａ、図１３Ｂにおいては、画素領域に存在するコンタクトを構成する第２のシリコン柱Ｃ１１～Ｃ３３を、画素を構成する第１のシリコン柱Ｐ１１～Ｐ３３とで分けている。即ち、それらの図では、画素とコンタクトホールをそれぞれ構成するシリコン柱に分けて図示している。ここでの画素を構成する第１のシリコン柱とは、フォトダイオードを持つ光電変換部、接合トランジスタを持つ信号読出し部、リセットトランジスタを持つリセット部を有するシリコン柱を示す。
　なお、図８Ａにおいて、ＭＯＳトランジスタのゲート導体層８１ａ，８１ｂ，８１ｃと画素選択線導体層８２ａ，８２ｂ，８２ｃの配線配置が、入れ替わって形成しても良い。いずれも同様な効果が得られるためである。
　図１２では、本発明の技術思想をＳＧＴを用いたＣＭＯＳインバータ回路に適用した。しかしこれに限られず、結合容量の低減は、回路の高速駆動化、安定動作化に寄与することから、本発明の技術思想は、第１のシリコン柱２に１つ又は複数の導体層を有する固体撮像装置に対しても適用することができる。
　上記実施形態では、本発明の技術思想を、Ｓｉの柱状半導体に固体撮像装置の画素、又は半導体装置のＳＧＴを形成した場合に適用した。しかしながら、本発明の技術思想は、固体撮像装置、ＳＧＴに限らず柱状半導体に回路素子を形成した半導体装置に広く適用することができる。即ち、本発明の技術思想は、回路素子を形成した柱状半導体の底部に形成した半導体領域と、回路素子を構成する柱状半導体と同時に形成したコンタクトを構成する柱状半導体の内部に形成した導体層を電気的に接続し、回路素子を構成する柱状半導体上、又は、回路素子を構成する柱状半導体の上部に形成した半導体領域と、それと同じ面上に形成した回路素子を構成する柱状半導体の上部半導体領域と接続された導体層と、コンタクトを構成する柱状半導体上とに、ほぼ同じ深さで形成したコンタクトホールを介して上部配線金属層を接続されることを特徴とする。
　なお、回路素子を構成する柱状半導体と、コンタクトを構成する柱状半導体とは、必ずしも同時に形成されなくともよい。
　上記実施形態では、固体撮像装置における信号線Ｎ＋層の形状が、ＳＧＴを構成するシリコン柱の下方にあるＰ＋層又はＮ＋層と異なっているが、これは従来技術を示す図１７Ａの固体撮像装置、図１８Ｃに示すＳＧＴを用いた半導体装置における形状と整合させたことによるものであり、これらのＮ＋層又はＰ＋層の形状は、互いに同じであってもよく、製造方法の相違により異なっていてもよい。
　図１Ａに示すように、固体撮像装置における画素のゲート導体層７ａ，７ｂ，７ｃの平面視による形状は矩形であるのに対して、図１３Ｅに示すＳＧＴゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃは、シリコン柱９７ａａ，９７ａｂ，９７ａｃ，９７ａｄ，９７ａｅなどを囲んで円形状に形成された形状としたが、いずれの形状であってもよい。また、ゲート導体層７ａ，７ｂ，７ｃの平面視による形状は、その他の形状、例えば、楕円形、五角形であっても、半導体装置の設計に従って適宜異なっていても良い。
　第１０の実施形態は、図１１Ａ～図１１Ｇに示すように、本発明の技術思想をＳＧＴを用いた半導体装置に適用したが、第１０の実施形態は、固体撮像装置の駆動・出力・入力回路、又は他の半導体装置にも適用することができる。
　例えば、図１０Ｃ、図１１Ｆにおいて、コンタクトを構成するシリコン柱５１ａ，９７ａａは、ソースＰ＋層５３ａａ，９６ａａ、ソースＮ＋層９６ｂａに接続された平板状シリコン層５０，１０８ａ上に形成したが、図７Ｂに示す固体撮像装置と同様に、ソースＰ＋層５３ａ,９６ａａ、ソースＮ＋層９６ｂａが形成された平板状のＳｉと、分離された平板状シリコン層上に形成されてもよい。
　例えば、図１１Ｅ、図１１Ｆ、図１１Ｇでは、ＰチャネルＳＧＴを形成するシリコン柱９７ａｂ，９７ａｃとＮチャネルＳＧＴを形成するシリコン柱９７ａｃの外周に形成するゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃが同じ材料層である場合について説明したが、ゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃは、閾値電圧を設定するため、互いに異なる材料層、又は、互いに異なる材料層を含む導体層で形成してもよい。
　また、図１３Ａにおいて、画素選択線導体層１０４ａは、第１のシリコン柱２の上部領域にあるＰ＋層１１と接続したが、Ｐ＋層１１と電気的に分離して形成するとともに、図７Ｂに示す画素選択線導体層１４ｄのように、Ｐ＋層１１と同じ層に、画素選択線導体層を構成するように形成してもよい。また、第１のシリコン柱２にあるゲート導体層７ａ，１０４ａは、２つ以上の層から構成されている場合であっても、それぞれの導体層に対応したコンタクトを構成する第３のシリコン柱１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの数を増やすことで、固体撮像装置の回路集積度の向上を図ることができる。
　図１０Ｃでは、第１のシリコン柱５１ｂには、ゲート導体層５６を１つのみ形成した。これに限られず、図１３Ａの固体撮像装置の場合と同様に、この第１のシリコン柱５１ｂの高さ方向に複数のゲート導体層を有するＳＧＴにおいても、本発明の技術思想を適用することができる。この場合、第１のシリコン柱５１ｂの高さが大きくなるため、本発明による効果がさらに高められる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　本発明は、固体撮像装置、ＳＧＴなどの柱状半導体に回路素子を形成した半導体装置に広く適用できる。
　１　酸化シリコン基板
　２、２ａ、Ｐ１１～Ｐ３３　第１のシリコン柱（第１の柱状半導体）
　３、３ａ、Ｃ１１～Ｃ３３　第２のシリコン柱（第２の柱状半導体）
　４ａ、４ｂ、４ｃ、６　ＳｉＯ２層（絶縁層）
　４ｄ　低容量絶縁層
　５、５ａ、５ｂ、５ｃ　信号線Ｎ＋層（底部半導体層）
　７、７ａ、７ｂ、７ｃ、３０ａ　ゲート導体層
　８ａ、１１７　第１のシリコン柱Ｐ層
　８ｂ　第２のシリコン柱Ｐ層
　９、３２、１２０　Ｎ層
　１１、３３、１２１　Ｐ＋層
　１２、１９、６７　フォトレジスト層
　１３　コンタクト柱Ｎ＋層
　１４、１４ａ　画素選択線導体層
　１６ａ、１６ｂ、ＳＣ１１～ＳＣ２2　コンタクトホール（コンタクト）
　１７ａ、４９ａ、７３ａ、１０６ｂ、１２４ｂ　画素選択線金属層
　１７ｂ、２６ａ、２６ｂ　信号線金属層
　２０、６８、６８ａ　孔
　２１　アモルファス又は多孔質シリコン層
　２２　Ｎｉ、Ｃｏ、Ｔａ、Ｗ、Ｔｉなどの金属層
　２３、２３ａ　シリサイド層
　２７　絶縁基板
　２８　信号線導体層
　３５　コンタクト柱導体層
　３７、５０、１２６　平板状シリコン層
　４７ａａ　第１の入力配線金属層
　４９ｃ　リセットドレイン金属層
　５１ａ　ＳＧＴを構成するシリコン柱
　５１ｂ　コンタクトを構成するシリコン柱
　５３、１１１ａ　ドレインＰ＋層
　５４、１１０ｂ、１００ｄ　ゲート絶縁層
　５４ｃ、１００ａ、１００ｃ　コンタクト柱絶縁層
　５６　ＳＧＴを構成するゲート導体層
　５７　ソースＰ＋層
　５８　第１のシリコン柱Ｎ層
　６０、６１　絶縁層
　６４　ＳｉＮ層
　６９　ＴｉＮ層
　６９ａ　バリヤ・シード層
　７０ａ　Ｗ層（金属層）
　７０ｂ　Ｃｕ層
　８２ａ　画素選択線導体層
　８５ａ　ゲート導体層
　８８ａａ　ＰチャネルＳＧＴ
　８９ａ、８９ｂ、８９ｃ　ＮチャネルＳＧＴ
　９０ｂａ、９０ｂｂ　ソースＮ＋層
　９５ｂ、１０１ｂ、１４０ｂ　第１の電源配線金属層
　９５ｃ、１０１ｃ、１４０ｃ　出力配線金属層
　９５ｄ、１０７ｄ　第１のグランド配線金属層
　１０１ａｃ、１０７ａａ　第２の入力配線金属層
　１０１ｂ、１０７ａｂ　第２の電源配線金属層
　１０１ｄ、１０７ａｄ　第２のグランド配線金属層
　１０６ａ　ゲート金属層
　１１１ｂ、１２７　ドレインＮ＋層
　１１１ａ、１３４ａ、１３４ｂ　ドレインＰ＋層
　１２９　シリサイド層
　１２５　埋め込み酸化膜
　１３１ａ、１３１ｂ、１３１ｃ　リセットＭＯＳゲート導体
　１３８　コンタクトストッパＳｉＮ層

Claims (19)

  1. 　基板上に、第１の柱状半導体と第２の柱状半導体とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、
    　前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第１の半導体層を形成するとともに、前記第１の半導体層と前記第２の柱状半導体とを互いに接続する柱状半導体底部接続工程と、
    　前記第１の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、
    　前記第２の柱状半導体内に第１の導体層を形成する導体層形成工程と、
    　前記第１及び第２の柱状半導体にそれぞれ接続される第１のコンタクトホール、第２のコンタクトホールを形成するコンタクトホール形成工程と、
    　前記第１及び第２のコンタクトホールを介して前記上部半導体領域及び前記第１の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する、
    　ことを特徴とする半導体装置の製造方法。
  2. 　前記上部半導体領域と接続されるように前記上部半導体領域と同一の面上に第２の導体層を形成する工程をさらに有し、
    　前記コンタクトホール形成工程では、前記第２の導体層上と、前記第２の柱状半導体上とに、当該第２の導体層、当該第２の柱状半導体に接続されるように、それぞれ第１及び第２のコンタクトホールを形成し、
    　前記配線金属層形成工程では、前記第１及び第２のコンタクトホールを介して前記第２の導体層及び前記第１の導体層と接続される配線金属層を形成する、
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記導体層形成工程は、
    　前記第２の柱状半導体内にドナー又はアクセプタ不純物をドープして前記第１の半導体層を形成する工程、又は、前記第２の柱状半導体内に、ドナー又はアクセプタがドープされた多結晶半導体層、シリサイド層、及び金属層の内のいずれか１つを埋めこむことで前記第１の半導体層を形成する工程、からなる、
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第１及び第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層を形成する工程と、前記第１及び第２の絶縁層を囲むように、かつ、前記第１及び第２の柱状半導体を接続するようにゲート導体層を形成する工程と、を有する、
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記ゲート導体層の上方に、前記第１及び第２の絶縁層を囲むように、かつ、前記第１及び第２の柱状半導体を接続するように、導体層を形成する工程、をさらに有する、
    　ことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記柱状半導体底部接続工程は、
    　前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第１の半導体層を形成するとともに、前記第１の半導体層と前記第２の柱状半導体とを、前記基板上に第４の導体層を形成することで互いに接続する工程である、
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 　前記第２絶縁層が前記第１絶縁層よりも低容量な絶縁材料を用いて形成される、
    　ことを特徴とする請求項４に記載の半導体装置の製造方法。
  8. 　前記第１及び第３の柱状半導体を、互いに同じ高さになるように、かつ同時に形成する工程と、
    　前記第３の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層を形成する工程と、
    　前記第１の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層を、前記第３の柱状半導体まで延在させるとともに、前記第３の柱状半導体を囲むように、かつ、前記第３の柱状半導体内に形成され、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第３の柱状半導体の下方領域において接続するように形成する工程と、を備える、
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 　基板と、
    　前記基板上に形成され、互いに同じ高さの第１及び第２の柱状半導体と、を備え、
    　前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域には、ドナー又はアクセプタ不純物がドープされて第１の半導体層が形成されるとともに、前記第１の半導体層と前記第２の柱状半導体とが互いに接続されており、
    　前記第１の柱状半導体の上部領域には、ドナー又はアクセプタ不純物がドープされてなる上部半導体領域を有する回路素子が形成され、
    　前記第２の柱状半導体内には、第１の導体層が形成され、
    　前記第１及び第２の柱状半導体にそれぞれ接続された第１のコンタクトホール、第２のコンタクトホールと、
    　前記第１及び第２のコンタクトホールを介して前記上部半導体領域及び前記第１の導体層と接続された配線金属層と、を有する、
    　ことを特徴とする半導体装置。
  10. 　前記第１及び第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成され、前記第１及び第２の絶縁層の内、少なくとも前記第１の絶縁層を囲むように、第３の導体層が前記第２の絶縁層に延在しており、
    　前記第２の柱状半導体の外周における前記第３の導体層の高さが、前記第１の柱状半導体の外周における前記第３の導体層の高さより低く、当該第３の導体層の厚さよりも高い、
    　ことを特徴とする請求項９に記載の半導体装置。
  11. 　固体撮像装置であって、
    　当該固体撮像装置の画素は、前記第１及び第２の柱状半導体を備えるとともに、前記回路素子を含み、
    　前記画素は、
    　前記基板に形成された前記第１の半導体層としての底部半導体層と、
    　前記第１の柱状半導体内において前記底部半導体層の上方に形成され、前記底部半導体層と反対の導電型である半導体又は真性半導体からなる第２の半導体層と、
    　前記底部半導体層の上方に位置するように、前記第２の半導体層の外周に前記第１の絶縁層を介して形成されたゲート導体層と、
    　前記ゲート導体層の上方に位置するように、前記第２の半導体層の外周部に形成され、前記第１の半導体層と同じ導電型である第３の半導体層と、
    　前記第２の半導体層に接続されるとともに、前記第３の半導体層の上方に形成され、前記底部半導体層と反対の導電型である前記上部半導体領域としての第４の半導体層と、
    　を有し、
    　前記底部半導体層によって、前記第１の柱状半導体の底部領域と、前記第２の柱状半導体内の前記第１の導体層とが互いに接続されている、
    　ことを特徴とする請求項９に記載の半導体装置。
  12. 　ＳＧＴ（Surround Gate Transistor）を有する半導体装置であって、
    　前記第１の柱状半導体には、前記回路素子として前記ＳＧＴが形成され、
    　前記ＳＧＴは、
    　前記基板に形成された前記第１の半導体層としての底部半導体領域と、
    　前記底部半導体領域の上方部位に接続されるとともに、当該底部半導体領域と反対の導電型である半導体又は固有半導体からなるチャネル半導体層と、
    　前記チャネル半導体層の外周に形成されたゲート絶縁層と、
    　前記チャネル半導体層の外周に前記ゲート絶縁層を介して形成されたゲート導体層と、を備え、
    　前記上部半導体層は、前記チャネル半導体層の上方部位に接続されるとともに、前記底部半導体領域と同じ導電型であり、かつ、当該底部半導体領域が前記ＳＧＴのソースとして機能する場合はドレインとして機能する一方で、当該底部半導体領域が前記ＳＧＴのドレインとして機能する場合はソースとして機能し、
    　前記底部半導体領域と、前記第２の柱状半導体内の前記第１の導体層とが互いに接続されている、
    　ことを特徴とする請求項９に記載の半導体装置。
  13. 　固体撮像装置であって、
    　前記画素が複数配置される画素領域において、当該各画素を構成する前記第１及び第２の柱状半導体が、それぞれ、縦（列）方向及び横（行）方向に２次元状に配列されている、
    　ことを特徴とする請求項１１に記載の半導体装置。
  14. 　固体撮像装置であって、
    　前記第１の半導体層としての底部半導体層は、前記第１の柱状半導体が縦方向に配列されてなる列ごとに、当該列における複数の第１の柱状半導体の底部領域に接続されるとともに、縦（列）方向に延在することで、第１の半導体層接続導体層を形成し、
    　前記第１の半導体層接続導体層は、当該第１の半導体層接続導体層上の前記各第１の柱状半導体に隣接する前記第２の柱状半導体の底部領域に接続され、
    　前記第１の柱状半導体の前記ゲート導体層は、行方向に隣接する当該第１の柱状半導体の間に入射する光を遮るように互いに接続されることで、横（行）方向に延在する第２の半導体層接続導体層を形成し、
    　列方向に隣接する前記第１の柱状半導体の間に入射する光を遮るように、横（行）方向に延在するとともに、当該各第１の柱状半導体の前記第４の半導体層に接続された第３の半導体層接続導体層を備え、
    　前記第２及び第３の半導体層接続導体層の内の少なくとも一つが形成された領域内に、複数の前記第２の柱状半導体が形成されるとともに、当該各第２の柱状半導体上にコンタクトホールが形成され、当該各コンタクトホールと、前記各第２の柱状半導体内の前記第１の導体層とを介して、前記第１の半導体層接続導体層と、前記配線金属層と、が互いに接続されている、
    　ことを特徴とする請求項１３に記載の半導体装置。
  15. 　固体撮像装置であって、
    　前記画素が配列される画素領域において、
    　前記第１の半導体層としての底部半導体層は、前記第１の柱状半導体が縦方向に配列されてなる列ごとに、縦（列）方向に延在することで、第１の半導体層接続導体層を形成し、
    　前記第１の柱状半導体の前記ゲート導体層は、互いに接続されることで、横（行）方向に延在する第２の半導体層接続導体層を形成し、
    　前記第１の柱状半導体の前記第４の半導体層に接続され、横（行）方向に延在する第３の半導体層接続導体層を備え、
    　前記第２及び第３の半導体層接続導体層が、電磁エネルギー波の入射方向から見て、互いに重なる部分を有するように形成され、
    　前記第２の柱状半導体が、前記第１の半導体層接続導体層上、かつ、横（行）方向に隣接する前記第１の柱状半導体の間に形成されている、
    　ことを特徴とする請求項１３に記載の半導体装置。
  16. 　ＳＧＴ（Surround Gate Transistor）を有する半導体装置であって、
    　前記第１の柱状半導体が複数配列され、
    　前記第１の柱状半導体の前記ゲート導体層は、複数の前記第１の柱状半導体を互いに接続するように延在しており、
    　前記ゲート導体層が形成されている領域に前記第２の柱状半導体が形成され、
    　前記第２の柱状半導体を囲むように、第２の絶縁層が形成され、
    　前記ゲート導体層は、前記第２の絶縁層を介して第２の柱状半導体の外周に形成されている、
    　ことを特徴とする請求項１２に記載の半導体装置。
  17. 　前記基板上に、前記第１及び第２の柱状半導体と、全体が第３の絶縁層で覆われた第３の柱状半導体とが形成され、
    　前記第１の柱状半導体上に第６の半導体層が形成されるとともに、前記第１の柱状半導体の下方領域に第７の半導体層が形成され、
    　前記第１の柱状半導体、前記第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成され、
    　前記第１の柱状半導体の外周に、前記第１の絶縁層を囲むように、かつ、前記第２の柱状半導体の外周に、前記第２の絶縁層を囲むように、少なくとも１つの層からなる第５の導体層が形成され、当該第５の導体層は、前記第３の柱状半導体の上面に接続されており、
    　前記第３の柱状半導体、前記第１の柱状半導体の前記第６の導体層、及び、前記第２の柱状半導体に接続されるように、それぞれにコンタクトホールが形成され、
    　前記コンタクトホールを介して、前記第６の半導体層、前記第７の半導体層、及び、前記第５の導体層のいずれにも接続されている配線金属層を有する、
    　ことを特徴とする請求項９に記載の半導体装置。
  18. 　前記第１の柱状半導体、前記第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成されるとともに、前記第１の絶縁層を囲むように第７の導体層が形成され、当該第７の導体層が前記第２の柱状半導体まで延在しており、
    　前記第７の導体層が、前記第２の柱状半導体の外周に、前記第２の絶縁層を介して形成されるとともに、前記第２の柱状半導体の上部において、前記第１の導体層に接続されている、
    　ことを特徴とする請求項９に記載の半導体装置。
  19. 　前記第１及び第３の柱状半導体が、互いに同じ高さになるように、かつ同時に形成されたものであり、
    　前記第３の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層が形成され、
    　前記第１の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層が形成され、
    　前記ゲート導体層が、前記第３の柱状半導体まで延在するとともに、前記第３の柱状半導体を囲んでおり、かつ、前記第３の柱状半導体内に形成された、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第３の柱状半導体の下方領域において接続されている、
    　ことを特徴とする請求項９に記載の半導体装置。
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