JPWO2013038553A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents
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Abstract
Description
基板上に、第1の柱状半導体と第2の柱状半導体とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、
前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを互いに接続する柱状半導体底部接続工程と、
前記第1の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、
前記第2の柱状半導体内に第1の導体層を形成する導体層形成工程と、
前記第1及び第2の柱状半導体にそれぞれ接続される第1のコンタクトホール、第2のコンタクトホールを形成するコンタクトホール形成工程と、
前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する、
ことを特徴とする。
前記コンタクトホール形成工程では、前記第2の導体層上と、前記第2の柱状半導体上とに、当該第2の導体層、当該第2の柱状半導体に接続されるように、それぞれ第1及び第2のコンタクトホールを形成し、
前記配線金属層形成工程では、前記第1及び第2のコンタクトホールを介して前記第2の導体層及び前記第1の導体層と接続される配線金属層を形成する、
ようにすることができる。
前記第2の柱状半導体内にドナー又はアクセプタ不純物をドープして前記第1の半導体層を形成する工程、又は、前記第2の柱状半導体内に、ドナー又はアクセプタがドープされた多結晶半導体層、シリサイド層、及び金属層の内のいずれか1つを埋めこむことで前記第1の半導体層を形成する工程、からなる、ようにすることができる。
前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを、前記基板上に第4の導体層を形成することで互いに接続する工程である、ようにすることができる。
前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層を形成する工程と、
前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層を、前記第3の柱状半導体まで延在させるとともに、前記第3の柱状半導体を囲むように、かつ、前記第3の柱状半導体内に形成され、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続するように形成する工程と、を備える、
ようにすることができる。
基板と、
前記基板上に形成され、互いに同じ高さの第1及び第2の柱状半導体と、を備え、
前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域には、ドナー又はアクセプタ不純物がドープされて第1の半導体層が形成されるとともに、前記第1の半導体層と前記第2の柱状半導体とが互いに接続されており、
前記第1の柱状半導体の上部領域には、ドナー又はアクセプタ不純物がドープされてなる上部半導体領域を有する回路素子が形成され、
前記第2の柱状半導体内には、第1の導体層が形成され、
前記第1及び第2の柱状半導体にそれぞれ接続された第1のコンタクトホール、第2のコンタクトホールと、
前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続された配線金属層と、を有する、
ことを特徴とする。
前記第2の柱状半導体の外周における前記第3の導体層の高さが、前記第1の柱状半導体の外周における前記第3の導体層の高さより低く、当該第3の導体層の厚さよりも高い、
ようにすることができる。
当該固体撮像装置の画素は、前記第1及び第2の柱状半導体を備えるとともに、前記回路素子を含み、
前記画素は、
前記基板に形成された前記第1の半導体層としての底部半導体層と、
前記第1の柱状半導体内において前記底部半導体層の上方に形成され、前記底部半導体層と反対の導電型である半導体又は真性半導体からなる第2の半導体層と、
前記底部半導体層の上方に位置するように、前記第2の半導体層の外周に前記第1の絶縁層を介して形成されたゲート導体層と、
前記ゲート導体層の上方に位置するように、前記第2の半導体層の外周部に形成され、前記第1の半導体層と同じ導電型である第3の半導体層と、
前記第2の半導体層に接続されるとともに、前記第3の半導体層の上方に形成され、前記底部半導体層と反対の導電型である前記上部半導体領域としての第4の半導体層と、
を有し、
前記底部半導体層によって、前記第1の柱状半導体の底部領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、
ようにすることができる。
前記第1の柱状半導体には、前記回路素子として前記SGTが形成され、
前記SGTは、
前記基板に形成された前記第1の半導体層としての底部半導体領域と、
前記底部半導体領域の上方部位に接続されるとともに、当該底部半導体領域と反対の導電型である半導体又は固有半導体からなるチャネル半導体層と、
前記チャネル半導体層の外周に形成されたゲート絶縁層と、
前記チャネル半導体層の外周に前記ゲート絶縁層を介して形成されたゲート導体層と、を備え、
前記上部半導体層は、前記チャネル半導体層の上方部位に接続されるとともに、前記底部半導体領域と同じ導電型であり、かつ、当該底部半導体領域が前記SGTのソースとして機能する場合はドレインとして機能する一方で、当該底部半導体領域が前記SGTのドレインとして機能する場合はソースとして機能し、
前記底部半導体領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、
ようにすることができる。
前記画素が複数配置される画素領域において、当該各画素を構成する前記第1及び第2の柱状半導体が、それぞれ、縦(列)方向及び横(行)方向に2次元状に配列されている、
ようにすることができる。
前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、当該列における複数の第1の柱状半導体の底部領域に接続されるとともに、縦(列)方向に延在することで、第1の半導体層接続導体層を形成し、
前記第1の半導体層接続導体層は、当該第1の半導体層接続導体層上の前記各第1の柱状半導体に隣接する前記第2の柱状半導体の底部領域に接続され、
前記第1の柱状半導体の前記ゲート導体層は、行方向に隣接する当該第1の柱状半導体の間に入射する光を遮るように互いに接続されることで、横(行)方向に延在する第2の半導体層接続導体層を形成し、
列方向に隣接する前記第1の柱状半導体の間に入射する光を遮るように、横(行)方向に延在するとともに、当該各第1の柱状半導体の前記第4の半導体層に接続された第3の半導体層接続導体層を備え、
前記第2及び第3の半導体層接続導体層の内の少なくとも一つが形成された領域内に、複数の前記第2の柱状半導体が形成されるとともに、当該各第2の柱状半導体上にコンタクトホールが形成され、当該各コンタクトホールと、前記各第2の柱状半導体内の前記第1の導体層とを介して、前記第1の半導体層接続導体層と、前記配線金属層と、が互いに接続されている、
ようにすることができる。
前記画素が配列される画素領域において、
前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、縦(列)方向に延在することで、第1の半導体層接続導体層を形成し、
前記第1の柱状半導体の前記ゲート導体層は、互いに接続されることで、横(行)方向に延在する第2の半導体層接続導体層を形成し、
前記第1の柱状半導体の前記第4の半導体層に接続され、横(行)方向に延在する第3の半導体層接続導体層を備え、
前記第2及び第3の半導体層接続導体層が、電磁エネルギー波の入射方向から見て、互いに重なる部分を有するように形成され、
前記第2の柱状半導体が、前記第1の半導体層接続導体層上、かつ、横(行)方向に隣接する前記第1の柱状半導体の間に形成されている、
ようにすることができる。
前記第1の柱状半導体が複数配列され、
前記第1の柱状半導体の前記ゲート導体層は、複数の前記第1の柱状半導体を互いに接続するように延在しており、
前記ゲート導体層が形成されている領域に前記第2の柱状半導体が形成され、
前記第2の柱状半導体を囲むように、第2の絶縁層が形成され、
前記ゲート導体層は、前記第2の絶縁層を介して第2の柱状半導体の外周に形成されている、
ようにすることができる。
前記第1の柱状半導体上に第6の半導体層が形成されるとともに、前記第1の柱状半導体の下方領域に第7の半導体層が形成され、
前記第1の柱状半導体、前記第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成され、
前記第1の柱状半導体の外周に、前記第1の絶縁層を囲むように、かつ、前記第2の柱状半導体の外周に、前記第2の絶縁層を囲むように、少なくとも1つの層からなる第5の導体層が形成され、当該第5の導体層は、前記第3の柱状半導体の上面に接続されており、
前記第3の柱状半導体、前記第1の柱状半導体の前記第6の導体層、及び、前記第2の柱状半導体に接続されるように、それぞれにコンタクトホールが形成され、
前記コンタクトホールを介して、前記第6の半導体層、前記第7の半導体層、及び、前記第5の導体層のいずれにも接続されている配線金属層を有する、
ようにすることができる。
前記第7の導体層が、前記第2の柱状半導体の外周に、前記第2の絶縁層を介して形成されるとともに、前記第2の柱状半導体の上部において、前記第1の導体層に接続されている、
ようにすることができる。
前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層が形成され、
前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層が形成され、
前記ゲート導体層が、前記第3の柱状半導体まで延在するとともに、前記第3の柱状半導体を囲んでおり、かつ、前記第3の柱状半導体内に形成された、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続されている、
ようにすることができる。
(第1の実施形態)
以下、図1A、図1B、図2A〜図2Fを参照しながら、本発明の第1の実施形態に係る固体撮像装置、及び、その製造方法について説明する。
シリコン柱P11〜P33は、横(行)方向に延びるリセットMOSゲート導体層7a,7b,7cに囲まれている。
画素選択線導体層14a,14b,14cは、同図の横(行)方向に周辺駆動・出力回路領域まで延在しており、周辺駆動・出力回路領域において、コンタクトホール16aa,16ab,16acを介して画素選択線金属層17aa,17ab,17acに接続されている。
第1・第2のシリコン柱2(P11),3(Ca)と信号線N+層5(5a)とを覆うように、酸化シリコン(SiO2)からなる絶縁層4b,4cが形成されている。ここでの絶縁層4bは、ゲート絶縁層である。また、酸化シリコン基板1上には、SiO2層6が形成されており、このSiO2層6上及び第1のシリコン柱2(P11)のゲート絶縁層4bの外周に、リセットMOSゲート導体層7(7a)が形成されている。リセットMOSゲート導体層7(7a)に隣接するように、第1のシリコン柱2(P11)の上方部位におけるP層8aの外周部には、フォトダイオードN層9が形成されている。また、SiO2層6上には、SiO2層10が形成されている。
第1のシリコン柱2(P11)の上部領域には、画素選択P+層11が形成されている。また、第2のシリコン柱3(Ca)中には、ドナー不純物が導入されることで導体N+層13が形成されている。また、画素選択P+層11に接続された画素選択線導体層14(14a)が形成されている。さらに、これらの構造物の全体を覆うようにSiO2層15が堆積している。
そして、SiO2層15には、コンタクトホール16a(16aa),16b(SCa)が形成されている。コンタクトホール16a(16aa)を介して、画素選択線導体層14(14a)と画素選択線金属層17a(17aa)とが接続されるとともに、コンタクトホール16b(SCa)を介して導体N+層13と信号線金属層17b(26a)とが接続されている。ここでは、第1及び第2のシリコン柱2(P11),3(Ca)上には、同じ深さのコンタクトホール16a(16aa),16b(SCa)が形成されている。
ここで、P層8aの外周にSiO2層4bを介して形成されたゲート導体層7と、信号線N+層5上に形成されたP層8a及びゲート導体層7に隣接するようにP層8aの外周部に形成されたN層9からなるフォトダイオードと、から回路素子としての画素が形成されている。
図2Aに示すように、本実施形態の固体撮像装置の画素領域において、酸化シリコン基板1上に平板状シリコン層5Sを形成し、この平板状シリコン層5S上に、画素を構成する第1のシリコン柱2を形成する。また、周辺駆動・出力回路領域において、コンタクトを構成する第2のシリコン柱3を形成する。これにより、第1のシリコン柱2と第2のシリコン柱3とは、平板状シリコン層5Sを介して接続される。
続いて、図2Aに示すように、酸化シリコン基板1上の第1、第2のシリコン柱2,3の高さにあるシリコン層を、Si酸化膜(SiO2膜)とSi窒化膜(Si3N4膜)をマスクにしたRIEによるSiエッチングにより平板状シリコン層5Sの高さまでエッチングし、第1のシリコン柱2及び第2のシリコン柱3を互いに同じ高さになるように、かつ、同時に形成する。
続いて、図2Bに示すように、第1のシリコン柱2と第2のシリコン柱3との間のシリコン層に、例えばAs、Pなどのドナー不純物をイオン注入するともに、熱拡散を行い、平板状シリコン層5Sと、第1、第2のシリコン柱2、3の下方領域に信号線となるN+層5を形成する。
続いて、図2Bに示すように、CVD(Chemical Vapor Deposition)によってSiO2層4aを堆積するとともに、エッチバックを行うことにより、第1のシリコン柱2と第2のシリコン柱3の間のSi基板1上にSiO2層6を形成する。
続いて、図2Dに示すように、CVDによってSiO2膜10を堆積するとともに、エッチバックを行うことによってSiO2層10の表面を平坦化した後、P層8a及びN層9の上方において、第1のシリコン柱2の上部領域に、アクセプタ不純物のイオン注入により画素選択P+層11を形成する。
続いて、フォトレジスト層12を除去し、イオン注入されたドナー不純物の活性化熱処理を行う。
続いて、図2Fに示すように、SiO2膜10上に、CVDによってSiO2層15を形成するとともに、SiO2層15にコンタクトホール16a,16bを形成する。
続いて、図2Fに示すように、コンタクトホール16aを介して画素選択線導体層14と画素選択線金属層17aとを接続するとともに、コンタクトホール16bを介して導体N+層13と、信号線金属層17bとを接続する。ここでは、第1のシリコン柱2の下方領域にある信号線N+層5は、第2のシリコン柱3内に形成された導体N+層13を介して信号線金属層17bに接続される。
図3A〜図3Cに、本実施形態に係る固体撮像装置の製造方法を示す。本実施形態では、図1Bにおけるコンタクトを構成する第2のシリコン柱3の導体N+層13の代わりに、シリサイド層23を形成することで、信号線N+層5と信号線金属層17bとの間の電気抵抗値を小さくしている。
続いて、図3Aに示すように、第1のシリコン柱2のP+層11に接続する画素選択線導体層14を形成し、CVDによりSiO2層18とフォトレジスト層19を形成し、フォトリソグラフィ法とエッチングにより第2のシリコン柱3上に貫通孔20を形成する。
続いて、図3Aに示すように、シリコン(Si)、水素(H)などのドナー又はアクセプタにならない不純物を第2のシリコン柱3にイオン注入することで、第2のシリコン柱3にアモルファス又は多孔質シリコン層21を形成した後、フォトレジスト層19を除去する。
以下、図4A〜図4D、図5を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。本実施形態では、図1Bにおけるコンタクトを構成する第2のシリコン柱3の導体N+層13の代わりにタングステン(W)、銅(Cu)などの金属層70a、70bを形成することにより、信号線N+層5と信号線金属層73bとの間の抵抗値を小さくする。
続いて、図4Aに示すように、第1のシリコン柱2の外周部に、フォトダイオードを構成するN層9を形成し、CVDによって、第1のシリコン柱2、第2のシリコン柱3、SiO2層6上に窒化Si(SiN)層64を形成する。
続いて、図4Aに示すように、構造物全体をSiO2層65によって被覆するとともに、このSiO2層65の表面を、第1のシリコン柱2と、第2のシリコン柱3上のSiN層64表面までCMP(Chemical Mechanical Polishing)を用いて研磨する。
続いて、図4Bに示すように、画素選択P+層11に接続されるように画素選択線導体層14を形成するとともに、CVDによって、構造物全体を覆うように、SiO2層66を形成する。
続いて、図4Bに示すように、CMPによってSiO2層66を第2のシリコン柱3上のSiN層64表面まで研磨する。
続いて、図4Bに示すように、フォトリソグラフィ法によって、フォトレジスト層67を用いて第2のシリコン柱3上に貫通孔68を形成するとともに、フォトレジスト層67をエッチングマスクにして、第2のシリコン柱3上のSiN層64、SiO2層4c、第2のシリコン柱3のシリコン層をエッチングして貫通孔68aを形成する。
続いて、図4Dに示すように、コンタクトホール72a,72bを介して画素選択線導体層14と画素選択線金属層73aとを接続し、コンタクトホール72bを介してW層70aと信号線金属層73bとを接続する。
以下、図6を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。第1の実施形態における図1Bの断面構造では、第1のシリコン柱2と第2のシリコン柱3は、信号線N+層5(5a)上に形成されていたのに対して、本実施形態では、この信号線N+層5(5a)が、酸化シリコン基板1上に形成したW、Co,Tiなどの金属材料、又はこれら金属材料を含む導体層となる。
図6を参照して、まず、酸化シリコン基板1上に、CVDによって、W,Co,Tiなどの金属材料、又はこれら金属を含む材料によって信号線導体層28を形成する。
続いて、この信号線導体層28上に画素を構成する第1のシリコン柱2aとコンタクトを構成する第2のシリコン柱3aとを形成し、第1のシリコン柱2a、第2のシリコン柱3aを囲んでSiO2層29a,29bを形成する。
続いて、第1のシリコン柱2aを囲むように、第1のシリコン柱2aの下方領域に、SiO2層29aを介してゲート導体層30aを形成し、第1のシリコン柱2a、第2のシリコン柱3aの下方領域に、信号線導体層28に接続したN+層31a,31bを形成する。
続いて、ゲート導体層30aの上方において第1のシリコン柱2aの外周部に、フォトダイオードを構成するN層32を形成する。
続いて、第1のシリコン柱2aと第2のシリコン柱3aとの間に、CVDによってSiO2層10aを形成するとともに、N層32の上方であって、第1のシリコン柱2aの上部領域に画素選択P+層33を形成する。
続いて、この画素選択P+層33に接続されるように画素選択線導体層14を形成する。
続いて、第2のシリコン柱3aの上面に至る内部にドナー又はアクセプタ不純物をドープするか、又はシリサイド化した導体層35を形成する。
続いて、SiO2層10a、第1のシリコン柱2a、第2のシリコン柱3aの上部領域にSiO2層15を形成するとともに、画素選択線導体層14上にコンタクトホール16a、第2のシリコン柱3a上にコンタクトホール16bをそれぞれ形成する。
続いて、コンタクトホール16aを介して画素選択線導体層14に接続されるように画素選択金属層17aと、コンタクトホール16bを介して導体層35と接続されるように信号線金属層17bと、を形成する。
以下、図7A〜図7Dを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態によれば、図17Cに示す従来例の固体撮像装置における高速駆動化についての課題、及び、図17Dに示す従来例の固体撮像装置における画素高集積度化についての課題が改善される。
図7Bに示す画素領域では、図7Cの横(行)方向に繰り返し配列されたB−B’線上の最初の画素を構成する第1のシリコン柱P11(図7Bの第1のシリコン柱2)、コンタクトを構成する第2のシリコン柱C11(図7Bの第2のシリコン柱3a)のみを図示している。実際の固体撮像装置では、画素を構成する第1のシリコン柱P11、コンタクトを構成する第2のシリコン柱C11を一対とし、これらが縦(列)方向及び横(行)方向に2次元状に配列されている。本実施形態の固体撮像装置では、信号線N+層5a(5),5b,5cが縦(列)方向に延びるように形成されている。これら信号線N+層5a(5),5b,5c上に、第1のシリコン柱P11〜P33と、第1のシリコン柱P11〜P33に隣接して横(行)方向に配列されるように、コンタクトを構成する第2のシリコン柱C11〜C33を形成する。これと同時に、周辺駆動・出力回路領域にゲート導体層7aa(7a),7ab,7acに接続されるように第3のシリコン柱36a(3b),36b,36cを形成する。第1、第2のシリコン柱P11〜P33、C11〜C33の下方領域は、信号線N+層5a(5),5b,5cに接続されている。ゲート導体層7aa(7a),7ab,7acが、横(行)方向に延びるように、かつ、第1〜第3のシリコン柱P11〜P33,C11〜C33の外周に形成されている。さらに、ゲート導体層7aa(7a),7ab,7acは、周辺駆動・出力回路領域において、第3のシリコン柱36a(3c),36b,36cまで延在している。これと同様に、画素選択線導体層14a(14d),14b,14cが、図7Cにおける横(行)方向に延びるように、かつ、第1〜第3のシリコン柱P11〜P33、C11〜C33の外周に形成されている。画素選択線導体層14a(14d),14b,14cは、横(行)方向に延びるように、かつ、第1、第2のシリコン柱P11〜P33,C11〜C33の外周に形成されている。さらに、周辺駆動回路領域にて、コンタクトホール16aa(16a),16ab,16acを介して画素選択線金属層17aa(17a),17ab,17ccに接続されている。ゲート導体層7aa(7a),7ab,7acは、第3のシリコン柱36a(3c),36b,36c上に形成されたコンタクトホール37a(16c),37b,37cを介して、ゲート導体層38a(17c),38b,38cに接続されている。信号線N+層5a(5),5b,5cは、コンタクトを構成する第2のシリコン柱C11〜C33上に形成したコンタクトホールSC11〜SC23を介して、信号線金属層26a(17b),26bに接続されている。これによって、図17Cに示す従来例の固体撮像装置では、画素領域において、画素を構成する第1のシリコン柱P11〜P33の最も下方に形成される抵抗の高い信号線N+層116a,116b,116bを介して、信号線が周辺駆動・出力回路領域に取り出されていたのに対して、本実施形態では、電気抵抗の低い信号線金属層26a(17b),26bによって、信号線が取り出されるようになる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して高速駆動化が実現される。
即ち、図17Dに示す従来技術では、画素を構成する第1のシリコン柱P11〜P33の最も下方に形成される信号線N+層130a,130b,130cを、最も上方に形成される信号線金属層135a,135b,135cに接続するコンタクトホールCH11〜CH33は、信号線N+層130a,130b,130cよりも上方に形成するMOSトランジスタのリセットMOSゲート導体層131a,131b,131c、及び、画素選択線導体N+層132a,132b,132cと、平面視において重なるように形成することができない。このため、リセットMOSゲート導体層131a,131b,131c、及び、画素選択線導体N+層132a,132b,132cは、コンタクトホールCH11〜CH33を回避するように配線することが必要となる。これに対し、本実施形態では、ゲート導体層7aa(7a),7ab,7ac、及び、画素選択線導体層14a(14d),14b,14cは、コンタクトを構成する第2のシリコン柱C11〜C33の外周に沿って、平面視において重なるように形成することができる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して画素領域の画素集積度を向上することができる。
以下、図8A、図8Bを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態は、第5の実施形態と比較して、固体撮像装置における解像度低下、カラー撮像装置における混色特性が更に向上するとともに、コンタクトホールの作成工程が容易化される。
1.画素の信号電流、又はリセット電流が、低抵抗の信号線金属層83a、83b、83cを通じて画素領域から周辺駆動・信号処理回路に取り出されることによって、固体撮像装置の高速駆動化が実現される。
2.第1のシリコン柱P11〜P33の間の画素領域に入射した光が、光を遮蔽するゲート導体層81a,81b,81cと画素選択線導体層82a、82b,82cにより遮蔽されることにより、信号線N+層80a,80b,80cへ到達することが防止され、解像度の向上と、カラー撮像における混色特性の改善が実現する。この解像度及び混色特性の向上は、本来1つの画素に入射した光が、信号線N+層80a,80b,80cへ到達し、信号線N+層80a,80b,80cを囲んだ材料層との多重反射などにより隣接する画素の光電変換領域に入射することによって発生する。
3.コンタクトを構成する第2のシリコン柱C11〜C33が、ゲート導体層81a,81b,81cの領域の中に形成されることにより、解像度と混色特性の向上のための、ゲート導体層81a,81b,81cと画素選択線導体層82a,82b,82cの配線の配置が、画素集積度を低下させることなく実現される。
4.画素選択線導体層82a,82b,82cが、コンタクトを構成する第2のシリコン柱C11〜C33の外周に形成されないことにより、コンタクトを構成する第2のシリコン柱C11〜C33上に設けるコンタクトホールH11〜H33の形成が容易となる。
5.コンタクトホール16aa,16ab,16ac,H11〜H33,41a,41b,41cが、第1〜第3のシリコン柱P11〜P33,C11〜C33,40a,40b,40c上に、高さが小さく、かつ、同じ深さで形成されるため、容易に製造できるようになる。
以下、図9A、図9Bを参照しながら、本実施形態に係るカラー撮像用固体撮像装置について説明する。
以下、図10A〜図10Cを参照しながら、本実施形態に係るPチャネルSGTを用いた半導体装置について説明する。
酸化シリコン基板1上の平板状シリコン層50に接続され、SGTを構成する第1のシリコン柱51bと、コンタクトを構成する第2のシリコン柱51c、及び第3のシリコン柱51aとを、互いに同じ高さになるように、かつ同時に形成する第1〜第3のシリコン柱形成工程と、
第1のシリコン柱51bの底部を囲んでSGTのドレインP+層53aが平板状シリコン層50に形成され、このドレインP+層53aと第2のシリコン柱51cの底部とを接続する第1・第2のシリコン柱底部接続形成工程と、
第1のシリコン柱51bの外周に絶縁層54b、第2のシリコン柱51cの外周に絶縁層54cをそれぞれ形成し、ゲート絶縁層54bを囲んでゲート導体層56aを形成し、ゲート導体層56aを絶縁層54aで覆われたコンタクトを構成する第3のシリコン柱51a上まで延長して形成し、第1のシリコン柱51bの上部に、ゲート導体層56aに隣接してドレインP+層57aを形成し、ドレインP+層57aとソースP+層53aに挟まれた第1のシリコン柱51bのシリコン層58をSGTのチャネルとする第1のシリコン柱SGT形成工程と、
コンタクトを構成する第2のシリコン柱51cにアクセプタ不純物をイオン注入したSi、又は、シリサイドの導体層59を形成する第2のシリコン柱導体層形成工程と、
第1のシリコン柱51b、第2のシリコン柱51c、及び第3のシリコン柱51aを覆うように、絶縁層60、61を形成し、コンタクトを構成する第3のシリコン柱51a上にコンタクトホール62a、SGTを構成する第1のシリコン柱51b上にコンタクトホール62b、コンタクトを構成する第2のシリコン柱51c上にコンタクトホール62cをそれぞれ形成するコンタクトホール形成工程と、
コンタクトホール62a,62b,62cを介して、ゲート導体層56aとゲート金属層63a(G)、ドレインP+層57aとドレイン配線金属層63b(D)、導体層59とソース配線金属層63c(S)とをそれぞれ接続する配線金属層形成工程と、
からなる。
以下、図11A〜図11Gを参照しながら、本実施形態に係るSGTを用いた半導体装置について説明する。
以下、図12を参照しながら、第10の実施形態に係る半導体装置について説明する。
以下、図13A、図13Bを参照しながら、本実施形態に係る固体撮像装置について説明する。
本実施形態は、画素領域に設けたコンタクトを構成する第2のシリコン柱3の外周の全体に、ゲート導体層7aと、画素選択線導体層104aを形成し、これらゲート導体層7a、画素選択線導体層104aを、横(行)方向両側の周辺駆動・出力回路領域に設けたコンタクトを構成する第3のシリコン柱102a,102b,102c,102d上のコンタクトホール105a,105b,105c,105dを介してゲート導体層106a、106d、画素選択線金属層106b、106cに接続する点を特徴とする。これにより、特に画素選択線導体層104aとゲート導体層7aの両側駆動を、画素集積度の低下を生じることなく実現できる。
以下、図14A、図14B、図14Cを参照しながら、本実施形態に係るSGTを用いた半導体装置について説明する。
以下、図15A、図15Bを参照しながら、本実施形態に係る固体撮像装置について説明する。
以下、図16A、図16Bを参照しながら、本実施形態に係る固体撮像装置について説明する。第13の実施形態においては、ゲート導体層7aと第3のシリコン柱3bのシリサイド層23aとを、第3のシリコン柱3bの下方部位にて直接に接続した。これに対し、本実施形態では、シリサイド層23aの代わりに、第3のシリコン柱3bにおける、銅(Cu)、タングステン(W)などの金属導体層と、ゲート導体層7aとが接続されている点に特徴がある。
なお、回路素子を構成する柱状半導体と、コンタクトを構成する柱状半導体とは、必ずしも同時に形成されなくともよい。
2、2a、P11〜P33 第1のシリコン柱(第1の柱状半導体)
3、3a、C11〜C33 第2のシリコン柱(第2の柱状半導体)
4a、4b、4c、6 SiO2層(絶縁層)
4d 低容量絶縁層
5、5a、5b、5c 信号線N+層(底部半導体層)
7、7a、7b、7c、30a ゲート導体層
8a、117 第1のシリコン柱P層
8b 第2のシリコン柱P層
9、32、120 N層
11、33、121 P+層
12、19、67 フォトレジスト層
13 コンタクト柱N+層
14、14a 画素選択線導体層
16a、16b、SC11〜SC22 コンタクトホール(コンタクト)
17a、49a、73a、106b、124b 画素選択線金属層
17b、26a、26b 信号線金属層
20、68、68a 孔
21 アモルファス又は多孔質シリコン層
22 Ni、Co、Ta、W、Tiなどの金属層
23、23a シリサイド層
27 絶縁基板
28 信号線導体層
35 コンタクト柱導体層
37、50、126 平板状シリコン層
47aa 第1の入力配線金属層
49c リセットドレイン金属層
51a SGTを構成するシリコン柱
51b コンタクトを構成するシリコン柱
53、111a ドレインP+層
54、110b、100d ゲート絶縁層
54c、100a、100c コンタクト柱絶縁層
56 SGTを構成するゲート導体層
57 ソースP+層
58 第1のシリコン柱N層
60、61 絶縁層
64 SiN層
69 TiN層
69a バリヤ・シード層
70a W層(金属層)
70b Cu層
82a 画素選択線導体層
85a ゲート導体層
88aa PチャネルSGT
89a、89b、89c NチャネルSGT
90ba、90bb ソースN+層
95b、101b、140b 第1の電源配線金属層
95c、101c、140c 出力配線金属層
95d、107d 第1のグランド配線金属層
101ac、107aa 第2の入力配線金属層
101b、107ab 第2の電源配線金属層
101d、107ad 第2のグランド配線金属層
106a ゲート金属層
111b、127 ドレインN+層
111a、134a、134b ドレインP+層
129 シリサイド層
125 埋め込み酸化膜
131a、131b、131c リセットMOSゲート導体
138 コンタクトストッパSiN層
基板上に、第1の柱状半導体と第2の柱状半導体とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、
前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを互いに接続する柱状半導体底部接続工程と、
前記第1の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、
前記第2の柱状半導体内に第1の導体層を形成する導体層形成工程と、
前記第1及び第2の柱状半導体にそれぞれ接続される第1のコンタクトホール、第2のコンタクトホールを形成するコンタクトホール形成工程と、
前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する、
ことを特徴とする。
前記コンタクトホール形成工程では、前記第2の導体層上と、前記第2の柱状半導体上とに、当該第2の導体層、当該第2の柱状半導体に接続されるように、それぞれ第1及び第2のコンタクトホールを形成し、
前記配線金属層形成工程では、前記第1及び第2のコンタクトホールを介して前記第2の導体層及び前記第1の導体層と接続される配線金属層を形成する、
ようにすることができる。
前記第2の柱状半導体内にドナー又はアクセプタ不純物をドープして前記第1の半導体層を形成する工程、又は、前記第2の柱状半導体内に、ドナー又はアクセプタがドープされた多結晶半導体層、シリサイド層、及び金属層の内のいずれか1つを埋めこむことで前記第1の半導体層を形成する工程、からなる、ようにすることができる。
前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを、前記基板上に第4の導体層を形成することで互いに接続する工程である、ようにすることができる。
前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層を形成する工程と、
前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層を、前記第3の柱状半導体まで延在させるとともに、前記第3の柱状半導体を囲むように、かつ、前記第3の柱状半導体内に形成され、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続するように形成する工程と、を備える、
ようにすることができる。
基板と、
前記基板上に形成され、互いに同じ高さの第1及び第2の柱状半導体と、を備え、
前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域には、ドナー又はアクセプタ不純物がドープされて第1の半導体層が形成されるとともに、前記第1の半導体層と前記第2の柱状半導体とが互いに接続されており、
前記第1の柱状半導体の上部領域には、ドナー又はアクセプタ不純物がドープされてなる上部半導体領域を有する回路素子が形成され、
前記第2の柱状半導体内には、第1の導体層が形成され、
前記第1及び第2の柱状半導体にそれぞれ接続された第1のコンタクトホール、第2のコンタクトホールと、
前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続された配線金属層と、を有する、
ことを特徴とする。
前記第2の柱状半導体の外周における前記第3の導体層の高さが、前記第1の柱状半導体の外周における前記第3の導体層の高さより低く、当該第3の導体層の厚さよりも高い、
ようにすることができる。
当該固体撮像装置の画素は、前記第1及び第2の柱状半導体を備えるとともに、前記回路素子を含み、
前記画素は、
前記基板に形成された前記第1の半導体層としての底部半導体層と、
前記第1の柱状半導体内において前記底部半導体層の上方に形成され、前記底部半導体層と反対の導電型である半導体又は真性半導体からなる第2の半導体層と、
前記底部半導体層の上方に位置するように、前記第2の半導体層の外周に前記第1の絶縁層を介して形成されたゲート導体層と、
前記ゲート導体層の上方に位置するように、前記第2の半導体層の外周部に形成され、前記第1の半導体層と同じ導電型である第3の半導体層と、
前記第2の半導体層に接続されるとともに、前記第3の半導体層の上方に形成され、前記底部半導体層と反対の導電型である前記上部半導体領域としての第4の半導体層と、
を有し、
前記底部半導体層によって、前記第1の柱状半導体の底部領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、
ようにすることができる。
前記第1の柱状半導体には、前記回路素子として前記SGTが形成され、
前記SGTは、
前記基板に形成された前記第1の半導体層としての底部半導体領域と、
前記底部半導体領域の上方部位に接続されるとともに、当該底部半導体領域と反対の導電型である半導体又は固有半導体からなるチャネル半導体層と、
前記チャネル半導体層の外周に形成されたゲート絶縁層と、
前記チャネル半導体層の外周に前記ゲート絶縁層を介して形成されたゲート導体層と、を備え、
前記上部半導体層は、前記チャネル半導体層の上方部位に接続されるとともに、前記底部半導体領域と同じ導電型であり、かつ、当該底部半導体領域が前記SGTのソースとして機能する場合はドレインとして機能する一方で、当該底部半導体領域が前記SGTのドレインとして機能する場合はソースとして機能し、
前記底部半導体領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、
ようにすることができる。
前記画素が複数配置される画素領域において、当該各画素を構成する前記第1及び第2の柱状半導体が、それぞれ、縦(列)方向及び横(行)方向に2次元状に配列されている、
ようにすることができる。
前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、当該列における複数の第1の柱状半導体の底部領域に接続されるとともに、縦(列)方向に延在することで、第1の半導体層接続導体層を形成し、
前記第1の半導体層接続導体層は、当該第1の半導体層接続導体層上の前記各第1の柱状半導体に隣接する前記第2の柱状半導体の底部領域に接続され、
前記第1の柱状半導体の前記ゲート導体層は、行方向に隣接する当該第1の柱状半導体の間に入射する光を遮るように互いに接続されることで、横(行)方向に延在する第2の半導体層接続導体層を形成し、
列方向に隣接する前記第1の柱状半導体の間に入射する光を遮るように、横(行)方向に延在するとともに、当該各第1の柱状半導体の前記第4の半導体層に接続された第3の半導体層接続導体層を備え、
前記第2及び第3の半導体層接続導体層の内の少なくとも一つが形成された領域内に、複数の前記第2の柱状半導体が形成されるとともに、当該各第2の柱状半導体上にコンタクトホールが形成され、当該各コンタクトホールと、前記各第2の柱状半導体内の前記第1の導体層とを介して、前記第1の半導体層接続導体層と、前記配線金属層と、が互いに接続されている、
ようにすることができる。
前記画素が配列される画素領域において、
前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、縦(列)方向に延在することで、第1の半導体層接続導体層を形成し、
前記第1の柱状半導体の前記ゲート導体層は、互いに接続されることで、横(行)方向に延在する第2の半導体層接続導体層を形成し、
前記第1の柱状半導体の前記第4の半導体層に接続され、横(行)方向に延在する第3の半導体層接続導体層を備え、
前記第2及び第3の半導体層接続導体層が、電磁エネルギー波の入射方向から見て、互いに重なる部分を有するように形成され、
前記第2の柱状半導体が、前記第1の半導体層接続導体層上、かつ、横(行)方向に隣接する前記第1の柱状半導体の間に形成されている、
ようにすることができる。
前記第1の柱状半導体が複数配列され、
前記第1の柱状半導体の前記ゲート導体層は、複数の前記第1の柱状半導体を互いに接続するように延在しており、
前記ゲート導体層が形成されている領域に前記第2の柱状半導体が形成され、
前記第2の柱状半導体を囲むように、第2の絶縁層が形成され、
前記ゲート導体層は、前記第2の絶縁層を介して第2の柱状半導体の外周に形成されている、
ようにすることができる。
前記第1の柱状半導体上に第6の半導体層が形成されるとともに、前記第1の柱状半導体の下方領域に第7の半導体層が形成され、
前記第1の柱状半導体、前記第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成され、
前記第1の柱状半導体の外周に、前記第1の絶縁層を囲むように、かつ、前記第2の柱状半導体の外周に、前記第2の絶縁層を囲むように、少なくとも1つの層からなる第5の導体層が形成され、当該第5の導体層は、前記第3の柱状半導体の上面に接続されており、
前記第3の柱状半導体、前記第1の柱状半導体の前記第6の導体層、及び、前記第2の柱状半導体に接続されるように、それぞれにコンタクトホールが形成され、
前記コンタクトホールを介して、前記第6の半導体層、前記第7の半導体層、及び、前記第5の導体層のいずれにも接続されている配線金属層を有する、
ようにすることができる。
前記第7の導体層が、前記第2の柱状半導体の外周に、前記第2の絶縁層を介して形成されるとともに、前記第2の柱状半導体の上部において、前記第1の導体層に接続されている、
ようにすることができる。
前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層が形成され、
前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層が形成され、
前記ゲート導体層が、前記第3の柱状半導体まで延在するとともに、前記第3の柱状半導体を囲んでおり、かつ、前記第3の柱状半導体内に形成された、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続されている、
ようにすることができる。
(第1の実施形態)
以下、図1A、図1B、図2A〜図2Fを参照しながら、本発明の第1の実施形態に係る固体撮像装置、及び、その製造方法について説明する。
シリコン柱P11〜P33は、横(行)方向に延びるリセットMOSゲート導体層7a,7b,7cに囲まれている。
画素選択線導体層14a,14b,14cは、同図の横(行)方向に周辺駆動・出力回路領域まで延在しており、周辺駆動・出力回路領域において、コンタクトホール16aa,16ab,16acを介して画素選択線金属層17aa,17ab,17acに接続されている。
第1・第2のシリコン柱2(P11),3(Ca)と信号線N+層5(5a)とを覆うように、酸化シリコン(SiO2)からなる絶縁層4b,4cが形成されている。ここでの絶縁層4bは、ゲート絶縁層である。また、酸化シリコン基板1上には、SiO2層6が形成されており、このSiO2層6上及び第1のシリコン柱2(P11)のゲート絶縁層4bの外周に、リセットMOSゲート導体層7(7a)が形成されている。リセットMOSゲート導体層7(7a)に隣接するように、第1のシリコン柱2(P11)の上方部位におけるP層8aの外周部には、フォトダイオードN層9が形成されている。また、SiO2層6上には、SiO2層10が形成されている。
第1のシリコン柱2(P11)の上部領域には、画素選択P+層11が形成されている。また、第2のシリコン柱3(Ca)中には、ドナー不純物が導入されることで導体N+層13が形成されている。また、画素選択P+層11に接続された画素選択線導体層14(14a)が形成されている。さらに、これらの構造物の全体を覆うようにSiO2層15が堆積している。
そして、SiO2層15には、コンタクトホール16a(16aa),16b(SCa)が形成されている。コンタクトホール16a(16aa)を介して、画素選択線導体層14(14a)と画素選択線金属層17a(17aa)とが接続されるとともに、コンタクトホール16b(SCa)を介して導体N+層13と信号線金属層17b(26a)とが接続されている。ここでは、第1及び第2のシリコン柱2(P11),3(Ca)上には、同じ深さのコンタクトホール16a(16aa),16b(SCa)が形成されている。
ここで、P層8aの外周にSiO2層4bを介して形成されたゲート導体層7と、信号線N+層5上に形成されたP層8a及びゲート導体層7に隣接するようにP層8aの外周部に形成されたN層9からなるフォトダイオードと、から回路素子としての画素が形成されている。
図2Aに示すように、本実施形態の固体撮像装置の画素領域において、酸化シリコン基板1上に平板状シリコン層5Sを形成し、この平板状シリコン層5S上に、画素を構成する第1のシリコン柱2を形成する。また、周辺駆動・出力回路領域において、コンタクトを構成する第2のシリコン柱3を形成する。これにより、第1のシリコン柱2と第2のシリコン柱3とは、平板状シリコン層5Sを介して接続される。
続いて、図2Aに示すように、酸化シリコン基板1上の第1、第2のシリコン柱2,3の高さにあるシリコン層を、Si酸化膜(SiO2膜)とSi窒化膜(Si3N4膜)をマスクにしたRIEによるSiエッチングにより平板状シリコン層5Sの高さまでエッチングし、第1のシリコン柱2及び第2のシリコン柱3を互いに同じ高さになるように、かつ、同時に形成する。
続いて、図2Bに示すように、第1のシリコン柱2と第2のシリコン柱3との間のシリコン層に、例えばAs、Pなどのドナー不純物をイオン注入するともに、熱拡散を行い、平板状シリコン層5Sと、第1、第2のシリコン柱2、3の下方領域に信号線となるN+層5を形成する。
続いて、図2Bに示すように、CVD(Chemical Vapor Deposition)によってSiO2層4aを堆積するとともに、エッチバックを行うことにより、第1のシリコン柱2と第2のシリコン柱3の間の酸化シリコン基板1上にSiO2層6を形成する。
続いて、図2Dに示すように、CVDによってSiO2膜10を堆積するとともに、エッチバックを行うことによってSiO2層10の表面を平坦化した後、P層8a及びN層9の上方において、第1のシリコン柱2の上部領域に、アクセプタ不純物のイオン注入により画素選択P+層11を形成する。
続いて、フォトレジスト層12を除去し、イオン注入されたドナー不純物の活性化熱処理を行う。
続いて、図2Fに示すように、SiO2膜10上に、CVDによってSiO2層15を形成するとともに、SiO2層15にコンタクトホール16a,16bを形成する。
続いて、図2Fに示すように、コンタクトホール16aを介して画素選択線導体層14と画素選択線金属層17aとを接続するとともに、コンタクトホール16bを介して導体N+層13と、信号線金属層17bとを接続する。ここでは、第1のシリコン柱2の下方領域にある信号線N+層5は、第2のシリコン柱3内に形成された導体N+層13を介して信号線金属層17bに接続される。
図3A〜図3Cに、本実施形態に係る固体撮像装置の製造方法を示す。本実施形態では、図1Bにおけるコンタクトを構成する第2のシリコン柱3の導体N+層13の代わりに、シリサイド層23を形成することで、信号線N+層5と信号線金属層17bとの間の電気抵抗値を小さくしている。
続いて、図3Aに示すように、第1のシリコン柱2のP+層11に接続する画素選択線導体層14を形成し、CVDによりSiO2層18とフォトレジスト層19を形成し、フォトリソグラフィ法とエッチングにより第2のシリコン柱3上に貫通孔20を形成する。
続いて、図3Aに示すように、シリコン(Si)、水素(H)などのドナー又はアクセプタにならない不純物を第2のシリコン柱3にイオン注入することで、第2のシリコン柱3にアモルファス又は多孔質シリコン層21を形成した後、フォトレジスト層19を除去する。
以下、図4A〜図4D、図5を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。本実施形態では、図1Bにおけるコンタクトを構成する第2のシリコン柱3の導体N+層13の代わりにタングステン(W)、銅(Cu)などの金属層70a、70bを形成することにより、信号線N+層5と信号線金属層73bとの間の抵抗値を小さくする。
続いて、図4Aに示すように、第1のシリコン柱2の外周部に、フォトダイオードを構成するN層9を形成し、CVDによって、第1のシリコン柱2、第2のシリコン柱3、SiO2層6上に窒化Si(SiN)層64を形成する。
続いて、図4Aに示すように、構造物全体をSiO2層65によって被覆するとともに、このSiO2層65の表面を、第1のシリコン柱2と、第2のシリコン柱3上のSiN層64表面までCMP(Chemical Mechanical Polishing)を用いて研磨する。
続いて、図4Bに示すように、画素選択P+層11に接続されるように画素選択線導体層14を形成するとともに、CVDによって、構造物全体を覆うように、SiO2層66を形成する。
続いて、図4Bに示すように、CMPによってSiO2層66を第2のシリコン柱3上のSiN層64表面まで研磨する。
続いて、図4Bに示すように、フォトリソグラフィ法によって、フォトレジスト層67を用いて第2のシリコン柱3上に貫通孔68を形成するとともに、フォトレジスト層67をエッチングマスクにして、第2のシリコン柱3上のSiN層64、SiO2層4c、第2のシリコン柱3のシリコン層をエッチングして貫通孔68aを形成する。
続いて、図4Dに示すように、コンタクトホール72aを介して画素選択線導体層14と画素選択線金属層73aとを接続し、コンタクトホール72bを介してW層70aと信号線金属層73bとを接続する。
以下、図6を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。第1の実施形態における図1Bの断面構造では、第1のシリコン柱2と第2のシリコン柱3は、信号線N+層5(5a)上に形成されていたのに対して、本実施形態では、この信号線N+層5(5a)が、酸化シリコン基板1上に形成したW、Co,Tiなどの金属材料、又はこれら金属材料を含む導体層となる。
図6を参照して、まず、酸化シリコン基板1上に、CVDによって、W,Co,Tiなどの金属材料、又はこれら金属を含む材料によって信号線導体層28を形成する。
続いて、この信号線導体層28上に画素を構成する第1のシリコン柱2aとコンタクトを構成する第2のシリコン柱3aとを形成し、第1のシリコン柱2a、第2のシリコン柱3aを囲んでSiO2層29a,29bを形成する。
続いて、第1のシリコン柱2aを囲むように、第1のシリコン柱2aの下方領域に、SiO2層29aを介してゲート導体層30aを形成し、第1のシリコン柱2a、第2のシリコン柱3aの下方領域に、信号線導体層28に接続したN+層31a,31bを形成する。
続いて、ゲート導体層30aの上方において第1のシリコン柱2aの外周部に、フォトダイオードを構成するN層32を形成する。
続いて、第1のシリコン柱2aと第2のシリコン柱3aとの間に、CVDによってSiO2層10aを形成するとともに、N層32の上方であって、第1のシリコン柱2aの上部領域に画素選択P+層33を形成する。
続いて、この画素選択P+層33に接続されるように画素選択線導体層14を形成する。
続いて、第2のシリコン柱3aの上面に至る内部にドナー又はアクセプタ不純物をドープするか、又はシリサイド化した導体層35を形成する。
続いて、SiO2層10a、第1のシリコン柱2a、第2のシリコン柱3aの上部領域にSiO2層15を形成するとともに、画素選択線導体層14上にコンタクトホール16a、第2のシリコン柱3a上にコンタクトホール16bをそれぞれ形成する。
続いて、コンタクトホール16aを介して画素選択線導体層14に接続されるように画素選択金属層17aと、コンタクトホール16bを介して導体層35と接続されるように信号線金属層17bと、を形成する。
以下、図7A〜図7Dを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態によれば、図17Cに示す従来例の固体撮像装置における高速駆動化についての課題、及び、図17Dに示す従来例の固体撮像装置における画素高集積度化についての課題が改善される。
図7Bに示す画素領域では、図7Cの横(行)方向に繰り返し配列されたB−B’線上の最初の画素を構成する第1のシリコン柱P11(図7Bの第1のシリコン柱2)、コンタクトを構成する第2のシリコン柱C11(図7Bの第2のシリコン柱3a)のみを図示している。実際の固体撮像装置では、画素を構成する第1のシリコン柱P11、コンタクトを構成する第2のシリコン柱C11を一対とし、これらが縦(列)方向及び横(行)方向に2次元状に配列されている。本実施形態の固体撮像装置では、信号線N+層5a(5),5b,5cが縦(列)方向に延びるように形成されている。これら信号線N+層5a(5),5b,5c上に、第1のシリコン柱P11〜P33と、第1のシリコン柱P11〜P33に隣接して横(行)方向に配列されるように、コンタクトを構成する第2のシリコン柱C11〜C33を形成する。これと同時に、周辺駆動・出力回路領域にゲート導体層7aa(7a),7ab,7acに接続されるように第3のシリコン柱36a(3b),36b,36cを形成する。第1、第2のシリコン柱P11〜P33、C11〜C33の下方領域は、信号線N+層5a(5),5b,5cに接続されている。ゲート導体層7aa(7a),7ab,7acが、横(行)方向に延びるように、かつ、第1〜第2のシリコン柱P11〜P33,C11〜C33の外周に形成されている。さらに、ゲート導体層7aa(7a),7ab,7acは、周辺駆動・出力回路領域において、第3のシリコン柱36a(3b),36b,36cまで延在している。これと同様に、画素選択線導体層14a(14d),14b,14cが、図7Cにおける横(行)方向に延びるように、かつ、第1〜第2のシリコン柱P11〜P33、C11〜C33の外周に形成されている。画素選択線導体層14a(14d),14b,14cは、横(行)方向に延びるように、かつ、第1、第2のシリコン柱P11〜P33,C11〜C33の外周に形成されている。さらに、周辺駆動回路領域にて、コンタクトホール16aa(16a),16ab,16acを介して画素選択線金属層17aa(17a),17ab,17ccに接続されている。ゲート導体層7aa(7a),7ab,7acは、第3のシリコン柱36a(3b),36b,36c上に形成されたコンタクトホール37a(16c),37b,37cを介して、ゲート導体層38a(17c),38b,38cに接続されている。信号線N+層5a(5),5b,5cは、コンタクトを構成する第2のシリコン柱C11〜C33上に形成したコンタクトホールSC11〜SC23を介して、信号線金属層26a(17b),26bに接続されている。これによって、図17Cに示す従来例の固体撮像装置では、画素領域において、画素を構成する第1のシリコン柱P11〜P33の最も下方に形成される抵抗の高い信号線N+層116a,116b,116cを介して、信号線が周辺駆動・出力回路領域に取り出されていたのに対して、本実施形態では、電気抵抗の低い信号線金属層26a(17b),26bによって、信号線が取り出されるようになる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して高速駆動化が実現される。
即ち、図17Dに示す従来技術では、画素を構成する第1のシリコン柱P11〜P33の最も下方に形成される信号線N+層130a,130b,130cを、最も上方に形成される信号線金属層135a,135b,135cに接続するコンタクトホールCH11〜CH33は、信号線N+層130a,130b,130cよりも上方に形成するMOSトランジスタのリセットMOSゲート導体層131a,131b,131c、及び、画素選択線導体N+層132a,132b,132cと、平面視において重なるように形成することができない。このため、リセットMOSゲート導体層131a,131b,131c、及び、画素選択線導体N+層132a,132b,132cは、コンタクトホールCH11〜CH33を回避するように配線することが必要となる。これに対し、本実施形態では、ゲート導体層7aa(7a),7ab,7ac、及び、画素選択線導体層14a(14d),14b,14cは、コンタクトを構成する第2のシリコン柱C11〜C33の外周に沿って、平面視において重なるように形成することができる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して画素領域の画素集積度を向上することができる。
以下、図8A、図8Bを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態は、第5の実施形態と比較して、固体撮像装置における解像度低下、カラー撮像装置における混色特性が更に向上するとともに、コンタクトホールの作成工程が容易化される。
1.画素の信号電流、又はリセット電流が、低抵抗の信号線金属層83a、83b、83cを通じて画素領域から周辺駆動・信号処理回路に取り出されることによって、固体撮像装置の高速駆動化が実現される。
2.第1のシリコン柱P11〜P33の間の画素領域に入射した光が、光を遮蔽するゲート導体層81a,81b,81cと画素選択線導体層82a、82b,82cにより遮蔽されることにより、信号線N+層80a,80b,80cへ到達することが防止され、解像度の向上と、カラー撮像における混色特性の改善が実現する。この解像度及び混色特性の低下は、本来1つの画素に入射した光が、信号線N+層80a,80b,80cへ到達し、信号線N+層80a,80b,80cを囲んだ材料層との多重反射などにより隣接する画素の光電変換領域に入射することによって発生する。
3.コンタクトを構成する第2のシリコン柱C11〜C33が、ゲート導体層81a,81b,81cの領域の中に形成されることにより、解像度と混色特性の向上のための、ゲート導体層81a,81b,81cと画素選択線導体層82a,82b,82cの配線の配置が、画素集積度を低下させることなく実現される。
4.画素選択線導体層82a,82b,82cが、コンタクトを構成する第2のシリコン柱C11〜C33の外周に形成されないことにより、コンタクトを構成する第2のシリコン柱C11〜C33上に設けるコンタクトホールH11〜H33の形成が容易となる。
5.コンタクトホール16aa,16ab,16ac,H11〜H33,41a,41b,41cが、第1〜第3のシリコン柱P11〜P33,C11〜C33,40a,40b,40c上に、高さが小さく、かつ、同じ深さで形成されるため、容易に製造できるようになる。
以下、図9A、図9Bを参照しながら、本実施形態に係るカラー撮像用固体撮像装置について説明する。
以下、図10A〜図10Cを参照しながら、本実施形態に係るPチャネルSGTを用いた半導体装置について説明する。
酸化シリコン基板1上の平板状シリコン層50に接続され、SGTを構成する第1のシリコン柱51bと、コンタクトを構成する第2のシリコン柱51c、及び第3のシリコン柱51aとを、互いに同じ高さになるように、かつ同時に形成する第1〜第3のシリコン柱形成工程と、
第1のシリコン柱51bの底部を囲んでSGTのドレインP+層53aが平板状シリコン層50に形成され、このソースP+層53aと第2のシリコン柱51cの底部とを接続する第1・第2のシリコン柱底部接続形成工程と、
第1のシリコン柱51bの外周に絶縁層54b、第2のシリコン柱51cの外周に絶縁層54cをそれぞれ形成し、ゲート絶縁層54bを囲んでゲート導体層56aを形成し、ゲート導体層56aを絶縁層54aで覆われたコンタクトを構成する第3のシリコン柱51a上まで延長して形成し、第1のシリコン柱51bの上部に、ゲート導体層56aに隣接してドレインP+層57aを形成し、ドレインP+層57aとソースP+層53aに挟まれた第1のシリコン柱51bのシリコン層58をSGTのチャネルとする第1のシリコン柱SGT形成工程と、
コンタクトを構成する第2のシリコン柱51cにアクセプタ不純物をイオン注入したSi、又は、シリサイドの導体層59を形成する第2のシリコン柱導体層形成工程と、
第1のシリコン柱51b、第2のシリコン柱51c、及び第3のシリコン柱51aを覆うように、絶縁層60、61を形成し、コンタクトを構成する第3のシリコン柱51a上にコンタクトホール62a、SGTを構成する第1のシリコン柱51b上にコンタクトホール62b、コンタクトを構成する第2のシリコン柱51c上にコンタクトホール62cをそれぞれ形成するコンタクトホール形成工程と、
コンタクトホール62a,62b,62cを介して、ゲート導体層56aとゲート金属層63a(G)、ドレインP+層57aとドレイン配線金属層63b(D)、導体層59とソース配線金属層63c(S)とをそれぞれ接続する配線金属層形成工程と、
からなる。
以下、図11A〜図11Gを参照しながら、本実施形態に係るSGTを用いた半導体装置について説明する。
以下、図12を参照しながら、第10の実施形態に係る半導体装置について説明する。
以下、図13A、図13Bを参照しながら、本実施形態に係る固体撮像装置について説明する。
本実施形態は、画素領域に設けたコンタクトを構成する第2のシリコン柱3の外周の全体に、ゲート導体層7aと、画素選択線導体層104aを形成し、これらゲート導体層7a、画素選択線導体層104aを、横(行)方向両側の周辺駆動・出力回路領域に設けたコンタクトを構成する第3のシリコン柱102a,102b,102c,102d上のコンタクトホール105a,105b,105c,105dを介してゲート導体層106a、106d、画素選択線金属層106b、106cに接続する点を特徴とする。これにより、特に画素選択線導体層104aとゲート導体層7aの両側駆動を、画素集積度の低下を生じることなく実現できる。
以下、図14A、図14B、図14Cを参照しながら、本実施形態に係るSGTを用いた半導体装置について説明する。
以下、図15A、図15Bを参照しながら、本実施形態に係る固体撮像装置について説明する。
以下、図16A、図16Bを参照しながら、本実施形態に係る固体撮像装置について説明する。第13の実施形態においては、ゲート導体層7aと第3のシリコン柱3bのシリサイド層23aとを、第3のシリコン柱3bの下方部位にて直接に接続した。これに対し、本実施形態では、シリサイド層23aの代わりに、第3のシリコン柱3bにおける、銅(Cu)、タングステン(W)などの金属導体層と、ゲート導体層7aとが接続されている点に特徴がある。
なお、回路素子を構成する柱状半導体と、コンタクトを構成する柱状半導体とは、必ずしも同時に形成されなくともよい。
2、2a、P11〜P33 第1のシリコン柱(第1の柱状半導体)
3、3a、C11〜C33 第2のシリコン柱(第2の柱状半導体)
4a、4b、4c、6 SiO2層(絶縁層)
4d 低容量絶縁層
5、5a、5b、5c 信号線N+層(底部半導体層)
7、7a、7b、7c、30a ゲート導体層
8a、117 第1のシリコン柱P層
8b 第2のシリコン柱P層
9、32、120 N層
11、33、121 P+層
12、19、67 フォトレジスト層
13 コンタクト柱N+層
14、14a 画素選択線導体層
16a、16b、SC11〜SC22 コンタクトホール(コンタクト)
17a、49a、73a、106b、124b 画素選択線金属層
17b、26a、26b 信号線金属層
20、68、68a 孔
21 アモルファス又は多孔質シリコン層
22 Ni、Co、Ta、W、Tiなどの金属層
23、23a シリサイド層
27 絶縁基板
28 信号線導体層
35 コンタクト柱導体層
37、50、126 平板状シリコン層
47aa 第1の入力配線金属層
49c リセットドレイン金属層
51a SGTを構成するシリコン柱
51b コンタクトを構成するシリコン柱
53、111a ドレインP+層
54、110b、100d ゲート絶縁層
54c、100a、100c コンタクト柱絶縁層
56 SGTを構成するゲート導体層
57 ソースP+層
58 第1のシリコン柱N層
60、61 絶縁層
64 SiN層
69 TiN層
69a バリヤ・シード層
70a W層(金属層)
70b Cu層
82a 画素選択線導体層
85a ゲート導体層
88aa PチャネルSGT
89a、89b、89c NチャネルSGT
90ba、90bb ソースN+層
95b、101b、140b 第1の電源配線金属層
95c、101c、140c 出力配線金属層
95d、107d 第1のグランド配線金属層
101ac、107aa 第2の入力配線金属層
101b、107ab 第2の電源配線金属層
101d、107ad 第2のグランド配線金属層
106a ゲート金属層
111b、127 ドレインN+層
111a、134a、134b ドレインP+層
129 シリサイド層
125 埋め込み酸化膜
131a、131b、131c リセットMOSゲート導体
138 コンタクトストッパSiN層
Claims (19)
- 基板上に、第1の柱状半導体と第2の柱状半導体とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、
前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを互いに接続する柱状半導体底部接続工程と、
前記第1の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、
前記第2の柱状半導体内に第1の導体層を形成する導体層形成工程と、
前記第1及び第2の柱状半導体にそれぞれ接続される第1のコンタクトホール、第2のコンタクトホールを形成するコンタクトホール形成工程と、
前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する、
ことを特徴とする半導体装置の製造方法。 - 前記上部半導体領域と接続されるように前記上部半導体領域と同一の面上に第2の導体層を形成する工程をさらに有し、
前記コンタクトホール形成工程では、前記第2の導体層上と、前記第2の柱状半導体上とに、当該第2の導体層、当該第2の柱状半導体に接続されるように、それぞれ第1及び第2のコンタクトホールを形成し、
前記配線金属層形成工程では、前記第1及び第2のコンタクトホールを介して前記第2の導体層及び前記第1の導体層と接続される配線金属層を形成する、
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記導体層形成工程は、
前記第2の柱状半導体内にドナー又はアクセプタ不純物をドープして前記第1の半導体層を形成する工程、又は、前記第2の柱状半導体内に、ドナー又はアクセプタがドープされた多結晶半導体層、シリサイド層、及び金属層の内のいずれか1つを埋めこむことで前記第1の半導体層を形成する工程、からなる、
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1及び第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層を形成する工程と、前記第1及び第2の絶縁層を囲むように、かつ、前記第1及び第2の柱状半導体を接続するようにゲート導体層を形成する工程と、を有する、
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ゲート導体層の上方に、前記第1及び第2の絶縁層を囲むように、かつ、前記第1及び第2の柱状半導体を接続するように、導体層を形成する工程、をさらに有する、
ことを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記柱状半導体底部接続工程は、
前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを、前記基板上に第4の導体層を形成することで互いに接続する工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第2絶縁層が前記第1絶縁層よりも低容量な絶縁材料を用いて形成される、
ことを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第1及び第3の柱状半導体を、互いに同じ高さになるように、かつ同時に形成する工程と、
前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層を形成する工程と、
前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層を、前記第3の柱状半導体まで延在させるとともに、前記第3の柱状半導体を囲むように、かつ、前記第3の柱状半導体内に形成され、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続するように形成する工程と、を備える、
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 基板と、
前記基板上に形成され、互いに同じ高さの第1及び第2の柱状半導体と、を備え、
前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域には、ドナー又はアクセプタ不純物がドープされて第1の半導体層が形成されるとともに、前記第1の半導体層と前記第2の柱状半導体とが互いに接続されており、
前記第1の柱状半導体の上部領域には、ドナー又はアクセプタ不純物がドープされてなる上部半導体領域を有する回路素子が形成され、
前記第2の柱状半導体内には、第1の導体層が形成され、
前記第1及び第2の柱状半導体にそれぞれ接続された第1のコンタクトホール、第2のコンタクトホールと、
前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続された配線金属層と、を有する、
ことを特徴とする半導体装置。 - 前記第1及び第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成され、前記第1及び第2の絶縁層の内、少なくとも前記第1の絶縁層を囲むように、第3の導体層が前記第2の絶縁層に延在しており、
前記第2の柱状半導体の外周における前記第3の導体層の高さが、前記第1の柱状半導体の外周における前記第3の導体層の高さより低く、当該第3の導体層の厚さよりも高い、
ことを特徴とする請求項9に記載の半導体装置。 - 固体撮像装置であって、
当該固体撮像装置の画素は、前記第1及び第2の柱状半導体を備えるとともに、前記回路素子を含み、
前記画素は、
前記基板に形成された前記第1の半導体層としての底部半導体層と、
前記第1の柱状半導体内において前記底部半導体層の上方に形成され、前記底部半導体層と反対の導電型である半導体又は真性半導体からなる第2の半導体層と、
前記底部半導体層の上方に位置するように、前記第2の半導体層の外周に前記第1の絶縁層を介して形成されたゲート導体層と、
前記ゲート導体層の上方に位置するように、前記第2の半導体層の外周部に形成され、前記第1の半導体層と同じ導電型である第3の半導体層と、
前記第2の半導体層に接続されるとともに、前記第3の半導体層の上方に形成され、前記底部半導体層と反対の導電型である前記上部半導体領域としての第4の半導体層と、
を有し、
前記底部半導体層によって、前記第1の柱状半導体の底部領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、
ことを特徴とする請求項9に記載の半導体装置。 - SGT(Surround Gate Transistor)を有する半導体装置であって、
前記第1の柱状半導体には、前記回路素子として前記SGTが形成され、
前記SGTは、
前記基板に形成された前記第1の半導体層としての底部半導体領域と、
前記底部半導体領域の上方部位に接続されるとともに、当該底部半導体領域と反対の導電型である半導体又は固有半導体からなるチャネル半導体層と、
前記チャネル半導体層の外周に形成されたゲート絶縁層と、
前記チャネル半導体層の外周に前記ゲート絶縁層を介して形成されたゲート導体層と、を備え、
前記上部半導体層は、前記チャネル半導体層の上方部位に接続されるとともに、前記底部半導体領域と同じ導電型であり、かつ、当該底部半導体領域が前記SGTのソースとして機能する場合はドレインとして機能する一方で、当該底部半導体領域が前記SGTのドレインとして機能する場合はソースとして機能し、
前記底部半導体領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、
ことを特徴とする請求項9に記載の半導体装置。 - 固体撮像装置であって、
前記画素が複数配置される画素領域において、当該各画素を構成する前記第1及び第2の柱状半導体が、それぞれ、縦(列)方向及び横(行)方向に2次元状に配列されている、
ことを特徴とする請求項11に記載の半導体装置。 - 固体撮像装置であって、
前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、当該列における複数の第1の柱状半導体の底部領域に接続されるとともに、縦(列)方向に延在することで、第1の半導体層接続導体層を形成し、
前記第1の半導体層接続導体層は、当該第1の半導体層接続導体層上の前記各第1の柱状半導体に隣接する前記第2の柱状半導体の底部領域に接続され、
前記第1の柱状半導体の前記ゲート導体層は、行方向に隣接する当該第1の柱状半導体の間に入射する光を遮るように互いに接続されることで、横(行)方向に延在する第2の半導体層接続導体層を形成し、
列方向に隣接する前記第1の柱状半導体の間に入射する光を遮るように、横(行)方向に延在するとともに、当該各第1の柱状半導体の前記第4の半導体層に接続された第3の半導体層接続導体層を備え、
前記第2及び第3の半導体層接続導体層の内の少なくとも一つが形成された領域内に、複数の前記第2の柱状半導体が形成されるとともに、当該各第2の柱状半導体上にコンタクトホールが形成され、当該各コンタクトホールと、前記各第2の柱状半導体内の前記第1の導体層とを介して、前記第1の半導体層接続導体層と、前記配線金属層と、が互いに接続されている、
ことを特徴とする請求項13に記載の半導体装置。 - 固体撮像装置であって、
前記画素が配列される画素領域において、
前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、縦(列)方向に延在することで、第1の半導体層接続導体層を形成し、
前記第1の柱状半導体の前記ゲート導体層は、互いに接続されることで、横(行)方向に延在する第2の半導体層接続導体層を形成し、
前記第1の柱状半導体の前記第4の半導体層に接続され、横(行)方向に延在する第3の半導体層接続導体層を備え、
前記第2及び第3の半導体層接続導体層が、電磁エネルギー波の入射方向から見て、互いに重なる部分を有するように形成され、
前記第2の柱状半導体が、前記第1の半導体層接続導体層上、かつ、横(行)方向に隣接する前記第1の柱状半導体の間に形成されている、
ことを特徴とする請求項13に記載の半導体装置。 - SGT(Surround Gate Transistor)を有する半導体装置であって、
前記第1の柱状半導体が複数配列され、
前記第1の柱状半導体の前記ゲート導体層は、複数の前記第1の柱状半導体を互いに接続するように延在しており、
前記ゲート導体層が形成されている領域に前記第2の柱状半導体が形成され、
前記第2の柱状半導体を囲むように、第2の絶縁層が形成され、
前記ゲート導体層は、前記第2の絶縁層を介して第2の柱状半導体の外周に形成されている、
ことを特徴とする請求項12に記載の半導体装置。 - 前記基板上に、前記第1及び第2の柱状半導体と、全体が第3の絶縁層で覆われた第3の柱状半導体とが形成され、
前記第1の柱状半導体上に第6の半導体層が形成されるとともに、前記第1の柱状半導体の下方領域に第7の半導体層が形成され、
前記第1の柱状半導体、前記第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成され、
前記第1の柱状半導体の外周に、前記第1の絶縁層を囲むように、かつ、前記第2の柱状半導体の外周に、前記第2の絶縁層を囲むように、少なくとも1つの層からなる第5の導体層が形成され、当該第5の導体層は、前記第3の柱状半導体の上面に接続されており、
前記第3の柱状半導体、前記第1の柱状半導体の前記第6の導体層、及び、前記第2の柱状半導体に接続されるように、それぞれにコンタクトホールが形成され、
前記コンタクトホールを介して、前記第6の半導体層、前記第7の半導体層、及び、前記第5の導体層のいずれにも接続されている配線金属層を有する、
ことを特徴とする請求項9に記載の半導体装置。 - 前記第1の柱状半導体、前記第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成されるとともに、前記第1の絶縁層を囲むように第7の導体層が形成され、当該第7の導体層が前記第2の柱状半導体まで延在しており、
前記第7の導体層が、前記第2の柱状半導体の外周に、前記第2の絶縁層を介して形成されるとともに、前記第2の柱状半導体の上部において、前記第1の導体層に接続されている、
ことを特徴とする請求項9に記載の半導体装置。 - 前記第1及び第3の柱状半導体が、互いに同じ高さになるように、かつ同時に形成されたものであり、
前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層が形成され、
前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層が形成され、
前記ゲート導体層が、前記第3の柱状半導体まで延在するとともに、前記第3の柱状半導体を囲んでおり、かつ、前記第3の柱状半導体内に形成された、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続されている、
ことを特徴とする請求項9に記載の半導体装置。
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