KR100725366B1 - 듀얼 게이트 패턴을 갖는 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
주변 회로 영역의 트랜지스터 성능이 향상되면서, 고화질의 이미지 센서를 구비한 이미지 센서 및 그 제조방법이 제공된다. 이미지 센서는 액티브 픽셀 영역과 주변 회로 영역을 갖는 반도체 기판, 액티브 픽셀 영역 내의 반도체 기판 상에 형성된 제1 게이트 패턴, 및 주변 회로 영역 내의 반도체 기판 상에 형성되고, 제1 게이트 패턴과는 다른 물질로 이루어진 제2 게이트 패턴을 포함한다.
이미지 센서, 금속 게이트, 폴리실리콘막, 포토 다이오드
Description
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서의 단면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 이미지 센서를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 이미지 센서의 단면도이다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 이미지 센서를 제조하는 방법을 설명하기 위한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 소자 분리막
120 : 포토 다이오드 130 : HAD영역
140 : 제1 게이트 150 : 제1 게이트 절연막 패턴
160 : 제1 게이트 패턴 200, 400 : 제2 게이트
210, 410 : 제2 게이트 절연막 패턴
220, 420 : 제2 게이트 패턴
본 발명은 이미지 센서 및 그 제조 방법에 관련된 것이다. 보다 상세하게는 씨모스형 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
시스템 LSI(System Large Scale Integration) 칩 기술의 진보에 수반하여, 이러한 이미지 센서를 구현하는 반도체 집적 회로 소자는 디지털 회로, 아날로그 회로를 구비한 주변 회로 영역과 이미지 센싱 회로를 구비한 액티브 픽셀 영역을 동일한 반도체 기판 내에 구현하고 있다.
다른 반도체 집적회로와 마찬가지로 이미지 센서를 제작할 때의 디자인 룰이 점점 작아지고 있다. 반면에, 반도체 집적회로를 구성하는 트랜지스터는 더 높은 성능이 요구 되고 있다.
점점 작아지는 디자인 룰에서 고성능의 트랜지스터를 구현하기 위한 연구가 활발히 진행 중이며, 그 중 대표적인 것인 금속 게이트 (Metal Gate)이다.
트랜지스터의 저항을 줄여 속도를 향상하게 하는 상기 금속 게이트는 기존 폴리실리콘막이나 폴리실리콘막 위에 텅스텐 실리사이드 막을 적층하는 구조에 비 해 낮은 두께로 게이트 전극으로 사용할 수 있다.
그러나, 상기와 같은 금속 게이트는 액티브 픽셀 영역에 적용하기에는 여러 문제점을 안고 있다. 예를 들면, 상기 금속 게이트의 금속이온은 백점 결점(white defect), 암전류(dark current) 등과 같은 치명적인 결함을 유발하게 할 수 있다.
또한, 낮은 금속 게이트의 두께로 인해 액티브 픽셀 영역 내의 포토 다이오드를 자기 정렬 (self-align) 방식으로 형성하기 어려워 진다.
따라서 본 발명이 속하는 기술 분야에서 이미지 센서의 고화질을 유지하면서 트랜지스터의 성능할 향상시킬 수 있는 새로운 이미지 센서 형성 방법이 여전히 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 본 발명이 속하는 기술 분야에서의 요구에 부응하여 주변 회로 영역의 트랜지스터 성능이 향상되면서, 고화질의 이미지 센서 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제는 여기에 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 액티브 픽셀 영역과 주변 회로 영역을 갖는 반도체 기판, 상기 액티브 픽셀 영역 내의 상기 반도체 기판 상에 형성된 제1 게이트 패턴, 및 상기 주변 회로 영역 내의 상기 반도체 기판 상에 형성되고 상기 제1 게이트 패턴과는 다른 물질로 이루 어진 제2 게이트 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 이미지 센서는 액티브 픽셀 영역과 주변 회로 영역을 갖는 반도체 기판, 상기 액티브 픽셀 영역 내의 상기 반도체 기판 상에 형성된 제1 물질층으로 이루어진 제1 게이트 패턴 및 상기 주변 회로 영역 내의 상기 반도체 기판 상에 형성되고 상기 제1 물질층과 제2 물질층으로 이루어진 제2 게이트 패턴을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법은, 액티브 픽셀 영역과 주변 회로 영역을 갖는 반도체 기판을 제공하고, 상기 액티브 픽셀 영역 내의 상기 반도체 기판 상에 제1 게이트 패턴을 상기 주변 회로 영역 내의 상기 반도체 기판 상에 상기 제1 게이트 패턴과는 다른 물질로 제2 게이트 패턴을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 이미지 센서의 제조 방법은, 액티브 픽셀 영역과 주변 회로 영역을 구비한 반도체 기판을 제공하고, 상기 액티브 픽셀 영역 내의 상기 반도체 기판 상에 제1 물질층으로 이루어진 제1 게이트 패턴과 상기 주변 회로 영역 내의 상기 반도체 기판 상에 상기 제1 물질층과 제2 물질층으로 이루어진 제2 게이트 패턴을 형성하는 것을 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들에 따른 이미지 센서는 CCD(Charge Coupled Device)와 CMOS 이미지 센서를 포함한다. 여기서, CCD는 CMOS 이미지 센서에 비해 잡음(noise)이 적고 화질이 우수하지만, 고전압을 요구하며 공정 단가가 비싸다. CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록 다이어그램이다.
도 1를 참조하면, 본 발명의 실시예들에 따른 이미지 센서(10)는 액티브 픽셀 영역(20)과 주변 회로 영역(30)으로 구성되어 있다.
액티브 픽셀 영역(20)은 2차원적으로 배열된 다수의 단위 화소를 포함한다. 다수의 단위 화소들은 광학 영상을 전기 신호로 변환하는 역할을 한다.
각각의 단위 화소들은 포토다이오드, 트랜스퍼 게이트, 리셋 게이트, 선택 게이트, 드라이브 게이트 등을 구비하고 있다.
주변 회로 영역(30)은 타이밍 제너레이터(timing generator), 로우 디코더(row decoder), 로우 드라이버(row driver), 래치부(latch) 및 컬럼 디코더(column decoder) 등의 디지털 회로와 상관 이중 샘플러(Correlated Double Sampler, CDS), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC) 등의 아날로그 회로로 구성되어 있다.
타이밍 제너레이터는 로우 디코더 및 컬럼 디코더에 타이밍(timing) 신호 및 제어 신호를 제공한다. 로우 드라이버는 로우 디코더에서 디코딩된 결과에 따라 다수의 단위 화소들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 영역(20)에 제공한다. 일반적으로 매트릭스 형태로 단위 화소가 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러는 액티브 픽셀 영역(20)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이하, '잡음 레벨(noise level)')과 형성된 전기적 신호에 의한 전압 레벨(이하, '신호 레벨')을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부로 출력된다.
도 2은 본 발명의 일 실시예에 따른 이미지 센서를 설명하기 위하여 도 1의 A-A'선을 따라 취해진 단면도들이다.
액티브 픽셀 영역(20)과 주변 회로 영역(30)을 구비한 반도체 기판(100)에 액티브 영역과 필드 영역을 구분하게 하는 소자 분리막(110) 형성되어 있다.
액티브 픽셀 영역(20)의 상기 반도체 기판(100)의 소정의 깊이에 포토 다이오드(120)가 형성되어 있다. 상기 포토 다이오드(120)는 외부 광을 받아서 전기 신호로 변환하여 저장한다. 일반적으로 전자(Electron)를 광에 비례하여 발생하는 신호전달 전하(Charge)로 이용하기 때문에 N형 포토 다이오드로 형성되어 있다.
상기 포토 다이오드(120) 상부에 HAD(Hole Accumulation Device) 영역(130)이 형성되어 있다. 상기 HAD영역(130)은 반도체 기판(100) 표면의 댕글링 본드 등의 결함을 상쇄시켜 암전류(dark current)을 줄여주는 역할 등을 한다.
상기 포토 다이오드(120)과 HAD영역(130)의 일 측면에 제1 게이트(140)들이 형성되어 있다. 예를 들면, 상기 게이트(140)는 포토 다이오드(120)와 인접하여 반도체 기판(100) 상에 형성된 트랜스퍼 게이트일 수 있다. 제1 게이트(140)는 차례로 일정거리를 두고 형성된 리셋 게이트, 드라이브 게이트, 선택 게이트 등을 포함할 수 있다. 상기 제1 게이트(140)는 제1 게이트 절연막 패턴(150)과 제1 게이트 패턴(160)으로 구성되어 있다.
상기 제1 게이트 절연막 패턴(150)은 실리콘 산화(Silicon oxide)막이거나 실리콘 산질화(Silicon oxynitirde)막일 수 있다.
예를 들어, 상기 제1 게이트 절연막 패턴(150)은 약 30Å 내지 약 70Å 두께일 수 있다.
상기 제1 게이트 패턴(160)은 폴리실리콘(Polysilicon)으로 이루어질 수 있다.
예를 들어, 상기 제1 게이트 패턴(160)의 두께는 약 850Å 내지 약 1500Å 일 수 있다.
상기 제1 게이트 패턴(160)과 제1 게이트 절연막 패턴(150)으로 이루어진 상기 제1 게이트(140)의 적어도 하나의 일 측면에 스페이서(170)가 형성되어 있다.
예를 들면, 상기 스페이서(170)는 실리콘 질화막(Silicon nitride)으로 이루어 질 수 있다.
또한, 상기 제1 게이트(140)들 사이의 반도체 기판(100)에 소정의 깊이로 소스 또는 드레인 영역(180)이 형성되어 있다.
주변 회로 영역(30)에는 상기에서 언급한 바와 같이 디지털 회로를 구비한 디지털 영역(도시 안함)과 아날로그 회로를 구비한 아날로그 영역(도시 안함)으로 이루어져 있으며, 각각의 회로는 N형의 트랜지스터 혹은 P형의 트랜지스터를 구비한다.
상기 주변 회로 영역(30)내의 반도체 기판(100) 상에 제2 게이트(200)가 형성되어 있다. 상기 제2 게이트(200)는 제2 게이트 절연막 패턴(210)과 제2 게이트 패턴(220)로 구성되어 있다.
상기 제2 게이트 절연막 패턴(210)은 고유전(High-k) 산화막일 수 있다.
상기 고유전 산화막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 또는 이들의 적층막일 수 있다.
예를 들면, 상기 제2 게이트 절연막 패턴(210)은 약 60Å 내지 약 200Å으로, 상기 제1 게이트 절연막 패턴(150) 대비 약 2~3배 더 두꺼울 수 있다.
상기 제2 게이트 패턴(220)은 금속(metal)막 일 수 있다.
상기 금속막은 텅스텐(Tungsten)막, 탄탈륨(Tantalum)막, 티타늄(Titanium)막, 코발트(Cobalt)막, 니켈(Nickel)막, 백금(Platinium)막, 및 이들의 혼합막으로 이루어진 그룹에서 선택된 어느 하나 일 수 있다.
예를 들면, 상기 제2 게이트 패턴(220)은 약 300Å 내지 약 800Å 두께일 수 있다.
따라서, 상기 제1 게이트 패턴(160)이 상기 제2 게이트 패턴(220)보다 더 두꺼울 수 있다. 예를 들면 약 1.2배에서 약 2배이다.
상기 제2 게이트 패턴(220)과 제2 게이트 절연막 패턴(210)으로 이루어진 상기 제2 게이트(200)의 적어도 하나의 일 측면에 스페이서(230)가 형성되어 있다.
또한, 상기 제2 게이트(200)들 사이의 반도체 기판(100)에 소정의 깊이로 소스 또는 드레인 영역(240)이 형성되어 있다.
반도체 기판(100) 상부에 제1 게이트(140)와 제2 게이트(200)를 덮는 층간 절연막(300)이 형성되어 있다.
상기 층간 절연막(300) 내에는 배선층(도시 안함)이 복수로 형성 될 수 있 고, 또한 상기 층간 절연막(300) 상부에는 칼라 필터층(도시 안함)과 마이크로렌즈(도시 안함)가 추가로 형성 될수 있다.
상기에 언급한 바와 같이, 액티브 픽셀 영역(20)내에 약 850Å 내지 약 1500Å의 폴리실리콘막으로 구성된 상기 제1 게이트 패턴(160)으로 인해 포토 다이오드(120)와 HAD영역(130)이 상기 게이트 패턴과 자기 정렬(self-align)되어 형성되게 되고, 주변 회로 영역(30)내에 금속막으로 형성된 제2 게이트 패턴(220)으로 인해 트랜지스터의 성능이 향상될 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 이미지 센서를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 액티브 픽셀 영역(20)과 주변 회로 영역(30)으로 이루어진 반도체 기판(100)에 액티브 영역과 필드 영역을 구분하게 하는 소자 분리막(110)을 형성한다. 상기 소자분리막(110)은 기판의 소정부분을 식각하고 여기에 절연물질을 매립하여 형성하거나, 기판의 소정부분에 대한 산화 공정을 진행하여 형성할 수도 있다.
반도체 기판(100) 상부에 제1 절연막과 제1 게이트막을 증착한다.
예를 들면, 제1 절연막은 실리콘 산화막(Silicon oxide) 또는 실리콘 산질화막(Silicon oxynitride)을 약 30Å 내지 약 70Å 두께로 형성한 후, 제1 게이트 막으로 약 850Å 내지 약 1500Å 두께로 폴리실리콘막을 증착한다.
제1 포토레지스터 패턴(320)을 이용한 사진식각 공정으로 제1 게이트막과 제1 절연막을 패터닝하여, 액티브 픽셀 영역(20) 내에 제1 게이트 패턴(160)과 제1 게이트 절연막 패턴(150)을 형성한다.
도 3b를 참조하면, 주변 회로 영역(30) 전체와 포토 다이오드가 형성될 부위를 제외한 액티브 픽셀 영역(20)을 덮는 제2 포토레지스터 패턴(340)과 포토 다이오드가 형성될 부위에 가장 인접한 제1 게이트 패턴(160)을 이용하여 반도체 기판(100)내에 포토 다이오드(120)와 HAD 영역(130)을 형성한다.
먼저, 인(P) 또는 비소(As)의 불순물 이온(도시 안함)을 주입하여 N형 도전층을 갖는 포토 다이오드(120)를 반도체 기판(100)에 소정의 깊이로 형성한다.
이렇게 만들어진 상기 포토 다이오드(120)의 상부 반도체 기판(100) 표면에 붕소(B) 또는 플루오르화 붕소(BF2)의 이온(도시 안함)을 주입하여 P형 도전층을 갖는 HAD 영역(130)을 형성한다. 이 때 별도의 이온 주입 마스크를 사용할 수 있으나, 제2 포토레지스터 패턴(340)을 이용하여 공정을 진행하는 것이 바람직하다.
도 3c를 참조하면, 제3 포토레지스터 패턴(360)으로 액티브 픽셀 영역을 가리고, 주변회로 영역에 제2 게이트(200)을 형성한다. 이때의 제3 포토레지스터 패턴(360) 대신 산화막(oxide) 등과 같은 하드마스크층을 이용할 수도 있다.
구체적으로, 반도체 기판(100) 상부에 제2 절연막과 제2 게이트막을 증착한다.
예를 들면, 제2 절연막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 또는 이들의 조합에서 선택된 고유전(Hig-k) 산화막을 약 60Å 내지 약 200Å 두께로 형성한 후, 제2 게이트 막으로 약 300Å 내지 약 800Å 두께로 금속막을 증착한다.
상기 금속막은 텅스텐(Tungsten)막, 탄탈륨(Tantalum)막, 티타늄(Titanium)막, 코발트(Cobalt)막, 니켈(Nickel)막, 백금(Platinium)막, 및 이들의 혼합막으로 이루어진 그룹에서 선택된 어느 하나 일 수 있다.
사진 식각 공정을 이용하여 제2 게이트막과 제2 절연막을 패터닝하여, 주변 회로 영역(30) 내의 제2 게이트 절연막 패턴(210)과 제2 게이트 패턴(220)을 형성한다.
도 3d를 참조하면, 반도체 기판(100) 전면에 질화막 등의 절연막(도시 안함)을 증착하고 식각하여 스페이서(170,230)를 형성한다.
예를 들어, 액티브 영역(20)의 스페이서(170)과 주변 회로 영역(30)의 스페이서(230)를 동시에 형성할 수 있으며, 필요에 따라서, 각각 형성할 수도 있다.
도 3e를 참조하면, 액티브 픽셀 영역(20)의 포토 다이오드(120)와 인접한 게이트(140) 상부 일부에 제4 포토레지스트 패턴(380) 형성한 후, 불순물을 이온 주입하여 각 게이트들(140,200) 측면의 반도체 기판(100) 내에 소스 또는 드레인 영역들(180,240)을 형성한다.
예를 들어, N형 소스/드레인 영역은 약 1E13(atoms/ cm2)에서 약 5E14(atoms/ cm2) 사이의 농도를 갖는 인(P) 또는 비소(As)의 불순물 이온(도시 안함)을 주입하여 N형 도전층을 갖는 저농도 영역들(도시 안함)을 형성한 후, 약 1E15 (atoms/ cm2)에서 약 9E15(atoms/ cm2) 사이의 농도를 갖는 인(P) 또는 비소(As)의 불순물 이온(도시 안함)을 주입하여 N형 도전층을 갖는 고농도 영역들(도시 안함)을 형성한다.
P형 트랜지스터가 형성되는 영역에서는 붕소(B) 또는 플루오르화 붕소(BF2) 불순물 이온(도시 안함)을 주입하여 저농도 영역들(도시 안함)과 고농도 영역들(도시 안함)을 차례로 형성한다.
도 3f를 참조하면, 반도체 기판(100) 상부에 제1 게이트(140)와 제2 게이트(200) 덮는 층간 절연막(300)을 형성한다.
상기 층간 절연막(300) 내에는 배선층(도시 안함)을 1층 이상으로 형성하고, 또한 상기 층간 절연막(300) 상부에는 칼라 필터층(도시 안함)과 마이크로렌즈(도시 안함)가 추가로 형성 할 수 있다.
도 3a 내지 도 3f를 참조하여 설명한 제조 방법에서는 제1 게이트 패턴(160)을 제2 게이트 패턴(220)보다 먼저 형성하였으나 그 형성 순서는 바뀔 수도 있다.
도 4은 본 발명의 다른 실시예에 따른 이미지 센서를 설명하기 위하여 도 1의 A-A'선을 따라 취해진 단면도들이다.
도 4에 도시된 바와 같이, 본 실시예에 따른 액티브 픽셀 영역의 구조는 일 실시예와 동일하므로, 동일한 부재에 대하여는 동일한 참조 부호를 사용하고, 더 이상의 설명은 생략한다.
주변 회로 영역(30)에는 상기에서 언급한 바와 같이 디지털 회로를 구비한 디지털 영역(도시 안함)와 아날로그 회로를 구비한 아날로그 영역(도시 안함)으로 이루어져 있으며, 각각의 회로는 N형의 트랜지스터 혹은 P형의 트랜지스터를 구비한다.
상기 주변 회로 영역(30)내의 반도체 기판(100) 상에 제2 게이트(400)가 형 성되어 있다. 상기 제2 게이트(400)는 제2 게이트 절연막 패턴(410)과 제2 게이트 패턴(420)로 구성되어 있다.
상기 제2 게이트 절연막 패턴(410)은 실리콘 산화(Silicon Oxide)막이거나 실리콘 산질화(Silicon oxynitirde)막일 수 있다.
예를 들어, 상기 제2 게이트 절연막 패턴(410)은 약 30Å 내지 약 70Å 두께일 수 있다.
또한, 상기 제2 게이트 절연막 패턴(410)은 상기 제1 게이트 절연막 패턴(150)과 동일한 물질일 수 있다.
예를 들어, 상기 제1 및 제2 게이트 절연막 패턴들(150,410)은 실리콘 산화막, 실리콘 산질화막, 또는 고유전(High-k) 산화막일 수 있다.
상기 고유전 산화막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 또는 이들의 적층막에서 선택 될 수 있다.
상기 제2 게이트 패턴(420)은 제1 물질층(420a)와 제2 물질층(420b)로 이루어질 수 있다.
예를 들어, 제1 물질층(420a)는 폴리실리콘막일 수 있다. 이때의 상기 폴리실리콘막은 액티브 픽셀 영역(20)에 형성된 제1 게이트 패턴(160)과 동일하게 형성될 수 있다.
상기 제2 물질층(420b)는 금속막으로 이루어 질 수 있다.
예를 들어, 상기 금속막은 텅스텐(Tungsten)막, 탄탈륨(Tantalum)막, 티타늄(Titanium)막, 코발트(Cobalt)막, 니켈(Nickel)막, 백금(Platinium)막, 및 이들의 혼합막으로 이루어진 그룹에서 선택된 어느 하나 일 수 있다.
예를 들면, 상기 제2 물질층(420b)은 약 300Å 내지 약 800Å 두께일 수 있다.
상기한 바와 같이, 제2 게이트 패턴(420)의 제1 물질층(420a)을 액티브 픽셀 영역의 제1 게이트 패턴(160)과 동일 일함수(work function)갖는 폴리실리콘막으로 형성하므로써, 제1 게이트 절연막 패턴(150)과 제2 게이트 절연막 패턴(410)을 동일한 게이트 절연막을 사용할 수 있어 공정을 단순화할 수 있다.
상기 제2 게이트 패턴(420)과 제2 게이트 절연막 패턴(410)으로 이루어진 상기 제2 게이트(400)의 적어도 하나의 일 측면에 스페이서(430)가 형성되어 있다.
또한, 상기 제2 게이트(400)들 사이의 반도체 기판(100)에 소정의 깊이로 소스 또는 드레인 영역(440)이 형성되어 있다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 이미지 센서를 제조하는 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 소자 분리막(110)이 형성된 반도체 기판(100) 상부에 게이트 절연막(500), 폴리실리콘막(510), 그리고 금속막(520)을 차례로 형성한다.
상기 게이트 절연막은 실리콘 산화막, 실리콘 산질화막, 또는 고유전(High-k) 산화막일 수 있다.
예를 들어, 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 또는 이들의 조합에서 선택된 고유전(Hig-k) 산화막을 약 60Å 내지 약 200Å 두께로 형성할 수 있다.
예를 들어, 상기 폴리실리콘막(510)을 약 850Å 내지 약1500Å 두께로 형성할 수 있다.
또한, 상기 금속막(520)은 약 300Å 내지 약 800Å 두께로 형성할 수 있다.
도 5b를 참조하면, 제5 포토레지스터 패턴(530)으로 주변 회로 영역(30)을 덮고, 액티브 픽셀 영역(20)에 형성되어 있는 제2 물질층(520)을 제거한다.
도 5c를 참조하면, 제5 포토레지스터 패턴(530)을 제거한 후, 사진 식각공정으로 액티브 픽셀 영역(20)내에 제1 게이트 절연막 패턴(150)과 제1 게이트 패턴(160)과 주변 회로 영역(30)내에 제2 게이트 절연막 패턴(410)과 제2 게이트 패턴(420)을 형성한다.
예를 들어, 상기 제1 및 제2 게이트 패턴들(160,420)은 동일 사진식각 공정을 이용하여 동시에 형성할 수 있다.
도 5d를 참조하면, 주변 회로 영역(30) 전체와 포토 다이오드가 형성될 부위를 제외한 액티브 픽셀 영역(20)을 덮는 제6 포토레지스터 패턴(540)과 포토 다이오드가 형성될 부위에 가장 인접한 제1 게이트 패턴(160)을 이용하여 반도체 기판(100)내에 포토 다이오드(120)와 HAD 영역(130)을 형성한다.
먼저, 인(P) 또는 비소(As)의 불순물 이온(도시 안함)을 주입하여 N형 도전층을 갖는 포토 다이오드(120)를 반도체 기판(100)에 소정의 깊이로 형성한다.
이렇게 만들어진 상기 포토 다이오드(120)의 상부 반도체 기판(100) 표면에 붕소(B) 또는 플루오르화 붕소(BF2)의 이온(도시 안함)을 주입하여 P형 도전층을 갖는 HAD 영역(130)을 형성한다. 이 때 별도의 이온 주입 마스크를 사용할 수 있으 나, 제6 포토레지스터 패턴(540)을 이용하여 공정을 진행하는 것이 바람직하다.
도 5e를 참조하면, 반도체 기판(100) 전면에 질화막 등의 절연막(도시 안함)을 증착하고 식각하여 스페이서(170,430)를 형성한다.
예를 들어, 액티브 영역(20)의 스페이서(170)과 주변 회로 영역(30)의 스페이서(430)를 동시에 형성할 수 있으며, 필요에 따라서, 각각 형성할 수도 있다.
도 5f를 참조하면, 액티브 픽셀 영역(20)의 포토 다이오드(120)와 인접한 게이트 패턴 상부 일부에 제7 포토레지스트 패턴(550)을 형성한 후, 불순물을 이온 주입하여 각 게이트들(140,400) 측면의 반도체 기판(100)내에 소스 또는 드레인 영역들(180,440)을 형성한다.
예를 들어, N형 소스/드레인 영역은 약 1E13(atoms/ cm2)에서 약 5E14(atoms/ cm2) 사이의 농도를 갖는 인(P) 또는 비소(As)의 불순물 이온(도시 안함)을 주입하여 N형 도전층을 갖는 저농도 영역들(도시 안함)을 형성한 후, 약 1E15 (atoms/ cm2)에서 약 9E15(atoms/ cm2) 사이의 농도를 갖는 인(P) 또는 비소(As)의 불순물 이온(도시 안함)을 주입하여 N형 도전층을 갖는 고농도 영역들(도시 안함)을 형성한다.
P형 트랜지스터가 형성되는 영역에서는 붕소(B) 또는 플루오르화 붕소(BF2) 불순물 이온(도시 안함)을 주입하여 저농도 영역들(도시 안함)과 고농도 영역들(도시 안함)을 형성한다.
도 5g를 참조하면, 반도체 기판(100) 상부에 제1 게이트(140)와 제2 게이트(400) 덮는 층간 절연막(300)을 형성한다.
상기 층간 절연막(300) 내에는 배선층(도시 안함)을 1층 이상으로 형성하고, 또한 상기 층간 절연막(300) 상부에는 칼라 필터층(도시 안함)과 마이크로렌즈(도시 안함)가 추가로 형성 할 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 이미지 센서 및 그의 제조 방법에 의하면, 이미지 센서의 고화질을 유지하면서 주변 회로 영역의 트랜지스터의 성능을 향상시킬 수 있다.
Claims (21)
- 액티브 픽셀 영역과 주변 회로 영역을 갖는 반도체 기판;상기 액티브 픽셀 영역 내의 상기 반도체 기판 상에 형성된 제1 게이트 패턴; 및상기 주변 회로 영역 내의 상기 반도체 기판 상에 형성되고 상기 제1 게이트 패턴과는 다른 물질로 이루어진 제2 게이트 패턴을 포함하는 이미지 센서.
- 제1 항에 있어서,상기 제1 게이트 패턴은 폴리실리콘막으로 이루어지고, 상기 제2 게이트 패턴은 금속막으로 이루어진 이미지 센서.
- 제2 항에 있어서,상기 제1 게이트 패턴이 상기 제2 게이트 패턴보다 더 두꺼운 이미지 센서.
- 제2 항에 있어서,상기 금속막은 텅스텐(Tungsten)막, 탄탈륨(Tantalum)막, 티타늄(Titanium)막, 코발트(Cobalt)막, 니켈(Nickel)막, 백금(Platinium)막, 및 이들의 혼합막으로 이루어진 그룹에서 선택된 어느 하나인 이미지 센서.
- 제2 항에 있어서,상기 제1 게이트 패턴과 상기 반도체 기판 사이에 실리콘 산화막 또는 실리콘 산질화막으로 이루어진 제1 게이트 절연막 패턴, 및 상기 제2 게이트 패턴과 상기 반도체 기판 사이에 고유전 산화막으로 이루어진 제2 게이트 절연막 패턴을 더 포함하는 이미지 센서.
- 제5 항에 있어서,상기 제2 게이트 절연막 패턴이 상기 제1 게이트 절연막 패턴보다 더 두꺼운 이미지 센서.
- 제5 항에 있어서,상기 고유전 산화막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 및 이들의 적층막으로 이루어진 그룹에서 선택된 어느 하나 인 이미지 센서.
- 액티브 픽셀 영역과 주변 회로 영역을 갖는 반도체 기판;상기 액티브 픽셀 영역 내의 상기 반도체 기판 상에 형성된 제1 물질층으로 이루어진 제1 게이트 패턴; 및상기 주변 회로 영역 내의 상기 반도체 기판 상에 형성되고 상기 제1 물질층과 제2 물질층으로 이루어진 제2 게이트 패턴을 포함하는 이미지 센서.
- 제8 항에 있어서,상기 제1 물질층은 폴리실리콘막으로 이루어지고, 상기 제2 물질층은 금속막으로 이루어진 이미지 센서.
- 제8 항에 있어서,상기 제1 및 제2 게이트 패턴과 상기 반도체 기판 사이에 각각 동일한 물질로 이루어진 게이트 절연막 패턴을 더 포함하는 이미지 센서.
- 제9 항에 있어서,상기 금속막은 텅스텐(Tungsten)막, 탄탈륨(Tantalum)막, 티타늄(Titanium)막, 코발트(Cobalt)막, 니켈(Nickel)막, 백금(Platinium)막, 및 이들의 혼합막으로 이루어진 그룹에서 선택된 어느 하나인 이미지 센서.
- 액티브 픽셀 영역과 주변 회로 영역을 갖는 반도체 기판을 제공하고,상기 액티브 픽셀 영역 내의 상기 반도체 기판 상에 제1 게이트 패턴을 형성하고, 상기 주변 회로 영역 내의 상기 반도체 기판 상에 상기 제1 게이트 패턴과는 다른 물질로 제2 게이트 패턴을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
- 제12 항에 있어서,상기 제1 게이트 패턴은 폴리실리콘막으로 상기 제2 게이트 패턴은 금속막으로 형성하는 이미지 센서의 제조 방법.
- 제12 항에 있어서, 상기 제1 게이트 패턴은 상기 제2 게이트 패턴보다 더 두껍게 형성하는 이미지 센서의 제조 방법
- 제12 항에 있어서,상기 제1 게이트 패턴과 상기 제2 게이트 패턴 형성시, 상기 제1 게이트 패턴과 상기 반도체 기판 사이에 실리콘 산화막 또는 실리콘 산질화막으로 이루어진 제1 게이트 절연막 패턴, 및 상기 제2 게이트 패턴과 상기 반도체 기판 사이에 고유전 산화막으로 이루어진 제2 게이트 절연막 패턴을 함께 형성하는 이미지 센서의 제조 방법.
- 제15 항에 있어서, 상기 제2 게이트 절연막 패턴이 상기 제1 게이트 절연막 패턴보다 두껍도록 형성하는 이미지 센서의 제조 방법.
- 제12 항에 있어서, 상기 제1 게이트 패턴의 일측면에 포토 다이오드를 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
- 액티브 픽셀 영역과 주변 회로 영역을 구비한 반도체 기판을 제공하고,상기 액티브 픽셀 영역 내의 상기 반도체 기판 상에 제1 물질층으로 이루어진 제1 게이트 패턴과 상기 주변 회로 영역 내의 상기 반도체 기판 상에 상기 제1 물질층과 제2 물질층으로 이루어진 제2 게이트 패턴을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
- 제18 항에 있어서,상기 제1 물질층은 폴리실리콘막이고, 상기 제2 물질층은 금속막인 이미지 센서의 제조 방법.
- 제18 항에 있어서,상기 제1 게이트 패턴과 상기 제2 게이트 패턴 형성시, 상기 제1 게이트 패턴과 상기 반도체 기판 사이에 실리콘 산화막, 실리콘 산질화막, 또는 고유전(High-k) 산화막으로 이루어진 게이트 절연막 패턴을 함께 형성하는 이미지 센서의 제조 방법.
- 제18 항에 있어서, 상기 제1 게이트 패턴의 일측면에 포토 다이오드를 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
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