KR101053323B1 - 반도체 장치와 그 제조 방법, 및 전자 기기 - Google Patents

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Abstract

본 발명은 CMOS형 고체 촬상 소자, DRAM 혼재 로직 LSI 등의 촬상 영역, 금속 실리사이드층이 없는 LDD 구조의 MOS 트랜지스터를 형성한 촬상 영역이나 DRAM 셀 등의 영역과, 금속 실리사이드층을 갖는 LDD 구조의 MOS 트랜지스터를 형성한 로직 회로부의 영역을 하나의 반도체 칩에 형성하는 것이 가능한 반도체 장치 및 그 제조 방법, 및 그 반도체 장치를 탑재한 전자 기기를 제공한다. 본 발명은, 복수층의 절연막을 이용하여, 금속 실리사이드층을 형성하는 영역에서는 게이트 전극의 사이드월을 복수층의 절연막, 또는 단층막에 대한 에치백으로 형성하고, 금속 실리사이드층을 형성하지 않은 영역에서는 표면을 피복한 하층 절연막 상에, 상층 절연막에 의한 사이드월을 형성하거나, 또는 복수층의 절연막을 그 상태 그대로 남겨 반도체 장치를 구성한다.
Figure R1020047000526
CMOS형 고체 촬상 소자, 사이드월, 실리사이드층, 게이트 전극, 전계 효과 트랜지스터

Description

반도체 장치와 그 제조 방법, 및 전자 기기{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE}
본 발명은, 예를 들면, CMOS 이미지 센서 등의 포토다이오드를 갖는 고체 촬상 소자, DRAM 혼재 로직 LSI 등으로 대표되는 반도체 장치와 그 제조 방법, 및 이 반도체 장치를 탑재한 전자 기기에 관한 것이다. 보다 상세하게는, 고융점 금속 실리사이드층을 형성하는 반도체 영역과 고융점 금속 실리사이드층을 형성하지 않도록 한 반도체 영역을 가진 반도체 장치와 그 제조 방법, 및 이 반도체 장치를 탑재한 전자 기기에 관한 것이다.
최근, CMOS 로직 회로를 갖는 반도체 장치의 프로세스에서는, 스케일링 법칙을 이용한 소자의 미세화가 진행되고 있다. 이 프로세스에서, 기생 저항의 저감을 목적으로, 살리사이드 기술을 이용하여 MOS 트랜지스터의 소스/드레인 영역에 고융점 금속 실리사이드층을 형성하는 방법을 이용하는 것이 일반적이다. 살리사이드 기술이란, MOS 트랜지스터의 실리콘 게이트 전극과 소스/드레인 영역의 표면에 선택적, 자기 정합적으로 고융점 금속 실리사이드층을 동시 형성하는 공정이다. 또한, CMOS 로직 회로를 갖는 반도체 장치에서는, 소자의 미세화와 함께, 소비 전력 저감, 동작 속도의 향상, 비용 저감을 목적으로, 실리콘 기판 상에 시스템을 통합 하는 요구도 많이 행해지고 있다. 예를 들면, CMOS 이미지 센서나 DRAM 혼재 로직 LSI와 같은 기능 디바이스의 형성이 중요 과제로 되어 있다.
그러나, 소스 영역 및 드레인 영역에 고융점 금속 실리사이드층을 형성하는 CMOS 로직 영역과, 접합 누설이 문제가 되는 DRAM 셀이나 포토다이오드를 갖는 고체 촬상 소자를, 1개의 실리콘 반도체 칩에 통합하는 것은 기술적으로 곤란하다. 즉, 소스 영역 및 드레인 영역에 고융점 금속 실리사이드층을 형성하면, 접합 누설의 증대를 야기하고, 특히, 접합 누설이 문제가 되는 DRAM 셀이나 포토다이오드를 갖는 고체 촬상 소자에서는 치명적인 문제가 되기 때문이다. 이 고융점 금속 실리사이드층은, 소스 영역 및 드레인 영역의 표면에 고융점 금속을 형성하고, 실리콘과 고융점 금속을 반응시킴으로써 형성된다. 그러나, 실리콘과 고융점 금속이 완전 반응하지 않고, 어느 정도의 확률로 미반응의 고융점 금속이 확산되어 접합 부근에 남을 때에는, 이 남은 고융점 금속이 핵으로 되어 접합 누설의 증대를 야기하게 된다.
한편, MOS 트랜지스터에서는, 게이트 전극과 그 측벽에 형성한 절연막 스페이서, 소위 측벽을 이용하여, 소스 영역 및 드레인 영역을 LDD 구조하는 것이 행해지고 있다. 그리고, 예를 들면 포토레지스트법을 이용하여, 게이트 전극의 측벽에 사이드월을 형성하기 위한 에치백 처리를, 고융점 금속 실리사이드층을 형성하는 CMOS 로직 영역에 대해서만 행하여, CMOS 로직 영역의 소스 영역 및 드레인 영역에만 고융점 금속 실리사이드층을 형성하는 방법이 제안되어 있다. 그러나, 이 방법의 경우, 고융점 금속 실리사이드층을 형성하지 않은 영역에는, 소스 영역 및 드레 인 영역도 형성되지 않는다고 하는 문제가 있다.
즉, 비교적 깊은 접합을 갖는 소스 영역 및 드레인 영역의 형성에서는, MOS 트랜지스터의 채널 영역에의 영향을 회피하기 위해 사이드월 구조가 필요로 된다. 상술한 바와 같이 고융점 금속 실리사이드층을 형성하는 영역과 사이드월을 형성하는 영역을 동일하게 할 때에는, 고융점 금속 실리사이드층의 비형성 영역에는, 사이드월을 형성할 수 없어, 고융점 금속 실리사이드층의 형성 영역과 비형성 영역에 동시에 소스 영역 및 드레인 영역을 형성할 수 없게 된다. 예를 들면 CMOS 이미지 센서에서는, 포토다이오드의 전위 설정을 보다 깊게 함으로써, 포화 신호를 증대하고, S/N 비를 크게 하여, 화질 향상을 도모하고 있다. 그러나, 이 포토다이오드의 전위 설정을 보다 깊게 하는 것에 대하여, 포토다이오드의 신호 전하를 판독하기 위해서는, 판독용의 MOS 트랜지스터의 소스/드레인 영역의 전위 설정을 깊게 할 필요가 있다. 이 수단으로, 측벽을 마스크로 하여 고농도의 불순물 주입으로 소스/드레인 영역을 형성하는 것이 불가결해진다. 즉, 고융점 금속 실리사이드층을 형성하지 않은 영역인, 포토다이오드를 갖는 화소 영역의 것도, 고농도의 소스/드레인 영역을 형성할 필요가 있지만, 종래 기술에서는 이것을 달성할 수 없다고 하는 과제가 있었다.
또한, 고체 촬상 장치에서, 수광부에 접속되는 MOS 트랜지스터의 게이트 전극 및 소스/드레인 영역에 금속 실리사이드층을 형성하는 구성에 대해서는, 일본 특개2001-44404호 공보에 기재되어 있다.
<발명의 개시>
본 발명은, 상술한 점을 감안하여 이루어진 것으로, 접합 누설이 문제가 되는 전계 효과 트랜지스터, 예를 들면 DRAM 셀이나 CMOS형의 촬상 영역의 MOS 트랜지스터에서는 고융점 금속 실리사이드층을 형성하지 않고, 기생 저항의 저감을 필요로 한 전계 효과 트랜지스터, 예를 들면 로직 회로부의 형성 영역에서의 MOS 트랜지스터에서는 고융점 금속 실리사이드층을 형성할 수 있는 반도체 장치와 그 제조 방법, 및 이러한 반도체 장치를 탑재한 전자 기기를 제공하는 것이다.
제1 본 발명에 따른 반도체 장치는, 기판에 고융점 금속 실리사이드층이 형성된 제1 영역과 고융점 금속 실리사이드층이 형성되지 않은 제2 영역을 갖고 제1 영역에 형성된 제1 전계 효과 트랜지스터의 게이트 전극의 측벽에 복수의 절연막으로 이루어지는 사이드월이 형성되며, 제1 전계 효과 트랜지스터의 소스/드레인 영역에 고융점 금속 실리사이드층이 형성되고, 제2 영역이, 해당 제2 영역에 형성된 제2 전계 효과 트랜지스터를 포함하여 복수의 절연막 중의 하층의 절연막으로 피복되며, 제2 전계 효과 트랜지스터의 게이트 전극의 측벽에 대응하여 복수의 절연막 중의 상층의 절연막으로 이루어지는 사이드월이 형성되어 이루어진다.
기판으로서는, 예를 들면 반도체 기판, 바람직하게는 실리콘 기판을 이용할 수 있다. 제1, 제2 전계 효과 트랜지스터는, 절연 게이트형 전계 효과 트랜지스터, 소위 MOS 트랜지스터를 이용한다. 이후에는 전계 효과 트랜지스터를 MOS 트랜지스터로 약칭하여 설명한다. 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터는, 모두 게이트 전극에 측벽이 형성되기 때문에, 소스/드레인 영역이 소위 LDD 구조로 형성된다. 이하에 설명하는 다른 반도체 장치, 제조 방법의 경우도 마찬가지이기 때문 에, 중복 설명은 생략한다.
이 고융점 금속 실리사이드층은, 제1 영역에 형성된 제1 MOS 트랜지스터의 게이트 전극에도 형성할 수 있다.
복수의 절연막은, 제1 절연막, 제2 절연막 및 제3 절연막으로 형성하고, 제2 영역을 피복하는 하층의 절연막을 제1 및 제2 절연막으로 형성하며, 상층의 절연막을 제3 절연막으로 형성할 수 있다. 제2 절연막으로서는, 제3 절연막과 다른 에칭 특성을 갖는 절연막으로 형성할 수 있다. 예를 들면, 제1 및 제3 절연막은 실리콘 산화막으로 형성하고, 제2 절연막은 실리콘 질화막으로 형성할 수 있다. 제1 절연막으로 되는 실리콘 산화막의 막 두께는 20㎚ 이하로 설정하는 것이 바람직하다. 제2 절연막으로 되는 실리콘 질화막의 막 두께는 30㎚ 이하로 설정하는 것이 바람직하다. 제3 절연막으로 되는 실리콘 산화막의 막 두께는 100㎚ 이하로 설정하는 것이 바람직하다.
또한, 복수의 절연막은, 제1 절연막 및 제2 절연막으로 형성하고, 제2 영역을 피복하는 하층의 절연막을 제1 절연막으로 형성하며, 상층의 절연막을 제2 절연막으로 형성할 수 있다. 제2 절연막으로서는, 제1 절연막과 다른 에칭 특성을 갖는 절연막으로 형성할 수 있다. 예를 들면, 제1 절연막은 실리콘 질화막으로 형성하고, 제2 절연막은 실리콘 산화막으로 형성할 수 있다. 제1 절연막으로 되는 실리콘 질화막의 막 두께는 30㎚ 이하로 설정하는 것이 바람직하다. 제2 절연막으로 되는 실리콘 산화막의 막 두께는 100㎚ 이하로 설정하는 것이 바람직하다.
제1 본 발명의 반도체 장치에 따르면, 복수의 절연막, 예를 들면 제1, 제2 및 제3 절연막에 의한 3층 구조, 혹은 제1 및 제2 절연막에 의한 2층 구조의 사이드월을 이용함으로써, 제1 영역에서는 LDD 구조의 소스/드레인 영역, 또는 이 소스/드레인 영역과 게이트 전극의 표면에 고융점 금속 실리사이드를 형성할 수 있어, 소자의 미세화와 함께, 기생 저항의 저감이 도모되어, 고속 동작, 소비 전력 저감을 가능하게 한다. 한편, 제2 영역에서는, 복수의 절연막의 하층, 예를 들면 3층 구조이면 제1 및 제2 절연막, 2층 구조이면 제1 절연막에 의해 표면이 피복되고, 그 상층의 절연막에 의한 사이드월이 게이트 전극의 측벽에 대응하여 형성되어, 고융점 금속 실리사이드층의 형성을 회피하여, 접합 누설을 억제할 수 있다. 또한, LDD 구조의 MOS 트랜지스터를 형성할 수 있다. 따라서, 모두 LDD 구조의 소스/드레인 영역을 갖는 MOS 트랜지스터로서, 한쪽이 고융점 금속 실리사이드층이 형성된 MOS 트랜지스터를 갖는 영역과, 다른쪽이 고융점 금속 실리사이드층이 형성되지 않은 MOS 트랜지스터를 갖는 영역을 동일한 반도체 칩에 형성할 수 있다.
3층 구조의 절연막을 이용할 때는, 제2 절연막을 제3 절연막과 에칭 특성이 다른 절연막을 이용함으로써, 제2 영역에서 에치백에 의해 게이트 전극의 측벽에 제1 및 제2 절연막을 남겨 제3 절연막에 의한 사이드월을 형성하는 것이 가능하게 되어, 제2 영역에의 고융점 금속 실리사이드층의 형성을 방지하는 것이 가능하게 된다. 제1 절연막을 실리콘 산화막으로, 제2 절연막을 실리콘 질화막으로, 제3 절연막을 실리콘 산화막으로 각각 형성함으로써, 이러한 에치백을 가능하게 한다. 2층 구조의 절연막을 이용할 때는, 제1 절연막을 제2 절연막과 에칭 특성이 다른 절연막을 이용함으로써, 제2 영역에서 에치백에 의해 게이트 전극의 측벽에 제1 절연 막을 남겨 제2 절연막에 의한 사이드월을 형성하는 것이 가능하게 되어, 제2 영역에의 고융점 금속 실리사이드층의 형성을 방지하는 것이 가능하게 된다. 제1 절연막을 실리콘 질화막으로, 제2 절연막을 실리콘 산화막으로 각각 형성함으로써, 이러한 에치백을 가능하게 한다.
복수의 절연막을 3층막으로 형성한 경우, 제1 절연막인 실리콘 산화막의 막 두께를 20㎚ 이하, 제2 절연막인 실리콘 질화막의 막 두께를 30㎚ 이하, 제1 절연막인 실리콘 산화막의 막 두께를 100㎚ 이하로 설정함으로써, 사이드월이 용이하게 형성된다. 이 막 두께를 초과하면 미세 소자로의 사이드월이 형성되기 어렵게 된다. 또한 제1 절연막인 실리콘 산화막의 막 두께를 20㎚ 이하, 제2 절연막인 실리콘 질화막의 막 두께를 30㎚ 이하로 설정함으로써, 예를 들면 센서부 상에서는, 반사 방지막을 형성하는 데 있어서 아주 적합하다. 센서부 상의 제2 실리콘 질화막 상에는, 배선을 형성하는 과정에서 형성되는 절연막(예를 들면 실리콘 질화막, 실리콘 산화막 등)이 형성되지만, 이들의 실리콘 산화막과 배선 형성 과정에서 형성되는 절연막에 의해, 반사 방지 기능을 갖게 하여, 센서부에의 광 입사 효율을 향상시키는 것이 가능하게 된다. 복수의 절연막을 2층막으로 형성한 경우에도 마찬가지로, 측벽이 형성되기 쉽고, 또한 예를 들면 센서부 상에서, 반사 방지막을 형성하는 데 있어서 아주 적합하다.
제1 본 발명에 따른 반도체 장치의 제조 방법은, 기판의 고융점 금속 실리사이드층을 형성해야 할 제1 영역 상과 고융점 금속 실리사이드층을 형성하지 않은 제2 영역 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 기판에 게이트 전극을 마스크로 하여 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 게이트 전극을 포함하는 기판의 전면에 하층이 되는 절연막을 형성하는 공정과, 제1 영역 상의 하층이 되는 절연막만을 선택적으로 에치백하여 게이트 전극 측벽에 사이드월을 형성하는 공정과, 제1 및 제2 영역 상에 상층이 되는 절연막을 형성하고, 그 상층이 되는 절연막을 에치백하여 게이트 전극의 측벽에 대응하는 부분에 사이드월을 형성하며, 해당 사이드월 및 게이트 전극을 마스크로 하여 불순물을 도입하여 제2 불순물 도입 영역을 형성하는 공정과, 제1 영역의 제2 불순물 도입 영역 또는 해당 제2 불순물 도입 영역과 게이트 전극에 고융점 금속 실리사이드층을 선택적으로 형성하는 공정을 포함한다.
여기서, 제1 영역 및 제2 영역에서, 상기 제1 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 저농도의 소스/드레인 영역으로 되며, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드를 구성하는 한쪽의 도전형 영역으로 된다. 또한 상기 제2 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 고농도의 소스/드레인 영역으로 되고, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드에서의 접합 누설을 저감하기 위한 고농도 반도체 영역으로 된다. MOS 트랜지스터로서는, 소위 LDD 구조의 소스/드레인 영역이 형성된다.
하층 및 상층의 절연막을 구성하는 복수의 절연막은, 제1 절연막과 제2 절연막과 제3 절연막의 3층막으로 형성하고, 하층의 절연막을 제1 및 제2 절연막으로 형성하며, 상층의 절연막을 제3 절연막으로 형성할 수 있다. 제2 절연막으로서는, 제3 절연막과 다른 에칭 특성을 갖는 절연막으로 형성할 수 있다. 이에 의해, 제3 절연막을 에치백하였을 때에, 제2 절연막이 에칭 스토퍼로 되어, 제2 영역에서, 제2, 제1 절연막을 남길 수 있다. 예를 들면, 제1 절연막은 실리콘 산화막으로 형성하고, 제2 절연막은 실리콘 질화막으로 형성하며, 제3 절연막은 실리콘 산화막으로 형성할 수 있다.
또한, 하층 및 상층의 절연막을 구성하는 복수의 절연막은, 제1 절연막과 제2 절연막의 2층막으로 형성하고, 하층의 절연막을 제1 절연막으로 형성하며, 상층의 절연막을 제2 절연막으로 형성할 수 있다. 이 경우에도, 제1 절연막으로서는, 제2 절연막과 다른 에칭 특성을 갖는 절연막으로 형성할 수 있다. 이에 의해, 제2 절연막을 에치백하였을 때에, 제1 절연막이 에칭 스토퍼로 되어, 제2 영역에서 제1 절연막을 남길 수 있다. 예를 들면, 제1 절연막은 실리콘 질화막으로 형성하고, 제2 절연막은 실리콘 산화막으로 형성할 수 있다. 또한, 예를 들면, 제1 절연막은 실리콘 산화막으로 형성하고, 제2 절연막은 실리콘 질화막으로 형성하는 것도 가능하다.
제1 본 발명의 반도체 장치의 제조 방법에 따르면, 복수의 절연막, 예를 들면 제1, 제2 및 제3 절연막에 의한 3층막, 혹은 제1 및 제2 절연막에 의한 2층막을 이용하여, 하층의 예를 들면 제1 및 제2 절연막, 혹은 제1 절연막을 전면에 형성한 후, 선택적으로 제1 영역만 에치백한 사이드월을 형성한다. 계속해서, 전면에 상층의 예를 들면 제3 절연막, 혹은 제2 절연막을 형성하여 에치백하여 제3 절연막에 의한 사이드월을 형성함으로써, 제1 영역, 제2 영역 모두, LDD 구조의 MOS 트랜지스터를 형성할 수 있다. 또한 고융점 금속 실리사이드층은, 제2 영역이 하층의 절 연막으로 보호되어 있기 때문에, 제1 영역에만 형성되고, 제2 영역에는 형성되지 않는다. 따라서, MOS 트랜지스터의 미세화와 함께, 기생 저항이 저감되어, 고속 동작, 소비 전력 저감을 가능하게 한 MOS 트랜지스터를 형성한 제1 영역과, 접합 누설이 억제된 MOS 트랜지스터를 형성한 제2 영역을, 동일한 반도체 칩에 형성한 반도체 장치를 제조할 수 있다.
3층막의 경우, 제3 절연막의 에치백 시에 제2 절연막, 혹은 2층막의 경우, 제2 절연막의 에치백 시에 제2 절연막이 에치백되는 절연막과 다른 에칭 특성을 갖고 있기 때문에, 제2 영역의 표면에 보호막으로 되는 절연막을 남길 수 있어, 제2 영역에의 고융점 금속 실리사이드층의 형성을 저지할 수 있다. 또한, 제2 영역이 절연막으로 보호되어 있기 때문에, 에치백 시, 실리콘 기판의 표면이 에칭, 따라서 플라즈마에 노출되지 않아, 실리콘 기판에의 손상을 회피할 수 있다.
제2 영역 상에 남는 하층의 절연막의 막 두께를 상술한 값으로 설정함으로써, 불순물의 도입을 가능하게 하고, 제2 영역에서, 제2 불순물 도입 영역의 형성을 가능하게 한다.
제2 본 발명에 따른 반도체 장치는, 반도체 기판에 고융점 금속 실리사이드층이 형성된 제1 영역과 고융점 금속 실리사이드층이 형성되지 않은 제2 영역을 갖고, 제2 영역이, 해당 제2 영역에 형성된 제2 MOS 트랜지스터를 포함하여 복수의 절연막 중의 하층의 절연막으로 피복되며, 제2 MOS 트랜지스터의 게이트 전극의 측벽에 대응하여 복수의 절연막 중에 상층의 절연막으로 이루어지는 단층막의 사이드월이 형성되고, 제1 영역에 형성된 제1 MOS 트랜지스터의 게이트 전극의 측벽에 질 화 실리콘을 포함하지 않은 단층막으로 이루어지는 사이드월이 형성되며, 제1 MOS 트랜지스터의 소스/드레인 영역, 또는 소스/드레인 영역과 게이트 전극에 고융점 금속 실리사이드층이 형성되어 이루어진다.
복수의 절연막은, 제1 절연막, 제2 절연막 및 제3 절연막으로 형성하고, 제2 영역을 피복하는 하층의 절연막을 제1 및 제2 절연막으로 형성하며, 상층의 절연막을 제3 절연막으로 형성할 수 있다. 이 경우에도 상술과 마찬가지로, 제2 절연막으로서는, 제3 절연막과 다른 에칭 특성을 갖는 절연막으로 형성할 수 있다. 예를 들면, 제1 및 제3 절연막은 실리콘 산화막으로 형성하고, 제2 절연막은 실리콘 질화막으로 형성할 수 있다. 제1 절연막이 되는 실리콘 산화막의 막 두께는 20㎚ 이하로 설정하는 것이 바람직하다. 제2 절연막이 되는 실리콘 질화막의 막 두께는 30㎚ 이하로 설정하는 것이 바람직하다. 제3 절연막이 되는 실리콘 산화막의 막 두께는 100㎚ 이하로 설정하는 것이 바람직하다.
또한, 복수의 절연막은, 제1 절연막 및 제2 절연막의 절연막으로 형성하고, 제2 영역을 피복하는 하층의 절연막을 제1 절연막으로 형성하며, 상층의 절연막을 제2 절연막으로 형성할 수 있다. 이 경우에도 상술한 바와 마찬가지로, 제1 절연막으로서는, 제2 절연막과 다른 에칭 특성을 갖는 절연막으로 형성할 수 있다. 예를 들면, 제1 절연막은 실리콘 질화막으로 형성하고, 제2 절연막은 실리콘 산화막으로 형성할 수 있다. 제1 절연막이 되는 실리콘 질화막의 막 두께는 100㎚ 이하로 설정하는 것이 바람직하다. 제2 절연막이 되는 실리콘 산화막의 막 두께는 100㎚ 이하로 설정하는 것이 바람직하다.
제2 본 발명의 반도체 장치에 따르면, 제1 영역에서, 게이트 전극의 측벽에 질화 실리콘을 포함하지 않는 단층막의 사이드월이 형성되기 때문에, 불순물 도입 후의 도입 불순물의 활성화 어닐링 처리 시에 게이트 전극 중의 불순물, 특히 p채널 MOS 트랜지스터의 게이트 전극 중의 붕소(B)의 반도체 기판 내로의 확산을 회피할 수 있어, 트랜지스터 특성의 열화, 예를 들면 MOS 트랜지스터의 전류 구동 능력의 열화를 억제할 수 있다. 그 밖에, 제1 영역에서는 고융점 금속 실리사이드층을 갖는 LDD 구조의 MOS 트랜지스터를 형성하고, 제2 영역에서는 고융점 금속 실리사이드층을 갖지 않으며, 접합 누설이 억제된 LDD 구조의 MOS 트랜지스터를 형성할 수 있는 것 등, 상술한 제1 본 발명의 반도체 장치와 마찬가지의 효과를 발휘한다. 절연막을 3층막으로 구성할 때는, 제1, 제2, 제3 절연막의 각각의 막 두께를 20㎚ 이하, 30㎚ 이하, 100㎚ 이하로 설정함으로써, 상술한 바와 마찬가지로 사이드월이 형성되기 쉬어진다. 또한, 반사 방지막을 형성하는 데 있어서 아주 적합하다.
절연막을 2층막으로 구성할 때는, 제1 및 제2 절연막의 막 두께를 100㎚ 이하로 설정함으로써, 마찬가지로, 사이드월이 형성되기 쉬어지고, 반사 방지막을 형성하는 데 있어서 아주 적합하다.
제3 본 발명에 따른 반도체 장치는, 반도체 기판에 고융점 금속 실리사이드층이 형성된 제1 영역과 고융점 금속 실리사이드층이 형성되지 않은 제2 영역을 갖고, 제2 영역이, 해당 제2 영역에 형성된 제2 MOS 트랜지스터를 포함하여 복수의 절연막으로 피복되며, 제1 영역에 형성된 제1 MOS 트랜지스터의 게이트 전극의 측벽에 복수의 절연막 중 상층의 절연막으로 이루어지는 질화 실리콘을 포함하지 않 는 단층막의 사이드월이 형성되고, 제1 MOS 트랜지스터의 소스/드레인 영역, 또는 소스/드레인 영역과 게이트 전극에 고융점 금속 실리사이드층이 형성되어 이루어진다.
복수의 절연막은, 제1 절연막, 제2 절연막 및 제3 절연막으로 형성되며, 상층의 절연막을 제3 절연막으로 형성할 수 있다. 이 경우에도 상술한 바와 마찬가지로, 제2 절연막으로서는, 제3 절연막과 다른 에칭 특성을 갖는 절연막으로 형성할 수 있다. 예를 들면, 제1 및 제3 절연막은 실리콘 산화막으로 형성하고, 제2 절연막은 실리콘 질화막으로 형성할 수 있다. 상술한 바와 마찬가지로, 제1 절연막이 되는 실리콘 산화막의 막 두께는 20㎚ 이하로 설정하는 것이 바람직하다. 제2 절연막이 되는 실리콘 질화막의 막 두께는 30㎚ 이하로 설정하는 것이 바람직하다. 제3 절연막이 되는 실리콘 산화막의 막 두께는 100㎚ 이하로 설정하는 것이 바람직하다.
또한, 복수의 절연막은, 제1 절연막 및 제2 절연막의 절연막으로 형성하고, 상층의 절연막을 제2 절연막으로 형성할 수 있다. 예를 들면, 제1 절연막은 실리콘 질화막으로 형성하고, 제2 절연막은 실리콘 산화막으로 형성할 수 있다. 제1 절연막이 되는 실리콘 질화막의 막 두께는 100㎚ 이하로 설정하는 것이 바람직하다. 제2 절연막이 되는 실리콘 산화막의 막 두께는 100㎚ 이하로 설정하는 것이 바람직하다.
제3 본 발명의 반도체 장치에 따르면, 제2 본 발명의 반도체 장치와 마찬가지로, 제1 영역에서, 게이트 전극의 측벽에 질화 실리콘을 포함하지 않는 단층막의 사이드월이 형성되기 때문에, 불순물 도입 후의 도입 불순물의 활성화 어닐링 처리 시에 게이트 전극 중의 불순물, 특히 p채널 MOS 트랜지스터의 게이트 전극 중의 붕소(P)의 반도체 기판 내의 확산을 회피할 수 있어, 트랜지스터 특성의 열화를 억제할 수 있다. 그 밖에, 제1 영역에서는 고융점 금속 실리사이드층을 갖는 LDD 구조의 MOS 트랜지스터를 형성하고, 제2 영역에서는 고융점 금속 실리사이드층을 갖지 않으며, 접합 누설이 억제된 LDD 구조의 MOS 트랜지스터를 형성할 수 있는 것 등, 상술한 제1 본 발명의 반도체 장치와 마찬가지의 효과를 발휘한다. 절연막을 3층막으로 구성할 때는, 제1, 제2, 제3 절연막의 각각의 막 두께를 20㎚ 이하, 30㎚ 이하, 100㎚ 이하로 설정함으로써, 사이드월이 형성되기 쉬어진다. 또한, 반사 방지막을 형성하는 데 있어서 아주 적합하다. 절연막을 2층막으로 구성할 때는, 제1 및 제2 절연막의 막 두께를 100㎚ 이하로 설정함으로써, 마찬가지로 사이드월이 형성되기 쉬워지며, 반사 방지막을 형성하는 데에 있어서 아주 적합하다.
제2 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 고융점 금속 실리사이드층을 형성해야 할 제1 영역과 고융점 금속 실리사이드층을 형성하지 않은 제2 영역에 게이트 절연막을 개재하여 게이트 전극 재료막을 형성하는 공정과, 제2 영역 상의 게이트 전극 재료막만을 선택적으로 패터닝하여 게이트 전극을 형성하는 공정과, 게이트 전극을 마스크로 하여 제2 영역에 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 제1 영역 및 제2 영역의 전면에 제1 절연막 및 제2 절연막을 적층하는 공정과, 제2 영역 상을 마스크하고, 제1 영역의 게이트 전극 재료막 상의 제1 및 제2 절연막을 제거하여 해당 게이트 전극 재료막을 패터닝 하여 게이트 전극을 형성하고, 해당 게이트 전극을 마스크로 하여 제1 영역에 불순물을 도입하여, 제2 불순물 도입 영역을 형성하는 공정과, 제1 영역 상 및 제2 영역 상의 전면에 제3 절연막을 형성한 후, 해당 제3 절연막을 에치백하여, 제1 영역에서는 게이트 전극의 측벽에 제3 절연막에 의한 단층막의 사이드월을 형성하며, 제2 영역에서는 게이트 전극의 측벽에 제1 및 제2 절연막을 개재하여 제3 절연막에 의한 사이드월을 형성하는 공정과, 제1 영역 및 제2 영역에 게이트 전극 및 사이드월을 마스크로 하여 불순물을 도입하여 제3 불순물 도입 영역을 형성하는 공정과, 제1 영역의 제3 불순물 도입 영역 또는 해당 제3 불순물 도입 영역과 게이트 전극에 고융점 금속 실리사이드층을 형성하는 공정을 포함한다.
여기서, 제2 영역의 상기 제1 불순물 도입 영역은, 예를 들면 MOS 트랜지스터의 경우에는 저농도의 소스/드레인 영역으로 되며, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드를 구성하는 한쪽의 도전형 영역이 된다. 제1 영역의 상기 제2 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 저농도의 소스/드레인 영역으로 된다. 제1 및 제2 영역의 상기 제3 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 고농도의 소스/드레인 영역으로 되고, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드에서의 접합 누설을 저감하기 위한 고농도 반도체 영역이 된다. MOS 트랜지스터로서는, 소위 LDD 구조의 소스/드레인 영역으로 형성된다.
이 경우에도 상술과 마찬가지로, 제2 절연막을 제3 절연막과 다른 에칭 특성을 갖는 절연막으로 형성할 수 있다. 예를 들면, 제1 절연막은 실리콘 산화막으로 형성하고, 제2 절연막은 실리콘 질화막으로 형성하며, 제3 절연막은 실리콘 산화막으로 형성할 수 있다.
제2 본 발명의 반도체 장치의 제조 방법에 따르면, 3층 구조의 절연막을 이용하여, 제1 영역에서는 게이트 전극의 측벽에 질화 실리콘을 포함하지 않는 제3 절연막에 의한 단층막의 사이드월을 형성하기 때문에, 불순물 도입 후의 도입 불순물의 활성화 어닐링 처리 시에 게이트 전극 중의 불순물, 특히 p채널 MOS 트랜지스터의 게이트 전극 중의 붕소(B)의 반도체 기판 내에의 확산을 회피할 수 있어, 트랜지스터 특성의 열화, 예를 들면 MOS 트랜지스터의 전류 구동 능력의 열화를 억제할 수 있다. 그 밖에, MOS 트랜지스터에만 고융점 금속 실리사이드를 형성하고, MOS 트랜지스터의 미세화와 함께, 기생 저항이 저감되어, 고속 동작, 소비 전력 저감을 가능하게 한 LDD 구조의 MOS 트랜지스터를 가진 제1 영역과, 고융점 금속 실리사이드층을 형성하지 않으며, 접합 누설이 억제된 MOS 트랜지스터를 형성한 제2 영역을, 동일한 반도체 칩에 형성한 반도체 장치를 제조할 수 있는 것 등, 상술한 제1 본 발명의 반도체 장치의 제조 방법와 마찬가지의 효과를 발휘한다.
제3 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 고융점 금속 실리사이드층을 형성해야 할 제1 영역과 고융점 금속 실리사이드층을 형성하지 않은 제2 영역에 게이트 절연막을 개재하여 게이트 전극 재료막을 형성하는 공정과, 제2 영역 상의 게이트 전극 재료막만을 선택적으로 패터닝하여 게이트 전극을 형성하는 공정과, 제2 영역에 상기 게이트 전극을 마스크로 하여 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 제1 영역 및 제2 영역의 전면에 제1 절 연막 및 제2 절연막을 적층하는 공정과, 제2 영역에 게이트 전극 및 해당 게이트 전극 측벽의 제1, 제2 절연막을 마스크로 하여 불순물을 도입하여 제2 불순물 도입 영역을 형성하는 공정과, 제2 영역 상을 마스크하고, 제1 영역의 게이트 전극 재료막 상의 제1 및 제2 절연막을 제거하여 해당 게이트 전극 재료막을 패터닝하여 게이트 전극을 형성하고, 해당 게이트 전극을 마스크로 하여 제1 영역에 불순물을 도입하여, 제2 불순물 도입 영역을 형성하는 공정과, 제1 영역 및 제2 영역의 전면에 제3 절연막을 형성한 후, 제2 영역을 마스크하여, 제3 절연막을 에치백하고, 제1 영역에 게이트 전극 및 사이드월을 마스크로 하여 불순물을 도입하여 제4 불순물 도입 영역을 형성하는 공정과, 제1 영역의 게이트 전극의 측벽에 제3 절연막에 의한 단층막에 의한 단층막의 사이드월을 형성하고, 제1 영역의 제4 불순물 도입 영역, 또는 해당 제4 불순물 도입 영역과 게이트 전극에 고융점 금속 실리사이드층을 형성하는 공정을 포함한다.
여기서, 제2 영역의 상기 제1 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 저농도의 소스/드레인 영역으로 되고, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드를 구성하는 한쪽의 도전형 영역으로 된다. 제2 영역의 상기 제2 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 고농도의 소스/드레인 영역으로 되고, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드에서의 접합 누설을 저감하기 위한 고농도 반도체 영역으로 된다. 제1 영역의 상기 제3 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 저농도의 소스/드레인 영역으로 된다. 제1 영역의 상기 제4 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 고농도의 소스/드레인 영역으로 된다. MOS 트랜지스터로서는, 소위 LDD 구조의 소스/드레인 영역이 형성된다.
이 경우에도 상술과 마찬가지로, 예를 들면, 제1 절연막은 실리콘 산화막으로 형성하고, 제2 절연막은 실리콘 질화막으로 형성하며, 제3 절연막은 실리콘 산화막으로 형성할 수 있다.
제3 본 발명의 반도체 장치의 제조 방법에 따르면, 3층 구조의 절연막을 이용하여, 제1 영역에서는 게이트 전극의 측벽에 질화 실리콘을 포함하지 않는 제3 절연막에 의한 단층막의 사이드월을 형성하기 때문에, 불순물 도입 후의 도입 불순물의 활성화 어닐링 처리 시에 게이트 전극 중의 불순물, 특히 p채널 MOS 트랜지스터의 게이트 전극 중의 붕소(B)의 반도체 기판 내에의 확산을 회피할 수 있어, 트랜지스터 특성의 열화, 예를 들면 MOS 트랜지스터의 전류 구동 능력의 열화를 억제할 수 있다. 또한, 제2 영역에서는 3층 구조의 절연막이 그 상태 그대로 남기 때문에, 제2 절연막의 막 두께를 자유롭게 설정할 수 있다. 이에 의해, 예를 들면 광전 변환 수단이 형성되어 있는 경우, 입사광에 대한 반사 강도를 최소화할 수 있다. 그 밖에, MOS 트랜지스터에만 고융점 금속 실리사이드를 형성하고, MOS 트랜지스터의 미세화와 함께, 기생 저항이 저감되어, 고속 동작, 소비 전력 저감을 가능하게 한 LDD 구조의 MOS 트랜지스터를 가진 제1 영역과, 고융점 금속 실리사이드층을 형성하지 않으며, 접합 누설이 억제된 MOS 트랜지스터를 형성한 제2 영역을, 동일한 반도체 칩에 형성한 반도체 장치를 제조할 수 있는 것 등, 상술한 제1 본 발명의 반도체 장치의 제조 방법과 마찬가지의 효과를 발휘한다.
제4 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 고융점 금속 실리사이드층을 형성해야 할 제1 영역과 고융점 금속 실리사이드층을 형성하지 않은 제2 영역에 게이트 절연막을 개재하여 게이트 전극 재료막을 형성하는 공정과, 제2 영역 상의 게이트 전극 재료막만을 선택적으로 패터닝하여 게이트 전극을 형성하는 공정과, 게이트 전극을 마스크로 하여 제2 영역에 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 제1 영역 및 제2 영역의 전면에 제1 절연막을 형성하는 공정과, 제2 영역을 마스크하여, 제1 영역의 게이트 전극 재료막 상의 제1 절연막을 제거하고, 해당 게이트 전극 재료막을 패터닝하여 게이트 전극을 형성하고, 해당 게이트 전극을 마스크로 하여 제1 영역에 불순물을 도입하여 제2 불순물 도입 영역을 형성하는 공정과, 제1 영역 및 제2 영역의 전면에 제2 절연막을 형성한 후, 해당 제2 절연막을 에치백하여, 제1 영역에서는 게이트 전극의 측벽에 제2 절연막에 의한 단층막의 사이드월을 형성하고, 제2 영역에서는 게이트 전극의 측벽에 제1 절연막을 개재하여 제2 절연막에 의한 사이드월을 형성하는 공정과, 제1 영역 및 제2 영역에 게이트 전극 및 측벽을 마스크로 하여 불순물을 도입하여 제3 불순물 도입 영역을 형성하는 공정과, 제1 영역의 제3 불순물 도입 영역 또는 해당 제3 불순물 도입 영역과 게이트 전극에 고융점 금속 실리사이드층을 형성하는 공정을 포함한다. 이 경우에도 상술과 마찬가지로, 제1 절연막은 제2 절연막과 다른 에칭 특성을 갖는 절연막으로 형성할 수 있다. 예를 들면, 제1 절연막은 실리콘 질화막으로 형성하고, 제2 절연막은 실리콘 산화막으로 형성할 수 있다.
여기서, 제2 영역의 상기 제1 불순물 도입 영역은, 예를 들면 MOS 트랜지스 터인 경우에는 저농도의 소스/드레인 영역으로 되고, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드를 구성하는 한쪽의 도전형 영역으로 된다. 제1 영역의 상기 제2 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 저농도의 소스/드레인 영역으로 된다. 제1 및 제2 영역의 상기 제3 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 고농도의 소스/드레인 영역으로 되며, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드에서의 접합 누설을 저감하기 위한 고농도 반도체 영역으로 된다. MOS 트랜지스터로서는, 소위 LDD 구조의 소스/드레인 영역이 형성된다.
제4 본 발명의 반도체 장치의 제조 방법에 따르면, 2층 구조의 절연막을 이용하여, 제1 영역에서는 게이트 전극의 측벽에 질화 실리콘을 포함하지 않는 제2 절연막에 의한 단층막의 사이드월을 형성하기 때문에, 불순물 도입 후의 도입 불순물의 활성화 어닐링 처리 시에 게이트 전극 중의 불순물, 특히 p채널 MOS 트랜지스터의 게이트 전극 중의 붕소(B)의 반도체 기판 내에의 확산을 회피할 수 있어, 트랜지스터 특성의 열화, 예를 들면 MOS 트랜지스터의 전류 구동 능력의 열화를 억제할 수 있다. 그 밖에, MOS 트랜지스터에만 고융점 금속 실리사이드를 형성하고, MOS 트랜지스터의 미세화와 함께, 기생 저항이 저감되어, 고속 동작, 소비 전력 저감을 가능하게 한 LDD 구조의 MOS 트랜지스터를 가진 제1 영역과, 고융점 금속 실리사이드층을 형성하지 않으며, 접합 누설이 억제된 MOS 트랜지스터를 형성한 제2 영역을, 동일한 반도체 칩에 형성한 반도체 장치를 제조할 수 있는 것 등, 상술한 제1 본 발명의 반도체 장치의 제조 방법과 마찬가지의 효과를 발휘한다.
제5 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 고융점 금속 실리사이드층을 형성해야 할 제1 영역과 고융점 금속 실리사이드층을 형성하지 않은 제2 영역에 게이트 절연막을 개재하여 게이트 전극 재료막을 형성하는 공정과, 제2 영역 상의 게이트 전극 재료막만을 선택적으로 패터닝하여 게이트 전극을 형성하는 공정과, 제2 영역에 상기 게이트 전극을 마스크로 하여 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 제1 영역 및 제2 영역의 전면에 제1 절연막을 형성하는 공정과, 제2 영역에 게이트 전극 및 게이트 전극 측벽의 제1 절연막을 마스크로 하여 불순물을 도입하여 제2 불순물 도입 영역을 형성하는 공정과, 제2 영역을 마스크하여, 제1 영역의 게이트 전극 재료막 상의 제1 절연막을 제거하고, 해당 게이트 전극 재료막을 패터닝하여 게이트 전극을 형성하고, 해당 게이트 전극을 마스크로 하여 제1 영역에 불순물을 도입하여 제3 불순물 도입 영역을 형성하는 공정과, 제1 영역 및 제2 영역의 전면에 제2 절연막을 형성한 후, 제2 영역을 마스크하여 제2 절연막을 에치백하고, 제1 영역의 게이트 전극의 측벽에 제2 절연막에 의한 단층막의 사이드월을 형성하고, 제1 영역에 게이트 전극 및 측벽을 마스크로 하여 불순물을 도입하여 제4 불순물 도입 영역을 형성하는 공정과, 제1 영역의 제4 불순물 도입 영역 또는 해당 제4 불순물 도입 영역과 게이트 전극에 고융점 금속 실리사이드층을 형성하는 공정을 포함한다. 이 경우에도 상술과 마찬가지로, 예를 들면, 제1 절연막은 실리콘 질화막으로 형성하고, 제2 절연막은 실리콘 산화막으로 형성할 수 있다.
또한, 예를 들면, 제1 절연막은 실리콘 질화막으로 형성하고, 제2 절연막은 실리콘 산화막으로 형성하는 것도 가능하다.
여기서, 제2 영역의 상기 제1 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 저농도의 소스/드레인 영역으로 되고, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드를 구성하는 한쪽의 도전형 영역으로 된다. 제2 영역의 상기 제2 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 고농도의 소스/드레인 영역으로 되고, 후술하는 촬상 영역의 센서부인 경우에는 포토다이오드에서의 접합 누설을 저감하기 위한 고농도 반도체 영역으로 된다. 제1 영역의 상기 제3 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 저농도의 소스/드레인 영역으로 된다. 제1 영역의 상기 제4 불순물 도입 영역은, 예를 들면 MOS 트랜지스터인 경우에는 고농도의 소스/드레인 영역으로 된다. MOS 트랜지스터로서는, 소위 LDD 구조의 소스/드레인 영역이 형성된다.
제5 본 발명의 반도체 장치의 제조 방법에 따르면, 2층 구조의 절연막을 이용하여, 제1 영역에서는 게이트 전극의 측벽에 질화 실리콘을 포함하지 않는 제2 절연막에 의한 단층막의 사이드월을 형성하기 때문에, 불순물 도입 후의 도입 불순물의 활성화 어닐링 처리 시에 게이트 전극 중의 불순물, 특히 p채널 MOS 트랜지스터의 게이트 전극 중의 붕소(B)의 반도체 기판 내에의 확산을 회피할 수 있어, 트랜지스터 특성의 열화, 예를 들면 MOS 트랜지스터의 전류 구동 능력의 열화를 억제할 수 있다. 또한, 제2 영역에서는 2층 구조의 절연막이 그 상태 그대로 남기 때문에, 제1 절연막의 막 두께를 자유롭게 설정할 수 있다. 이에 의해, 예를 들면 광전 변환 수단이 형성되어 있는 경우, 입사광에 대한 반사 강도를 최소화할 수 있 다. 그 밖에, MOS 트랜지스터에만 고융점 금속 실리사이드를 형성하고, MOS 트랜지스터의 미세화와 함께, 기생 저항이 저감되어, 고속 동작, 소비 전력 저감을 가능하게 한 LDD 구조의 MOS 트랜지스터를 가진 제1 영역과, 고융점 금속 실리사이드층을 형성하지 않으며, 접합 누설이 억제된 MOS 트랜지스터를 형성한 제2 영역을, 동일한 반도체 칩에 형성한 반도체 장치를 제조할 수 있는 것 등, 상술한 제1 본 발명의 반도체 장치의 제조 방법과 마찬가지의 효과를 발휘한다.
상술한 반도체 장치에서는, 제1 영역에 로직 회로를 구성하는 제1 MOS 트랜지스터를 형성하고, 제2 영역에 신호 전하 축적 수단을 형성할 수 있다.
상술한 반도체 장치는, 제1 영역에 로직 회로를 구성하는 제1 MOS 트랜지스터를 형성하고, 제2 영역에 상기 제2 MOS 트랜지스터와 센서부로 이루어지는 화소를 가진 촬상 영역을 형성하여 이루어지는 CMOS형의 고체 촬상 소자로서 이용할 수 있다. CMOS형의 고체 촬상 소자에 적용하였을 때에는, 복수 절연막이 3층막 구조인 경우에, 촬상 영역의 센서부 상에, 제1 절연막의 실리콘 산화막과 제2 절연막의 실리콘 질화막과 배선을 형성하는 과정에서 형성되는 상층 절연막의 실리콘 질화막과의 적층막으로 반사 방지막을 구성할 수 있다. 이 경우에는, 제1 절연막의 실리콘 산화막의 막 두께를 20㎚ 이하로 설정하고, 제2 절연막의 실리콘 질화막과 상층의 실리콘 질화막과의 합계의 막 두께를 150㎚∼20㎚, 바람직하게는 100㎚∼20㎚로 설정할 수 있다. 제1 절연막의 실리콘 산화막의 막 두께는, 얇으면 얇을 수록 바람직하고, 막 두께를 영으로 하는 것도 가능하다. 각 절연막의 막 두께를 상기의 값으로 설정함으로써, 적층막에 반사 방지 기능을 갖게 할 수 있다. 각 절연막의 막 두께가 이 값보다 두껍게 되면, 즉 너무 두껍게 되면 반사 방지 기능이 얻어지기 어렵게 됨과 함께, 컨택트홀의 형성이 곤란해진다. 또한, 복수의 절연막을 2층막 구조로 하였을 때에도, 마찬가지로 센서부 상에 반사 방지 기능을 갖게 할 수 있다.
상술한 반도체 장치는, 제1 영역에 로직 회로를 구성하는 제1 MOS 트랜지스터를 형성하고, 제2 영역에 제2 MOS 트랜지스터와 용량 소자로 이루어지는 메모리 소자를 가진 DRAM 셀을 형성하여 이루어지는 DRAM 혼재 로직 반도체 집적 회로로서 이용할 수 있다.
상술한 반도체 장치의 제조 방법에서는, 제1 영역에 로직 회로를 구성하는 게이트 전극 및 제1, 제2 불순물 도입 영역을 포함하는 LDD 구조의 MOS 트랜지스터를 형성하고, 제2 영역에 게이트 전극 및 제1, 제2 불순물 도입 영역을 포함하는 LDD 구조의 MOS 트랜지스터와 센서부로 이루어지는 고체 촬상 영역을 형성하여, CMOS형의 고체 촬상 소자를 제조할 수 있다.
상술한 반도체 장치의 제조 방법에서는, 제1 영역에 로직 회로를 구성하는 게이트 전극 및 제1, 제2 불순물 도입 영역을 포함하는 LDD 구조의 MOS 트랜지스터를 형성하고, 제2 영역에 게이트 전극 및 제1, 제2 불순물 도입 영역을 포함하는 LDD 구조의 MOS 트랜지스터와 용량으로 이루어지는 메모리 소자를 형성하여, DRAM 혼재 로직 반도체 집적 회로를 제조할 수 있다.
본 발명에서는, 상술한 반도체 장치를 탑재하여 전자 기기를 구성할 수 있다. 전자 기기에 탑재하는 반도체 장치로서는, 제1 영역에 로직 회로를 구성하는 제1 MOS 트랜지스터를 형성하고, 제2 영역에 신호 전하 축적 수단을 형성하여 구성한 것을 이용할 수 있다. 예를 들면, 이 반도체 장치는, 제1 영역에 로직 회로를 구성하는 제1 MOS 트랜지스터를 형성하고, 제2 영역에 제2 MOS 트랜지스터와 센서부로 이루어지는 화소를 가진 고체 촬상 영역을 형성하여 이루어지는 MOS형의 고체 촬상 소자로 할 수 있다. 혹은, 이 반도체 장치는, 제1 영역에 로직 회로를 구성하는 제1 MOS 트랜지스터를 형성하고, 제2 영역에 제2 MOS 트랜지스터와 용량 소자로 이루어지는 메모리 소자를 가진 DRAM 셀을 형성하여 이루어지는 RAM 혼재 로직 반도체 집적 회로로 할 수 있다.
또한, 본 발명에서는, 상술한 반도체 장치를 탑재하여 휴대형의 통신 기기로서의 전자 기기를 구성할 수 있다.
도 1은 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 일 실시예를 도시하는 개략 구성도.
도 2는 도 1의 CMOS형의 고체 촬상 소자의 A-A선 상의 CMOS 로직 회로부의 단면도.
도 3은 도 1의 CMOS형의 고체 촬상 소자의 A-A선 상의 화소부의 단면도.
도 4∼도 13은 CMOS형의 고체 촬상 소자의 제조 방법의 일 실시예를 도시하는 CMOS 로직 회로부의 제조 공정도.
도 14∼도 23은 CMOS형의 고체 촬상 소자의 제조 방법의 일 실시예를 도시하는 화소부의 제조 공정도.
도 24는 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 CMOS 로직 회로부의 단면도.
도 25는 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 화소부의 단면도.
도 26은 본 발명의 CMOS형의 고체 촬상 소자의 센서부의 다른 예를 도시하는 단면도.
도 27은 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 CMOS 로직 회로부의 단면도.
도 28은 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 화소부의 단면도.
도 29∼도 41은 CMOS형의 고체 촬상 소자의 제조 방법의 다른 실시예를 도시하는 도 27에 대응한 CMOS 로직 회로부의 제조 공정도.
도 42∼도 54는 CMOS형의 고체 촬상 소자의 제조 방법의 다른 실시예를 도시하는 도 28에 대응한 화소부의 제조 공정도.
도 55는 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 화소부의 단면도.
도 56은 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 화소부의 단면도.
도 57∼도 60은 CMOS형의 고체 촬상 소자의 제조 방법의 다른 실시예를 도시하는 도 55에 대응한 CMOS 로직 회로부의 제조 공정도.
도 61∼도 64는 CMOS형의 고체 촬상 소자의 제조 방법의 다른 실시예를 도시하는 도 56에 대응한 화소부의 제조 공정도.
도 65는 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 화소부의 단면도.
도 66은 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 화소부의 단면도.
도 67∼도 69는 CMOS형의 고체 촬상 소자의 제조 방법의 다른 실시예를 도시하는 도 65에 대응한 CMOS 로직 회로부의 제조 공정도.
도 70∼도 72는 CMOS형의 고체 촬상 소자의 제조 방법의 다른 실시예를 도시하는 도 66에 대응한 화소부의 제조 공정도.
도 73은 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 화소부의 단면도.
도 74는 본 발명에 따른 반도체 장치를 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시하는 화소부의 단면도.
도 75∼도 78은 CMOS형의 고체 촬상 소자의 제조 방법의 다른 실시예를 도시하는 도 73에 대응한 CMOS 로직 회로부의 제조 공정도.
도 79∼도 82는 CMOS형의 고체 촬상 소자의 제조 방법의 다른 실시예를 도시하는 도 74에 대응한 화소부의 제조 공정도.
도 83은 본 발명에 따른 반도체 장치를 DRAM 혼재 로직 LSI에 적용한 실시예를 도시하는 개략 구성도.
<발명을 실시하기 위한 최량의 형태>
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명에 따른 반도체 장치를 MOS형의 고체 촬상 소자에 적용한 일 실시예를 도시한다. 본 실시예에 따른 고체 촬상 소자(1)는, 센서부로 되는 포토다이오드와 복수의 MOS 트랜지스터로 구성된 화소가 복수개 매트릭스 형상으로 배열되어 이루어지는 촬상 영역(3)과, 이 촬상 영역(3)의 주변에 형성된 CMOS 로직 회로부(4, 5) 및 아날로그 회로부(6, 7)를 갖는다. 화소(2)를 구성하는 MOS 트랜지스터는, 그 수가 화소의 구성에 따라 다르거나, 적어도 포토다이오드 구동용 MOS 트랜지스터, 즉 포토다이오드의 신호 전하를 판독하기 위한 판독용 MOS 트랜지스터 및 포토다이오드의 신호를 출력하기 위한 신호 출력용 MOS 트랜지스터 등을 갖고 있다. 고체 촬상 소자(1)는, 이들 촬상 영역(3)과 주변의 CMOS 로직 회로부(4, 5) 및 아날로그 회로부(6, 7)를 1칩으로서 구성하는 공통의 반도체 기판에 혼재하여 구성된다.
도 2 및 도 3은, 도 1의 CMOS 로직 회로부(4)와 촬상 영역(3)의 1화소(2)에 대응한 A-A선 상의 단면 구조를 도시한다. 도 2는 CMOS 로직 회로부(4)를 도시하고, 도 3은 1화소(2)의 주요부를 도시한다.
본 실시예의 CMOS형 고체 촬상 소자(1)에서는, 도 2 및 도 3에 도시한 바와 같이, 제1 도전형, 본 예에서는 n형의 공통의 반도체 기판(11)에 소자 분리 영역(12)이 형성되며, 반도체 기판(11)의 소요 영역에 촬상 영역(3)을 구성하는 화소(2)가 형성되고, 반도체 기판(11)의 다른 소요 영역에 CMOS 로직 회로부(4)가 형 성된다. 화소(2)측의 MOS 트랜지스터에서는 고융점 금속 실리사이드층을 형성하지 않으며, CMOS 로직 회로부(4)측의 CMOS 트랜지스터에서는 고융점 금속 실리사이드층을 형성하도록 구성된다.
CMOS 로직 회로부(4)는, 도 2에 도시한 바와 같이, n형 반도체 기판(11)의 깊은 위치에 제1∼제4 MOS 트랜지스터 형성 영역(13∼16)에 걸쳐 제2 도전형, 따라서 p형의 반도체 웰 영역(20)이 형성되고, 제2 도전형, 따라서 p형의 불순물을 도입한 p형 반도체 웰 영역(20)이 형성된다. 또한 제1 및 제3 MOS 트랜지스터 형성 영역(13, 15)에는, 기판 표면으로부터 p형 반도체 웰 영역(20)에 달하는 p형 반도체 웰 영역(21, 23)이 형성된다. 또한, 제2 및 제4 MOS 트랜지스터 형성 영역에는, 기판 표면으로부터 p형 반도체 웰 영역(20)에 달하는 n형 반도체 웰 영역(22, 24)이 형성된다. p형 반도체 웰 영역(21) 상 및 n형 반도체 웰 영역(22) 상에는 게이트 절연막(281)을 개재하여 각각 예를 들면 다결정 실리콘막에 의한 게이트 전극(301, 302)이 형성된다. p형 반도체 웰 영역(21)에는, 게이트 전극(301)을 사이에 두고 n- 영역(311) 및 n+ 영역(421)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되며, n채널 MOS 트랜지스터 Tr1이 형성된다. n 반도체 웰 영역(22)에는, 게이트 전극(302)을 사이에 두고 p- 영역(312) 및 n+ 영역(422)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되고, p채널 MOS 트랜지스터 Tr2가 형성된다. 이 n채널 MOS 트랜지스터 Tr1과 p채널 MOS 트랜지스터 Tr2로 CMOS 트랜지스터가 구성된 다. p형 반도체 웰 영역(23) 상 및 n형 반도체 웰 영역(24) 상에는 게이트 절연막(282)을 개재하여 각각 예를 들면 다결정 실리콘막에 의한 게이트 전극(303, 304)이 형성된다. p형 반도체 웰 영역(23)에는, 게이트 전극(303)을 사이에 두고 n- 영역(313) 및 n+ 영역(423)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되고, n채널 MOS 트랜지스터 Tr3이 형성된다. n 반도체 웰 영역(24)에는, 게이트 전극(304)을 사이에 두고 p- 영역(314) 및 p+ 영역(424)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되며, p채널 MOS 트랜지스터 Tr4가 형성된다. 이 n채널 MOS 트랜지스터 Tr3과 p채널 MOS 트랜지스터 Tr4로 CMOS 트랜지스터가 구성된다.
그리고, 각 MOS 트랜지스터 Tr1∼Tr4의 게이트 전극(301∼304)의 측벽에는, 제1 절연막(35), 제2 절연막(36) 및 제3 절연막(38)의 3층 구조의 사이드월(39〔35A, 36A, 38A〕)이 형성된다. 제1 및 제3 절연막(35, 38)은 예를 들면 실리콘 산화막(SiO2막)으로 형성하고, 제2 절연막(36)은 예를 들면 실리콘 질화막으로 형성할 수 있다. 소스/드레인 영역을 구성하는 n- 영역(311, 313), p- 영역(312, 314)은, 게이트 전극(301∼304)을 마스크로 하여 자기 정합으로 형성된다. n+ 영역(421, 423), p+ 영역(422, 424)은, 3층 구조의 절연막(35, 36, 38)에 의한 사이드월(39) 및 게이트 전극(301∼304)을 마스크로 하여 자기 정합으로 형성된다. 그리고, 각 MOS 트랜지스터 Tr1∼Tr4의 게이트 전극(301∼304)의 표면 및 소스/드레 인 영역의 n+ 영역(421, 423), p+ 영역(422, 424)의 표면에는 고융점 금속 실리사이드층(44)이 형성된다. 또한, CMOS 로직 회로부(5)측에서도 마찬가지로 구성된다. 또한, 본예의 CMOS 로직 회로부(4, 5)에서는 2계통의 전원이 접속된다. 예를 들면 n채널 MOS 트랜지스터 Tr1 및 p채널 MOS 트랜지스터 Tr2로 이루어지는 CMOS 트랜지스터와, n채널 MOS 트랜지스터 Tr3 및 p채널 MOS 트랜지스터 Tr4로 이루어지는 CMOS 트랜지스터와의 전원 전압이 다르다.
화소(2)는, 도 3에 도시한 바와 같이, n형 반도체 기판(11)의 깊은 위치에 센서부 형성 영역(17)과 MOS 트랜지스터 형성 영역(18)에 걸쳐 p형의 불순물을 도입한 p형 반도체 웰 영역(25)이 형성된다. 또한 MOS 트랜지스터 형성 영역(18)에는, 표면으로부터 p형 반도체 웰 영역(25)에 달하는 2단 중첩의 p형 반도체 웰 영역(26, 27)이 형성된다. p형 반도체 웰 영역(25, 26, 27)으로 둘러싸인 센서부 형성 영역(17)에는, 그 n형 반도체 영역(11A)의 표면측에, 영역(11A)보다 불순물 농도가 높은 n형 반도체 영역(315)이 형성된다. n형 반도체 영역(11A)은, 반도체 기판(11)의 깊은 위치에 이온 주입으로 형성된 p형 반도체 영역(25)으로 분리된 반도체 기판(11)의 일부이다. 기판 표면에는 n형 반도체 영역(11A)에 접하도록 접합 누설 전류의 저경감을 목적으로 한 불순물 농도가 높은 p+ 반도체 영역(425)이 형성된다. p형 반도체 웰 영역(25), n형 반도체 영역(11A, 25) 및 p+ 반도체 영역(425)에 의해 포토다이오드의 센서부(45), 즉 HAD 센서가 형성된다. 한편, MOS 트랜지 스터 형성 영역(18)에는, 게이트 절연막(19)을 개재하여 예를 들면 다결정 실리콘막에 의한 게이트 전극(305, 306, 307)이 형성되고, 각 게이트 전극을 사이에 두고 n- 영역(315)과 n+ 영역(425)으로 이루어지는 LDD 구조의 소스/드레인 영역, n- 영역(316)과 n+ 영역(426)으로 이루어지는 LDD 구조의 소스/드레인 영역, n- 영역(317)과 n+ 영역(427)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되며, 복수의 n채널 MOS 트랜지스터, 예를 들면 센서부(45)의 신호 전하를 판독하기 위한 판독용 MOS 트랜지스터 Tr5, 신호를 출력하기 위한 신호 출력용 MOS 트랜지스터 Tr6, Tr7이 형성된다. 그리고, 화소(2) 영역에서는, 센서부(45) 상 및 MOS 트랜지스터 Tr5, Tr6, Tr7의 게이트 전극(305∼307) 상, 소스/드레인 영역 상을 피복하도록 제1 절연막(35) 및 제2 절연막(36)이 퇴적되고, 각 게이트 전극(305∼307)의 측벽에 제3 절연막(38)에 의한 측벽부(38A)가 형성된다. 소스/드레인 영역을 구성하는 n- 영역(316, 317)은 게이트 전극(305∼307)을 마스크로 하여 자기 정합으로 형성된다. n+ 영역(426, 427)은 3층 구조의 절연막(35, 36, 38)에 의한 사이드월(40) 및 게이트 전극(305∼307)을 마스크로 하여 자기 정합으로 형성된다. 이 때, 소스/드레인 영역의 n+ 영역(426, 427) 상에는 제1 및 제2 절연막(35, 36)이 형성되어 있지만, 절연막(35, 36)의 막 두께와 이온 주입 시의 가속 에너지(주입 에너지)를 최적화함으로써, 절연막(35, 36) 아래에도 n+ 영역(426, 427)을 형성하는 것이 가능하다. 또한, 상기한 바와 같이 게이트 전극(305∼307)의 측벽에는 3층 구조의 사이드월(40)이 형성되기 때문에, 도 2의 CMOS 로직 회로부(4)의 MOS 트랜지스터 Tr1∼Tr4와 마찬가지의 LDD 구조의 소스/드레인 영역을 형성할 수 있다. MOS 트랜지스터 Tr5∼Tr7에서는, 게이트 전극(305∼307) 상 및 n+ 영역(426, 427) 상에 고융점 금속 실리사이드층이 형성되지 않는다.
본 실시예에 따른 CMOS형 고체 촬상 소자(1)에 따르면, 제1, 제2 및 제3 절연막(35, 36, 38)에 의한 3층 구조의 사이드월(39, 40)을 이용함으로써, CMOS 로직 회로부(4)측에서는 CMOS 트랜지스터 Tr1∼Tr4의 게이트 전극(301∼304) 및 LDD 구조의 소스/드레인 영역의 고불순물 농도 영역(n+ 영역, p+ 영역)(421∼424)의 표면에 고융점 금속 실리사이드층(4)을 형성할 수 있다. 또한, 화소(2)측에서는 MOS 트랜지스터 Tr5∼Tr7에의 고융점 금속 실리사이드층의 형성을 회피하는 것이 가능하게 된다. 또한, 화소(2)측의 MOS 트랜지스터 Tr5∼Tr7에서도, LDD 구조의 소스/드레인 영역을 갖는 MOS 트랜지스터를 구성할 수 있다.
CMOS 로직 회로부(4, 5)에서는, 고융점 금속 실리사이드층(44)을 갖기 때문에, 소자의 미세화와 함께, 기생 저항의 저감이 도모되어, 고속 동작, 소비 전력 저감을 가능하게 한다. 한편, 화소(2)에서는, 고융점 금속 실리사이드층을 갖지 않기 때문에, MOS 트랜지스터에서의 고융점 금속에 기인하는 접합 누설이 억제된다. 또한, 센서부 표면이 제1, 제2 절연막(35, 36)으로 보호되기 때문에, 측벽 형성 시의 플라즈마 손상, 콘터미네이션 등에 의한 결함 생성도 억제된다.
따라서, 모두 LDD 구조의 소스/드레인 영역을 갖는 MOS 트랜지스터로서, 한쪽이 고융점 금속 실리사이드층이 형성된 CMOS 트랜지스터로 이루어지는 CMOS 로직 회로부와, 다른쪽의 고융점 금속 실리사이드층이 형성되지 않은 MOS 트랜지스터를 갖는 촬상 영역을 동일한 반도체 칩에 형성할 수 있다.
다음으로, 본 실시예에 따른 고체 촬상 소자(1)의 제조 방법을 설명한다. 도 4∼도 13은 고융점 금속 실리사이드층을 형성하는 CMOS 로직 회로부(4)측의 제조 공정을 도시하고, 도 14∼도 23은 고융점 금속 실리사이드층을 형성하지 않은 1화소(2)측의 제조 공정을 도시한다. 도 4∼도 13의 공정과 도 14∼도 23의 공정은 서로 공정이 대응하고 있다.
우선, 도 4 및 도 14에 도시한 바와 같이, 제1 도전형, 본 예에서는 n형의 공통의 실리콘 반도체 기판(11)을 설치하고, 이 반도체 기판(11)에 소자 분리 영역(12)을 형성한다. 이 소자 분리 영역(12)은, 반도체 기판(11)의 표면에 형성한 예를 들면 실리콘 질화막(SiN막)에 의한 마스크를 개재하여 소자 분리 영역에 대응하는 부분에 홈을 형성하고, 홈 내벽을 열 산화막으로 피복한 후, 홈 내를 실리콘 산화막(예를 들면 CVD-SiO2막)으로 매립하고, 그 후 실리콘 질화막을 제거하여 형성된다. CMOS 로직 회로부(4)에서는, 제1 MOS 트랜지스터 형성 영역(13), 제2 MOS 트랜지스터 형성 영역(14), 제3 MOS 트랜지스터 영역(15) 및 제4 MOS 트랜지스터 영역(16)을 형성하도록 소자 분리 영역(12)이 형성된다(도 4 참조). 화소(2)에서는, 센서부(포토다이오드) 형성 영역(17) 및 MOS 트랜지스터 형성 영역(18)을 형성하도록 소자 분리 영역(12)이 형성된다(도 14 참조).
다음으로, 도 5 및 도 15에 도시한 바와 같이, 반도체 기판(11) 상에 이온 주입용의 절연막, 예를 들면 스크린 산화막(SiO2막)(19)을 형성하고, 소요의 불순물을 이온 주입법에 의해 도입하여, 소요의 도전형의 반도체 웰 영역을 형성한다. 반도체 웰 영역은, 포토레지스트법을 이용하여 주입하는 불순물 및 주입 조건(주입 에너지, 불순물 농도 등)을 각 영역(13∼18)에 분리 주입하여 형성할 수 있다. CMOS 로직 회로부(4)측에서는, 예를 들면 각 MOS 트랜지스터 형성 영역(13∼16)의 깊은 위치에 제2 도전형인 p형으로서 동일한 불순물 농도의 p형 반도체 웰 영역(20)을 형성한다. 또한 기판 표면으로부터 p형 반도체 웰 영역(20)에 달하도록, 제1 및 제3 MOS 트랜지스터 형성 영역(13, 15)에서는 p형 반도체 웰 영역(21, 23)을 형성하고, 제2 및 제4 MOS 트랜지스터 형성 영역에서는 n형 반도체 웰 영역(22, 24)을 형성한다. 또한, p형 반도체 웰 영역(20)은, 1회의 이온 주입 공정에서 제1∼제4 MOS 트랜지스터 영역(13∼16)에 대하여 동시에 형성해도 되고, 혹은 각 p형, n형의 반도체 웰 영역(21, 22, 23, 24)에 대하여 개별적으로 형성하도록 해도 된다. 후자인 경우에는, 반도체 웰 영역(21, 22, 23, 24)의 이온 주입용 마스크를 겸용할 수 있어, 이온 주입용 마스크를 1매 절감할 수 있다(도 5 참조). 화소(2)측에서는, 센서부 형성 영역(17) 및 MOS 트랜지스터 형성 영역(18)의 깊은 위치에 제2 도전형인 p형으로서 동일한 불순물 농도의 p형 반도체 웰 영역(25)을 형성한다. 또한, MOS 트랜지스터 형성 영역(18)측 및 센서부 형성 영역(17)을 분리하는 부분에 깊이 방향으로 p형 반도체 웰 영역(26, 27)을 형성한다. 센서부 형성 영역(17)에서는 p형 웰 영역(25, 26, 27)으로 둘러싸인 n형 반도체 기판(11)에 의한 n형 반도체 웰 영역(11A)이 형성된다(도 15 참조).
다음으로, 도 6 및 도 16에 도시한 바와 같이, CMOS 로직 회로부(4) 및 화소(2)의 각 영역(13∼18) 상에 소요의 막 두께의 게이트 절연막(28〔281, 282, 283〕)을 형성하고, 이 게이트 절연막(28) 상에 게이트 전극 재료막(29)을 형성한다. 게이트 절연막(28)으로서는, 예를 들면 실리콘 산화막(SiO2막)을 이용한다. 게이트 전극 재료막(29)으로서는, 예를 들면 다결정 실리콘막을 이용한다. CMOS 로직 회로부(4)측에서는, 제1 및 제2 MOS 트랜지스터 형성 영역(13, 14) 상에 동일한 소요 막 두께 t1, 예를 들면 5㎚ 두께의 게이트 절연막(281)을 형성하고, 제3 및 제4 MOS 트랜지스터 형성 영역(15, 16) 상에 동일한 소요 막 두께 t2, 예를 들면 3㎚의 게이트 절연막(282)을 형성한다(도 6 참조). 화소(2)측에서는, 센서부 형성 영역(17) 및 MOS 트랜지스터 형성 영역(18) 상에 동일한 소요 막 두께 t3, 예를 들면 3㎚의 게이트 절연막(283)을 형성한다(도 16 참조). 게이트 전극 재료막(29)의 막 두께 t4는 예를 들면 200㎚로 설정할 수 있다.
다음으로, 도 7 및 도 17에 도시한 바와 같이, 게이트 전극 재료막(29)을 예 를 들면 포토레지스트법, 및 에칭법, 예를 들면 드라이 에칭법을 이용하여 패터닝하여, 게이트 전극(30〔301, 302, 303, 304, 305, 306, 307〕)을 형성한다. CMOS 로직 회로부(4)측에서는, 제1 MOS 트랜지스터 형성 영역(13)에 대응하는 위치에 게이트 전극(301), 제2 MOS 트랜지스터 형성 영역(14)에 대응하는 위치에 게이트 전극(302), 제3 MOS 트랜지스터 형성 영역(15)에 대응하는 위치에 게이트 전극(303), 제4 MOS 트랜지스터 형성 영역(16)에 대응하는 위치에 게이트 전극(304)을 각각 형성한다. 본 예에서는 특성 설계의 관계에서, 제1 및 제2 MOS 트랜지스터 형성 영역(13, 14)의 게이트 전극(301, 302)의 게이트 길이를, 제3 및 제4 MOS 트랜지스터 형성 영역의 게이트 전극(303, 304)의 게이트 길이보다 크게 설정하고 있다(도 7 참조). 화소(2)측에서는, MOS 트랜지스터 형성 영역(18)에 대응하는 위치에 게이트 전극(305, 306, 307)을 형성한다(도 17 참조).
다음으로, 도 8 및 도 18에 도시한 바와 같이, CMOS 로직 회로부(4)측 및 화소(2)측의 영역에 각각 소자 분리 영역(12) 및 게이트 전극(30〔301∼307〕)을 마스크로 하여, 소요의 불순물을 이온 주입법에 의해 도입하여, 소요의 도전형의 불순물 도입 영역(31〔311, 312, 313, 314, 315, 316, 317〕)을 형성한다. 불순물 도입 영역(31)은, 포토레지스트법을 이용하여 주입하는 불순물 및 주입 조건(주입 에너지, 불순물 농도 등)을 각 영역에 분리 주입하여 형성할 수 있다. CMOS 로직 회로부(4)측에서는, 제1 및 제3 p형 반도체 웰 영역(21, 23)에 불순물 도입 영역, 즉 LDD 구조를 구성하는 저불순물 농도의 n- 영역(311, 313)을 형성하고, 제2 및 제4 n형 반도체 웰 영역(22, 24)에 불순물 도입 영역, 즉 LDD 구조를 구성하는 저불순물 농도의 p- 영역(312, 314)을 형성한다(제8 참조). 화소(2)측에서는, 센서부 형성 영역(17)의 n 영역(n형 반도체 기판(11)의 일부에 대응함)(11A)에 불순물 도입 영역, 즉 포토다이오드를 구성하는 n형 반도체 영역(315)을 형성한다. 또한, p형 반도체 웰 영역(27)에 불순물 도입 영역, 즉 LDD 구조를 구성하는 저불순물 농도의 n- 영역(316, 317)을 형성한다(도 18 참조).
다음으로, 도 9 및 도 19에 도시한 바와 같이, 반도체 기판(11) 상에 게이트 전극(30〔301∼307〕)을 포함하는 전면에, 각각 소요 막 두께 t5, t6의 제1 절연막(35) 및 제2 절연막(36)을 순차 형성한다. 제1 절연막(35)에는 예를 들면 실리콘 산화막(SiO2막)을 이용할 수 있다. 제2 절연막(36)에는 실리콘 산화막과 에칭 레이트가 다른 예를 들면 실리콘 질화막을 이용할 수 있다. 제1 절연막(35)의 막 두께 t5는 예를 들면 10㎚ 정도, 제2 절연막(36)의 막 두께 t6은 예를 들면 30㎚ 정도로, 각각 설정할 수 있다.
다음으로, 도 10 및 도 20에 도시한 바와 같이, 화소(2)측의 제2 절연막(36) 상에 선택적으로 포토레지스트 마스크(37)를 형성하고, 이 상태에서 CMOS 로직 회로부(4)측의 제1 및 제2 절연막(35, 36)을, 에치백법을 이용하여 에칭하여, 각 게이트 전극(301∼304)의 측벽에만 제1 절연막(35)과 제2 절연막(36)에 의한 사이드월부(35A, 36A)를 형성한다(도 10 참조). 화소(2)측의 영역에서는, 제1 및 제2 절연막(35, 36)은 포토레지스트 마스크(37)에 의해 보호되어, 에칭 제거되지 않고 남 는다(도 20 참조).
다음으로, 도 11 및 도 21에 도시한 바와 같이, 화소(2)측의 포토레지스트 마스크(37)를 제거한다. 계속해서, CMOS 로직 회로부(4)측 및 화소(2)측의 반도체 기판 상의 전면에 소요 막 두께 t6(도시 생략)의 제3 절연막(38)을 형성한다. 제3 절연막(38)에는, 제2 절연막(36)과 에칭 레이트가 다른 막, 예를 들면 실리콘 산화막(SiO2막)을 이용할 수 있다. 제3 절연막(38)의 막 두께 t7은, 예를 들면 100㎚ 정도로 설정할 수 있다. 이 제3 절연막(38)을, 에치백법을 이용하여 에칭하여, CMOS 로직 회로부(4)측 및 화소(2)측의 각 게이트 전극(301∼307)의 측벽에 사이드월부(38A)를 형성한다. 이에 의해, CMOS 로직 회로부(4)측의 각 게이트 전극(301∼304)의 측벽에는, 제1, 제2 및 제3 절연막(35A, 36A, 38A)에 의한 3층 구조의 사이드월(39)이 형성된다(도 11 참조). 또한, 화소(2)측에서는 제2 절연막(36)이 에칭 스토퍼로 되어 제3 절연막(38)만이 에치백되며, 제1 및 제2 절연막(35, 36)은 제거되지 않는다. 따라서, 게이트 전극(305∼307)의 측벽에는, 제1, 제2 및 제3 절연막(35, 36, 38A)에 의한 3층 구조의 사이드월(40)이 형성된다(도 21 참조).
다음으로, 도 12 및 도 22에 도시한 바와 같이, CMOS 로직 회로부(4)측 및 화소(2)측의 영역에서, 게이트 전극(301∼307) 및 사이드월(39, 40)을 마스크로 하여 소요의 불순물을 이온 주입법에 의해 도입하여, 소스/드레인 영역, HAD(홀 어큐무레이션 다이오드)로 되는 소요의 도전형의 불순물 도입 영역(42〔421, 422, 423, 424, 425, 426, 427〕)을 형성한다. 불순물 도입 영역(42)은, 포토레지스트법을 이용하여 주입하는 불순물 및 주입 조건(주입 에너지, 불순물 농도 등)을 각 영역에 분리 주입하여 형성할 수 있다. CMOS 로직 회로부(4)측에서는, p형 반도체 웰 영역(21, 23)에 고불순물 농도의 p+ 소스/드레인 영역(421, 423)을 형성하고, n형 반도체 웰 영역(22, 24)에 고불순물 농도의 n+ 소스/드레인 영역(422, 424)을 형성한다. p- 영역(311)과 p+ 영역(421), p- 영역(313)과 p+ 영역(423)으로부터 각각 LDD 구조의 p형 소스/드레인 영역이 형성된다. n- 영역(312)과 n+ 영역(422), n- 영역(314)과 n+ 영역(424)으로부터 각각 LDD 구조의 n형 소스/드레인 영역이 형성된다(도 12 참조). 화소(2)측에서는, 센서부 형성 영역(17)의 표면에 접합 누설 전류의 한층 더한 저감을 목적으로 하여, 매립 포토다이오드, 소위 HAD 센서를 형성하기 위한 고농도 불순물 도입 영역인 p+ 반도체 영역(홀 축적 영역)(425)을 형성한다. 또한, MOS 트랜지스터 형성 영역(18)에 고불순물 농도의 n+ 소스/드레인 영역(426, 427)을 형성한다. n- 영역(316)과 n+ 영역(426), n- 영역(317)과 n+ 영역(427)으로부터 각각 LDD 구조의 n형 소스/드레인 영역이 형성된다(도 22 참조).
화소(2)측의 MOS 트랜지스터 형성 영역(18)에서는, 표면에 제1 절연막(35) 및 제2 절연막(36)이 형성되어 있지만, 예를 들면 제1 절연막(35)의 막 두께를 10㎚, 제2 절연막(36)의 막 두께를 30㎚로 설정하였을 때, 고불순물 농도의 소스/드 레인 영역을 형성하기 위한 이온 주입 에너지를, 예를 들면 주입 이온이 인(P)인 경우에 20keV 이상으로 설정함으로써, n+ 소스/드레인 영역(426, 427)을 형성할 수 있다.
다음으로, 도 13 및 도 23에 도시한 바와 같이, 살리사이드법에 의해, CMOS 로직 회로부(4)측의 다결정 실리콘으로 이루어지는 게이트 전극(301∼304) 상과 n+, p+ 소스/드레인 영역(421∼424) 상에 고융점 금속 실리사이드층(44)을 형성한다. 즉, CMOS 로직 회로부(4)측 및 화소(2)측의 전면 상에 고융점 금속막을 피착 형성한다. 계속해서, 합금화 처리하여 미반응의 고융점 금속을 제거함으로써, CMOS 로직 회로부(4)측의 게이트 전극(301∼304)의 표면 및 소스/드레인 영역(421∼424)의 표면에 고융점 금속 실리사이드층(44)이 형성된다. 한편, 화소(2)측은 제1 및 제2 절연막(35, 36)이 형성되어 있기 때문에, 고융점 금속 실리사이드층(44)은 형성되지 않는다. 고융점 금속으로서는, 예를 들면 Co, Ti, Mo, Ni, W 등을 사용할 수 있다. 본 예에서는 Co 실리사이드층을 형성하고 있다.
CMOS 로직 회로부(4)측에서는, 제1 p형 반도체 웰 영역(21)에 형성된 n채널 MOS 트랜지스터 Tr1과 제2 n형 반도체 웰 영역(22)에 형성된 p채널 MOS 트랜지스터 Tr2에 의해, CMOS 트랜지스터가 형성되며, 제3 p형 반도체 웰 영역(23)에 형성된 n채널 MOS 트랜지스터 Tr3과 제4 n형 반도체 웰 영역(24)에 형성된 p채널 MOS 트랜지스터 Tr4에 의해, CMOS 트랜지스터가 형성된다. 화소(2)측에서는, 센서부(45)가 형 성된다. 본 예에서는, 센서부(45)가 p+ 반도체 영역(425)과 n형 반도체 영역(315) 및 n형 반도체 웰 영역(11A)과 p형 반도체 웰 영역(5)에 의해 HAD 센서로서 구성된다.
이후에는 종래의 CMOS형 고체 촬상 소자의 기술을 이용하여, 배선 공정, 온 칩 렌즈 형성 공정, 컬러 필터 형성 공정을 행한다. 상술한 공정에 의해, CMOS 로직 회로부(4)측에만 고융점 금속 실리사이드층(44)을 갖는 CMOS 트랜지스터가 형성되며, 화소(2)측에는 고융점 금속 실리사이드층(44)이 형성되지 않은, 목적의 CMOS형 고체 촬상 소자(1)를 얻는다.
또한, 상기한 예에서는 공통의 반도체 기판(11)을 n형 반도체 기판을 이용하였지만, 그 밖에, 반도체 디바이스에 의해 p형의 공통의 반도체 기판(11)을 이용할 수도 있다. 또한, 각 반도체 영역도 상기한 예와는 역의 도전형으로 형성할 수도 있다.
또한, 상기한 예에서는 CMOS 로직 회로부(4)의 p채널 MOS 트랜지스터 Tr2로서는, 소스/드레인 영역을 LDD 구조로 하였지만, 그 밖에, 소스/드레인 영역을 LDD 구조로 하지 않고, 즉 p- 영역(312)을 생략한 형태로 할 수도 있다.
본 실시예에 따르면, 화소(2)에는, 고융점 금속 실리사이드층을 형성하지 않고서, 게이트 전극(305∼307) 및 고불순물 농도의 소스/드레인 영역(426, 427)을 형성하며, 또한 CMOS 로직 회로부(4)에는, 게이트 전극(301∼304) 및 고불순물 농도의 소스/드레인 영역(421∼424)에 고융점 금속 실리사이드층(44)을 형성할 수 있 다.
게이트 전극(301∼304) 및 소스/드레인 영역의 고불순물 농도 영역(421∼424)에 고융점 금속 실리사이드층(44)을 형성하는 CMOS 로직 회로부(4)측에서는, 3층 구조의 절연막(35, 36, 38)으로 이루어지는 사이드월(39)을 형성함으로써, LDD 구조로 하며, 또한 고융점 금속 실리사이드 소스층(44)을 갖는 CMOS 트랜지스터 Tr1∼Tr4를 형성할 수 있다. 게이트 전극(305∼307) 및 소스/드레인 영역의 고불순물 농도 영역(426, 427)에 고융점 금속 실리사이드층을 형성하지 않은 화소(2)측에서는, 센서부(45) 상 및 소스/드레인 영역(316, 317, 426, 427) 상에 제1, 제2 절연막(35, 36)을 에치백 시에도 제거하지 않고 남기고, 제3 절연막(38)만 에치백하여 사이드월(40)을 형성하는 구성이기 때문에, LDD 구조이면서 고융점 금속 실리사이드층의 형성되지 않는 MOS 트랜지스터 Tr5∼Tr7을 형성할 수 있다.
제3 절연막(38)의 에치백 시, 제2 절연막(36)이 에칭 스토퍼로서 기능하여, 제2, 제1 절연막(36, 35)이 에칭 제거되지 않고, 제1, 제2 절연막(35, 36)이 그 상태 그대로 남게 된다. 실리사이드법에 의해 고융점 금속 실리사이드층(44)을 형성하기 때문에, 화소(2)에서의 제1 절연막(35) 및 제2 절연막(36)을 남긴 센서부(45), 또한 게이트 전극(305∼307) 및 소스/드레인 영역의 고불순물 농도 영역(426, 427)에는 고융점 금속 실리사이드층은 형성되지 않고, CMOS 로직 회로부(4, 5)에서의 제1 절연막(35) 및 제2 절연막(36)을 제거한 게이트 전극(301∼304) 및 소스/드레인 영역의 고불순물 농도 영역(421∼424)에는 고융점 금속 실 리사이드층(44)을 형성할 수 있다.
화소(2)측에서, 소스/드레인 영역의 고불순물 농도 영역(426, 427)을 형성할 때의 이온 주입 시에, 제1 및 제2 절연막(35, 36)의 합계의 막 두께 t4+t5를, 이온이 충분히 투과할 수 있는 막 두께로 설정함으로써, 제1 및 제2 절연막(35, 36)을 제거하지 않아도, 소스/드레인 영역의 고불순물 농도 영역(426, 427)을 형성할 수 있다. 또한, 소스/드레인 영역의 고불순물 농도 영역(426, 427)의 불순물 주입용 마스크로서의 사이드월(40)의 두께는, 제3 절연막(38)의 성막 두께를 컨트롤함으로써 최적화할 수 있기 때문에, 종래의 사이드월법과 마찬가지의 효과를 갖는 사이드월 구조 및 소스/드레인 영역 구조로 할 수 있다.
따라서, CMOS 로직 회로부(4)의 기생 용량을 감소시켜, 고속, 저소비 전력의 로직 회로부를 달성할 수 있다. 또한, 저접합 누설의 화소(2), 즉 노이즈 레벨을 저감한 고화질의 촬상부를, 고속, 저소비 전력의 로직 회로부와 동시에 동일 칩 내에 형성하는 것이 가능하게 된다. 또한, 화소(2)의 센서부 형성 영역(17)의 표면을, 사이드월부(39, 40)의 형성 시의 에치백 시의 플라즈마 분위기에 노출되어도 회피할 수 있기 때문에, 플라즈마 손상, 콘터미네이션 등에 의한 센서부에의 결함 생성도 억제할 수 있다.
상술한 실시예에서는, 사이드월 구조를 제1 절연막(35), 제2 절연막(36) 및 제3 절연막(38)으로 이루어지는 3층 구조로 하였지만, 2층 구조로 해도 된다. 도 24 및 도 25는, 사이드월 구조를 2층 구조로 한 본 발명에 따른 고체 촬상 소자(1)의 다른 실시예를 도시한다. 본 실시예에 따른 고체 촬상 소자(1)는, CMOS 로직 회로부(4)측에서, 각 MOS 트랜지스터 Tr1∼Tr4를 구성하는 게이트 전극(301∼304)의 측벽에 제1 절연막(51)과 제2 절연막(52)을 에치백하여 양 절연막(51, 52)으로 이루어지는 2층 구조의 사이드월(53)을 형성한다. 또한, 화소(2)측에서는, 제1 절연막(51)을 에치백하지 않고서 화소(2)측의 전면에 제1 절연막(51)을 남기고, 각 MOS 트랜지스터 Tr5∼Tr7의 게이트 전극(305∼307)의 측벽에 제2 절연막(52)만을 에치백하여 제2 절연막(52)에 의한 사이드월(54)을 형성하도록 한다. 제1 절연막(51)과 제2 절연막(52)은, 서로 에칭 레이트가 다른 막을 이용한다. 예를 들면, 제1 절연막(51)에는 실리콘 질화막을 이용하고, 제2 절연막(52)에는 실리콘 산화막을 이용할 수 있다. 제1 절연막(51)인 실리콘 질화막의 막 두께로서는 30㎚ 이하, 제2 절연막(52)인 실리콘 산화막의 막 두께로서는 100㎚ 이하로 할 수 있다. 제1 절연막(51)에 실리콘 산화막을 이용하고, 제2 절연막(52)에 실리콘 질화막을 이용하는 것도 가능하다. 단, 에치백은 실리콘 산화막의 그 밖의 구성은 상술한 도 13 및 도 23과 마찬가지이기 때문에, 중복 설명은 생략한다. 또한, 제조 공정에 대해서는, 도 4∼도 23에서의 제1 및 제2 절연막(35, 36)을, 제1 절연막(51)으로, 제3 절연막(38)을 제2 절연막(52)으로 각각 치환한다. 그 이외에는 도 4∼도 23의 공정과 마찬가지이다.
도 24 및 도 25의 실시예에서, 제1 절연막(51)에 실리콘 질화막을 이용하였을 때, 반도체 기판 상에 직접 이것을 퇴적하고, 계면 순위 증대가 문제로 되는 경우에는, 제1 절연막(51)을 실리콘 산화막으로 하거나, 바람직하게는 상술한 도 11 및 도 21에 도시한 바와 같이, 제1, 제2 및 제3 절연막(35, 36, 38)의 3층 구조로 한다.
또한, 실리콘 질화막에 비해, 실리콘 산화막쪽이 유전율이 낮기 때문에, 게이트 전극 측벽의 프린지 용량으로 이루어지는 기생 용량, 즉 게이트 전극의 게이트 절연막측의 엣지부와 소스/드레인 영역 사이에 형성되는 기생 용량이 문제로 되는 디바이스에는, 3층 구조로서 제1층을 실리콘 산화막으로 이루어지는 절연막으로 하는 쪽이 바람직하다.
도 13 및 도 23의 실시예에서는, 제1 절연막(35)의 막 두께 t5를 10㎚ 정도, 제2 절연막(36)의 막 두께 t6을 30㎚ 정도, 제3 절연막(38)의 막 두께 t7을 100㎚ 정도로 하였지만, 각 절연막(35, 36, 38)의 막 두께로서는, 예를 들면 제1 절연막(35)의 막 두께 t5를 20㎚ 이하, 제2 절연막(36)의 막 두께 t6을 30㎚ 이하, 제3 절연막(38)의 막 두께 t7을 100㎚ 이하의 범위로 설정하는 것이 유효하다고 생각된다.
특히, 화소(2)의 센서부(45)에서는, 입사광이 가능한 한 반사되지 않고서 입사되는 것이 바람직하다. 도 26에 도시한 바와 같이, 센서부(45) 상에는, 게이트 절연막(283)을 개재하여 제1 절연막으로서 실리콘 산화막(35), 제2 절연막으로서 감압 CVD에 의한 실리콘 질화막(LPCVD-SiN막)(36)이 형성되며, 또한 그 위에 플라즈마 CVD에 의한 실리콘 질화막(플라즈마 CVD-SiN막)(46)이 형성된다. 이 경우, 제1 절연막인 실리콘 산화막(35)의 막 두께 t4를 20㎚ 이하로 하고(얇은 수록 바람직하며, 0㎚를 포함함), 제2 절연막인 실리콘 질화막(36)과 그 위의 실리콘 질화막(46)의 합계의 막 두께 t8을 150㎚∼20㎚, 바람직하게는 100㎚∼20㎚, 최적은 60㎚ 정도로 설정한다. 각 절연막의 막 두께를 이러한 값으로 설정함으로써, 실리콘 산화막(35), 실리콘 질화막(36, 46)의 적층막이 반사 방지막으로서 기능하여, 센서부(45)에의 광 입사 효율을 향상할 수 있다.
이 반사 방지 기능을 갖는 막 구조는, 도 24 및 도 25의 절연막(51, 52)으로 이루어지는 2층막 구조에도 적용할 수 있다.
상술한 실시예에서는, 실리콘 질화막을 가진 3층 구조 또는 2층 구조의 절연막에 의한 사이드월을 갖고 구성되어 있다. 상술한 실리콘 질화막의 영향을 무시할 수 없을 정도, MOS 트랜지스터의 특성이 요구될 때에는, 실리콘 질화막을 생략하는 것이 바람직하다. 예를 들면, CMOS 트랜지스터를 작성할 때, p채널 MOS 트랜지스터에서는 다결정 실리콘의 게이트 전극에 p형 불순물로서 통상 붕소(B)를 이온 주입으로 도입하고 있다. 이온 주입 후, 활성화를 위한 고온의 어닐링 처리를 행하지만, 그 때에 게이트 절연막이 얇으면, 다결정 실리콘의 게이트 전극 중의 붕소(B)가 확산되어 게이트 절연막을 관통하여, 실리콘 기판 내로 들어오게 되는 현상이 있다. 이 붕소(B)의 확산의 용이함을 보면, 사이드월에 실리콘 질화막(SiN막)이 존재하면, 붕소의 확산을 증속하여 보다 확산되는 것을 알 수 있다. 메카니즘은 완전하게는 알고 있지 않지만, 이유 중 첫째는, 실리콘 질화막의 막질이 수소를 많이 포함하고 있어, 수소가 게이트 전극 내로 확산되면, 붕소의 확산을 증속한다고 생각된다. 이유 중 둘째는, 실리콘 질화막이 응력이 크기 때문에, 이 막 응력으로 수소의 확산을 증속하게 된다고 생각된다. 적어도, 실험에서는 실리콘 질 화막을 사용하면 붕소의 확산이 많아지는 것이 확인되었다.
다음으로, 사이드월의 절연막에 실리콘 질화막을 사용하지 않도록 한, 본 발명에 따른 반도체 장치 및 그 제조 방법의 다른 실시예를 설명한다. 본 실시예의 반도체 장치는, 상술과 마찬가지로, 고융점 금속 실리사이드층을 형성하는 MOS 트랜지스터를 갖는 반도체 영역과, 고융점 금속 실리사이드층을 형성하지 않은 MOS 트랜지스터를 갖는 반도체 영역을 공통의 반도체 기판에 구비한 반도체 장치이다.
도 27∼도 28은, 본 발명에 따른 반도체 장치를 도 1의 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시한다. 도 27 및 도 28은, 도 1의 CMOS 로직 회로부(4)와 촬상 영역(3)의 1화소(2)에 대응한 A-A선 상의 단면 구조를 도시한다. 도 27은 CMOS 로직 회로부(4)를 도시하고, 도 28은 1화소(2)의 주요부를 도시한다.
본 실시예의 CMOS형 고체 촬상 소자에서는, 도 27 및 도 28에 도시한 바와 같이, 제1 도전형, 본 예에서는 n형의 공통의 반도체 기판(11)에 소자 분리 영역(12)이 형성되며, 반도체 기판(11)의 소요 영역에 촬상 영역(3)을 구성하는 화소(2)가 형성되고, 반도체 기판(11)의 다른 소요 영역에 CMOS 로직 회로부(4)가 형성된다. 화소(2)측의 MOS 트랜지스터에서는 고융점 금속 실리사이드층을 형성하지 않고, CMOS 로직 회로부(4)측의 CMOS 트랜지스터에서는 고융점 금속 실리사이드층을 형성하도록 구성된다.
CMOS 로직 회로부(4)는, 도 27에 도시한 바와 같이, n형 반도체 기판(11)의 깊은 위치에 제1∼제4 MOS 트랜지스터 형성 영역(13∼16)에 걸쳐 제2 도전형, 따라서 p형의 반도체 웰 영역(20)이 형성되고, 제2 도전형, 따라서 p형의 불순물을 도 입한 p형 반도체 웰 영역(20)이 형성된다. 또한 제1 및 제3 MOS 트랜지스터 형성 영역(13, 15)에는, 기판 표면으로부터 p형 반도체 웰 영역(20)에 달하는 p형 반도체 웰 영역(21, 23)이 형성된다. 또한, 제2 및 제4 MOS 트랜지스터 형성 영역에는, 기판 표면으로부터 p형 반도체 웰 영역(20)에 달하는 n형 반도체 웰 영역(22, 24)이 형성된다. p형 반도체 웰 영역(21) 상 및 n형 반도체 웰 영역(22) 상에는 게이트 절연막(281)을 개재하여 각각 예를 들면 다결정 실리콘막에 의한 게이트 전극(301, 302)이 형성된다. p형 반도체 웰 영역(21)에는, 게이트 전극(301)을 사이에 두고 n- 영역(311) 및 n+ 영역(421)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되며, n채널 MOS 트랜지스터 Tr1이 형성된다. n 반도체 웰 영역(22)에는, 게이트 전극(302)을 사이에 두고 p- 영역(312) 및 n+ 영역(422)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되며, p채널 MOS 트랜지스터 Tr2가 형성된다. 이 n채널 MOS 트랜지스터 Tr1과 p채널 MOS 트랜지스터 Tr2로 CMOS 트랜지스터가 구성된다. p형 반도체 웰 영역(23) 상 및 n형 반도체 웰 영역(24) 상에는 게이트 절연막(282)을 개재하여 각각 예를 들면 다결정 실리콘막에 의한 게이트 전극(303, 304)이 형성된다. p형 반도체 웰 영역(23)에는, 게이트 전극(303)을 사이에 두고 n- 영역(313) 및 n+ 영역(423)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되며, n채널 MOS 트랜지스터 Tr3이 형성된다. n 반도체 웰 영역(24)에는, 게이트 전극(304)을 사이에 두고 p- 영역(314) 및 p+ 영역(424)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되며, p채널 MOS 트랜지스터 Tr4가 형성된다. 이 n채널 MOS 트랜지스터 Tr3과 p채널 MOS 트랜지스터 Tr4로 CMOS 트랜지스터가 구성된다.
그리고, 본 실시예에서는, 특히, 각 MOS 트랜지스터 Tr1∼Tr4의 게이트 전극(301∼304)의 측벽에는, 실리콘 질화막을 이용하지 않는 절연막(후술하는 제3 절연막에 상당함)(73)으로 이루어지는 단층 구조의 사이드월(75)이 형성된다. 절연막(73)은 예를 들면 실리콘 산화막(SiO2막)으로 형성할 수 있다. 이 실리콘 산화막에 의한 단층 구조의 사이드월(75)은, 예를 들면 소스/드레인 영역에 이온 주입한 불순물의 활성화 어닐링 처리 시에, 후술하는 p채널 MOS 트랜지스터 Tr2, Tr4의 게이트 전극(302, 304) 중의 불순물인 붕소(B)가 확산되어, 실리콘 기판 중에 주입되는 것을 회피한다. 소스/드레인 영역을 구성하는 n- 영역(311, 313), p- 영역(312, 314)은, 게이트 전극(301∼304)을 마스크로 하여 자기 정합으로 형성된다. n+ 영역(421, 423), p+ 영역(422, 424)은 13층 구조의 절연막(73)에 의한 사이드월(75) 및 게이트 전극(301∼304)을 마스크로 하여 자기 정합으로 형성된다. 그리고, 각 MOS 트랜지스터 Tr1∼Tr4의 게이트 전극(301∼304)의 표면 및 소스/드레인 영역의 n+ 영역(421, 423), p+ 영역(422, 424)의 표면에는, 고융점 금속 실리사이드층(44)이 형성된다. 또한, CMOS 로직 회로부(5)측에서도 마찬가지로 구성된다. 또한, 본 예의 CMOS 로직 회로부(4, 5)에서는 2계통의 전원이 접속된다. 예를 들면 n채널 MOS 트랜지스터 Tr1 및 p채널 MOS 트랜지스터 Tr2로 이루어지는 CMOS 트랜지스터와 n채널 MOS 트랜지스터 Tr3 및 p채널 MOS 트랜지스터 Tr4로 이루어지는 CMOS 트랜지스터와의 전원 전압이 다르다.
화소(28)는, 도 28에 도시한 바와 같이, n형 반도체 기판(11)의 깊은 위치에 센서부 형성 영역(17)과 MOS 트랜지스터 형성 영역(18)에 걸쳐 p형의 불순물을 도입한 p형 반도체 웰 영역(25)이 형성된다. 또한 MOS 트랜지스터 형성 영역(18)에는, 표면으로부터 p형 반도체 웰 영역(25)에 달하는 2단 중첩의 p형 반도체 웰 영역(26, 27)이 형성된다. p형 반도체 웰 영역(25, 26, 27)으로 둘러싸인 센서부 형성 영역(17)에는, 그 n형 반도체 영역(11A)의 표면측에, 영역(11A)보다 불순물 농도가 높은 n형 반도체 영역(315)이 형성된다. n형 반도체 영역(11A)은, 반도체 기판(11)의 깊은 위치에 이온 주입으로 형성된 p형 반도체 영역(25)으로 분리된 반도체 기판(11)의 일부이다. 기판 표면에는 n형 반도체 영역(11A)에 접하도록 접합 누설 전류의 경감을 목적으로 한 불순물 농도가 높은 p+ 반도체 영역(425)이 형성된다. p형 반도체 웰 영역(25), n형 반도체 영역(11A, 315) 및 p+ 반도체 영역(425)에 의해 포토다이오드의 센서부(소위 HAD 센서부)(45)가 형성된다. 한편, MOS 트랜지스터 형성 영역(18)에는, 게이트 절연막(19)을 개재하여 예를 들면 다결정 실리콘막에 의한 게이트 전극(305, 306, 307)이 형성되고, 각 게이트 전극을 사이에 두고 n- 영역(315)과 n+ 영역(425)으로 이루어지는 LDD 구조의 소스/드레인 영역, n- 영역(316)과 n+ 영역(426)으로 이루어지는 LDD 구조의 소스/드레인 영역, n- 영역(317)과 n+ 영역(427)으로 이루어지는 LDD 구조의 소스/드레인 영역이 형성되며, 복수의 n채널 MOS 트랜지스터, 예를 들면 센서부(45)의 신호 전하를 판독하기 위한 판독용 MOS 트랜지스터 Tr5, 신호를 출력하기 위한 신호 출력용 MOS 트랜지스터 Tr6, Tr7이 형성된다. 그리고, 화소(2) 영역에서는, 센서부(45) 상 및 MOS 트랜지스터 Tr5, Tr6, Tr7의 게이트 전극(305∼307) 상, 소스/드레인 영역 상을 피복하도록 제1 절연막(71) 및 제2 절연막(72)이 퇴적되며, 각 게이트 전극(305∼307)의 측벽에 제3 절연막(73)에 의한 사이드월부(73A)가 형성된다. 제1 절연막(71)은 예를 들면 실리콘 산화막(SiO2막)으로 형성하고, 제2 절연막(72)은 예를 들면 실리콘 질화막(SiN막)으로 형성할 수 있다. 제3 절연막(73)은 상술한 바와 같이 예를 들면 실리콘 산화막(SiO2막)으로 형성할 수 있다. 소스/드레인 영역을 구성하는 n- 영역(316, 317)은 게이트 전극(305∼307)을 마스크로 하여 자지 정합으로 형성된다. n+ 영역(426, 427)은 3층 구조의 절연막(71, 72, 73A)으로 이루어지는 사이드월(76) 및 게이트 전극(305∼307)을 마스크로 하여 자기 정합으로 형성된다. 이 때, 소스/드레인 영역의 n+ 영역(426, 427) 상에는 제1 및 제2 절연막(71, 72)이 형 성되어 있지만, 절연막(71, 72)의 막 두께와 이온 주입 시의 가속 에너지(주입 에너지)를 최적화함으로써, 절연막(71, 72) 아래에도 n+ 영역(426, 427)을 형성할 수 있다. 또한, 상기한 바와 같이 게이트 전극(305∼307)의 측벽에는 3층 구조의 사이드월(76)이 형성되기 때문에, 도 27의 CMOS 로직 회로부(4)의 MOS 트랜지스터 Tr1∼Tr4와 마찬가지의 LDD 구조의 소스/드레인 영역을 형성할 수 있다. MOS 트랜지스터 Tr5∼Tr7에서는, 게이트 전극(305∼307) 상 및 n+ 영역(426, 427) 상에 고융점 금속 실리사이드층이 형성되지 않는다.
본 실시예에 따른 CMOS형 고체 촬상 소자에 따르면, CMOS 로직 회로부(4, 5)측에서, 게이트 전극(301∼304)의 측벽에 형성하는 사이드월(75)로서, 실리콘 질화막을 이용하지 않는 절연막, 예를 들면 실리콘 산화막의 단층 구조로 형성하기 때문에, 소스/드레인 영역의 고불순물 농도 영역(n+ 영역, p+ 영역)(421, 424, 422, 423)에 불순물을 이온 주입한 후의 불순물의 활성화 어닐링 처리 시에, p채널 MOS 트랜지스터 Tr2, Tr4의 게이트 전극(302, 304) 중의 불순물인 붕소(B)의 실리콘 기판 중으로의 확산을 억제할 수 있어, 특성 열화를 회피할 수 있다. 즉, 엄격한 트랜지스터 특성이 요구되는 CMOS 트랜지스터를 구성하는 것이 가능하게 된다.
또한, 상술한 실시예와 마찬가지의 효과를 발휘한다. 즉, 제3 절연막(73)에 의한 단층 구조의 사이드월(75)을 이용함으로써, CMOS 로직 회로부(4)측에서는 CMOS 트랜지스터 Tr1∼Tr4의 게이트 전극(301∼304) 및 LDD 구조의 소스/드레인 영역의 고불순물 농도 영역(421∼424)의 표면에 고융점 금속 실리사이드층(44)을 형성할 수 있다. 또한, 화소(2)측에서는 MOS 트랜지스터 Tr5∼Tr7에의 고융점 금속 실리사이드층의 형성을 회피하는 것이 가능하게 된다. 또한, 화소(2)측의 MOS 트랜지스터 Tr5∼Tr7에서도, LDD 구조의 소스/드레인 영역을 갖는 MOS 트랜지스터를 구성할 수 있다.
CMOS 로직 회로부(4, 5)에서는, 고융점 금속 실리사이드층(44)을 갖기 때문에, 소자의 미세화와 함께, 기생 저항의 저감이 도모되어, 고속 동작, 소비 전력 저감을 가능하게 한다. 한편, 화소(2)에서는, 고융점 금속 실리사이드층을 갖지 않기 때문에, MOS 트랜지스터에서의 고융점 금속에 기인하는 접합 누설이 억제된다. 또한, 센서부 표면이 제1, 제2 절연막(71, 72)으로 보호되기 때문에, 사이드월 형성 시의 플라즈마 손상, 콘터미네이션 등에 의한 결함 생성도 억제된다.
따라서, 모두 LDD 구조의 소스/드레인 영역을 갖는 MOS 트랜지스터로서, 한쪽이 고융점 금속 실리사이드층이 형성된 CMOS 트랜지스터로 이루어지는 CMOS 로직 회로부와, 다른쪽의 고융점 금속 실리사이드층이 형성되지 않은 MOS 트랜지스터를 갖는 촬상 영역을 동일한 반도체 칩에 형성할 수 있다. 동시에, p채널 MOS 트랜지스터에서 게이트 전극 중의 불순물인 붕소(P)의 확산이 회피되어, 엄격하게 설정된 트랜지스터 특성을 갖는 p채널 MOS 트랜지스터가 얻어진다.
다음으로, 본 실시예에 따른 고체 촬상 소자의 제조 방법을 설명한다. 도 29∼도 41은 고융점 금속 실리사이드층을 형성하는 CMOS 로직 회로부(4)측의 제조 공정을 도시하고, 도 42∼도 53은 고융점 금속 실리사이드층을 형성하지 않은 1화소(2)측의 제조 공정을 도시한다. 도 29∼도 41의 공정과 도 42∼도 53의 공정은 서로 공정이 대응하고 있다.
우선, 도 29 및 도 42에 도시한 바와 같이, 제1 도전형, 본 예에서는 n형의 공통의 실리콘 반도체 기판(11)을 설치하고, 이 반도체 기판(11)에 소자 분리 영역(12)을 형성한다. 이 소자 분리 영역(12)은, 상술한 실시예와 마찬가지로, 반도체 기판(11)의 표면에 형성한 예를 들면 실리콘 질화막(SiN막)에 의한 마스크를 개재하여 소자 분리 영역에 대응하는 부분에 홈을 형성하고, 홈 내벽을 열 산화막으로 피복한 후, 홈 내를 실리콘 산화막(예를 들면 CVD-SiO2막)으로 매립하고, 그 후 실리콘 질화막을 제거하여 형성된다. CMOS 로직 회로부(4)에서는, 제1 MOS 트랜지스터 형성 영역(13), 제2 MOS 트랜지스터 형성 영역(14), 제3 MOS 트랜지스터 영역(15) 및 제4 MOS 트랜지스터 영역(16)을 형성하도록 소자 분리 영역(12)이 형성된다(도 29 참조). 화소(2)에서는, 센서부(포토다이오드) 형성 영역(17) 및 MOS 트랜지스터 형성 영역(18)을 형성하도록 소자 분리 영역(12)이 형성된다(도 42 참조).
다음으로, 도 30 및 도 43에 도시한 바와 같이, 반도체 기판(11) 상에 이온 주입용의 절연막, 예를 들면 스크린 산화막(SiO2막)(19)을 형성하고, 소요의 불순물을 이온 주입법에 의해 도입하여, 소요의 도전형의 반도체 웰 영역을 형성한다. 반도체 웰 영역은, 포토레지스트법을 이용하여 주입하는 불순물 및 주입 조건(주입 에너지, 불순물 농도 등)을 각 영역(13∼18)에 분리 주입하여 형성할 수 있다. CMOS 로직 회로부(4)측에서는, 예를 들면 각 MOS 트랜지스터 형성 영역(13∼16)의 깊은 위치에 제2 도전형인 p형으로서 동일한 불순물 농도의 p형 반도체 웰 영역(20)을 형성한다. 또한 기판 표면으로부터 p형 반도체 웰 영역(20)에 달하도록, 제1 및 제3 MOS 트랜지스터 형성 영역(13, 15)에서는 p형 반도체 웰 영역(21, 23)을 형성하고, 제2 및 제4 MOS 트랜지스터 형성 영역에서는 n형 반도체 웰 영역(22, 24)을 형성한다. 또한, p형 반도체 웰 영역(20)은, 1회의 이온 주입 공정에서 제1∼제4 MOS 트랜지스터 영역(13∼16)에 대하여 동시에 형성해도 되고, 혹은 각 p형, n형의 반도체 웰 영역(21, 22, 23, 24)에 대하여 개별적으로 형성하도록 해도 된다. 후자의 경우에는, 반도체 웰 영역(21, 22, 23, 24)의 이온 주입용 마스크를 겸용할 수 있어, 이온 주입용 마스크를 1매 절감할 수 있다(도 30 참조). 화소(2)측에서는, 센서부 형성 영역(17) 및 MOS 트랜지스터 형성 영역(18)의 깊은 위치에 제2 도전형인 p형으로서 동일한 불순물 농도의 p형 반도체 웰 영역(25)을 형성한다. 또한, MOS 트랜지스터 형성 영역(18)측 및 센서부 형성 영역(17)을 분리하는 부분에 깊이 방향으로 p형 반도체 웰 영역(26, 27)을 형성한다. 센서부 형성 영역(17)에서는 p형 웰 영역(25, 26, 27)으로 둘러싸인 n형 반도체 기판(11)에 의한 n형 반도체 웰 영역(11A)이 형성된다(도 43 참조).
다음으로, 도 31 및 도 44에 도시한 바와 같이, CMOS 로직 회로부(4) 및 화소(2)의 각 영역(13∼18) 상에 소요의 막 두께의 게이트 절연막(28〔281, 282, 283 〕)을 형성하고, 이 게이트 절연막(28) 상에 게이트 전극 재료막(29)을 형성한다. 게이트 절연막(28)으로서는, 예를 들면 실리콘 산화막(SiO2막)을 이용한다. 게이트 전극 재료막(29)으로서는, 예를 들면 다결정 실리콘막을 이용한다. CMOS 로직 회로부(4)측에서는, 제1 및 제2 MOS 트랜지스터 형성 영역(13, 14) 상에 동일한 소요 막 두께 t1, 예를 들면 5㎚ 두께의 게이트 절연막(281)을 형성하고, 제3 및 제4 MOS 트랜지스터 형성 영역(15, 16) 상에 동일한 소요 막 두께 t2, 예를 들면 3㎚의 게이트 절연막(282)을 형성한다(도 31 참조). 화소(2)측에서는, 센서부 형성 영역(17) 및 MOS 트랜지스터 형성 영역(18) 상에 동일한 소요 막 두께 t3, 예를 들면 3㎚의 게이트 절연막(283)을 형성한다(도 44 참조). 게이트 전극 재료막(29)의 막 두께 t4는 예를 들면 200㎚로 설정할 수 있다.
다음으로, 도 32 및 도 45에 도시한 바와 같이, 게이트 전극 재료막(29)을 예를 들면 포토레지스트법, 및 에칭법 예를 들면 드라이 에칭법을 이용하여, 패터닝하여, 화소(2)측의 형성해야 할 MOS 트랜지스터의 게이트 전극(30〔305, 306, 307〕)을 선택적으로 형성한다. 화소(2)측에서는, MOS 트랜지스터 형성 영역(18)에 대응하는 위치에 게이트 전극(305, 306, 307)을 형성한다(도 45 참조). CMOS 로직 회로부(4)측에서는, 게이트 전극 재료막(29) 상에 포토레지스트 마스크(77)를 남기기 때문에, 게이트 전극 재료막(29)은 에칭되지 않는다(도 32 참조).
다음으로, 도 33 및 도 46에 도시한 바와 같이, 화소(2)측의 영역에 각각 소자 분리 영역(12) 및 게이트 전극(30〔305∼307〕)을 마스크로 하여, 소요의 불순 물을 이온 주입법에 의해 도입하여, 소요의 도전형의 불순물 도입 영역(31〔315, 316, 317〕)을 형성한다. 화소(2)측에서는, 센서부 형성 영역(17)의 n 영역(n형 반도체 기판(11)의 일부에 대응함)(11A)에 불순물 도입 영역, 즉 포토다이오드를 구성하는 n형 반도체 영역(315)을 형성한다. 또한, p형 반도체 웰 영역(27)에 불순물 도입 영역, 즉 LDD 구조를 구성하는 저불순물 농도의 n- 영역(316, 317)을 형성한다(도 46 참조). CMOS 로직 회로부(4)측에서는 포토레지스트 마스크(77)가 피착 형성되어 있기 때문에, 불순물은 도입되지 않는다(도 33 참조).
다음으로, 도 34 및 도 47에 도시한 바와 같이, CMOS 로직 회로부(4)측의 게이트 전극 재료막(29)의 상면 및 화소(2)측의 게이트 전극(30〔305∼307〕)을 포함하는 반도체 기판(11) 상에 전면에, 소요 막 두께 t5, t6의 제1 절연막(71) 및 제2 절연막(72)을 순차 형성한다. 제1 절연막(71)에는 예를 들면 실리콘 산화막(SiO2막)을 이용할 수 있다. 제2 절연막(72)에는 실리콘 산화막과 에칭 레이트가 다른 예를 들면 실리콘 질화막을 이용할 수 있다. 제1 절연막(71)의 막 두께 t5는 예를 들면 10㎚ 정도, 제2 절연막(72)의 막 두께 t6은 예를 들면 30㎚ 정도로, 각각 설정할 수 있다.
다음으로, 도 35 및 도 48에 도시한 바와 같이, 화소(2)측의 제2 절연막(72) 상에 선택적으로 포토레지스트 마스크(78)를 형성하고, 이 상태에서 CMOS 로직 회로부(4)측의 제1 및 제2 절연막(71, 72)을, 에치백법을 이용하여 에칭하여, 게이트 전극 재료막(29)을 노출한다(도 35 참조). 화소(2)측의 영역에서는, 제1 및 제2 절연막(71, 72)은 포토레지스트 마스크(78)에 의해 보호되어, 에칭 제거되지 않고서 남는다. (도 48 참조).
다음으로, 도 36 및 도 49에 도시한 바와 같이, CMOS 로직 회로부(4)측의 게이트 전극 재료(29)를 예를 들면 포토레지스트법, 및 에칭법 예를 들면 드라이 에칭법을 이용하여 패터닝하여, 게이트 전극(30〔301∼304〕)을 형성한다. CMOS 로직 회로부(4)측에서는, 제1 MOS 트랜지스터 형성 영역(13)에 대응하는 위치에 게이트 전극(301), 제2 MOS 트랜지스터 형성 영역(14)에 대응하는 위치에 게이트 전극(302), 제3 MOS 트랜지스터 형성 영역(15)에 대응하는 위치에 게이트 전극(303), 제4 MOS 트랜지스터 형성 영역(16)에 대응하는 위치에 게이트 전극(304)을 각각 형성한다. 상술한 실시예와 마찬가지로, 본 예에서는 특성 설계의 관계에서, 제1 및 제2 MOS 트랜지스터 형성 영역(13, 14)의 게이트 전극(301, 302)의 게이트 길이를, 제3 및 제4 MOS 트랜지스터 형성 영역의 게이트 전극(303, 304)의 게이트 길이보다 크게 설정하고 있다(도 36 참조).
다음으로, 도 37 및 도 50에 도시한 바와 같이, CMOS 로직 회로부(4)측에 대하여, 소자 분리 영역(12) 및 게이트 전극(30〔301∼304〕)을 마스크로 하여, 소요의 불순물을 이온 주입법에 의해 도입하여, 소요의 도전형의 불순물 도입 영역(311, 312, 313, 314)을 형성한다. 불순물 도입 영역(311∼314)은, 포토레지스트법을 이용하여 주입하는 불순물 및 주입 조건(주입 에너지, 불순물 농도 등)을 각 영역에 분리 주입하여 형성할 수 있다. CMOS 로직 회로부(4)측에서는, 제1 및 제3 p형 반도체 웰 영역(21, 23)에 불순물 도입 영역, 즉 LDD 구조를 구성하는 저 불순물 농도의 n- 영역(311, 313)을 형성하고, 제2 및 제4 n형 반도체 웨이퍼 영역(22, 24)에 불순물 도입 영역, 즉 LDD 구조를 구성하는 저불순물 농도의 p- 영역(312, 314)을 형성한다(도 37 참조). 화소(2)측은 포토레지스트 마스크(79)로 보호되어 있기 때문에, 에칭되지 않는다(도 50 참조).
다음으로, 도 38 및 도 51에 도시한 바와 같이, CMOS 로직 회로부(4)측 및 화소(2)측의 기판 전면 상에 제3 절연막(73)을 형성한다. 제3 절연막(73)으로서는, 제2 절연막(72)과 에칭 레이트가 다른 막, 예를 들면 실리콘 산화막(SiO2막)을 이용할 수 있다. 제3 절연막(73)의 막 두께 t7은, 예를 들면 100㎚ 정도로 설정할 수 있다.
다음으로, 도 39 및 도 52에 도시한 바와 같이, 이 제3 절연막(73)을, 에치백법을 이용하여 에칭하여, CMOS 로직 회로부(4)측 및 화소(2)측의 각 게이트 전극(301∼307)의 측벽에 사이드월부(73A)를 형성한다. 이에 의해, CMOS 로직 회로부(4)측의 각 게이트 전극(301∼304)의 측벽에는, 제3 절연막(73A)에 의한 단층 구조의 사이드월(75)이 형성된다(도 39 참조). 또한, 화소(2)측에서는 제2 절연막(72)이 에칭 스토퍼로 되어 제3 절연막(73)만이 에치백되며, 제1 및 제2 절연막(71, 72)은 제거되지 않는다. 따라서, 게이트 전극(305∼307)의 측벽에는, 제1, 제2 및 제3 절연막(71, 72, 73A)에 의한 3층 구조의 사이드월(76)이 형성된다(도 52 참조).
다음으로, 도 40 및 도 53에 도시한 바와 같이, CMOS 로직 회로부(4)측 및 화소(2)측의 영역에서, 게이트 전극(301∼307) 및 사이드월(75, 76)을 마스크로 하여 소요의 불순물을 이온 주입법에 의해 도입하여, 소스/드레인 영역, HAD로 되는 소요의 도전형의 불순물 도입 영역(42〔421, 422, 423, 424, 425, 426, 427〕)을 형성한다. 불순물 도입 영역(42)은, 포토레지스트법을 이용하여 주입하는 불순물 및 주입 조건(주입 에너지, 불순물 농도 등)을 각 영역에 분리 주입하여 형성할 수 있다. CMOS 로직 회로부(4)측에서는, p형 반도체 웰 영역(21, 23)에 고불순물 농도의 p+ 소스/드레인 영역(421, 423)을 형성하고, n형 반도체 웰 영역(22, 24)에 고불순물 농도의 n+ 소스/드레인 영역(422, 424)을 형성한다. p- 영역(311)과 p+ 영역(421), p- 영역(313)과 p+ 영역(423)으로부터 각각 LDD 구조의 p형 소스/드레인 영역이 형성된다. n- 영역(312)과 n+ 영역(422), n- 영역(314)과 n+ 영역(424)으로부터 각각 LDD 구조의 n형 소스/드레인 영역이 형성된다(도 40 참조). 이 불순물 도입 시에, 다결정 실리콘의 게이트 전극(301∼304)에도 불순물이 도입되어, 도전성이 부여된다. 예를 들면, p채널 MOS 트랜지스터측의 게이트 전극(302, 304)에는 붕소(B)가 도입되고, n채널 MOS 트랜지스터측의 게이트 전극(301, 303)에는 인(P)이 도입된다. 화소(2)측에서는, 센서부 형성 영역(17)의 표면에 접합 누설 전류의 한층 더한 저감을 목적으로 하여, 매립 포토다이오드, 소위 HAD 센서를 형성하기 위한 고농도 불순물 도입 영역인 p+ 반도체 영역(홀 축적 영역)(425)을 형성할 수 있다. 또한, MOS 트랜지스터 형성 영역(18)에 고불순물 농도의 n+ 소스/드레인 영역(426, 427)을 형성한다. n- 영역(316)과 n+ 영역(426), n- 영역(317)과 n+ 영역(427)으로부터 각각 LDD 구조의 n형 소스/드레인 영역이 형성된다(도 53 참조).
화소(2)측의 MOS 트랜지스터 형성 영역(18)에서는, 표면에 제1 절연막(71) 및 제2 절연막(72)이 형성되어 있지만, 예를 들면 제1 절연막(71)의 막 두께를 10㎚, 제2 절연막(72)의 막 두께를 30㎚로 설정하였을 때, 고불순물 농도의 소스/드레인 영역을 형성하기 위한 이온 주입 에너지를, 예를 들면 주입 이온이 인(P)인 경우에 20keV 이상으로 설정함으로써, n+ 소스/드레인 영역(426, 427)을 형성할 수 있다.
다음으로, 도 41 및 도 54에 도시한 바와 같이, 살리사이드법에 의해, CMOS 로직 회로부(4)측의 다결정 실리콘으로 이루어지는 게이트 전극(301∼304) 상과 n+, p+ 소스/드레인 영역(421∼424) 상에 고융점 금속 실리사이드층(44)을 형성한다(도 41 참조). 한편, 화소(2)측에서는 제1 및 제2 절연막(71, 72)이 형성되어 있기 때문에, 고융점 금속 실리사이드층(44)은 형성되지 않는다. 고융점 금속으로서는, 예를 들면 Co, Ti, Mo, Ni, W 등을 사용할 수 있다. 본 예에서는 Co 실리사이드층을 형성하고 있다.
CMOS 로직 회로부(4)측에서는, 제1 p형 반도체 웰 영역(21)에 형성된 n채널 MOS 트랜지스터 Tr1과 제2 n형 반도체 웰 영역(22)에 형성된 p채널 MOS 트랜지스터 Tr2에 의해, CMOS 트랜지스터가 형성되며, 제3 p형 반도체 웰 영역(23)에 형성된 n채널 MOS 트랜지스터 Tr3과 제4 n형 반도체 웰 영역(24)에 형성된 p채널 MOS 트랜지스터 Tr4에 의해, CMOS 트랜지스터가 형성된다. 화소(2)측에서는, 센서부(45)가 형성된다. 본 예에서는, 센서부(45)가 p+ 반도체 영역(425)과 n형 반도체 영역(315) 및 n형 반도체 웰 영역(11A)과 p형 반도체 웰 영역(5)에 의해 HAD 센서로서 구성된다.
이후에는 종래의 CMOS형 고체 촬상 소자의 기술을 이용하여, 배선 공정, 온 칩 렌즈 형성 공정, 컬러 필터 형성 공정을 행한다. 상술한 공정에 의해, CMOS 로직 회로부(4)측에만 고융점 금속 실리사이드층(44)을 갖는 CMOS 트랜지스터가 형성되며, 화소(2)측에서 고융점 금속 실리사이드층(44)이 형성되지 않은, 목적의 CMOS형 고체 촬상 소자를 얻는다.
또한, 상기한 예에서는 공통의 반도체 기판(11)을 n형 반도체 기판을 이용하였지만, 그 밖에, 반도체 디바이스에 의해 p형의 공통의 반도체 기판(11)을 이용할 수도 있다. 또한, 각 반도체 영역도 상기한 예와는 역의 도전형으로 형성할 수도 있다.
또한, 상기한 예에서는 CMOS 로직 회로부(4)의 p채널 MOS 트랜지스터 Tr2로서는, 소스/드레인 영역을 LDD 구조로 하였지만, 그 밖에, 소스/드레인 영역을 LDD 구조로 하지 않고, 즉 p- 영역(312)을 생략한 형태로 할 수도 있다.
본 실시예에 따르면, CMOS 로직 회로부(4)측의 CMOS 트랜지스터를 구성하는 LDD 구조의 각 채널 MOS 트랜지스터에서, 그 게이트 전극(301∼304)의 측벽에 실리콘 질화막이 아닌 절연막, 본 예에서는 실리콘 산화막(제3 절연막)(73)으로 이루어지는 단층 구조의 사이드월(75)이 형성된다. 또한, n+, p+ 영역 및 다결정 실리콘의 게이트 전극에 고불순 농도의 불순물이 이온 주입된다. 예를 들면 p채널 MOS 트랜지스터측에서는 붕소(B) 불순물이 이온 주입되며, n채널 MOS 트랜지스터측에서는 인(P) 불순물이 이온 주입된다. 이와 같이, 실리콘 질화막이 아닌 실리콘 산화막의 사이드월(75)이 형성되기 때문에, 불순물 도입 후의 활성화 어닐링 처리 시에, 특히 붕소(B)가 도입된 게이트 전극에서, 게이트 전극 중의 붕소(P)의 기판 내로의 확산이 억제된다. 따라서, 트랜지스터 특성이 우수한 p채널 MOS 트랜지스터를 형성할 수 있다. 인(P)이 도입된 게이트 전극에서는, 인(P)의 확산 계수가 작기 때문에, 인(P)의 기판 내로의 확산은 발생하기 어렵다.
그리고, 본 실시예에서도, 상술과 마찬가지의 효과를 발휘한다. 즉, 화소(2)측에는 고융점 금속 실리사이드층을 형성하지 않고, CMOS 로직 회로부(4, 5)에만 고융점 금속 실리사이드층(4)을 형성한 CMOS형의 고체 촬상 소자를 제조할 수 있다. 또한, CMOS 로직 회로부(4, 5)측의 MOS 트랜지스터, 화소(2)측의 MOS 트랜지스터 모두, LDD 구조의 소스/드레인 영역을 형성할 수 있다. 화소(2)측에서는, 고융점 금속 실리사이드층(44)의 형성 시에, 제1, 제2 절연막(71, 72)으로 표 면이 보호되어 있기 때문에, 화소(2)측에의 고융점 금속 실리사이드층의 형성을 회피할 수 있다. 화소(2)측의 제3 절연막(73)의 에치백 시, 실리콘 질화막으로 형성되는 제2 절연막(72)을 에칭 스토퍼로 할 수 있기 때문에, 센서부의 실리콘 기판면이 플라즈마에 노출되지 않아, 실리콘 기판에의 손상을 회피할 수 있어, 플라즈마 손상, 콘터미네이션 등에 의한 센서부에의 결함 생성도 억제할 수 있다. 또한, 상술한 도 26에서 설명한 바와 마찬가지로, 센서부 상의 제1 절연막(71), 제2 절연막(72) 및 그 위의 배선 등의 층간 절연막(실리콘 질화막)을 갖는 막 구조의 막 두께 등의 조건을 설정함으로써, 반사 방지 효과를 발휘할 수 있다. 따라서, CMOS 로직 회로부(4)의 기생 용량을 감소시켜, 고속, 저소비 전력의 로직 회로부를 달성할 수 있다. 또한, 저접합 누설의 화소(2), 즉 노이즈 레벨을 저감한 고화질의 촬상부를, 고속, 저소비 전력의 로직 회로부와 동시에 동일 칩 내에 형성하는 것이 가능하게 된다.
도 55 및 도 56은, 본 발명에 따른 반도체 장치를 도 1의 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시한다. 본 예는 도 27 및 도 28에 도시한 CMOS형의 고체 촬상 소자의 변형예이다.
본 실시예에 따른 고체 촬상 소자는, CMOS 로직 회로부(4)측이 상술한 도 27과 마찬가지로, 각 MOS 트랜지스터 Tr1∼Tr4의 게이트에서 참조 부호 301∼304의 사이드월(75)을 제3 절연막인 예를 들면 실리콘 산화막(SiO2막)(73)으로 이루어지는 단층 구조로 형성하여 구성된다(도 55 참조). 한편, 화소(2)측은, 제1, 제2 및 제3 절연막인 예를 들면 실리콘 산화막(SiO2막)(71), 실리콘 질화막(SiN막)(72) 및 실리콘 산화막(SiO2막)(73)을 에치백하지 않고서, 센서부(45), 게이트 전극(304∼307) 및 소스/드레인 영역 상을 포함하는 전면에 남겨 구성된다(도 56 참조). 그 밖의 구성은 도 27 및 도 28과 마찬가지이기 때문에, 도 27, 도 28에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
다음으로, 도 57∼도 64를 이용하여, 이러한 CMOS형의 고체 촬상 소자의 제조 방법을 설명한다. 도 57∼도 60은 고융점 금속 실리사이드층을 형성하는 CMOS 로직 회로부(4)측의 제조 공정을 도시하고, 도 61∼도 64는 고융점 금속 실리사이드층을 형성하지 않은 화소(2)측의 제조 공정을 도시한다. 도 57∼도 60의 공정과 도 61∼도 64의 공정은 서로 대응하고 있다.
본 실시예에서는, 우선, 상술한 도 29∼도 34의 공정, 도 42∼도 47의 공정과 마찬가지의 공정을 행한다. 도 57은 도 34의 공정에 대응하고, 도 61은 도 42의 공정에 대응한다.
다음으로, 도 58 및 도 62에 도시한 바와 같이, 화소(2)측에서, 게이트 전극(304∼307)과, 에치백되지 않은 제1 절연막(71) 및 제2 절연막(72)에 의한 사이드월을 마스크로 하여, 포토레지스트법 및 이온 주입법에 의해, MOS 트랜지스터의 n+ 소스/드레인 영역(426, 427)을 형성한다. 또한 센서부의 n형 반도체 영역(11A)의 표면에, 접합 누설에서의 한층 더한 저감을 목적으로 하여 p+ 반도체 영역(425)을 형성한다(도 62 참조). CMOS 로직 회로부(4)측에서는, 포토레지스트 마스크(81)에 의해 불순물은 도입되지 않는다(도 58 참조).
다음으로, CMOS 로직 회로부(4)측에서는 상술한 도 35∼도 37의 공정과 마찬가지의 공정을 거쳐, 각 게이트 전극(301∼304)을 형성하고, 또한 소스/드레인 영역의 n-, p- 영역(311∼314)을 형성한다. 화소(2)측에서는 상술한 도 48∼도 50의 공정과 마찬가지의 공정을 거친 후, 포토레지스트 마스크(78)를 제거한다.
다음으로, 도 59 및 도 63에 도시한 바와 같이, CMOS 로직 회로부(4) 및 화소(2) 상의 전면에 제3 절연막(상술과 마찬가지의 실리콘 산화막)(73)을 형성한다.
다음으로, 도 60 및 도 64에 도시한 바와 같이, 화소(2)측을 포토레지스트 마스크(82)로 피복하여, CMOS 로직 회로부(4)측의 제3 절연막(73)만을 에치백하여 제3 절연막인 실리콘 산화막(73)에 의한 단층 구조의 사이드월(75)을 형성한다.
이 이후에는, 도 40∼도 41의 공정과 동일한 공정을 거쳐, CMOS 로직 회로부(4)측에 고융점 금속 실리사이드층(44)을 가진 CMOS 트랜지스터를 형성하여 CMOS 로직 회로부(4)를 형성한다. 한편 화소(2)측의 포토레지스트 마스크(82)를 제거하여 화소(2)를 형성한다(도 55, 도 56 참조).
본 실시예에서도, 상술한 도 27, 도 28의 CMOS형의 고체 촬상 소자 및 그 제조 방법과 마찬가지의 작용 효과를 발휘한다. 또한, 제2 절연막(72)의 막 두께를 자유롭게 설정할 수 있는 구조이기 때문에, 센서부(45)에의 입사광에 대하여, 제1, 제2 및 제3 절연막(71, 72, 73)의 구조에 의해 결정되는 반사광 강도를 최소화할 수 있다.
도 65 및 도 66은, 본 발명에 따른 반도체 장치를 도 1의 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시한다. 본 예는 도 27 및 도 28에 도시한 CMOS형의 고체 촬상 소자의 다른 변형예이다.
본 실시예에 따른 고체 촬상 소자는, CMOS 로직 회로부(4)측이 상술한 도 27과 마찬가지로, 각 MOS 트랜지스터 Tr1∼Tr4의 게이트에서 참조 부호 301∼304의 사이드월(86)을 다시 형성한 제2 절연막(예를 들면 실리콘 산화막 : 상술한 제3 절연막(73)에 상당함)(75)으로 이루어지는 단층 구조로 형성하여 구성된다(도 55 참조). 한편, 화소(2)측은, 제1 절연막(예를 들면 실리콘 산화막)(71)을 생략하고, 다시 제1 절연막(실리콘 질화막 : 상술한 제2 절연막(72)에 상당함)(84)을 전면에 피복함과 함께, 제2 절연막(실리콘 산화막 : 상술한 제3 절연막(73)에 상당함)(85)에 의한 사이드월(87)을 형성하여 구성된다(도 66 참조). 그 밖의 구성은 도 27 및 도 28과 마찬가지이기 때문에, 도 27, 도 28에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
다음으로, 도 67∼도 72를 이용하여, 이러한 CMOS형의 고체 촬상 소자의 제조 방법을 설명한다. 도 67∼도 69는 고융점 금속 실리사이드층을 형성하는 CMOS 로직 회로부(4)측의 제조 공정을 도시하고, 도 70∼도 72는 고융점 금속 실리사이드층을 형성하지 않은 화소(2)측의 제조 공정을 도시한다. 도 67∼도 69의 공정과 도 70∼도 72의 공정은 서로 대응하고 있다.
본 실시예에서는, 우선, 상술한 제1 절연막(예를 들면 SiO2막)(71)을 생략한 상태에서, 상술한 도 29∼도 34의 공정, 도 42∼도 47의 공정과 마찬가지의 공정을 행한다. 도 67은 도 34의 공정에 대응한다. 도 70은 도 47의 공정에 대응하며, 단 게이트 절연막(283) 및 게이트 전극(305∼307) 상에는 다시 제1 절연막(예를 들면 실리콘 질화막)(84)을 퇴적한다. 제1 절연막인 예를 들면 실리콘 질화막(84)의 막 두께는 40㎚ 정도로 설정한다.
다음으로, MOS 로직 회로부(4)측에서는 상술한 도 35∼도 38의 공정과 마찬가지의 공정을 거쳐, 즉 게이트 전극(301∼304)을 형성하고, 또한 소스/드레인 영역의 n-, p- 영역(331∼314)을 형성하며, 전면에 제2 절연막(예를 들면 실리콘 산화막)(85)을 퇴적한다. 제2 절연막인 예를 들면 실리콘 산화막(85)의 막 두께는, 100㎚ 정도로 할 수 있다. 화소(2)측에서는 상술한 도 49∼도 51과 마찬가지의 공정을 거친다.
다음으로, 도 68 및 도 71에 도시한 바와 같이, CMOS 로직 회로부(4)측 및 화소(2)측의 제2 절연막(85)을 에치백하여 각 게이트 전극(301∼307)의 측벽에 제2 절연막(85)에 의한 사이드월(86)을 형성한다.
다음으로, 도 69 및 도 72(상술한 도 40 및 도 53에 상당)에 도시한 바와 같이, CMOS 로직 회로부(4)측 및 화소(2)측에 소요의 도전형의 고농도의 불순물을 이온 주입하여, n+, p+ 소스/드레인 영역(421∼424), p+ 반도체 영역(425), n+ 소스/드레인 영역(426, 427)을 형성한다. 화소(2)에서의 이온 주입은, 주입하는 이온이 인(P)인 경우, 예를 들면 20keV 이상의 에너지로 주입한다. 이 이후에는, 도 41 및 도 54의 공정과 마찬가지의 공정을 거쳐, 고융점 금속 실리사이드층(44)을 형성하여 CMOS 로직 회로부(4)를 형성한다. 한편, 고융점 금속 실리사이드층을 형성하지 않은 화소(2)를 형성한다.
본 실시예에서도, 상술한 도 27, 도 28의 CMOS형의 고체 촬상 소자 및 그 제조 방법과 마찬가지의 작용 효과를 발휘한다. 수광 센서부(45)에의 입사광에 대한 반사광 강도를, 실리콘 산화막, 실리콘 질화막의 2층 구조보다 저감할 수 있는 경우에는, 본 실시예의 구조를 채용할 수 있다.
도 73 및 도 74는, 본 발명에 따른 반도체 장치를 도 1의 CMOS형의 고체 촬상 소자에 적용한 다른 실시예를 도시한다. 본 예는 도 27 및 도 28에 도시한 CMOS형의 고체 촬상 소자의 다른 변형예이다.
본 실시예에 따른 고체 촬상 소자는, CMOS 로직 회로부(4)측이 상술한 도 27과 마찬가지로, 각 MOS 트랜지스터 Tr1∼Tr4의 게이트에서 참조 부호 301∼304의 사이드월(75)을 제3 절연막인 예를 들면 실리콘 산화막(SiO2막)(73)으로 이루어지는 단층 구조로 형성하여 구성된다(도 73 참조). 한편, 화소(2)측은, 게이트 절연막(283) 및 게이트 전극(305∼307)을 포함하는 전면 상을 피복하도록 제1 절연막(실리콘 질화막 : 상술한 제2 절연막(72)에 상당함)(84) 및 제2 절연막(실리콘 산화막 : 상술한 제3 절연막(73)에 상당함)(85)을 적층하여 구성된다(도 66 참조). 그 밖의 구성은 도 27 및 도 28과 마찬가지이기 때문에, 도 27, 도 28에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
다음으로, 도 75∼도 82를 이용하여, 이러한 CMOS형의 고체 촬상 소자의 제조 방법을 설명한다. 도 75∼도 78은 고융점 금속 실리사이드층을 형성하는 CMOS 로직 회로부(4)측의 제조 공정을 도시하고, 도 79∼도 82는 고융점 금속 실리사이드층을 형성하지 않은 화소(2)측의 제조 공정을 도시한다. 도 75∼도 78의 공정과 도 79∼도 82의 공정은 서로 대응하고 있다.
본 실시예에서는, 우선, 상술한 제1 절연막(예를 들면 SiO2막)(71)을 생략한 상태에서, 상술한 도 29∼도 34의 공정, 도 42∼도 47의 공정과 마찬가지의 공정을 행한다. 도 75는 도 34의 공정에 대응한다. 도 79는 도 47의 공정에 대응하며, 단 게이트 절연막(283) 및 게이트 전극 전극(305∼307) 상에는 다시 제1 절연막(예를 들면 실리콘 질화막)(84)을 퇴적한다. 제1 절연막인 예를 들면 실리콘 질화막(84)의 막 두께는 40㎚ 정도로 설정한다.
다음으로, 도 76 및 도 80에 도시한 바와 같이, 화소(2)측에서, 게이트 전극(304∼307)과, 에치백되지 않은 제1 절연막(84)에 의한 사이드월을 마스크로 하여, 포토레지스트법 및 이온 주입법에 의해, MOS 트랜지스터의 n+ 소스/드레인 영역(426, 427)을 형성한다. 또한 센서부의 n형 반도체 영역(11A)의 표면에, 접합 누설에서의 한층 더한 저감을 목적으로 하여 p+ 반도체 영역(425)을 형성한다(도 80 참조). CMOS 로직 회로부(4)측에서는, 포토레지스트 마스크(88)에 의해 불순물은 도입되지 않는다(도 76 참조).
다음으로, CMOS 로직 회로부(4)측에서는 상술한 도 35∼도 37의 공정과 마찬가지의 공정을 거쳐, 각 게이트 전극(301∼304)을 형성하고, 또한 소스/드레인 영역의 n-, p- 영역(311∼314)을 형성한다. 화소(2)측에서는 상술한 도 48∼도 50의 공정과 마찬가지의 공정을 거친 후, 포토레지스트 마스크(78)를 제거한다.
다음으로, 도 77 및 도 81에 도시한 바와 같이, CMOS 로직 회로부(4) 및 화소(2) 상의 전면에 제2 절연막(예를 들면 실리콘 산화막)(85)을 형성한다.
다음으로, 도 78 및 도 82에 도시한 바와 같이, 화소(2)측을 포토레지스트 마스크(89)로 피복하여, CMOS 로직 회로부(4)측의 제2 절연막(85)만을 에치백하여 제2 절연막인 실리콘 산화막(85)에 의한 단층 구조의 사이드월(86)을 형성한다.
이 이후에는, 도 40∼도 41의 공정과 동일한 공정을 거쳐, CMOS 로직 회로부(4)측에 고융점 금속 실리사이드층(44)을 가진 CMOS 트랜지스터를 형성하여 CMOS 로직 회로부(4)를 형성한다. 한편 화소(2)측의 포토레지스트 마스크(82)를 제거하여 화소(2)를 형성한다(도 73, 도 74 참조).
본 실시예에서도, 상술한 도 27, 도 28의 CMOS형의 고체 촬상 소자 및 그 제조 방법과 마찬가지의 작용 효과를 발휘한다. 또한, 제1 절연막(84)의 막 두께를 자유롭게 설정할 수 있는 구조이기 때문에, 센서부(45)에의 입사광에 대하여, 제1 절연막(84)에 의해 결정되는 반사광 강도를 최소화할 수 있다.
상술한 실시예에서는, CMOS형 고체 촬상 소자에 적용한 경우이지만, 본 발명은, 이러한 CMOS형 고체 촬상 소자에 한정되지 않는다. 예를 들면, 본 발명은, 도 84에 도시한 바와 같이, 1메모리 셀이 MOS 트랜지스터와 용량으로 이루어지는 DRAM 셀(62)과, 이 DRAM 셀(62) 주변의 CMOS 로직 회로부(63, 64) 및 아날로그 회로부(65, 66)를 혼재하여 이루어지는 반도체 장치(61), 소위 DRAM 혼재 로직 반도체 집적 회로(LSI)에도 적용할 수 있다. 이 경우, DRAM 셀(62)측의 MOS 트랜지스터에는 고융점 금속 실리사이드층을 형성하지 않고, CMOS 로직 회로부(63, 64)측의 CMOS 트랜지스터에 고융점 금속 실리사이드층을 형성하도록 하고 있다. 이 DRAM 혼재 로직 LSI(61)에서도 고성능화를 도모할 수 있다.
또한, 고융점 금속 실리사이드층을 구별하여 형성하는 영역도, 상기한 예에 한정되지 않는다. 예를 들면, 로직 회로부 중 I/O 셀과 같은 정전 파괴에 대하여 보호 트랜지스터, 보호 다이오드를 형성하는 영역에는, 고융점 금속 실리사이드층을 형성하지 않아도 된다. 즉, 이 경우의 로직 회로는, 본 발명의 고융점 금속 실리사이드층을 형성하지 않은 영역의 범주에 들어간다.
또한, 본 발명은, 고융점 금속 실리사이드층의 형성 영역을 반도체 칩 내에서 구별하여 형성하는 각종 디바이스에 폭넓게 적용하는 것이 가능하다.
따라서, 본 발명은, 이러한 각종 디바이스를 탑재한 각종 전자 기기에 적용하는 것이 가능하다. 본 발명에 의해 소형, 고성능화를 달성한 반도체 장치를 탑재함으로써, 각종 전자 기기의 소형화, 고기능화를 촉진할 수 있다. 특히, 형태 전화 등의 이동체 통신 단말기에 적용함으로써, 매우 큰 효과를 얻는 것이 가능하다. 이러한 전자 기기도 본 발명의 범위에 포함되는 것이다.
또한, 상술한 각 절연막(35, 36, 38), 혹은 절연막(51, 52)의 재질도, 상기 한 예의 조합에 한정되지 않고, 적절하게 변경할 수 있다.

Claims (79)

  1. 기판에 실리사이드층이 형성된 제1 영역과 실리사이드층이 형성되지 않은 제2 영역을 갖고, 상기 제1 영역에 형성된 복수의 제1 전계 효과 트랜지스터의 게이트 전극의 측벽에 복수의 절연막으로 이루어지는 사이드월이 형성되며, 상기 복수의 제1 전계 효과 트랜지스터의 소스/드레인 영역에 상기 실리사이드층이 형성되고, 상기 제2 영역이, 상기 제2 영역에 형성된 제2 전계 효과 트랜지스터를 포함하여 상기 복수의 절연막 중의 하층의 절연막으로 피복되며, 상기 제2 전계 효과 트랜지스터의 게이트 전극의 측벽에 대응하여 상기 복수의 절연막 중의 상층의 절연막으로 이루어지는 사이드월이 형성되어 이루어지고,
    상기 복수의 제1 전계 효과 트랜지스터 중 적어도 하나의 게이트 길이는, 다른 제1 전계 효과 트랜지스터들의 게이트 길이보다 큰 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 영역에 형성된 복수의 제1 전계 효과 트랜지스터의 게이트 전극에 실리사이드층이 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 절연막이 제1 절연막, 제2 절연막, 제3 절연막으로 형성되고, 상기 제2 영역을 피복하는 하층의 절연막이 상기 제1 및 제2 절연막으로 형성되며, 상기 상층의 절연막이 상기 제3 절연막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 절연막이 상기 제3 절연막과 다른 에칭 특성을 갖는 절연막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 및 제3 절연막이 실리콘 산화막으로 형성되고, 상기 제2 절연막이 실리콘 질화막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 제1 절연막이 되는 실리콘 산화막의 막 두께가 20㎚ 이하, 상기 제2 절연막이 되는 실리콘 질화막의 막 두께가 30㎚ 이하, 상기 제3 절연막이 되는 실리콘 산화막의 막 두께가 100㎚ 이하로 설정되어 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 절연막이 제1 절연막 및 제2 절연막으로 형성되고, 상기 제2 영역을 피복하는 하층의 절연막이 상기 제1 절연막으로 형성되며, 상기 상층의 절연막이 상기 제2 절연막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 절연막이 상기 제1 절연막과 에칭 특성이 다른 절연막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 절연막이 실리콘 질화막으로 형성되고, 상기 제2 절연막이 실리콘 산화막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 제1 절연막이 되는 실리콘 질화막의 막 두께가 30㎚ 이하, 상기 제2 절연막이 되는 실리콘 산화막의 막 두께가 100㎚ 이하로 설정되어 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 신호 전하 축적 수단이 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 상기 제2 전계 효과 트랜지스터와 센서부로 이루어지는 화소를 가진 촬상 영역이 형성되어, CMOS형의 고체 촬상 소자로서 이용하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 촬상 영역의 센서부 상에, 제1 절연막의 실리콘 산화막과 제2 절연막의 실리콘 질화막과 상층 절연막의 실리콘 질화막이 적층되며, 상기 제1 절연막의 실리콘 산화막의 막 두께가 20㎚ 이하, 상기 제2 절연막의 실리콘 질화막과 상기 상층 절연막의 실리콘 질화막의 합계의 막 두께가 150㎚∼20㎚로 설정되어 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 제2 전계 효과 트랜지스터와 용량 소자로 이루어지는 메모리 소자를 가진 DRAM 셀이 형성되어, DRAM 혼재 로직 반도체 집적 회로로서 이용하는 것을 특징으로 하는 반도체 장치.
  15. 기판의 실리사이드층을 형성해야 할 제1 영역 상과 실리사이드층을 형성하지 않은 제2 영역 상에 게이트 절연막을 개재하여 복수의 게이트 전극을 형성하는 공정과, 상기 기판에 상기 게이트 전극을 마스크로 하여 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 상기 게이트 전극을 포함하는 상기 기판의 전면에 하층이 되는 절연막을 형성하는 공정과, 상기 제1 영역 상의 상기 하층이 되는 절연막만을 선택적으로 에치백하여 게이트 전극 측벽에 사이드월을 형성하는 공정과, 상기 제1 및 제2 영역 상에 상층이 되는 절연막을 형성하고, 상기 상층이 되는 절연막을 에치백하여 상기 게이트 전극의 측벽에 대응하는 부분에 사이드월을 형성하며, 상기 사이드월 및 상기 게이트 전극을 마스크로 하여 불순물을 도입하여 제2 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역의 제2 불순물 도입 영역 또는 상기 제2 불순물 도입 영역과 상기 게이트 전극에 실리사이드층을 선택적으로 형성하는 공정을 포함하고,
    상기 제1 영역에 형성되는 복수의 게이트 전극들 중 적어도 하나의 길이는 나머지 다른 게이트 전극들의 길이보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 하층 및 상층의 절연막을 구성하는 복수의 절연막을, 제1 절연막과 제2 절연막과 제3 절연막의 3층막으로 형성하고, 하층의 절연막을 상기 제1 및 제2 절연막으로 형성하며, 상기 상층의 절연막을 상기 제3 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 절연막을 상기 제3 절연막과 다른 에칭 특성을 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 절연막을 실리콘 산화막으로 형성하고, 상기 제2 절연막을 실리콘 질화막으로 형성하며, 상기 제3 절연막을 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 하층 및 상층의 절연막을 구성하는 복수의 절연막을, 제1 절연막과 제2 절연막의 2층막으로 형성하고, 상기 하층의 절연막을 상기 제1 절연막으로 형성하며, 상기 상층의 절연막을 상기 제2 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 절연막을 상기 제2 절연막과 다른 에칭 특성을 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 제1 절연막을 실리콘 산화막으로 형성하고, 상기 제2 절연막을 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제15항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 전계 효과 트랜지스터와 센서부로 이루어지는 촬상 영역을 형성하여, CMOS형의 고체 촬상 소자를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제15항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 복수의 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 전계 효과 트랜지스터와 용량으로 이루어지는 메모리 소자를 형성하여, DRAM 혼재 로직 반도체 집적 회로를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 기판에 실리사이드층이 형성된 제1 영역과 실리사이드층이 형성되지 않은 제2 영역을 갖고, 상기 제1 영역에 형성된 복수의 제1 전계 효과 트랜지스터의 게이트 전극의 측벽에 복수의 절연막으로 이루어지는 사이드월이 형성되며, 상기 복수의 제1 전계 효과 트랜지스터의 소스/드레인 영역, 또는 소스/드레인 영역과 게이트 전극에 상기 실리사이드층이 형성되고, 상기 제2 영역이, 상기 제2 영역에 형성된 제2 전계 효과 트랜지스터를 포함하여 상기 복수의 절연막 중의 하층의 절연막으로 피복되며, 상기 제2 전계 효과 트랜지스터의 게이트 전극의 측벽에 대응하여 상기 복수의 절연막 중의 상층의 절연막으로 이루어지는 사이드월이 형성되어 이루어지는 반도체 장치를 탑재하여 이루어지고,
    상기 복수의 제1 전계 효과 트랜지스터 중 적어도 하나의 게이트 길이는, 다른 제1 전계 효과 트랜지스터들의 게이트 길이보다 큰 것을 특징으로 하는 전자 기기.
  25. 제24항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 신호 전하 축적 수단이 형성되어 이루어지는 것을 특징으로 하는 전자 기기.
  26. 제24항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 상기 제2 전계 효과 트랜지스터와 센서부로 이루어지는 화소를 가진 촬상 영역이 형성되어, CMOS형의 고체 촬상 소자로서 이용하는 반도체 장치를 탑재하여 이루어지는 것을 특징으로 하는 전자 기기.
  27. 제24항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 제2 전계 효과 트랜지스터와 용량 소자로 이루어지는 메모리 소자를 가진 DRAM 셀이 형성되어, DRAM 혼재 로직 반도체 집적 회로로서 이용하는 반도체 장치를 탑재하여 이루어지는 것을 특징으로 하는 전자 기기.
  28. 제24항에 있어서,
    휴대형의 통신 기기인 것을 특징으로 하는 전자 기기.
  29. 기판에 실리사이드층이 형성된 제1 영역과 실리사이드층이 형성되지 않은 제2 영역을 갖고, 상기 제2 영역이, 상기 제2 영역에 형성된 제2 전계 효과 트랜지스터를 포함하여 복수의 절연막 중의 하층의 절연막으로 피복되며, 상기 제2 전계 효과 트랜지스터의 게이트 전극의 측벽에 대응하여 상기 복수의 절연막 중의 상층의 절연막으로 이루어지는 단층막의 사이드월이 형성되고, 상기 제1 영역에 형성된 복수의 제1 전계 효과 트랜지스터의 게이트 전극의 측벽에 질화 실리콘을 포함하지 않은 상기 단층막으로 이루어지는 사이드월이 형성되고, 상기 복수의 제1 전계 효과 트랜지스터의 소스/드레인 영역, 또는 소스/드레인 영역과 게이트 전극에 상기 실리사이드층이 형성되어 이루어지며,
    상기 복수의 제1 전계 효과 트랜지스터 중 적어도 하나의 게이트 길이는, 다른 제1 전계 효과 트랜지스터들의 게이트 길이보다 큰 것을 특징으로 하는 반도체 장치.
  30. 기판에 실리사이드층이 형성된 제1 영역과 실리사이드층이 형성되지 않은 제2 영역을 갖고, 상기 제2 영역이, 상기 제2 영역에 형성된 제2 전계 효과 트랜지스터를 포함하여 복수의 절연막으로 피복되며, 상기 제1 영역에 형성된 복수의 제1 전계 효과 트랜지스터의 게이트 전극의 측벽에 상기 복수의 절연막 중 상층의 절연막으로 이루어지는 질화 실리콘을 포함하지 않는 단층막의 사이드월이 형성되고, 상기 복수의 제1 전계 효과 트랜지스터의 소스/드레인 영역, 또는 소스/드레인 영역과 게이트 전극에 상기 실리사이드층이 형성되어 이루어지며,
    상기 복수의 제1 전계 효과 트랜지스터 중 적어도 하나의 게이트 길이는, 다른 제1 전계 효과 트랜지스터들의 게이트 길이보다 큰 것을 특징으로 하는 반도체 장치.
  31. 제29항에 있어서,
    상기 복수의 절연막이 제1 절연막, 제2 절연막, 제3 절연막으로 형성되고, 상기 제2 영역을 피복하는 하층의 절연막이 상기 제1 및 제2 절연막으로 형성되며, 상기 상층의 절연막이 상기 제3 절연막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  32. 제31항에 있어서,
    상기 제1 및 제3 절연막이 실리콘 산화막으로 형성되고, 상기 제2 절연막이 실리콘 질화막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  33. 제32항에 있어서,
    상기 제1 절연막이 되는 실리콘 산화막의 막 두께가 20㎚ 이하, 상기 제2 절연막이 되는 실리콘 질화막의 막 두께가 30㎚ 이하, 상기 제3 절연막이 되는 실리콘 산화막의 막 두께가 100㎚ 이하로 설정되어 이루어지는 것을 특징으로 하는 반도체 장치.
  34. 제29항에 있어서,
    상기 복수의 절연막이 제1 절연막, 제2 절연막으로 형성되고, 상기 제2 영역 을 피복하는 하층의 절연막이 상기 제1 절연막으로 형성되며, 상기 상층의 절연막이 상기 제2 절연막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  35. 제34항에 있어서,
    상기 제1 절연막이 실리콘 질화막으로 형성되고, 상기 제2 절연막이 실리콘 산화막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  36. 제35항에 있어서,
    상기 제1 절연막이 되는 실리콘 질화막의 막 두께가 100㎚ 이하, 상기 제2 절연막이 되는 실리콘 산화막의 막 두께가 100㎚ 이하로 설정되어 이루어지는 것을 특징으로 하는 반도체 장치.
  37. 제30항에 있어서,
    상기 복수의 절연막이 제1 절연막, 제2 절연막, 제3 절연막으로 형성되고, 상기 상층의 절연막이 상기 제3 절연막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  38. 제37항에 있어서,
    상기 제1 및 제3 절연막이 실리콘 산화막으로 형성되고, 상기 제2 절연막이 실리콘 질화막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  39. 제38항에 있어서,
    상기 제1 절연막이 되는 실리콘 산화막의 막 두께가 20㎚ 이하, 상기 제2 절연막이 되는 실리콘 질화막의 막 두께가 30㎚ 이하, 상기 제3 절연막이 되는 실리콘 산화막의 막 두께가 100㎚ 이하로 설정되어 이루어지는 것을 특징으로 하는 반도체 장치.
  40. 제30항에 있어서,
    상기 복수의 절연막이 제1 절연막, 제2 절연막으로 형성되고, 상기 상층의 절연막이 상기 제2 절연막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  41. 제40항에 있어서,
    상기 제1 절연막이 실리콘 질화막으로 형성되고, 상기 제2 절연막이 실리콘 산화막으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  42. 제41항에 있어서,
    상기 제1 절연막이 되는 실리콘 질화막의 막 두께가 100㎚ 이하, 상기 제2 절연막이 되는 실리콘 산화막의 막 두께가 100㎚ 이하로 설정되어 이루어지는 것을 특징으로 하는 반도체 장치.
  43. 제29항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 신호 전하 축적 수단이 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  44. 제30항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 신호 전하 축적 수단이 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  45. 제29항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 상기 제2 전계 효과 트랜지스터와 센서부로 이루어지는 화소를 가진 촬상 영역이 형성되어, CMOS형의 고체 촬상 소자로서 이용하는 것을 특징으로 하는 반도체 장치.
  46. 제45항에 있어서,
    상기 촬상 영역의 센서부 상에, 제1 절연막의 실리콘 산화막과 제2 절연막의 실리콘 질화막과 상층 절연막의 실리콘 질화막이 퇴적되며, 상기 제1 절연막의 실 리콘 산화막의 막 두께가 20㎚ 이하, 상기 제2 절연막의 실리콘 질화막과 상기 상층 절연막의 실리콘 질화막의 합계의 막 두께가 150㎚∼20㎚로 설정되어 이루어지는 것을 특징으로 하는 반도체 장치.
  47. 제29항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 제2 전계 효과 트랜지스터와 용량 소자로 이루어지는 메모리 소자를 가진 DRAM 셀이 형성되어, DRAM 혼재 로직 반도체 집적 회로로서 이용하는 것을 특징으로 하는 반도체 장치.
  48. 제30항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 상기 제2 전계 효과 트랜지스터와 센서부로 이루어지는 화소를 가진 촬상 영역이 형성되어, CMOS형의 고체 촬상 소자로서 이용하는 것을 특징으로 하는 반도체 장치.
  49. 제30항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 제2 전계 효과 트랜지스터와 용량 소자로 이루어지는 메모리 소자를 가진 DRAM 셀이 형성되어, DRAM 혼재 로직 반도체 집적 회로로서 이용하는 것을 특징으로 하는 반도체 장치.
  50. 기판의 실리사이드층을 형성해야 할 제1 영역과 실리사이드층을 형성하지 않은 제2 영역에 게이트 절연막을 개재하여 게이트 전극 재료막을 형성하는 공정과, 상기 제2 영역 상의 상기 게이트 전극 재료막만을 선택적으로 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 상기 제2 영역에 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역 및 상기 제2 영역의 전면에 제1 절연막 및 제2 절연막을 적층하는 공정과, 상기 제2 영역 상을 마스크하고, 상기 제1 영역의 상기 게이트 전극 재료막 상의 상기 제1 및 제2 절연막을 제거하여 상기 게이트 전극 재료막을 패터닝하여 복수의 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 상기 제1 영역에 불순물을 도입하여, 제2 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역 상 및 상기 제2 영역 상의 전면에 제3 절연막을 형성한 후, 상기 제3 절연막을 에치백하여, 상기 제1 영역에서는 게이트 전극의 측벽에 제3 절연막에 의한 단층막의 사이드월을 형성하고, 상기 제2 영역에서는 상기 게이트 전극의 측벽에 상기 제1 및 제2 절연막을 개재하여 상기 제3 절연막에 의한 사이드월을 형성하는 공정과, 상기 제1 영역 및 상기 제2 영역에 상기 게이트 전극 및 상기 사이드월을 마스크로 하여 불순물을 도입하여 제3 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역의 제3 불순물 도입 영역 또는 상기 제3 불순물 도입 영역과 게이트 전극에 실리사이드층을 형성하는 공정을 포함하고,
    상기 제1 영역에 형성되는 복수의 게이트 전극들 중 적어도 하나의 길이는 나머지 다른 게이트 전극들의 길이보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 기판의 실리사이드층을 형성해야 할 제1 영역과 실리사이드층을 형성하지 않은 제2 영역에 게이트 절연막을 개재하여 게이트 전극 재료막을 형성하는 공정과, 상기 제2 영역 상의 상기 게이트 전극 재료막만을 선택적으로 패터닝하여 게이트 전극을 형성하는 공정과, 상기 제2 영역에 상기 게이트 전극을 마스크로 하여 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역 및 상기 제2 영역의 전면에 제1 절연막 및 제2 절연막을 적층하는 공정과, 상기 제2 영역에 상기 게이트 전극 및 상기 게이트 전극 측벽의 상기 제1, 제2 절연막을 마스크로 하여 불순물을 도입하여 제2 불순물 도입 영역을 형성하는 공정과, 상기 제2 영역 상을 마스크하고, 상기 제1 영역의 상기 게이트 전극 재료막 상의 상기 제1 및 제2 절연막을 제거하여 상기 게이트 전극 재료막을 패터닝하여 복수의 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 상기 제1 영역에 불순물을 도입하여, 제3 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역 및 상기 제2 영역의 전면에 제3 절연막을 형성한 후, 상기 제2 영역을 마스크하여 상기 제3 절연막을 에치백하여, 상기 제1 영역의 상기 게이트 전극의 측벽에 상기 제3 절연막에 의한 단층막의 사이드월을 형성하고, 상기 제1 영역에 상기 게이트 전극 및 상기 사이드월을 마스크로 하여 불순물을 도입하여 제4 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역의 상기 제4 불순물 도입 영역, 또는 상기 제4 불순물 도입 영역과 상기 게이트 전극에 실리사이드층을 형성하는 공정을 포함하고,
    상기 제1 영역에 형성되는 복수의 게이트 전극들 중 적어도 하나의 길이는 나머지 다른 게이트 전극들의 길이보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 기판의 실리사이드층을 형성해야 할 제1 영역과 실리사이드층을 형성하지 않은 제2 영역에 게이트 절연막을 개재하여 게이트 전극 재료막을 형성하는 공정과, 상기 제2 영역 상의 상기 게이트 전극 재료막만을 선택적으로 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 상기 제2 영역에 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역 및 상기 제2 영역의 전면에 제1 절연막을 형성하는 공정과, 상기 제2 영역을 마스크하고, 상기 제1 영역의 상기 게이트 전극 재료막 상의 상기 제1 절연막을 제거하며, 상기 게이트 전극 재료막을 패터닝하여 복수의 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 상기 제1 영역에 불순물을 도입하여 제2 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역 상 및 상기 제2 영역 상의 전면에 제2 절연막을 형성한 후, 상기 제2 절연막을 에치백하여, 상기 제1 영역에서는 게이트 전극의 측벽에 제2 절연막에 의한 단층막의 사이드월을 형성하고, 상기 제2 영역에서는 상기 게이트 전극의 측벽에 상기 제1 절연막을 개재하여 상기 제2 절연막에 의한 사이드월을 형성하는 공정과, 상기 제1 영역 및 상기 제2 영역에 상기 게이트 전극 및 상기 사이드월을 마스크로 하여 불순물을 도입하여 제3 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역의 제3 불순물 도입 영역 또는 상기 제3 불순물 도입 영역과 게이트 전극에 실리사이드층을 형성하는 공정을 포함하고,
    상기 제1 영역에 형성되는 복수의 게이트 전극들 중 적어도 하나의 길이는 나머지 다른 게이트 전극들의 길이보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 기판의 실리사이드층을 형성해야 할 제1 영역과 실리사이드층을 형성하지 않은 제2 영역에 게이트 절연막을 개재하여 게이트 전극 재료막을 형성하는 공정과, 상기 제2 영역 상의 상기 게이트 전극 재료막만을 선택적으로 패터닝하여 게이트 전극을 형성하는 공정과, 상기 제2 영역에 상기 게이트 전극을 마스크로 하여 불순물을 도입하여 제1 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역 및 상기 제2 영역의 전면에 제1 절연막을 형성하는 공정과, 상기 제2 영역에 상기 게이트 전극 및 상기 게이트 전극 측벽의 상기 제1 절연막을 마스크로 하여 불순물을 도입하여 제2 불순물 도입 영역을 형성하는 공정과, 상기 제2 영역을 마스크하고, 상기 제1 영역의 상기 게이트 전극 재료막 상의 상기 제1 절연막을 제거하며, 상기 게이트 전극 재료막을 패터닝하여 복수의 게이트 전극을 형성하며, 상기 게이트 전극을 마스크로 하여 상기 제1 영역에 불순물을 도입하여 제3 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역 및 상기 제2 영역의 전면에 제2 절연막을 형성한 후, 상기 제2 영역을 마스크하여 상기 제2 절연막을 에치백하여, 상기 제1 영역의 게이트 전극의 측벽에 상기 제2 절연막에 의한 단층막의 사이드월을 형성하고, 상기 제1 영역에 상기 게이트 전극 및 상기 사이드월을 마스크로 하여 불순물을 도입하여 제4 불순물 도입 영역을 형성하는 공정과, 상기 제1 영역의 상기 제4 불순물 도입 영역, 또는 상기 제4 불순물 도입 영역과 게이트 전극에 실리사이드층을 형성하는 공정을 포함하고,
    상기 제1 영역에 형성되는 복수의 게이트 전극들 중 적어도 하나의 길이는 나머지 다른 게이트 전극들의 길이보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제50항에 있어서,
    상기 제2 절연막을 상기 제3 절연막과 다른 에칭 특성을 가진 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  55. 제54항에 있어서,
    상기 제1 절연막을 실리콘 산화막으로 형성하고, 상기 제2 절연막을 실리콘 질화막으로 형성하며, 상기 제3 절연막을 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  56. 제51항에 있어서,
    상기 제2 절연막을 상기 제3 절연막과 다른 에칭 특성을 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  57. 제56항에 있어서,
    상기 제1 절연막을 실리콘 산화막으로 형성하고, 상기 제2 절연막을 실리콘 질화막으로 형성하며, 상기 제3 절연막을 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  58. 제52항에 있어서,
    상기 제1 절연막을 상기 제2 절연막과 다른 에칭 특성을 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  59. 제58항에 있어서,
    상기 제1 절연막을 실리콘 질화막으로 형성하고, 상기 제2 절연막을 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  60. 제53항에 있어서,
    상기 제1 절연막을 상기 제2 절연막과 다른 에칭 특성을 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  61. 제60항에 있어서,
    상기 제1 절연막을 실리콘 질화막으로 형성하고, 상기 제2 절연막을 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  62. 제50항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 복수의 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 가진 전계 효과 트랜지스터와 센서부로 이루어지는 촬상 영역을 형성하여, CMOS형의 고체 촬상 소자를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  63. 제50항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 복수의 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 갖는 전계 효과 트랜지스터와 용량으로 이루어지는 메모리 소자를 형성하여, DRAM 혼재 로직 반도체 집적 회로를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  64. 제51항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 복수의 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 가진 전계 효과 트랜지스터와 센서부로 이루어지는 촬상 영역을 형성하여, CMOS형의 고체 촬상 소자를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  65. 제51항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 복수의 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 갖는 전계 효과 트랜지스터와 용량으로 이루어지는 메모리 소자를 형성하여, DRAM 혼재 로직 반도체 집적 회로를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  66. 제52항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 복수의 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 가진 전계 효과 트랜지스터와 센서부로 이루어지는 촬상 영역을 형성하여, CMOS형의 고체 촬상 소자를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  67. 제52항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 복수의 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 갖는 전계 효과 트랜지스터와 용량으로 이루어지는 메모리 소자를 형성하여, DRAM 혼재 로직 반도체 집적 회로를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  68. 제53항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 복수의 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 가진 전계 효과 트랜지스터와 센서부로 이루어지는 촬상 영역을 형성하여, CMOS형의 고체 촬상 소자를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  69. 제53항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 포함하는 복수의 전계 효과 트랜지스터를 형성하고, 상기 제2 영역에 상기 게이트 전극 및 상기 제1, 제2 불순물 도입 영역을 갖는 전계 효과 트랜지스터와 용량으로 이루어지는 메모리 소자를 형성하여, DRAM 혼재 로직 반도체 집적 회로를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  70. 기판에 실리사이드층이 형성된 제1 영역과 실리사이드층이 형성되지 않은 제2 영역을 갖고, 상기 제2 영역이, 상기 제2 영역에 형성된 제2 전계 효과 트랜지스터를 포함하여 복수의 절연막 중의 하층의 절연막으로 피복되며, 상기 제2 전계 효과 트랜지스터의 게이트 전극의 측벽에 대응하여 상기 복수의 절연막의 상층의 절연막으로 이루어지는 단층막의 사이드월이 형성되고, 상기 제1 영역에 형성된 복수의 제1 전계 효과 트랜지스터의 게이트 전극의 측벽에 질화 실리콘을 포함하지 않는 상기 단층막으로 이루어지는 사이드월이 형성되며, 상기 복수의 제1 전계 효과 트랜지스터의 소스/드레인 영역, 또는 소스/드레인 영역과 게이트 전극에 상기 실리사이드층이 형성되어 이루어지는 반도체 장치를 탑재하여 이루어지고,
    상기 복수의 제1 전계 효과 트랜지스터 중 적어도 하나의 게이트 길이는, 다른 제1 전계 효과 트랜지스터들의 게이트 길이보다 큰 것을 특징으로 하는 전자 기기.
  71. 제70항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 신호 전하 축적 수단이 형성되어 이루어지는 것을 특징으로 하는 전자 기기.
  72. 제70항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 상기 제2 전계 효과 트랜지스터와 센서부로 이루어지는 화소를 가진 촬상 영역이 형성되어, CMOS형의 고체 촬상 소자로서 이용하는 반도체 장치를 탑재하여 이루어지는 것을 특징으로 하는 전자 기기.
  73. 제70항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 제2 전계 효과 트랜지스터와 용량 소자로 이루어지는 메모리 소자를 가진 DRAM 셀이 형성되어, DRAM 혼재 로직 반도체 집적 회로로서 이용하는 반도체 장치를 탑재하여 이루어지는 것을 특징으로 하는 전자 기기.
  74. 제70항에 있어서,
    휴대형의 통신 기기인 것을 특징으로 하는 전자 기기.
  75. 기판에 실리사이드층이 형성된 제1 영역과 실리사이드층이 형성되지 않은 제2 영역을 갖고, 상기 제2 영역이, 상기 제2 영역에 형성된 제2 전계 효과 트랜지스터를 포함하여 복수의 절연막으로 피복되며, 상기 제1 영역에 형성된 복수의 제1 전계 효과 트랜지스터의 게이트 전극의 측벽에 상기 복수의 절연막 중 상층의 절연막으로 이루어지는 질화 실리콘을 포함하지 않는 단층막의 사이드월이 형성되고, 상기 복수의 제1 전계 효과 트랜지스터의 소스/드레인 영역, 또는 소스/드레인 영역과 게이트 전극에 상기 실리사이드층이 형성되어 이루어지는 반도체 장치를 탑재하여 이루어지며,
    상기 복수의 제1 전계 효과 트랜지스터 중 적어도 하나의 게이트 길이는, 다른 제1 전계 효과 트랜지스터들의 게이트 길이보다 큰 것을 특징으로 하는 전자 기기.
  76. 제75항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 신호 전하 축적 수단이 형성되어 이루어지는 것을 특징으로 하는 전자 기기.
  77. 제75항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 상기 제2 전계 효과 트랜지스터와 센서부로 이루어지는 화소를 가진 촬상 영역이 형성되어, CMOS형의 고체 촬상 소자로서 이용하는 반도체 장치를 탑재하여 이루어지는 것을 특징으로 하는 전자 기기.
  78. 제75항에 있어서,
    상기 제1 영역에 로직 회로를 구성하는 상기 복수의 제1 전계 효과 트랜지스터가 형성되고, 상기 제2 영역에 제2 전계 효과 트랜지스터와 용량 소자로 이루어지는 메모리 소자를 가진 DRAM 셀이 형성되어, DRAM 혼재 로직 반도체 집적 회로로서 이용하는 반도체 장치를 탑재하여 이루어지는 것을 특징으로 하는 전자 기기.
  79. 제75항에 있어서,
    휴대형의 통신 기기인 것을 특징으로 하는 전자 기기.
KR1020047000526A 2002-05-14 2003-05-14 반도체 장치와 그 제조 방법, 및 전자 기기 KR101053323B1 (ko)

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