KR100574297B1 - 전계효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 측벽 스페이서(sidewall spacer) 형성 기술을 이용하고 박막의 증착 두께 조절을 통해 초미세 채널 길이를 가지는 전계효과 트랜지스터를 형성한다. 본 발명의 전계효과 트랜지스터는 소스와 드레인의 접합 깊이가 얕고, 소스와 게이트 그리고 드레인과 게이트의 중첩이 방지되어 기생저항이 낮다. 또한, 게이트 전계가 드레인 확장영역에 쉽게 유기되기 때문에 드레인측 채널에서의 캐리어 농도가 효과적으로 제어되며, 특히 드레인 확장영역이 소스 접합보다 얕게 형성되기 때문에 단채널 특성이 우수하다.
트랜지스터, 스페이서, 소스, 드레인, 확장영역, 기생저항

Description

전계효과 트랜지스터 및 그 제조 방법 {Field Effect Transistor and method of manufacturing the same}
도 1은 본 발명의 실시예에 따른 전계효과 트랜지스터를 설명하기 위한 단면도.
도 2a 내지 도 2m은 본 발명의 실시예에 따른 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 20: 폴리실리콘층
21: 폴리실리콘 패턴 22: 소스층
30: 감광막 40: 산화막 스페이서
50: 소스 접합 60: 게이트 절연막
70: 전도층 스페이서 71: 게이트 전극
80: 절연막 스페이서 90: 산화막 스페이서
100: 드레인 확장영역 110: 폴리실리콘층
111: 드레인층 120: 드레인 접합
130, 131, 132: 실리사이드층
본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 초미세 채널 길이를 가지며 전기적 특성이 향상된 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화를 위해서는 미세 패턴 형성 기술이 우선되어야 한다. 현재 나노 미터 크기의 채널을 구현하기 위해서는 전자선 직접 묘화(E-beam Lithography)법, EUV 노광법, X선 노광법 등을 이용해야 하기 때문에 고가의 장비가 필요하며, 이에 따라 제조 비용이 증가되고 대량 생산에 많은 제약이 따른다.
한편, 반도체 소자가 고집적화됨에 따라 크기 감소로 인한 성능저하가 문제점으로 대두되고 있다. 특히, 반도체 소자의 대부분을 차지하고 있는 금속/절연막/반도체(MOS) 소자의 경우 채널 길이, 소스 및 드레인 접합 깊이, 게이트 절연막의 두께 감소 등으로 인해 많은 문제점이 발생되고 있다. 즉, 종래에는 게이트 절연막과 게이트 전극을 형성한 후 자기정렬(self-align) 방식으로 소스 및 드레인을 형성하였다. 따라서 소스 및 드레인의 불순물 농도 및 분포를 자유롭게 조절할 수 없기 때문에 게이트 길이가 감소되는 경우 Drain induced Barrier Lowering(DIBL) 및 게이트와 소스 및 드레인의 중첩(overlap)에 의한 Gate Induced Drain Leakage current(GIDL)가 증가하는 등 단채널 효과에 매우 취약해진다. 또한, 게이트 절연막이 형성된 상태에서 소스 및 드레인에 주입된 이온의 활성화를 위한 열처리가 실시되기 때문에 열처리 온도 조절에 많은 제약이 따른다.
이러한 문제점들을 해결하기 위하여 최근들어 대체 게이트(replacement gate) 구조가 제안되고 있으나, 제조 공정이 매우 복잡하고, 자기정렬 방식으로 소스 및 드레인을 형성하는 데 어려움이 있다. 따라서 종래의 문제점들을 해결하고 고집적 및 고성능의 소자를 제조할 수 있는 새로운 공정기술의 개발이 요구된다.
본 발명의 목적은 초미세 채널 길이를 가지며, 전기적 특성이 우수한 전계효과 트랜지스터를 제공하는 데 있다.
본 발명의 다른 목적은 고집적화에 따른 성능저하 및 공정상의 문제점을 해소할 수 있는 전계효과 트랜지스터의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 전계효과 트랜지스터는 기판, 상기 기판 상에 형성되며, 게이트 절연막에 의해 상기 기판과 절연되는 게이트 전극, 상기 게이트 전극 일측의 상기 기판 상에 형성된 소스층, 상기 게이트 전극 다른 일측의 상기 기판 상에 형성된 드레인층, 상기 게이트 전극과 상기 소스층 사이에 형성된 제 1 절연층, 상기 게이트 전극과 상기 드레인층 사이에 형성된 제 2 및 제 3 절연층, 상기 제 1 절연층 및 상기 소스층 하부의 상기 기판에 형성된 소스 접합, 상기 드레인층 하부의 상기 기판에 형성된 드레인 접합, 상기 제 2 절연층 하부의 상기 기판에 상기 드레인 접합보다 얕게 형성된 확장영역을 포함하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 전계효과 트랜지스터의 제조 방법은 기판 상에 도핑된 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴의 측벽에 제 1 절연막 스페이서를 형성하는 단계, 상기 폴리실리콘 패턴의 도핑된 불순물을 확산시켜 상기 폴리실리콘 패턴과 상기 제 1 절연막 스페이서 하부의 상기 기판에 소스 접합을 형성하는 단계, 전체 상부면에 게이트 절연막을 형성하는 단계, 상기 제 1 절연막 스페이서 측벽의 상기 게이트 절연막 상에 전도층 스페이서를 형성하는 단계, 상기 전도층 스페이서 측벽에 제 2 절연막 스페이서를 형성하는 단계, 상기 제 2 절연막 스페이서 측벽에 제 3 절연막 스페이서를 형성하는 단계, 상기 제 3 절연막 스페이서 하부 및 노출된 상기 기판에 드레인 확장영역을 형성하는 단계, 전체 상부면에 도핑된 폴리실리콘층을 형성한 후 평탄화하여 상기 전도층 스페이서로 이루어지는 게이트 전극, 상기 폴리실리콘 패턴으로 이루어지는 소스층 및 상기 폴리실리콘층으로 이루어지는 드레인층을 형성하는 단계, 상기 드레인층에 도핑된 불순물을 하부 확산시켜 상기 기판에 드레인 접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기판은 벌크 실리콘 기판 또는 SOI 기판이며, 상기 제 1 절연막 스페이서 및 제 3 절연막 스페이서는 산화막으로 형성하고, 상기 제 2 절연막 스페이서는 고유전율의 절연막으로 형성하는 것을 특징으로 한다.
상기 드레인 확장영역은 이온 주입 공정으로 형성하며, 상기 드레인 접합을 상기 소스 접합보다 얕게 형성하는 것을 특징으로 한다.
나노 미터 크기의 초미세 채널 길이를 구현하기 위해서는 매우 엄격한 공정 조건이 필요하며, 기존의 포토 리소그래피 공정은 더 이상 적용이 어렵기 때문에 전자선 직접 묘화법, EUV 노광법, X선 노광법 등을 이용해야 한다. 또한, 일반적인 단결정 실리콘 기판을 이용하면 얕은 소스 및 드레인 접합을 형성하기 어려우며, 불순물의 도핑 농도가 증가됨에 따라 접합용량이 증가되기 때문에 전기적으로 심각한 문제가 발생된다.
본 발명은 이러한 문제점을 해소하기 위하여 측벽 스페이서 형성 기술을 이용하고 박막의 증착 두께 조절을 통해 초미세 채널 길이를 가지는 전계효과 트랜지스터를 형성한다. 기존의 반도체 소자 제조 공정을 그대로 적용하면서 고가의 리소그래피 장비 및 공정 장비를 사용하지 않고 초미세 패턴을 형성한다. 그러므로 제조 비용을 크게 절감시킬 수 있으며, 추가적인 공정 장비 및 시설의 투자없이도 고집적도의 반도체 소자를 용이하게 제작할 수 있다.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 본 발명의 실시예에 따른 전계효과 트랜지스터를 설명하기 위한 단면도이다.
벌크 실리콘 또는 SOI(Silicon-On-Insulator) 기판(10) 상에 게이트 절연막(60)에 의해 상기 기판(10)과 전기적으로 절연되는 게이트 전극(71)이 형성된다. 상기 게이트 전극(71) 일측의 상기 기판(10) 상에는 소스층(22)이 형성되고, 상기 게이트 전극(71) 다른 일측의 상기 기판(10) 상에는 드레인층(111)이 형성된 다. 상기 소스층(22) 및 드레인층(111)은 도핑된 폴리실리콘(doped polysilicon)으로 형성된다.
상기 게이트 전극(71)과 상기 소스층(22) 사이에는 제 1 산화막 스페이서(40)이 형성되며, 상기 게이트 전극(71)과 상기 드레인층(111) 사이에는 절연막 스페이서(80) 및 제 2 산화막 스페이서(90)이 형성된다. 또한, 상기 제 1 산화막 스페이서(40)와 상기 소스층(22) 하부의 상기 기판(10)에는 소스 접합(50)이 형성되며, 상기 드레인층(111) 하부의 상기 기판(10)에는 상기 소스 접합(50)보다 얕은 깊이의 드레인 접합(120)이 형성되고, 상기 절연막 스페이서(80) 하부의 상기 기판(10)에는 상기 드레인 접합(120)보다 얕은 깊이의 드레인 확장영역(100)이 형성된다.
그러면 상기와 같이 구성되는 본 발명에 따른 전계효과 트랜지스터의 제조 방법을 도 2a 내지 도 2m를 통해 설명하면 다음과 같다.
도 2a를 참조하면, 기판(10) 상에 고농도의 불순물(Phosphorus, Boron, Arsenic 등의 N 형 및 P 형 불순물 포함)이 도핑된 폴리실리콘층(20)을 형성한다. 상기 기판(10)으로는 벌크 실리콘 기판을 사용하거나, 단결정 실리콘층, 매몰 산화층 및 단결정 실리콘층이 적층된 구조의 SOI 기판을 사용할 수 있다. 또한, 상기 폴리실리콘층(20)은 화학기상증착법(Chemical Vapor Deposition; CVD) 또는 물리기상증착법(Physical Vapor Deposition; PVD)으로 형성할 수 있으며, 도핑된 폴리실리콘을 증착하거나, 폴리실리콘을 증착한 후 인-시투(in-situ) 공정으로 이온을 도핑할 수 있다.
도 2b를 참조하면, 상기 폴리실리콘층(20) 상에 감광막(Photoresist)(30)을 형성한 후 패터닝한다. 패터닝된 감광막(30)을 마스크로 이용한 이방성 식각공정으로 노출된 부분의 폴리실리콘층(20)을 식각하고, 잔류된 감광막(30)을 제거하면 폴리실리콘 패턴(21)이 잔류된다. 상기 이방성 식각공정은 기판(10)과의 식각 선택비가 높은 건식 식각으로서, 반응성 이온 식각(Reactive Ion Etch; RIE) 공정을 이용할 수 있다.
도 2c를 참조하면, 단차를 갖는 상기 폴리실리콘 패턴(21)을 포함하는 전체 상부면에 산화막을 증착한 후 이방성 식각하여 상기 폴리실리콘 패턴(21)의 측벽에 제 1 산화막 스페이서(40)가 형성되도록 한다.
도 2d를 참조하면, 상기 폴리실리콘 패턴(21)에 도핑된 불순물이 상기 기판(10)으로 확산되도록 열처리를 실시한다. 상기 불순물의 확산에 의해 상기 폴리실리콘 패턴(21)과 상기 제 1 산화막 스페이서(40) 하부의 상기 기판(10)에 소정 깊이의 소스 접합(50)이 형성된다. 여기서, 상기 제 1 산화막 스페이서(40)를 형성하기 위한 산화막의 증착 두께 및 상기 소스 접합(50)을 형성하기 위한 열처리 온도는 형성될 게이트 전극과 소스 접합의 중첩 정도, 소자의 동작 특성 등을 고려하여 결정한다.
도 2e를 참조하면, 전체 상부면에 고유전율의 게이트 절연막(60)을 형성한다. 상기 고유전율의 게이트 절연막(60)으로는 유전상수가 10 정도인 Al2O3, 유전상수가 10 내지 20인 ZrSixOy, HfSixOy, HfAlxO y, LaSixOy, ZrAlxOy, ZrNxOy , 유전상수가 15 내지 30인 ZrO2 , HfO2, La2O3, Pr2O 3, 유전상수가 20 내지 30인 Ta2O5 등을 사용하거나, 이들의 혼합물질을 사용할 수 있다. 상기 게이트 절연막(60)의 두께는 각 재료들의 유전상수를 고려하여 실효 산화막 두께(effective oxide thickness: EOT)가 1nm 이하가 되도록 결정한다.
도 2f를 참조하면, 상기 게이트 절연막(60) 상에 전도층을 증착한 후 상기 전도층을 이방성 식각하여 상기 제 1 산화막 스페이서(40) 측벽의 게이트 절연막(60) 상에 전도층 스페이서(70)가 형성되도록 한다. 이 때 상기 전도층 스페이서(70)의 길이는 전도층의 증착 두께에 의해 조절된다. 상기 전도층으로는 폴리실리콘, 도핑된 폴리실리콘, 금속 등을 사용할 수 있다.
도 2g를 참조하면, 전체 상부면에 고유전율(High-k)의 절연막을 증착한 후 이방성 식각하여 상기 전도층 스페이서(70) 측벽에 드레인 오프셋을 형성하기 위한 고유전 절연막 스페이서(80)를 형성한다. 유전상수가 10 정도인 Al2O3, 유전상수가 10 내지 20인 ZrSixOy, HfSixOy, HfAlxOy , LaSixOy, ZrAlxOy, ZrNxOy, 유전상수가 15 내지 30인 ZrO2 , HfO2, La2O3, Pr2O3, 유전상수가 20 내지 30인 Ta2O5 등을 사용하거나, 이들의 혼합물질을 사용할 수 있다. 이 때 고유전 절연막 스페이서(80)의 두께는 50nm 이하가 되도록 하는 것이 바람직하다.
도 2h를 참조하면, 전체 상부면에 실리콘 산화막을 증착한 후 이방성 식각하여 상기 절연막 스페이서(80) 측벽에 실리콘 제 2 산화막 스페이서(90)를 형성한다.
도 2i를 참조하면, 불순물 이온 주입 공정으로 상기 제 2 산화막 스페이서(90) 하부 및 노출된 기판(10)의 표면부에 소정 깊이의 드레인 확장영역(100)을 형성한다.
도 2j를 참조하면, 전체 상부면에 고농도의 불순물(Phosphorus, Boron, Arsenic 등의 N 형 및 P 형 불순물 포함)이 도핑된 폴리실리콘층(110)을 형성한다.
도 2k를 참조하면, 화학기계적연마(CMP) 공정으로 상기 폴리실리콘층(110), 게이트 절연막(60), 폴리실리콘 패턴(21), 제 1 산화막 스페이서(40), 전도층 스페이서(70), 절연막 스페이서(80) 및 제 2 산화막 스페이서(90)의 일부 두께를 연마하여 표면을 평탄화한다. 상기와 같은 평탄화 공정을 통해 상기 전도층 스페이서(70)로 이루어지는 게이트 전극(71)의 양측부에 상기 폴리실리콘 패턴(21)으로 이루어지는 소스층(22) 및 상기 폴리실리콘층(110)으로 이루어지는 드레인층(111)이 위치되는 엘리베이티드 소스/드레인(elevated source/drain) 구조가 만들어진다.
도 2l을 참조하면, 상기 드레인 확장영역(100)의 불순물을 활성화시키는 동시에 상기 드레인층(111)에 도핑된 불순물이 하부의 기판(10)으로 확산되도록 저온 열처리 공정을 실시하여 상기 드레인층(111) 하부의 기판(10)에 고농도의 드레인 접합(120)을 형성한다.
도 2m을 참조하면, 콘택저항을 감소시키기 위해 전체면에 금속을 증착한 후 열처리하여 상기 소스층(22), 드레인층(111) 및 게이트 전극(71)의 표면에 선택적으로 실리사이드(silicide)층(130, 131 및 132)이 형성되도록 한다.
이 후 일반적인 소자 제조 공정과 마찬가지로 층간절연막을 형성한 후 층간절연막에 콘택홀을 형성하고 상기 소스층, 드레인층 및 게이트 전극과 연결되는 배선을 형성한다.
상기와 같이 본 발명은 측벽 스페이서 형성 기술을 이용함으로써 고가의 장비를 사용하지 않고 나노 미터 크기의 초미세 패턴을 용이하게 형성할 수 있으며, 상기와 같은 제조 공정에 의해 본 발명의 전계효과 트랜지스터는 다음과 같은 특징을 갖게 된다.
첫째, 상기 폴리실리콘 패턴(21)과 상기 폴리실리콘층(110)에 도핑된 불순물의 확산을 이용하여 얕은 깊이의 소스 접합(50) 및 드레인 접합(120)을 각각 형성함으로써 기생저항을 감소시킬 수 있다. 또한, 불순물의 확산을 이용함으로써 열처리 온도를 감소시킬 수 있고, 불순물의 농도 및 분포를 임의로 제어할 수 있다. 특히, 전계가 집중되는 드레인 접합(120)의 불순물 분포를 임의로 제어함으로써 단채널 효과를 방지하며 소비 전력을 감소시킬 수 있다.
둘째, 상기 게이트 전극(71)과 소스층(22) 사이의 상기 제 1 산화막 스페이서(40)에 의해 소스 접합(50)과 게이트 전극(71)의 중첩이 방지되기 때문에 기생 용량이 감소되고, 불순물의 과도한 측면 확산에 의한 단채널 효과도 방지된다.
셋째, 상기 게이트 전극(71)과 드레인층(111) 사이의 상기 절연막 스페이서(80)에 의해 드레인 접합(120)과 게이트 전극(71)의 중첩이 방지되기 때문에 기생 용량이 감소된다. 또한, 절연막 스페이서(80)를 고유전율의 절연막으로 형성함으로써 상기 드레인 확장영역(100)에서의 게이트 전계 효과를 증가시키며, 이에 따라 드레인 접합(120)측 채널에서의 캐리어 농도가 효과적으로 제어될 수 있다. 즉, 동일한 게이트 전압에서 드레인 쪽에 반전영역이 쉽게 형성된다.
넷째, 상기 드레인 확장영역(100)이 상기 소스 접합(50)보다 얕게 형성되기 때문에 단채널 특성이 효과적으로 제어될 수 있다.
다섯째, 소스 확장영역이 형성되지 않기 때문에 채널 저항이 감소되어 소자 의 구동능력이 우수해지며, 단채널에 의해 매우 우수한 전기적 특성을 가지게 된다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명은 측벽 스페이서 형성 기술을 이용하고 박막의 증착 두께 조절을 통해 초미세 채널 길이를 가지는 전계효과 트랜지스터를 제조한다. 기존의 반도체 소자 제조 공정을 그대로 적용하면서 고가의 리소그래피 장비 및 공정 장비를 사용하지 않고 초미세 패턴을 형성할 수 있기 때문에 제조 비용을 크게 절감시킬 수 있으며, 추가적인 공정 장비 및 시설의 투자없이도 고집적 반도체 소자를 용이하게 제작할 수 있다.
본 발명의 전계효과 트랜지스터는 소스와 드레인의 접합 깊이가 얕고, 소스와 게이트 그리고 드레인과 게이트의 중첩이 방지되기 때문에 기생저항이 낮다. 또한, 게이트 전계가 드레인 확장영역에 쉽게 유기되어 드레인측 채널에서의 캐리어 농도가 효과적으로 제어되며, 드레인 확장영역이 소스보다 얕게 형성되기 때문에 단채널 특성이 우수하다.

Claims (11)

  1. 기판,
    상기 기판 상에 형성되며, 게이트 절연막에 의해 상기 기판과 절연되는 게이트 전극,
    상기 게이트 전극 일측의 상기 기판 상에 형성된 소스층,
    상기 게이트 전극 다른 일측의 상기 기판 상에 형성된 드레인층,
    상기 게이트 전극과 상기 소스층 사이에 형성된 제 1 절연층,
    상기 게이트 전극과 상기 드레인층 사이에 형성된 제 2 및 제 3 절연층,
    상기 제 1 절연층 및 상기 소스층 하부의 상기 기판에 형성된 소스 접합,
    상기 드레인층 하부의 상기 기판에 형성된 드레인 접합,
    상기 제 2 절연층 하부의 상기 기판에 상기 드레인 접합보다 얕게 형성된 확장영역을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  2. 제 1 항에 있어서, 상기 기판은 벌크 실리콘 기판 또는 SOI 기판인 것을 특징으로 하는 전계효과 트랜지스터.
  3. 제 1 항에 있어서, 상기 소스층 및 드레인층은 도핑된 폴리실리콘층으로 이루어진 것을 특징으로 하는 전계효과 트랜지스터.
  4. 제 1 항에 있어서, 상기 제 1 절연층 및 제 3 절연층은 산화막이며, 상기 제 2 절연층은 고유전 절연막인 것을 특징으로 하는 전계효과 트랜지스터.
  5. 제 4 항에 있어서, 상기 고유전 절연막은 Al2O3, ZrSixOy, HfSi xOy, HfAlxOy, LaSixOy, ZrAlxOy, ZrNxOy, ZrO2 , HfO2, La2O3, Pr2O3, Ta2O 5 또는 이들의 혼합물질로 이루어진 것을 특징으로 하는 전계효과 트랜지스터.
  6. 기판 상에 도핑된 폴리실리콘 패턴을 형성하는 단계,
    상기 폴리실리콘 패턴의 측벽에 제 1 절연막 스페이서를 형성하는 단계,
    상기 폴리실리콘 패턴의 도핑된 불순물을 확산시켜 상기 폴리실리콘 패턴과 상기 제 1 절연막 스페이서 하부의 상기 기판에 소스 접합을 형성하는 단계,
    전체 상부면에 게이트 절연막을 형성하는 단계,
    상기 제 1 절연막 스페이서 측벽의 상기 게이트 절연막 상에 전도층 스페이서를 형성하는 단계,
    상기 전도층 스페이서 측벽에 제 2 절연막 스페이서를 형성하는 단계,
    상기 제 2 절연막 스페이서 측벽에 제 3 절연막 스페이서를 형성하는 단계,
    상기 제 3 절연막 스페이서 하부 및 노출된 상기 기판에 드레인 확장영역을 형성하는 단계,
    전체 상부면에 도핑된 폴리실리콘층을 형성한 후 평탄화하여 상기 전도층 스 페이서로 이루어지는 게이트 전극, 상기 폴리실리콘 패턴으로 이루어지는 소스층 및 상기 폴리실리콘층으로 이루어지는 드레인층을 형성하는 단계,
    상기 드레인층에 도핑된 불순물을 하부 확산시켜 상기 기판에 드레인 접합을 형성하는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서, 상기 제 1 절연막 스페이서 및 제 3 절연막 스페이서는 산화막으로 형성하며, 상기 제 2 절연막 스페이서는 고유전율의 절연막으로 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서, 상기 고유전 절연막은 Al2O3, ZrSixOy, HfSi xOy, HfAlxOy, LaSixOy, ZrAlxOy, ZrNxOy, ZrO2 , HfO2, La2O3, Pr2O3, Ta2O 5 또는 이들의 혼합물질로 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  9. 제 6 항에 있어서, 상기 드레인 확장영역은 이온 주입 공정으로 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  10. 제 6 항에 있어서, 상기 드레인 접합을 상기 소스 접합보다 얕게 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  11. 제 6 항에 있어서, 상기 기판에 드레인 접합을 형성하는 단계에서 불순물의 확산은 열처리 공정에 의해 확산되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
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