JP2003258129A - 不揮発性記憶装置の製造方法 - Google Patents
不揮発性記憶装置の製造方法Info
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】 （修正有）
【課題】 ＭＯＮＯＳ型の不揮発性記憶装置の製造方法
を提供すること。 【解決手段】 不揮発性記憶装置の製造方法であって、
以下の工程を含む。ストッパ層と第１導電層とをパター
ニングする工程、半導体基板１０の上方と第１導電層の
両側面とに、第１酸化シリコン層、窒化シリコン層およ
び第２酸化シリコン層から構成されるＯＮＯ膜を形成す
る工程、ＯＮＯ膜の上方に、第２導電層を形成する工
程、第２導電層を異方性エッチングすることにより、第
１導電層の両側面にＯＮＯ膜を介してサイドウォール状
のコントロールゲート２０，３０を形成する工程、全面
に第３導電層を形成する工程、前記第３導電層をパター
ニングしてワード線５０を形成する工程、第１導電層を
パターニングして、ワードゲート１４ａを形成する工
程、を含む。
を提供すること。 【解決手段】 不揮発性記憶装置の製造方法であって、
以下の工程を含む。ストッパ層と第１導電層とをパター
ニングする工程、半導体基板１０の上方と第１導電層の
両側面とに、第１酸化シリコン層、窒化シリコン層およ
び第２酸化シリコン層から構成されるＯＮＯ膜を形成す
る工程、ＯＮＯ膜の上方に、第２導電層を形成する工
程、第２導電層を異方性エッチングすることにより、第
１導電層の両側面にＯＮＯ膜を介してサイドウォール状
のコントロールゲート２０，３０を形成する工程、全面
に第３導電層を形成する工程、前記第３導電層をパター
ニングしてワード線５０を形成する工程、第１導電層を
パターニングして、ワードゲート１４ａを形成する工
程、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性記憶装置
の製造方法に関し、特に、１つのワードゲートに対して
複数の電荷蓄積領域を有する不揮発性記憶装置の製造方
法に関する。
の製造方法に関し、特に、１つのワードゲートに対して
複数の電荷蓄積領域を有する不揮発性記憶装置の製造方
法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】不揮発
性記憶装置のひとつのタイプとして、チャネル領域とコ
ントロールゲートとの間のゲート絶縁層が、酸化シリコ
ン層−窒化シリコン層−酸化シリコン層からなる積層体
からなり、前記窒化シリコン層に電荷がトラップされる
MONOS（Metal Oxide Nitride Oxide Semiconducto
r）型もしくはSONOS（Silicon Oxide Nitride Oxide
Silicon）型と呼ばれるタイプがある。
性記憶装置のひとつのタイプとして、チャネル領域とコ
ントロールゲートとの間のゲート絶縁層が、酸化シリコ
ン層−窒化シリコン層−酸化シリコン層からなる積層体
からなり、前記窒化シリコン層に電荷がトラップされる
MONOS（Metal Oxide Nitride Oxide Semiconducto
r）型もしくはSONOS（Silicon Oxide Nitride Oxide
Silicon）型と呼ばれるタイプがある。
【０００３】MONOS型の不揮発性半導体記憶装置とし
て、図１６に示すデバイスが知られている（文献：Ｙ．
Hayashi，et al ，2000 Symposium on VLSI Tech
nologyDigest of Technical Papers ｐ．１２２−
ｐ．１２３）。
て、図１６に示すデバイスが知られている（文献：Ｙ．
Hayashi，et al ，2000 Symposium on VLSI Tech
nologyDigest of Technical Papers ｐ．１２２−
ｐ．１２３）。
【０００４】このMONOS型のメモリセル１００は、半導
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両側には、それぞれサイドウォール状の第１コントロ
ールゲート２０と第２コントロールゲート３０とが配置
されている。第１コントロールゲート２０の底部と半導
体基板１０との間には、第２ゲート絶縁層２２が存在
し、第１コントロールゲート２０の側面とワードゲート
１４との間には絶縁層２４が存在する。同様に、第２コ
ントロールゲート３０の底部と半導体基板１０との間に
は、第２ゲート絶縁層２２が存在し、第２コントロール
ゲート３０の側面とワードゲート１４との間には絶縁層
２４が存在する。そして、隣り合うメモリセルの、対向
するコントロールゲート２０とコントロールゲート３０
との間の半導体基板１０には、ソース領域またはドレイ
ン領域を構成する不純物層１６，１８が形成されてい
る。
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両側には、それぞれサイドウォール状の第１コントロ
ールゲート２０と第２コントロールゲート３０とが配置
されている。第１コントロールゲート２０の底部と半導
体基板１０との間には、第２ゲート絶縁層２２が存在
し、第１コントロールゲート２０の側面とワードゲート
１４との間には絶縁層２４が存在する。同様に、第２コ
ントロールゲート３０の底部と半導体基板１０との間に
は、第２ゲート絶縁層２２が存在し、第２コントロール
ゲート３０の側面とワードゲート１４との間には絶縁層
２４が存在する。そして、隣り合うメモリセルの、対向
するコントロールゲート２０とコントロールゲート３０
との間の半導体基板１０には、ソース領域またはドレイ
ン領域を構成する不純物層１６，１８が形成されてい
る。
【０００５】このように、ひとつのメモリセル１００
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。また、これらの２つのMONOS型メモリ素子
は独立に制御される。したがって、ひとつのメモリセル
１００は、２ビットの情報を記憶することができる。
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。また、これらの２つのMONOS型メモリ素子
は独立に制御される。したがって、ひとつのメモリセル
１００は、２ビットの情報を記憶することができる。
【０００６】本発明の目的は、複数の電荷蓄積領域を有
するMONOS型の不揮発性記憶装置の製造方法を提供する
ことにある。
するMONOS型の不揮発性記憶装置の製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】１．本発明の一実施例に
よる不揮発性記憶装置の製造方法は、半導体層の上方
に、第１絶縁層を形成する工程、前記第１絶縁層の上方
に、第１導電層を形成する工程、前記第１導電層の上方
に、ストッパ層を形成する工程、前記ストッパ層と前記
第１導電層とをパターニングする工程、前記半導体層の
上方と前記第１導電層の両側面とに、第１酸化シリコン
層、窒化シリコン層および第２酸化シリコン層から構成
されるＯＮＯ膜を形成する工程、前記ＯＮＯ膜の上方
に、第２導電層を形成する工程、前記第２導電層を異方
性エッチングすることにより、前記第１導電層の両側面
に、前記ＯＮＯ膜を介してサイドウォール状のコントロ
ールゲートを形成する工程、ソース領域またはドレイン
領域となる不純物層を前記半導体層内に形成する工程、
全面に第２絶縁層を形成する工程、前記ストッパ層が露
出するように、前記第２絶縁層を研磨する工程、前記ス
トッパ層を除去する工程、全面に、チタン層と窒化チタ
ン層との積層膜からなる第３導電層を形成する工程、前
記第３導電層をパターニングして、ワードラインを形成
する工程、前記第１導電層をパターニングして、ワード
ゲートを形成する工程、を含む。 ２．本発明の一実施例による不揮発性記憶装置の製造方
法は、半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記ストッパ層と前記第１導電層とをパターニングする
工程、前記半導体層の上方と前記第１導電層の両側面と
に、第１酸化シリコン層、窒化シリコン層および第２酸
化シリコン層から構成されるＯＮＯ膜を形成する工程、
前記ＯＮＯ膜の上方に、第２導電層を形成する工程、前
記第２導電層を異方性エッチングすることにより、前記
第１導電層の両側面に、前記ＯＮＯ膜を介してサイドウ
ォール状のコントロールゲートを形成する工程、ソース
領域またはドレイン領域となる不純物層を前記半導体層
内に形成する工程、全面に第２絶縁層を形成する工程、
前記ストッパ層が露出するように、前記第２絶縁層を研
磨する工程、前記ストッパ層を除去する工程、全面に、
多結晶シリコン層と金属珪化物層との積層膜からなる第
３導電層を形成する工程、前記第３導電層をパターニン
グして、ワードラインを形成する工程、前記第１導電層
をパターニングして、ワードゲートを形成する工程、を
含む。 ３．本発明の一実施例による不揮発性記憶装置の製造方
法は、半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記ストッパ層と前記第１導電層とをパターニングする
工程、前記半導体層の上方と前記第１導電層の両側面と
に、第１酸化シリコン層、窒化シリコン層および第２酸
化シリコン層から構成されるＯＮＯ膜を形成する工程、
前記ＯＮＯ膜の上方に、第２導電層を形成する工程、前
記第２導電層を異方性エッチングすることにより、前記
第１導電層の両側面に、前記ＯＮＯ膜を介してサイドウ
ォール状のコントロールゲートを形成する工程、ソース
領域またはドレイン領域となる不純物層を前記半導体層
内に形成する工程、全面に第２絶縁層を形成する工程、
前記ストッパ層が露出するように、前記第２絶縁層を研
磨する工程、前記ストッパ層を除去する工程、全面に、
多結晶シリコン層、チタン層、および窒化チタン層の積
層膜からなる第３導電層を形成する工程、前記第３導電
層をパターニングして、ワードラインを形成する工程、
前記第１導電層をパターニングして、ワードゲートを形
成する工程、を含む。
よる不揮発性記憶装置の製造方法は、半導体層の上方
に、第１絶縁層を形成する工程、前記第１絶縁層の上方
に、第１導電層を形成する工程、前記第１導電層の上方
に、ストッパ層を形成する工程、前記ストッパ層と前記
第１導電層とをパターニングする工程、前記半導体層の
上方と前記第１導電層の両側面とに、第１酸化シリコン
層、窒化シリコン層および第２酸化シリコン層から構成
されるＯＮＯ膜を形成する工程、前記ＯＮＯ膜の上方
に、第２導電層を形成する工程、前記第２導電層を異方
性エッチングすることにより、前記第１導電層の両側面
に、前記ＯＮＯ膜を介してサイドウォール状のコントロ
ールゲートを形成する工程、ソース領域またはドレイン
領域となる不純物層を前記半導体層内に形成する工程、
全面に第２絶縁層を形成する工程、前記ストッパ層が露
出するように、前記第２絶縁層を研磨する工程、前記ス
トッパ層を除去する工程、全面に、チタン層と窒化チタ
ン層との積層膜からなる第３導電層を形成する工程、前
記第３導電層をパターニングして、ワードラインを形成
する工程、前記第１導電層をパターニングして、ワード
ゲートを形成する工程、を含む。 ２．本発明の一実施例による不揮発性記憶装置の製造方
法は、半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記ストッパ層と前記第１導電層とをパターニングする
工程、前記半導体層の上方と前記第１導電層の両側面と
に、第１酸化シリコン層、窒化シリコン層および第２酸
化シリコン層から構成されるＯＮＯ膜を形成する工程、
前記ＯＮＯ膜の上方に、第２導電層を形成する工程、前
記第２導電層を異方性エッチングすることにより、前記
第１導電層の両側面に、前記ＯＮＯ膜を介してサイドウ
ォール状のコントロールゲートを形成する工程、ソース
領域またはドレイン領域となる不純物層を前記半導体層
内に形成する工程、全面に第２絶縁層を形成する工程、
前記ストッパ層が露出するように、前記第２絶縁層を研
磨する工程、前記ストッパ層を除去する工程、全面に、
多結晶シリコン層と金属珪化物層との積層膜からなる第
３導電層を形成する工程、前記第３導電層をパターニン
グして、ワードラインを形成する工程、前記第１導電層
をパターニングして、ワードゲートを形成する工程、を
含む。 ３．本発明の一実施例による不揮発性記憶装置の製造方
法は、半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記ストッパ層と前記第１導電層とをパターニングする
工程、前記半導体層の上方と前記第１導電層の両側面と
に、第１酸化シリコン層、窒化シリコン層および第２酸
化シリコン層から構成されるＯＮＯ膜を形成する工程、
前記ＯＮＯ膜の上方に、第２導電層を形成する工程、前
記第２導電層を異方性エッチングすることにより、前記
第１導電層の両側面に、前記ＯＮＯ膜を介してサイドウ
ォール状のコントロールゲートを形成する工程、ソース
領域またはドレイン領域となる不純物層を前記半導体層
内に形成する工程、全面に第２絶縁層を形成する工程、
前記ストッパ層が露出するように、前記第２絶縁層を研
磨する工程、前記ストッパ層を除去する工程、全面に、
多結晶シリコン層、チタン層、および窒化チタン層の積
層膜からなる第３導電層を形成する工程、前記第３導電
層をパターニングして、ワードラインを形成する工程、
前記第１導電層をパターニングして、ワードゲートを形
成する工程、を含む。
【０００８】
【発明の実施の形態】１．不揮発性記憶装置の構造
図１は、本実施の形態に係る製造方法によって得られた
不揮発性記憶装置を含む半導体装置のレイアウトを示す
平面図である。半導体装置は、メモリ領域１０００を含
む。
不揮発性記憶装置を含む半導体装置のレイアウトを示す
平面図である。半導体装置は、メモリ領域１０００を含
む。
【０００９】メモリ領域１０００には、MONOS型不揮発
性記憶装置（以下、「メモリセル」という）１００が複
数の行および列に格子状に配列されている。メモリ領域
１０００には、第１のブロックＢ１と、それに隣り合う
他のブロックＢ０，Ｂ２の一部とが示されている。ブロ
ックＢ０，Ｂ２は、ブロックＢ１を反転させた構成とな
る。
性記憶装置（以下、「メモリセル」という）１００が複
数の行および列に格子状に配列されている。メモリ領域
１０００には、第１のブロックＢ１と、それに隣り合う
他のブロックＢ０，Ｂ２の一部とが示されている。ブロ
ックＢ０，Ｂ２は、ブロックＢ１を反転させた構成とな
る。
【００１０】ブロックＢ１とそれに隣り合うブロックＢ
０，Ｂ２との間の一部領域には、素子分離領域３００が
形成されている。各ブロックにおいては、Ｘ方向（行方
向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４ａに接続されている。ビッ
ト線６０は不純物層１６，１８によって構成されてい
る。
０，Ｂ２との間の一部領域には、素子分離領域３００が
形成されている。各ブロックにおいては、Ｘ方向（行方
向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４ａに接続されている。ビッ
ト線６０は不純物層１６，１８によって構成されてい
る。
【００１１】第１および第２コントロールゲート２０，
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層によって互いに
接続されている。また、１組の第１，第２コントロール
ゲート２０，３０の他方の端部はともに１つの共通コン
タクト部２００に接続されている。したがって、導電層
４０は、メモリセルのコントロールゲートの機能と、Ｙ
方向に配列された各コントロールゲートを接続する配線
としての機能とを有する。
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層によって互いに
接続されている。また、１組の第１，第２コントロール
ゲート２０，３０の他方の端部はともに１つの共通コン
タクト部２００に接続されている。したがって、導電層
４０は、メモリセルのコントロールゲートの機能と、Ｙ
方向に配列された各コントロールゲートを接続する配線
としての機能とを有する。
【００１２】単一のメモリセル１００は、１つのワード
ゲート１４ａと、第１，第２コントロールゲート２０，
３０と、不純物層１６，１８とを含む。第１，第２コン
トロールゲート２０，３０は、ワードゲート１４ａの両
側に形成されている。不純物層１６，１８は、コントロ
ールゲート２０，３０の外側に形成されている。そし
て、不純物層１６，１８は、それぞれ隣り合うメモリセ
ル１００によって共有される。
ゲート１４ａと、第１，第２コントロールゲート２０，
３０と、不純物層１６，１８とを含む。第１，第２コン
トロールゲート２０，３０は、ワードゲート１４ａの両
側に形成されている。不純物層１６，１８は、コントロ
ールゲート２０，３０の外側に形成されている。そし
て、不純物層１６，１８は、それぞれ隣り合うメモリセ
ル１００によって共有される。
【００１３】Ｙ方向に互いに隣り合う不純物層１６であ
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
【００１４】このコンタクト用不純物層４００上には、
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
【００１５】同様に、Ｙ方向に互いに隣り合う２つの不
純物層１８であって、ブロックＢ１に形成された不純物
層１８とブロックＢ０に形成された不純物層１８とは、
共通コンタクト部２００が配置されていない側におい
て、コンタクト用不純物層４００によって互いに電気的
に接続されている。図１からわかるように、１つのブロ
ックにおいて、複数の共通コンタクト部２００の平面レ
イアウトは、不純物層１６と不純物層１８とで交互に異
なる側に形成され、千鳥配置となる。また、１つのブロ
ックに対し、複数のコンタクト用不純物層４００の平面
レイアウトは、不純物層１６と不純物層１８とで交互に
異なる側に形成され、千鳥配置となる。
純物層１８であって、ブロックＢ１に形成された不純物
層１８とブロックＢ０に形成された不純物層１８とは、
共通コンタクト部２００が配置されていない側におい
て、コンタクト用不純物層４００によって互いに電気的
に接続されている。図１からわかるように、１つのブロ
ックにおいて、複数の共通コンタクト部２００の平面レ
イアウトは、不純物層１６と不純物層１８とで交互に異
なる側に形成され、千鳥配置となる。また、１つのブロ
ックに対し、複数のコンタクト用不純物層４００の平面
レイアウトは、不純物層１６と不純物層１８とで交互に
異なる側に形成され、千鳥配置となる。
【００１６】次に図２を参照しながら、半導体装置の断
面構造について説明する。図２は、図１のＡ−Ａ線に沿
った断面図である。
面構造について説明する。図２は、図１のＡ−Ａ線に沿
った断面図である。
【００１７】メモリ領域１０００において、メモリセル
１００は、ワードゲート１４ａと、不純物層１６，１８
と、第１コントロールゲート２０と、第２のコントロー
ルゲート３０とを含む。ワードゲート１４ａは、半導体
基板１０の上方に第１ゲート絶縁層１２を介して形成さ
れている。不純物層１６，１８は、半導体基板１０内に
形成されている。各不純物層は、ソース領域またはドレ
イン領域となる。また、不純物層１６，１８上には、シ
リサイド層９２が形成されている。
１００は、ワードゲート１４ａと、不純物層１６，１８
と、第１コントロールゲート２０と、第２のコントロー
ルゲート３０とを含む。ワードゲート１４ａは、半導体
基板１０の上方に第１ゲート絶縁層１２を介して形成さ
れている。不純物層１６，１８は、半導体基板１０内に
形成されている。各不純物層は、ソース領域またはドレ
イン領域となる。また、不純物層１６，１８上には、シ
リサイド層９２が形成されている。
【００１８】第１および第２のコントロールゲート２
０，３０は、ワードゲート１４ａの両側に沿ってそれぞ
れ形成されている。第１コントロールゲート２０は、半
導体基板１０の上方に第２ゲート絶縁層２２を介して形
成され、かつ、ワードゲート１４ａの一方の側面に対し
てサイド絶縁層２４を介して形成されている。同様に、
第２コントロールゲート３０は、半導体基板１０の上方
に第２ゲート絶縁層２２を介して形成され、かつ、ワー
ドゲート１４ａの他方の側面に対してサイド絶縁層２４
を介して形成されている。各々のコントロールゲートの
断面形状は、従来のＭＯＳトランジスタにおけるサイド
ウォール絶縁層の断面構造と同様となる。
０，３０は、ワードゲート１４ａの両側に沿ってそれぞ
れ形成されている。第１コントロールゲート２０は、半
導体基板１０の上方に第２ゲート絶縁層２２を介して形
成され、かつ、ワードゲート１４ａの一方の側面に対し
てサイド絶縁層２４を介して形成されている。同様に、
第２コントロールゲート３０は、半導体基板１０の上方
に第２ゲート絶縁層２２を介して形成され、かつ、ワー
ドゲート１４ａの他方の側面に対してサイド絶縁層２４
を介して形成されている。各々のコントロールゲートの
断面形状は、従来のＭＯＳトランジスタにおけるサイド
ウォール絶縁層の断面構造と同様となる。
【００１９】第２ゲート絶縁層２２は、ＯＮＯ膜であ
る。具体的には、第２ゲート絶縁層２２は、ボトム酸化
シリコン層（第１酸化シリコン層）２２ａ、窒化シリコ
ン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン
層）２２ｃの積層膜である。
る。具体的には、第２ゲート絶縁層２２は、ボトム酸化
シリコン層（第１酸化シリコン層）２２ａ、窒化シリコ
ン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン
層）２２ｃの積層膜である。
【００２０】第１酸化シリコン層２２ａは、チャネル領
域と電荷蓄積領域との間に電位障壁（potential barri
er）を形成する。
域と電荷蓄積領域との間に電位障壁（potential barri
er）を形成する。
【００２１】窒化シリコン層２２ｂは、キャリア（たと
えば電子）をトラップする電荷蓄積領域として機能す
る。
えば電子）をトラップする電荷蓄積領域として機能す
る。
【００２２】第２酸化シリコン層２２ｃは、コントロー
ルゲートと電荷蓄積領域との間に電位障壁（potential
barrier）を形成する。
ルゲートと電荷蓄積領域との間に電位障壁（potential
barrier）を形成する。
【００２３】サイド絶縁層２４は、ＯＮＯ膜である。具
体的には、サイド絶縁層２４は、第１酸化シリコン層２
４ａ、窒化シリコン層２４ｂ、第２酸化シリコン層２４
ｃの積層膜である。サイド絶縁層２４は、ワードゲート
１４ａと、コントロールゲート２０，３０とをそれぞれ
電気的に分離させる。また、サイド絶縁層２４におい
て、少なくとも第１酸化シリコン層２４ａの上端は、ワ
ードゲート１４ａと第１，第２コントロールゲート２
０，３０とのショートを防ぐために、コントロールゲー
ト２０，３０の上端に比べ、半導体基板１０に対して上
方に位置している。
体的には、サイド絶縁層２４は、第１酸化シリコン層２
４ａ、窒化シリコン層２４ｂ、第２酸化シリコン層２４
ｃの積層膜である。サイド絶縁層２４は、ワードゲート
１４ａと、コントロールゲート２０，３０とをそれぞれ
電気的に分離させる。また、サイド絶縁層２４におい
て、少なくとも第１酸化シリコン層２４ａの上端は、ワ
ードゲート１４ａと第１，第２コントロールゲート２
０，３０とのショートを防ぐために、コントロールゲー
ト２０，３０の上端に比べ、半導体基板１０に対して上
方に位置している。
【００２４】サイド絶縁層２４と第２ゲート絶縁層２２
とは、同一の成膜工程で形成され、それぞれの層構造は
等しくなる。
とは、同一の成膜工程で形成され、それぞれの層構造は
等しくなる。
【００２５】そして、隣り合うメモリセル１００におい
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、第２絶縁層７０が形成さ
れる。この第２絶縁層７０は、少なくともコントロール
ゲート２０，３０が露出しないようにこれらを覆ってい
る。さらに、第２絶縁層７０の上面は、ワードゲート１
４ａの上面より半導体基板１０に対して上方に位置して
いる。第２絶縁層７０をこのように形成することで、第
１，第２コントロールゲート２０，３０と、ワードゲー
ト１４ａおよびワード線５０との電気的分離をより確実
に行うことができる。
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、第２絶縁層７０が形成さ
れる。この第２絶縁層７０は、少なくともコントロール
ゲート２０，３０が露出しないようにこれらを覆ってい
る。さらに、第２絶縁層７０の上面は、ワードゲート１
４ａの上面より半導体基板１０に対して上方に位置して
いる。第２絶縁層７０をこのように形成することで、第
１，第２コントロールゲート２０，３０と、ワードゲー
ト１４ａおよびワード線５０との電気的分離をより確実
に行うことができる。
【００２６】ワードゲート１４の上には、図２に示すよ
うに、ワード線５０が形成される。このワード線５０
は、たとえばチタン層５２と窒化チタン層５４との積層
膜からなる。ワード線１４がドープトポリシリコンから
なる場合、チタン層５２は、ワード線１４と窒化チタン
層５４との密着性を高める機能を有する。
うに、ワード線５０が形成される。このワード線５０
は、たとえばチタン層５２と窒化チタン層５４との積層
膜からなる。ワード線１４がドープトポリシリコンから
なる場合、チタン層５２は、ワード線１４と窒化チタン
層５４との密着性を高める機能を有する。
【００２７】あるいは、ワード線５０は、図１４に示す
ように、多結晶シリコン層６２と、例えばＷＳｉやＭｏ
Ｓｉ等の金属珪化物層６４との積層膜から形成すること
もできる。または、図１５に示すように、多結晶シリコ
ン層６２、チタン層５２、および窒化チタン層５４の積
層膜からワード線５０を形成することもできる。この場
合、チタン層５２は、多結晶シリコン層６２と窒化チタ
ン層５４との密着性を高める機能を有する。
ように、多結晶シリコン層６２と、例えばＷＳｉやＭｏ
Ｓｉ等の金属珪化物層６４との積層膜から形成すること
もできる。または、図１５に示すように、多結晶シリコ
ン層６２、チタン層５２、および窒化チタン層５４の積
層膜からワード線５０を形成することもできる。この場
合、チタン層５２は、多結晶シリコン層６２と窒化チタ
ン層５４との密着性を高める機能を有する。
【００２８】また、第２絶縁層２７０において、ワード
ゲート１４の上には、開口部１７０が形成されている。
開口部１７０は、図２に示すように、逆テーパ形状を有
する。ここで、「開口部１７０が逆テーパ形状である」
とは、開口部１７０が、半導体基板１０の面方向と平行
な面で開口部１７０を切断したときの断面の面積が、該
切断面と半導体基板１０との距離が大きくなるにつれて
大きくなる形状であることをいう。なお、「半導体基板
１０の面方向」とは、半導体基板１０においてメモリセ
ル１００が形成される面をいう。具体的には、図２に示
すように、第２絶縁層２７０に傾斜面３７０が形成され
ていることにより、開口部１７０が逆テーパ形状を有す
る。
ゲート１４の上には、開口部１７０が形成されている。
開口部１７０は、図２に示すように、逆テーパ形状を有
する。ここで、「開口部１７０が逆テーパ形状である」
とは、開口部１７０が、半導体基板１０の面方向と平行
な面で開口部１７０を切断したときの断面の面積が、該
切断面と半導体基板１０との距離が大きくなるにつれて
大きくなる形状であることをいう。なお、「半導体基板
１０の面方向」とは、半導体基板１０においてメモリセ
ル１００が形成される面をいう。具体的には、図２に示
すように、第２絶縁層２７０に傾斜面３７０が形成され
ていることにより、開口部１７０が逆テーパ形状を有す
る。
【００２９】メモリセル１００などが形成された半導体
基板１０上には、層間絶縁層７２が形成されている。 ２．不揮発性記憶装置の製造方法 次に、図３〜図１３を参照しながら、本実施の形態に係
る不揮発性記憶装置の製造方法について説明する。各断
面図は、図１のＡ−Ａ線に沿った部分に対応する。図３
〜図１３において、図１，図２で示す部分と実質的に同
一の部分には同一の符号を付し、重複する記載は省略す
る。
基板１０上には、層間絶縁層７２が形成されている。 ２．不揮発性記憶装置の製造方法 次に、図３〜図１３を参照しながら、本実施の形態に係
る不揮発性記憶装置の製造方法について説明する。各断
面図は、図１のＡ−Ａ線に沿った部分に対応する。図３
〜図１３において、図１，図２で示す部分と実質的に同
一の部分には同一の符号を付し、重複する記載は省略す
る。
【００３０】（１）まず、図３に示すように、半導体基
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００（図１参照）を形成する。次いで、
チャネルドープとしてＰ型不純物をイオン注入すること
により、半導体基板１０内に不純物層１７ａを形成す
る。次いで、イオン注入によって、コンタクト用Ｎ型不
純物層４００（図１参照）を半導体基板１０内に形成す
る。
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００（図１参照）を形成する。次いで、
チャネルドープとしてＰ型不純物をイオン注入すること
により、半導体基板１０内に不純物層１７ａを形成す
る。次いで、イオン注入によって、コンタクト用Ｎ型不
純物層４００（図１参照）を半導体基板１０内に形成す
る。
【００３１】次いで、半導体基板１０の表面に、ゲート
絶縁層となる絶縁層（第１絶縁層）１２０を形成する。
次いで、ワードゲート１４ａになるゲート層（第１導電
層）１４０を絶縁層１２０上に堆積する。ゲート層１４
０はドープトポリシリコンからなる。次いで、後のＣＭ
Ｐ工程におけるストッパ層Ｓ１００をゲート層１４０上
に形成する。ストッパ層Ｓ１００は、窒化シリコン層か
らなる。
絶縁層となる絶縁層（第１絶縁層）１２０を形成する。
次いで、ワードゲート１４ａになるゲート層（第１導電
層）１４０を絶縁層１２０上に堆積する。ゲート層１４
０はドープトポリシリコンからなる。次いで、後のＣＭ
Ｐ工程におけるストッパ層Ｓ１００をゲート層１４０上
に形成する。ストッパ層Ｓ１００は、窒化シリコン層か
らなる。
【００３２】（２）次いで、レジスト層（図示しない）
を形成する。次いで、このレジスト層をマスクとしてス
トッパ層Ｓ１００をパターニングする。その後、パター
ニングされたストッパ層をマスクとして、ゲート層１４
０をエッチングする。図４に示すように、ゲート層１４
０がパターニングされゲート層１４０ａとなる。
を形成する。次いで、このレジスト層をマスクとしてス
トッパ層Ｓ１００をパターニングする。その後、パター
ニングされたストッパ層をマスクとして、ゲート層１４
０をエッチングする。図４に示すように、ゲート層１４
０がパターニングされゲート層１４０ａとなる。
【００３３】パターニング後の様子を平面的に示したの
が図５である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
が図５である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
【００３４】次いで、図４に示すように、パンチスルー
防止用のＰ型不純物をイオン注入することにより、半導
体基板１０内に、不純物層１７ｂを形成する。
防止用のＰ型不純物をイオン注入することにより、半導
体基板１０内に、不純物層１７ｂを形成する。
【００３５】（３）次いで、フッ酸を用いて半導体基板
の表面を洗浄する。これにより、露出していた絶縁層１
２０が除去される。次に、図６に示すように、第１酸化
シリコン層２２０ａを熱酸化法により成膜する。熱酸化
膜は半導体基板１０とゲート層１４０ａとの露出面に形
成される。尚、第１酸化シリコン層２２０ａの形成にＣ
ＶＤ法を用いてもよい。
の表面を洗浄する。これにより、露出していた絶縁層１
２０が除去される。次に、図６に示すように、第１酸化
シリコン層２２０ａを熱酸化法により成膜する。熱酸化
膜は半導体基板１０とゲート層１４０ａとの露出面に形
成される。尚、第１酸化シリコン層２２０ａの形成にＣ
ＶＤ法を用いてもよい。
【００３６】次に、第１酸化シリコン層２２０ａに対し
アニール処理を施す。このアニール処理は、ＮＨ3ガス
を含む雰囲気で行なわれる。この前処理により、第１酸
化シリコン層２２０ａ上に窒化シリコン層２２０ｂを均
一に堆積し易くなる。その後、窒化シリコン層２２０ｂ
を、ＣＶＤ法によって成膜することができる。
アニール処理を施す。このアニール処理は、ＮＨ3ガス
を含む雰囲気で行なわれる。この前処理により、第１酸
化シリコン層２２０ａ上に窒化シリコン層２２０ｂを均
一に堆積し易くなる。その後、窒化シリコン層２２０ｂ
を、ＣＶＤ法によって成膜することができる。
【００３７】次に、第２酸化シリコン層２２０ｃを、Ｃ
ＶＤ法、具体的には高温酸化法（ＨＴＯ：High Tempera
ture Oxidation）で形成する。第２酸化シリコン層２２
０ｃは、ＩＳＳＧ（In-situ Steam Generation）処理を
用いて成膜することもできる。ＩＳＳＧ処理によって成
膜された膜は緻密である。ＩＳＳＧ処理によって成膜し
た場合、後述するＯＮＯ膜を緻密化するためのアニール
処理を省略することができる。
ＶＤ法、具体的には高温酸化法（ＨＴＯ：High Tempera
ture Oxidation）で形成する。第２酸化シリコン層２２
０ｃは、ＩＳＳＧ（In-situ Steam Generation）処理を
用いて成膜することもできる。ＩＳＳＧ処理によって成
膜された膜は緻密である。ＩＳＳＧ処理によって成膜し
た場合、後述するＯＮＯ膜を緻密化するためのアニール
処理を省略することができる。
【００３８】なお、上記工程において、窒化シリコン層
２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内
で成膜することにより、出炉による界面の汚染を防止す
ることができる。これにより、均質なＯＮＯ膜を形成す
ることができるため、安定した電気特性を有するメモリ
セル１００が得られる。また、界面の汚染を除去するた
めの洗浄工程が不要となるため、工程数の削減を図るこ
とができる。
２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内
で成膜することにより、出炉による界面の汚染を防止す
ることができる。これにより、均質なＯＮＯ膜を形成す
ることができるため、安定した電気特性を有するメモリ
セル１００が得られる。また、界面の汚染を除去するた
めの洗浄工程が不要となるため、工程数の削減を図るこ
とができる。
【００３９】これらの各層を成膜した後、たとえばウエ
ット酸化またはＬＭＰ酸化によるアニール処理を行い、
各層を緻密化することが好ましい。
ット酸化またはＬＭＰ酸化によるアニール処理を行い、
各層を緻密化することが好ましい。
【００４０】本実施の形態においては、ＯＮＯ膜２２０
は、後のパターニングによって、第２ゲート絶縁層２２
およびサイド絶縁層２４となる（図２参照）。
は、後のパターニングによって、第２ゲート絶縁層２２
およびサイド絶縁層２４となる（図２参照）。
【００４１】（４）図７に示すように、ドープトポリシ
リコン層（第２導電層）２３０を、第２酸化シリコン層
２２０ｃ上に形成する。ドープトポリシリコン層２３０
は、後にエッチングされて、コントロールゲート２０，
３０を構成する導電層４０（図１参照）となる。
リコン層（第２導電層）２３０を、第２酸化シリコン層
２２０ｃ上に形成する。ドープトポリシリコン層２３０
は、後にエッチングされて、コントロールゲート２０，
３０を構成する導電層４０（図１参照）となる。
【００４２】（５）次いで、図８に示すように、ドープ
トポリシリコン層２３０を全面的に異方性エッチングす
る。これにより、メモリ領域１０００の開口部１６０，
１８０（図５参照）の側面に沿って、第１および第２コ
ントロールゲート２０，３０が形成される。ここで図８
に示すように、形成されるコントロールゲート２０，３
０の上面が、ゲート層１４０ａの上面よりも低くなるま
で異方性エッチングを行なう。
トポリシリコン層２３０を全面的に異方性エッチングす
る。これにより、メモリ領域１０００の開口部１６０，
１８０（図５参照）の側面に沿って、第１および第２コ
ントロールゲート２０，３０が形成される。ここで図８
に示すように、形成されるコントロールゲート２０，３
０の上面が、ゲート層１４０ａの上面よりも低くなるま
で異方性エッチングを行なう。
【００４３】次いで、図８に示すように、Ｎ型不純物を
イオン注入することにより、半導体基板１０内に、不純
物層１９を形成する。
イオン注入することにより、半導体基板１０内に、不純
物層１９を形成する。
【００４４】（６）次に、メモリ領域１０００におい
て、酸化シリコンまたは窒化酸化シリコンなどの絶縁層
（図示しない）を全面的に形成する。次いで、この絶縁
層を異方性エッチングすることにより、図９に示すよう
に、コントロールゲート２０，３０上に絶縁層１５２が
残存させられる。さらに、このエッチングによって、後
の工程でシリサイド層が形成される領域に堆積された絶
縁層は除去され、半導体基板が露出する。
て、酸化シリコンまたは窒化酸化シリコンなどの絶縁層
（図示しない）を全面的に形成する。次いで、この絶縁
層を異方性エッチングすることにより、図９に示すよう
に、コントロールゲート２０，３０上に絶縁層１５２が
残存させられる。さらに、このエッチングによって、後
の工程でシリサイド層が形成される領域に堆積された絶
縁層は除去され、半導体基板が露出する。
【００４５】次いで、図９に示すように、Ｎ型不純物を
イオン注入することにより、半導体基板１０内に、不純
物層１６，１８を形成する。
イオン注入することにより、半導体基板１０内に、不純
物層１６，１８を形成する。
【００４６】次いで、シリサイド形成用の金属を全面的
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、半導体基板の上に形
成された金属をシリサイド化反応させることにより、半
導体基板の露出面にシリサイド層９２を形成させる。次
いで、メモリ領域１０００において、酸化シリコンまた
は窒化酸化シリコンなどの第２絶縁層７０を全面的に形
成する。第２絶縁層７０は、ストッパ層Ｓ１００を覆う
ように形成される。
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、半導体基板の上に形
成された金属をシリサイド化反応させることにより、半
導体基板の露出面にシリサイド層９２を形成させる。次
いで、メモリ領域１０００において、酸化シリコンまた
は窒化酸化シリコンなどの第２絶縁層７０を全面的に形
成する。第２絶縁層７０は、ストッパ層Ｓ１００を覆う
ように形成される。
【００４７】（７）図１０に示すように、第２絶縁層７
０をＣＭＰ法により、ストッパ層Ｓ１００が露出するま
で研磨し、第２絶縁層７０を平坦化する。この研磨によ
って、対向するコントロールゲート２０，３０の間に第
２絶縁層７０が残される。
０をＣＭＰ法により、ストッパ層Ｓ１００が露出するま
で研磨し、第２絶縁層７０を平坦化する。この研磨によ
って、対向するコントロールゲート２０，３０の間に第
２絶縁層７０が残される。
【００４８】（８）ストッパ層Ｓ１００を熱りん酸で除
去する。この結果、少なくともゲート層１４０ａの上面
が露出し、図１１に示すように、第２絶縁層２７０に開
口部１７０ａが形成される。すなわち、この開口部１７
０ａはストッパ層Ｓ１００が除去されることにより形成
された領域であり、ゲート層１４０ａの上に位置する領
域である。
去する。この結果、少なくともゲート層１４０ａの上面
が露出し、図１１に示すように、第２絶縁層２７０に開
口部１７０ａが形成される。すなわち、この開口部１７
０ａはストッパ層Ｓ１００が除去されることにより形成
された領域であり、ゲート層１４０ａの上に位置する領
域である。
【００４９】（９）次いで、図１２に示すように、第２
絶縁層２７０の開口部１７０ａの上部を逆スパッタし
て、開口部１７０を形成する。この開口部１７０は逆テ
ーパ状形状を有する。この工程においては、第２絶縁層
２７０の開口部１７０ａの上部に、例えばアルゴンガス
を噴きつけることにより、ガスを噴きつけた部分の絶縁
層を除去する。この工程により、第２絶縁層２７０に傾
斜面３７０が形成されて、逆テーパ形状を有する開口部
１７０が形成される。
絶縁層２７０の開口部１７０ａの上部を逆スパッタし
て、開口部１７０を形成する。この開口部１７０は逆テ
ーパ状形状を有する。この工程においては、第２絶縁層
２７０の開口部１７０ａの上部に、例えばアルゴンガス
を噴きつけることにより、ガスを噴きつけた部分の絶縁
層を除去する。この工程により、第２絶縁層２７０に傾
斜面３７０が形成されて、逆テーパ形状を有する開口部
１７０が形成される。
【００５０】（１０）次いで、たとえばチタン層と窒化
チタン層とを積層させて第３導電層を全面的に堆積させ
る。次いで、図１３に示すように、前記ドープトポリシ
リコン層上にパターニングされたレジスト層Ｒ１００を
形成する。レジスト層Ｒ１００をマスクとして、前記第
３導電層をパターニングすることにより、図１３に示す
ように、チタン層５２と窒化チタン層５４との積層膜か
らなるワード線５０が形成される。
チタン層とを積層させて第３導電層を全面的に堆積させ
る。次いで、図１３に示すように、前記ドープトポリシ
リコン層上にパターニングされたレジスト層Ｒ１００を
形成する。レジスト層Ｒ１００をマスクとして、前記第
３導電層をパターニングすることにより、図１３に示す
ように、チタン層５２と窒化チタン層５４との積層膜か
らなるワード線５０が形成される。
【００５１】引き続き、レジスト層Ｒ１００をマスクと
して、ゲート層１４０ａのエッチングが行われる。この
エッチングにより、ワード線５０が上方に形成されない
ゲート層１４０ａが除去される。その結果、アレイ状に
配列したワードゲート１４ａを形成することができる。
ゲート層１４０ａの除去領域は、後に形成されるＰ型不
純物層（素子分離用不純物層）１５の領域と対応する
（図１参照）。
して、ゲート層１４０ａのエッチングが行われる。この
エッチングにより、ワード線５０が上方に形成されない
ゲート層１４０ａが除去される。その結果、アレイ状に
配列したワードゲート１４ａを形成することができる。
ゲート層１４０ａの除去領域は、後に形成されるＰ型不
純物層（素子分離用不純物層）１５の領域と対応する
（図１参照）。
【００５２】尚、このエッチング工程では、第１，第２
のコントロールゲート２０、３０をなす導電層４０は、
第２絶縁層７０で覆われているために、エッチングされ
ずに残る。
のコントロールゲート２０、３０をなす導電層４０は、
第２絶縁層７０で覆われているために、エッチングされ
ずに残る。
【００５３】次いで、Ｐ型不純物を半導体基板１０に全
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４ａの相互間の領域にＰ型不純物層（素子分離
用不純物層）１５（図１参照）が形成される。このＰ型
不純物層１５によって、不揮発性半導体記憶装置１００
相互の素子分離がより確実に行われる。
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４ａの相互間の領域にＰ型不純物層（素子分離
用不純物層）１５（図１参照）が形成される。このＰ型
不純物層１５によって、不揮発性半導体記憶装置１００
相互の素子分離がより確実に行われる。
【００５４】以上の工程により、図１、図２に示す半導
体装置を製造することができる。
体装置を製造することができる。
【００５５】この製造方法による利点は以下の通りであ
る。
る。
【００５６】第１に、前記（１０）の工程において、チ
タン層５２と窒化チタン層５４との積層膜でワード線５
０を形成することにより、ワード線５０の配線抵抗を小
さくすることができる。
タン層５２と窒化チタン層５４との積層膜でワード線５
０を形成することにより、ワード線５０の配線抵抗を小
さくすることができる。
【００５７】第２に、前記（９）の工程において、逆テ
ーパ形状の開口部１７０を形成することにより、ワード
線５０の配線幅を確保することができ、ワード線５０の
断線および抵抗上昇を防止することができる。
ーパ形状の開口部１７０を形成することにより、ワード
線５０の配線幅を確保することができ、ワード線５０の
断線および抵抗上昇を防止することができる。
【００５８】（変形例）なお、前記（８）の工程におい
て、たとえば多結晶シリコン層と、例えばＷＳｉやＭｏ
Ｓｉ等の金属珪化物層との積層膜で第３導電層を形成し
た後パターニングすることにより、多結晶シリコン層６
２と金属珪化物層６４との積層膜からなるワード線５０
を形成することもできる（図１４参照）。
て、たとえば多結晶シリコン層と、例えばＷＳｉやＭｏ
Ｓｉ等の金属珪化物層との積層膜で第３導電層を形成し
た後パターニングすることにより、多結晶シリコン層６
２と金属珪化物層６４との積層膜からなるワード線５０
を形成することもできる（図１４参照）。
【００５９】あるいは、前記（８）の工程において、た
とえば多結晶シリコン層、チタン層、および窒化チタン
層の積層膜で第３導電層を形成した後パターニングする
ことにより、多結晶シリコン層６２、チタン層５２、お
よび窒化チタン層５４の積層膜からなるワード線５０を
形成することもできる（図１５参照）。
とえば多結晶シリコン層、チタン層、および窒化チタン
層の積層膜で第３導電層を形成した後パターニングする
ことにより、多結晶シリコン層６２、チタン層５２、お
よび窒化チタン層５４の積層膜からなるワード線５０を
形成することもできる（図１５参照）。
【００６０】これらの場合、前記（８）の工程におい
て、開口部１７０に対する多結晶シリコン層６２の埋込
み性は良好である。このため、ワード線５０を容易に平
坦化することができ、かつワード線５０形成時における
エッチング時の負荷を少なくすることができる。また、
これらの場合においても、ワード線５０の配線抵抗を小
さくすることができる。
て、開口部１７０に対する多結晶シリコン層６２の埋込
み性は良好である。このため、ワード線５０を容易に平
坦化することができ、かつワード線５０形成時における
エッチング時の負荷を少なくすることができる。また、
これらの場合においても、ワード線５０の配線抵抗を小
さくすることができる。
【００６１】以上、本発明の一実施の形態について述べ
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
【図１】半導体装置のレイアウトを模式的に示す平面図
である。
である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断
面図である。
面図である。
【図３】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図４】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図５】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図６】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図７】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図８】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図９】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図１０】本発明の一実施形態における一工程を示す図
である。
である。
【図１１】本発明の一実施形態における一工程を示す図
である。
である。
【図１２】本発明の一実施形態における一工程を示す図
である。
である。
【図１３】本発明の一実施形態における一工程を示す図
である。
である。
【図１４】本発明の一実施形態の一変形例における一工
程を示す図である。
程を示す図である。
【図１５】本発明の一実施形態の一変形例における一工
程を示す図である。
程を示す図である。
【図１６】公知のMONOS型メモリセルを示す断面図であ
る。
る。
１０ 半導体基板、１２ 第１ゲート絶縁層、１４ａ
ワードゲート、２０ 第１コントロールゲート、２２
第２ゲート絶縁層、２２ａ，２４ａ，２２０ａ第１酸化
シリコン層、２２ｂ，２４ｂ，２２０ｂ 窒化シリコン
層、２２ｃ，２４ｃ，２２０ｃ 第２酸化シリコン層、
２４ サイド絶縁層、３０ 第２コントロールゲート、
５０ ワード線、５２ チタン層、５４ 窒化チタン
層、６２多結晶シリコン層、６４ 金属珪化物層、７０
第２絶縁層、１４０，１４０ａゲート層、１７０，１
７０ａ 開口部、２２０ ＯＮＯ膜、３７０ 傾斜面、
Ｓ１００ ストッパ層
ワードゲート、２０ 第１コントロールゲート、２２
第２ゲート絶縁層、２２ａ，２４ａ，２２０ａ第１酸化
シリコン層、２２ｂ，２４ｂ，２２０ｂ 窒化シリコン
層、２２ｃ，２４ｃ，２２０ｃ 第２酸化シリコン層、
２４ サイド絶縁層、３０ 第２コントロールゲート、
５０ ワード線、５２ チタン層、５４ 窒化チタン
層、６２多結晶シリコン層、６４ 金属珪化物層、７０
第２絶縁層、１４０，１４０ａゲート層、１７０，１
７０ａ 開口部、２２０ ＯＮＯ膜、３７０ 傾斜面、
Ｓ１００ ストッパ層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP18 EP28 EP48 EP49 EP63
EP68 ER21 GA02 HA02 JA04
JA35 JA39 JA40 JA53 KA01
KA08 NA01 NA04 PR06 PR09
PR12 PR40 ZA21
5F101 BA45 BB03 BD07 BD10 BD30
BD35 BE07 BF05 BH03
Claims (4)
- 【請求項１】 半導体層の上方に、第１絶縁層を形成す
る工程、 前記第１絶縁層の上方に、第１導電層を形成する工程、 前記第１導電層の上方に、ストッパ層を形成する工程、 前記ストッパ層と前記第１導電層とをパターニングする
工程、 前記半導体層の上方と前記第１導電層の両側面とに、第
１酸化シリコン層、窒化シリコン層および第２酸化シリ
コン層から構成されるＯＮＯ膜を形成する工程、 前記ＯＮＯ膜の上方に、第２導電層を形成する工程、 前記第２導電層を異方性エッチングすることにより、前
記第１導電層の両側面に、前記ＯＮＯ膜を介してサイド
ウォール状のコントロールゲートを形成する工程、 ソース領域またはドレイン領域となる不純物層を前記半
導体層内に形成する工程、 全面に第２絶縁層を形成する工程、 前記ストッパ層が露出するように、前記第２絶縁層を研
磨する工程、 前記ストッパ層を除去する工程、 全面に、チタン層と窒化チタン層との積層膜からなる第
３導電層を形成する工程、 前記第３導電層をパターニングして、ワードラインを形
成する工程、 前記第１導電層をパターニングして、ワードゲートを形
成する工程、を含む不揮発性記憶装置の製造方法。 - 【請求項２】 半導体層の上方に、第１絶縁層を形成す
る工程、 前記第１絶縁層の上方に、第１導電層を形成する工程、 前記第１導電層の上方に、ストッパ層を形成する工程、 前記ストッパ層と前記第１導電層とをパターニングする
工程、 前記半導体層の上方と前記第１導電層の両側面とに、第
１酸化シリコン層、窒化シリコン層および第２酸化シリ
コン層から構成されるＯＮＯ膜を形成する工程、 前記ＯＮＯ膜の上方に、第２導電層を形成する工程、 前記第２導電層を異方性エッチングすることにより、前
記第１導電層の両側面に、前記ＯＮＯ膜を介してサイド
ウォール状のコントロールゲートを形成する工程、 ソース領域またはドレイン領域となる不純物層を前記半
導体層内に形成する工程、 全面に第２絶縁層を形成する工程、 前記ストッパ層が露出するように、前記第２絶縁層を研
磨する工程、 前記ストッパ層を除去する工程、 全面に、多結晶シリコン層と金属珪化物層との積層膜か
らなる第３導電層を形成する工程、 前記第３導電層をパターニングして、ワードラインを形
成する工程、 前記第１導電層をパターニングして、ワードゲートを形
成する工程、を含む不揮発性記憶装置の製造方法。 - 【請求項３】 半導体層の上方に、第１絶縁層を形成す
る工程、 前記第１絶縁層の上方に、第１導電層を形成する工程、 前記第１導電層の上方に、ストッパ層を形成する工程、 前記ストッパ層と前記第１導電層とをパターニングする
工程、 前記半導体層の上方と前記第１導電層の両側面とに、第
１酸化シリコン層、窒化シリコン層および第２酸化シリ
コン層から構成されるＯＮＯ膜を形成する工程、 前記ＯＮＯ膜の上方に、第２導電層を形成する工程、 前記第２導電層を異方性エッチングすることにより、前
記第１導電層の両側面に、前記ＯＮＯ膜を介してサイド
ウォール状のコントロールゲートを形成する工程、 ソース領域またはドレイン領域となる不純物層を前記半
導体層内に形成する工程、 全面に第２絶縁層を形成する工程、 前記ストッパ層が露出するように、前記第２絶縁層を研
磨する工程、 前記ストッパ層を除去する工程、 全面に、多結晶シリコン層、チタン層、および窒化チタ
ン層の積層膜からなる第３導電層を形成する工程、 前記第３導電層をパターニングして、ワードラインを形
成する工程、 前記第１導電層をパターニングして、ワードゲートを形
成する工程、を含む不揮発性記憶装置の製造方法。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 前記ストッパ層を除去する工程により、前記第２絶縁層
に開口部が形成され、 前記第２絶縁層の前記開口部の上部を逆スパッタして、
該開口部を逆テーパ形状に形成する工程を含む不揮発性
記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055982A JP2003258129A (ja) | 2002-03-01 | 2002-03-01 | 不揮発性記憶装置の製造方法 |
| US10/377,016 US6849500B2 (en) | 2002-03-01 | 2003-02-28 | Method for manufacturing a nonvolatile memory device including an opening formed into an inverse-tapered shape |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055982A JP2003258129A (ja) | 2002-03-01 | 2002-03-01 | 不揮発性記憶装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003258129A true JP2003258129A (ja) | 2003-09-12 |
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ID=28666678
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|---|---|---|---|
| JP2002055982A Withdrawn JP2003258129A (ja) | 2002-03-01 | 2002-03-01 | 不揮発性記憶装置の製造方法 |
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| JP2008251570A (ja) * | 2007-03-29 | 2008-10-16 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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| KR100574297B1 (ko) * | 2004-09-24 | 2006-04-27 | 한국전자통신연구원 | 전계효과 트랜지스터 및 그 제조 방법 |
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| KR100654000B1 (ko) * | 2005-10-31 | 2006-12-06 | 주식회사 하이닉스반도체 | 금속실리사이드막을 갖는 반도체소자의 제조방법 |
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| JPH01239956A (ja) | 1988-03-22 | 1989-09-25 | Sony Corp | 半導体装置 |
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
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| JP2001148434A (ja) | 1999-10-12 | 2001-05-29 | New Heiro:Kk | 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ |
| US6177318B1 (en) | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
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-
2002
- 2002-03-01 JP JP2002055982A patent/JP2003258129A/ja not_active Withdrawn
-
2003
- 2003-02-28 US US10/377,016 patent/US6849500B2/en not_active Expired - Fee Related
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