JP2008251570A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板20、半導体基板に設けられた素子分離膜21、層間絶縁膜60及び導電プラグ62を備えて構成される。半導体基板は、一方の主表面20a側に、第1の方向及び第2の方向に行列配列されたメモリセルを有している。導電プラグは、層間絶縁膜内に形成されていて、メモリセルと層間絶縁膜上に形成される配線74とを電気的に接続する。各メモリセルは、ゲート電極34と、一対の不純物拡散領域40を備えている。不純物拡散領域は、主表面側に金属シリサイド膜46を有している。導電プラグは、素子分離膜上と金属シリサイド膜上とに形成されている。金属シリサイド膜は、第1部分47と、第2部分48を備えていて、第1部分の厚みが第2部分の厚みよりも大きい。
【選択図】図2
Description
図1及び図2を参照して、この発明の半導体装置を、半導体不揮発性メモリを例にとって説明する。
図6〜10を参照して、第1実施形態の半導体装置の製造方法について説明する。図6〜10は、この発明の半導体不揮発性メモリの製造方法について説明するための工程図である。
図11を参照して、第2実施形態の半導体装置について説明する。図11は、第2実施形態の半導体装置の構造を概略的に示す図であって、図1(A)のC−C線に沿って取った切断端面を拡大して示している。
図12を参照して、第2実施形態の半導体装置の製造方法の第1の例について説明する。図12は、第2実施形態の半導体装置の製造方法の第1の例について説明するための工程図である。図12(A)、(B)及び(C)は、各工程で形成される構造体の、図1のC−C線に対応する面に沿って切った切断端面の部分拡大図である。なお、図1のA−A線及びB−B線に対応する面に沿って切った切断端面については、図9及び図10と同様なので、図12と合わせて、図9及び図10も参照して説明する。
続いて、図13を参照して、第2実施形態の半導体装置の製造方法の第2の例について説明する。図13は、第2実施形態の半導体装置の製造方法の第2の例について説明するための工程図である。図13(A)、(B)及び(C)は、各工程で形成される構造体の、図1のC−C線に対応する面に沿って切った切断端面の部分拡大図である。なお、図1のA−A線及びB−B線に対応する面に沿って切った切断端面については、図9及び図10と同様なので、図13と合わせて、図9及び図10も参照して説明する。
15 メモリセル
20 半導体基板
20a 主表面
21 素子分離膜
21a 上面
29a 素子分離領域
29b アクティブ領域
32 ゲート絶縁膜
34 ゲート電極(CG、WL)
40 不純物拡散領域
41 LDD用不純物拡散領域
42 不純物低濃度拡散領域
44 窒化膜マスク
46,49 金属シリサイド膜
47 第1部分
48 第2部分
50 側壁部
52 下部絶縁膜
54 電荷蓄積膜
56 上部絶縁膜
58 側壁窒化膜
60 層間絶縁膜
61 コンタクトホール
62,72 導電プラグ
64 高融点金属膜(Ti膜)
66 密着層(TiN膜)
68 導電体(タングステン)
70 NSG
74 配線(BL)
90 反応阻害層
Claims (21)
- 一方の主表面側に、第1の方向に延在して設けられた素子分離膜、及び、前記第1の方向と直交する第2の方向に配列された複数の半導体素子を有する半導体基板と、
該半導体基板の前記主表面上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された、前記半導体素子と前記層間絶縁膜上に形成される配線とを電気的に接続する導電プラグと
を備える半導体装置であって、
前記各半導体素子は、前記素子分離膜が形成された素子分離領域間に設定されたアクティブ領域に形成されていて、前記半導体基板の前記主表面側に、金属シリサイド膜を有しており、
前記導電プラグは、前記素子分離膜上と該素子分離膜を挟んで隣り合う半導体素子に形成された前記金属シリサイド膜上とに形成されていて、
前記金属シリサイド膜は、それぞれ前記素子分離膜に隣接した第1部分と、前記素子分離膜と離間した第2部分を備え、前記第1部分の厚みが前記第2部分の厚みよりも大きい
ことを特徴とする半導体装置。 - 一方の主表面側に、第1の方向に延在して設けられた素子分離膜、及び、前記第1の方向と直交する第2の方向に配列された複数の半導体素子を有する半導体基板と、
該半導体基板の主表面上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された、前記半導体素子と前記層間絶縁膜上に形成される配線とを電気的に接続する導電プラグと
を備える半導体装置であって、
前記各半導体素子は、前記素子分離膜が形成された素子分離領域間に設定されたアクティブ領域に形成されていて、前記半導体基板の前記主表面側に、金属シリサイド膜を有しており、
前記導電プラグは、前記素子分離膜上と該素子分離膜を挟んで隣り合う半導体素子に形成された前記金属シリサイド膜上とに形成されていて、
前記金属シリサイド膜は、それぞれ前記素子分離膜に隣接した第1部分に厚く形成されていて、他の領域部分には形成されていない
ことを特徴とする半導体装置。 - 前記半導体基板の、前記導電プラグに接する前記主表面に反応阻害層を有する
ことを特徴とする請求項2に記載の半導体装置。 - 前記反応阻害層が、窒化シリコン、酸窒化シリコン、シリコンカーバイド及び炭素含有酸化シリコンから選択されたいずれか1又は2以上の材料を含む
ことを特徴とする請求項3に記載の半導体装置。 - 前記第1部分の厚み及び前記第1部分の前記第2方向の長さが10nm以上50nm以下である
ことを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。 - 前記素子分離膜の上面が、前記半導体基板の主表面よりも低い
ことを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。 - 前記素子分離膜の上面と、前記半導体基板の主表面の、高さの差が10nm以上50nm以下である
ことを特徴とする請求項6に記載の半導体装置。 - 前記各半導体素子が、
前記半導体基板の前記主表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板の前記ゲート電極を挟む位置に形成されていて、前記主表面側に金属シリサイド膜を有する一対の不純物拡散領域と、
前記ゲート電極に隣接して設けられていて、電荷蓄積可能な一対の側壁部と
を備えるメモリセルであって、
前記各半導体素子は、前記半導体基板の一方の主表面側に、第1の方向及び第2の方向に行列配列されており、
前記ゲート電極は、前記第2の方向に延在して設けられていて、前記第2の方向に配列された前記メモリセルに共通して用いられる
ことを特徴とする請求項1〜7のいずれか一項に記載の半導体装置。 - 前記メモリセルは、さらに、前記半導体基板の、前記ゲート電極の下のチャネルが形成される領域と、前記不純物拡散領域とによって挟まれる部分に、前記不純物拡散領域よりも不純物濃度が低く、かつ前記不純物拡散領域と同じ導電型の不純物低濃度拡散領域を備える
ことを特徴とする請求項8に記載の半導体装置。 - 半導体基板の一方の主表面側に、第1の方向に延在して、複数の素子分離膜を形成して、該素子分離膜が形成された領域を素子分離領域とするとともに、該素子分離領域間の領域をアクティブ領域として設定する工程と、
前記アクティブ領域の、前記半導体基板の前記主表面側に半導体素子を形成する工程と、
前記半導体基板の前記主表面上に、前記半導体基板及び前記半導体素子を覆う層間絶縁膜を形成する工程と、
前記素子分離膜上と、該素子分離膜を挟んで隣り合うアクティブ領域上の前記層間絶縁膜にコンタクトホールを開口して、前記コンタクトホール内に、1つの前記素子分離膜と、該素子分離領域を挟んで隣り合うアクティブ領域を露出させる工程と、
前記コンタクトホール内に露出した素子分離膜をエッチングして、素子分離膜の上面の位置を前記主表面よりも低くする工程と、
前記コンタクトホール内に、高融点金属膜を形成してアクティブ領域の上面に、前記素子分離膜に隣接した第1部分と、前記素子分離膜と離間した第2部分を備え、前記第1部分の厚みが前記第2部分の厚みよりも大きい金属シリサイド膜を形成する工程と、
前記高融点金属膜又は前記金属シリサイド膜上に密着層を形成した後、前記コンタクトホールを導電体で埋め込んで導電プラグを形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜を形成する工程では、前記半導体基板の前記主表面上に、前記半導体基板及び前記半導体素子を覆うストッパ窒化膜を形成した後、前記ストッパ窒化膜上に層間絶縁膜を形成し、
前記コンタクトホール内にアクティブ領域を露出させる工程では、前記素子分離膜上と、該素子分離膜を挟んで隣り合うアクティブ領域上の前記層間絶縁膜にコンタクトホールを開口した後、前記コンタクトホールの底部に露出したストッパ窒化膜をエッチングにより除去して、前記コンタクトホール内に、1つの前記素子分離膜と、該素子分離領域を挟んで隣り合うアクティブ領域を露出させる
ことを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記半導体素子を形成する工程は、さらに
前記半導体基板の前記主表面上に絶縁膜、導電膜及びマスク用窒化膜を順次に形成する工程と、
前記第1の方向に直交する第2の方向に延在して前記マスク用窒化膜を残存させて、窒化膜マスクを形成する工程と、
前記窒化膜マスクを用いたエッチングにより、前記導電膜をパターニングしてゲート電極を形成する工程と、
前記半導体基板の前記主表面上に、前記ゲート電極を覆う下部用絶縁膜を形成する工程と、
前記下部用絶縁膜上に、電荷蓄積用窒化膜、上部用絶縁膜、側壁用窒化膜を順次に形成する工程と、
前記半導体基板の前記主表面に直角方向からの異方性エッチングを行うことにより、側壁部を形成するとともに、側壁部間の半導体基板の主表面を露出する工程とを備え、
前記ストッパ窒化膜を形成する工程では、前記半導体基板の露出した前記主表面上と、前記側壁部の上面及び側面上と、前記窒化膜マスクの上面上に、ストッパ窒化膜を形成し、
前記ストッパ窒化膜を形成した後、前記窒化膜マスク及び前記側壁部をマスクとして、不純物イオンを高濃度に注入して前記アクティブ領域の半導体基板に不純物拡散領域を形成する工程を備える
ことを特徴とする請求項11に記載の半導体装置の製造方法。 - 前記ゲート電極を形成した後に、前記窒化膜マスクを用いて、不純物イオンを低濃度に注入する工程を行う
ことを特徴とする請求項12に記載の半導体装置の製造方法。 - 前記側壁部を形成した後、
反応ガスとしてN2及びNH3のいずれか一方又は双方を用いたプラズマ処理により、前記露出した半導体基板の主表面を窒化させる工程を行う
ことを特徴とする請求項12又は13に記載の半導体装置の製造方法。 - 前記側壁部を形成した後、
反応ガスとしてCO及びCO2のいずれか一方又は双方を用いたプラズマ処理により、前記露出した半導体基板の主表面を炭化させる工程を行う
ことを特徴とする請求項12又は13に記載の半導体装置の製造方法。 - 前記コンタクトホール内に前記アクティブ領域を露出させた後、
反応ガスとしてN2及びNH3のいずれか一方又は双方を用いたプラズマ処理により、露出した前記アクティブ領域の表面を窒化させる工程を行う
ことを特徴とする請求項10〜13のいずれか一項に記載の半導体装置の製造方法。 - 前記コンタクトホール内に前記アクティブ領域を露出させた後、
反応ガスとしてCO及びCO2のいずれか一方又は双方を用いたプラズマ処理により、露出した前記アクティブ領域の表面を炭化させる工程を行う
ことを特徴とする請求項10〜13のいずれか一項に記載の半導体装置の製造方法。 - 前記素子分離膜のエッチングを、前記ストッパ窒化膜に対するエッチングのオーバーエッチングで行う
ことを特徴とする請求項11〜15のいずれか一項に記載の半導体装置の製造方法。 - 前記素子分離膜のエッチングを、希釈フッ酸を用いたエッチングで行う
ことを特徴とする請求項16又は17に記載の半導体装置の製造方法。 - 前記素子分離膜のエッチングでは、該素子分離膜の上面を、前記半導体基板の主表面よりも10〜50nm低くする
ことを特徴とする請求項18又は19に記載の半導体装置の製造方法。 - 前記高融点金属膜をチタン膜で形成し、
前記密着層を窒化チタン膜で形成し、
前記導電体として、タングステンの埋め込みを行う
ことを特徴とする請求項10〜20のいずれか一項に記載の半導体装置の製造方法。
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