JP2008251942A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】素子特性の信頼性を向上できるようにする。
【解決手段】シリコン炭窒化膜１０がシリコン酸化膜９（９ａ、９ｂ）の上に形成されている。シリコン炭窒化膜１０は、その比誘電率が低いため、シリコン炭窒化膜１０が隣り合うゲート電極ＭＧ−ＭＧ間のシリコン酸化膜９ｂの内側に形成されたとしても隣り合うゲート電極ＭＧ−ＭＧ間の寄生容量を抑制できる。
【選択図】図３

Description

本発明は、隣り合うゲート電極間に電極間絶縁膜を備えた半導体装置およびその製造方法に関する。

ＮＡＮＤ型フラッシュメモリ装置は、複数のゲート電極間に埋め込まれると共にビット線コンタクト領域におけるＬＤＤ構造形成用に選択ゲートトランジスタの側壁に形成される側壁スペーサとなるシリコン酸化膜（ＳｉＯ膜）と、ゲート電極上および該シリコン酸化膜上に、ビット線コンタクト形成時のエッチングストッパ膜（バリア膜）として形成されるシリコン窒化膜（ＳｉＮ膜）とを備えている（例えば、特許文献１参照）。側壁スペーサ形成時やその他の該シリコン酸化膜の加工時、ゲート電極間に埋め込まれたシリコン酸化膜がエッチングされ、シリコン酸化膜の上面の高さがゲート電極の上面の高さより低くなると、隣接するゲート電極の対向領域にシリコン窒化膜が介在することになる。

近年の素子の微細化、設計ルールの縮小化に伴い、隣り合う複数のゲート電極の間の間隔が狭くなってきている。このため、ゲート電極間に介在するシリコン窒化膜によるゲート電極間の寄生容量の影響が大きくなり、素子特性の信頼性が低下してきた。
特開２００６−６０１３８号公報（００６２段落、図６、図７）

本発明は、素子特性の信頼性を保持した半導体装置およびその製造方法を提供することにある。

本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、前記複数のゲート電極間の前記半導体基板上に形成された電極間絶縁膜と、前記電極間絶縁膜上および前記ゲート電極上に、前記ゲート電極の上面と側面の一部とを覆うように形成されたシリコン炭窒化（ＳｉＣＮ）膜と、前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えた半導体装置を提供する。

本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、前記複数のゲート電極の上面および側面並びに前記複数のゲート電極間の半導体基板上に沿って形成されたシリコン炭窒化（ＳｉＣＮ）膜と、前記複数のゲート電極間を埋め込むように前記半導体基板上の前記シリコン炭窒化膜上に形成された電極間絶縁膜と、前記シリコン炭窒化膜上および前記電極間絶縁膜上に形成された層間絶縁膜とを備えた半導体装置を提供する。

本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタ用の第１のゲート電極と、前記第１のゲート電極に隣接して、前記半導体基板上にゲート絶縁膜を介して形成された一対の選択ゲートトランジスタ用の第２のゲート電極と、前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間の前記半導体基板上に形成された第１の電極間絶縁膜と、前記一対の第２のゲート電極の、隣接する第２のゲート電極に対向する側面上にそれぞれ形成されたシリコン窒化（ＳｉＮ）膜と、前記シリコン窒化膜間の前期半導体基板上に形成された第２の電極間絶縁膜と、前記第１および第２の電極間絶縁膜上ならびに前記ゲート電極上に、前記ゲート電極の上面および側面の一部を覆うように形成されたシリコン炭窒化（ＳｉＣＮ）膜と、前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えた半導体装置を提供する。

本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極間に当該ゲート電極の高さよりも低い高さで電極間絶縁膜を形成する工程と、前記複数のゲート電極上および前記電極間絶縁膜上にシリコン炭窒化膜を形成する工程とを備えた半導体装置の製造方法を提供する。

本発明の一態様は、半導体基板上にゲート絶縁膜を介してメモリセルトランジスタ用の複数の第１のゲート電極と、この第１のゲート電極に隣接して前記半導体基板上に前記ゲート絶縁膜を介して選択ゲートトランジスタ用の一対の第２のゲート電極を形成する工程と、前記第１のゲート電極間および前記第１のゲート電極と第２のゲート電極との間の前記半導体基板上に第１の電極間絶縁膜を形成する工程と、前記第１のゲート電極上、前記第２のゲート電極上、前記第１の電極間絶縁膜上および前記一対の第２のゲート電極の、隣接する第２のゲート電極に対向する側壁にシリコン窒化膜を形成する工程と、前記第２のゲート電極の側壁に形成されたシリコン窒化膜間に第２の電極間絶縁膜を埋め込み、前記シリコン窒化膜をストッパとしてＣＭＰ法により前記第２の電極間絶縁膜の上面を平坦化する工程と、前記第１および第２の電極間絶縁膜ならびに前記シリコン窒化膜を、前記第１および第２の電極の側壁の一部が露出するよう除去する工程と、前記第１および第２のゲート電極の上面および露出した側面を覆うように、前記第１および第２のゲート電極上、前記第１および第２の電極間絶縁膜上にシリコン炭窒化膜を形成する工程と、前記シリコン炭窒化膜上に層間絶縁膜を形成する工程とを備えた半導体装置の製造方法を提供する。

本発明の一態様によれば、素子特性の信頼性を保持できる。

（第１の実施形態）
以下、本発明の半導体装置を、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の構造に適用した第１の実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率等は現実のものとは異なる。

図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの一部の等価回路図を示しており、図２は、メモリセル領域の構造を模式的な平面図によって示している。

半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、メモリセル領域Ｍおよび周辺回路領域（図示せず)の両領域に区画されている。図１に示すように、メモリセル領域ＭにはメモリセルアレイＡｒが構成されており、周辺回路領域には当該メモリセルアレイＡｒを駆動するための周辺回路（図示せず)が構成されている。

メモリセル領域Ｍに構成されるメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲート電極Ｔｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば３２個：２のｎ乗個（ｎは正の整数)）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。このＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域（図示せず)を共用して形成されている。

図１中、Ｘ方向（ワード線方向、ゲート幅方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線)ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。

選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向（ゲート長方向、ビット線方向に相当）に延伸するビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延伸するソース線ＳＬに接続されている。

図２は、メモリセル領域の一部のレイアウトパターンを模式的に示す平面図である。
半導体基板としてのシリコン基板２には、ＳＴＩ（Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本形成されており、これにより素子領域（アクティブエリア：活性領域）Ｓａが図２中Ｘ方向に複数に分離して構成されている。

メモリセルトランジスタＴｒｍのワード線ＷＬが、素子領域Ｓａの延伸方向と直交する図２中Ｘ方向に沿って形成されている。このワード線ＷＬは、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３の制御ゲート電極ＣＧ、浮遊ゲート電極ＦＧ）のうちの制御ゲート電極ＣＧをＸ方向に連結結合している。

また、選択ゲート線ＳＧＬ１は、図２中Ｘ方向に沿って形成されており、平面的には複数のビット線コンタクトＣＢを挟んで一対形成され、一対の選択ゲート線ＳＧＬ１間の素子領域（活性領域）Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。

ワード線ＷＬと交差する素子領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍの浮遊ゲート電極ＦＧ（図３参照）が構成されている。ワード線ＷＬは、複数の素子領域Ｓａおよび複数の素子分離領域Ｓｂの上方を図２中Ｘ方向に渡って形成されていると共に、Ｘ方向に並設された浮遊ゲート電極ＦＧの上を渡って形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており、選択ゲート線ＳＧＬ１によって連結されている。

図３は、図２中のＡ−Ａ線で示す部分の縦断面図を模式的に示している。この図３に示すように、メモリセルトランジスタＴｒｍは、半導体基板としてのシリコン基板２上にゲート絶縁膜３を介して、多結晶シリコン層４、ゲート間絶縁膜５、多結晶シリコン層６（６ａ、６ｂ）、コバルトシリサイド（ＣｏＳｉ_２）膜７を順に積層した積層ゲート電極８（メモリセルトランジスタのゲート電極ＭＧ）と、当該積層ゲート電極８のＹ方向両脇に対しシリコン基板２の表層に形成された不純物拡散領域２ａとからなる。

ゲート絶縁膜（トンネル絶縁膜）３は、シリコン基板２表面が酸化されたシリコン酸化膜により構成される。多結晶シリコン層４は、リン等の不純物がドープされており浮遊ゲート電極ＦＧとして機能する。ゲート間絶縁膜５は、例えばＯＮＯ（Oxide(シリコン酸化膜)-Nitride(シリコン窒化膜)-Oxide(シリコン酸化膜))膜等の酸化膜層および窒化膜層が積層された構造をなし、多結晶シリコン層４の上面を覆うように形成されている。多結晶シリコン層６（６ａ、６ｂ）は、リン等の不純物がドープされており、その上に形成されたコバルトシリサイド膜７と共に制御ゲート電極ＣＧを構成する。これらの積層ゲート電極８は、Ｙ方向に離間して複数構成されている。

複数の積層ゲート電極８間のシリコン基板２上には、当該ゲート絶縁膜３を介してシリコン酸化膜９が形成されている。このシリコン酸化膜９は、積層ゲート電極８の下側側壁面に沿って形成されたシリコン酸化膜９ａと、隣り合うシリコン酸化膜９ａ間に埋込まれたシリコン酸化膜９ｂとにより構成されている。シリコン酸化膜９ａは積層ゲート電極８の側壁保護膜であり、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法によるＨＴＯ（High Temperature Oxidation）膜である。シリコン酸化膜９ｂは、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）により成膜されている。シリコン酸化膜９ｂの中央上部にはボイド９ｃが形成されている。尚、これらのシリコン酸化膜９（９ａ、９ｂ）はシリコン基板２上に直接形成されていても良い。

シリコン酸化膜９（９ａ、９ｂ）は、多結晶シリコン層４の側壁面の下端からコバルトシリサイド膜７の上面のシリコン基板２表面からの高さより低く且つコバルトシリサイド膜７の下面の高さより高い位置にかけて形成され、電極間絶縁膜Ｆの一部（下層側）を構成する。具体的には、多結晶シリコン層６は、その膜厚が９０ｎｍ、その上のコバルトシリサイド膜７は、その膜厚が６０ｎｍ、シリコン酸化膜９（９ａ、９ｂ）は、その上面がコバルトシリサイド膜７の上面から下方に４０ｎｍの位置になるように形成されている。

図３に示すように、メモリセルトランジスタＴｒｍに並設して形成された選択ゲートトランジスタＴｒｓ１は、シリコン基板２上にゲート絶縁膜３を介して形成された選択ゲート電極ＳＧと、当該選択ゲート電極ＳＧのＹ方向両脇に対しシリコン基板２の表層に形成された不純物拡散領域２ａとからなる。

選択ゲート電極ＳＧは、メモリセルトランジスタのゲート電極ＭＧ（積層ゲート電極８）とほぼ同様の構造で構成されているが、多結晶シリコン層６ａおよびゲート間絶縁膜５の中央の一部に貫通孔が形成され、多結晶シリコン層４および６ｂ間が構造的および電気的に接続されている点でゲート電極ＭＧと異なる。

前述したシリコン酸化膜９ａは、選択ゲート電極ＳＧの下側両側壁面にも形成されている。シリコン酸化膜９ａは、選択ゲート電極ＳＧの両側壁面の下端からコバルトシリサイド膜７の上面のシリコン基板２表面からの高さよりも低く且つコバルトシリサイド膜７の下面の高さより高い位置にかけて形成されている。シリコン酸化膜９ｂは、選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン酸化膜９ａの内側にも埋込まれている。尚、選択ゲート電極ＳＧ−ゲート電極ＭＧ間に形成されたシリコン酸化膜９ｂの上部にもボイド９ｃが形成されている。

隣り合う選択ゲート電極ＳＧ−ＳＧ間において、バリア膜１２がシリコン酸化膜９ａの側壁面に沿って形成されている。このバリア膜１２の内側には電極間絶縁膜１３が形成されている。バリア膜１２はシリコン窒化膜（ＳｉＮ）から構成されている。このバリア膜１２は、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜９ａの側面上およびシリコン基板２の上面上を覆うように形成されている。なお、図３において、選択ゲート電極ＳＧ−ＳＧ間には当該選択ゲート電極ＳＧの脇のシリコン基板２上の一部にゲート絶縁膜３が形成されており、当該領域では、バリア膜１２はシリコン基板２上にゲート絶縁膜３を介して形成されている。

バリア膜１２は、その上端部の高さがコバルトシリサイド膜７の上面より下方で且つ下面よりもわずかに上方に位置する高さに形成されている。電極間絶縁膜１３は、バリア膜１２の内側に埋込み形成されており、例えばＢＰＳＧ（Boro Phospho Silicate Glass）により構成されている。この電極間絶縁膜１３は、その上面部１３ａの高さがゲート電極ＭＧ、ＳＧ上のバリア膜１２の高さとほぼ一致するように構成されており、選択ゲート電極ＳＧ−ＳＧ間の電極間絶縁膜として機能する。

シリコン炭窒化膜１０が、ゲート電極ＭＧ、ＳＧの上面上、シリコン酸化膜９（９ａ、９ｂ）の上面上、並びに、シリコン窒化膜１２および電極間絶縁膜１３の上面上を渡ってほぼ同一膜厚で形成されている。このシリコン炭窒化膜１０は、比誘電率が約５．０程度とシリコン窒化膜（約７．０程度）に比較して低く、また水分の通過（透過）を抑制する機能を有する。ゲート電極ＭＧ−ＭＧ間、ＳＧ−ＭＧ間において、シリコン炭窒化膜１０は、その下部がゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間の側壁が対向する対向領域中に位置しており、シリコン酸化膜９と共に電極間絶縁膜Ｆを構成する。またゲート電極ＳＧ−ＳＧ間においても、シリコン炭窒化膜１０は、ゲート電極ＳＧ−ＳＧの側壁が対向する対向領域中に位置している。すなわち、シリコン炭窒化膜１０は各ゲート電極ＭＧ、ＳＧの側壁の一部（コバルトシリサイド膜７の側壁のほぼ全体）を覆うように形成される。ゲート電極ＳＧ−ＳＧ間の距離は、ゲート電極ＭＧ−ＳＧ、ＭＧ−ＭＧ間の距離に比較して広く形成されているため、バリア膜１２および電極間絶縁膜１３の高さとシリコン酸化膜９（９ａ、９ｂ）の高さがほぼ同一の高さであるにもかかわらず、選択ゲート電極ＳＧ−ＳＧ間におけるシリコン炭窒化膜１０の、電極間絶縁膜１３上における上端部１０ａの位置が選択ゲート電極ＳＧ−ＳＧの側壁が対向する対向領域中に位置するように形成されている。

シリコン炭窒化膜１０の上には層間絶縁膜１１が形成されている。この層間絶縁膜１１はプラズマＣＶＤ法により成膜されたＴＥＯＳ膜（以下、プラズマＴＥＯＳと称す）により形成されている。層間絶縁膜１１は、下部１１ａと上部１１ｂとからなり、各部１１ａおよび１１ｂは２段階で埋込まれる。層間絶縁膜１１の下部１１ａは、上端部１０ａ上に埋込まれている。

層間絶縁膜１１の下部１１ａは、その上面がシリコン炭窒化膜１０の上端面１０ｂと面一（面一な面Ｚ参照)に形成されている。層間絶縁膜１１の下部１１ａとシリコン窒化膜１０の上には、層間絶縁膜１１の上部１１ｂが形成されている。シリコン炭窒化膜１０は層間絶縁膜１１とゲート絶縁膜３との間に介在することで、層間絶縁膜１１側からゲート絶縁膜３に達する水分をブロックする保護膜として機能する。

また、高濃度の不純物導入層２ｂが選択ゲート電極ＳＧ−ＳＧ間の中央付近のシリコン基板２の表層領域に形成されている。この不純物導入層２ｂ上には、層間絶縁膜１１、シリコン炭窒化膜１０、電極絶縁膜１３、バリア膜１２を貫通してビット線コンタクトＣＢが構成されている。ビット線コンタクトＣＢは、バリアメタル膜１４と、当該バリアメタル膜１４の内側に形成されたタングステン層１５により構成されている。ビット線コンタクトＣＢは、上層配線となるビット線ＢＬ（図３には図示せず）と不純物導入層２ｂとの間を電気的に接続するように構成されている。

尚、ビット線コンタクトＣＢがシリコン基板２と接触するコンタクト領域周辺において、バリア膜１２がシリコン基板２に対して構造的に接触している実施形態を示すが、シリコン基板２とバリア膜１２との間に保護用のシリコン酸化膜が形成されている構造に適用しても良い。

次に、製造工程について説明する。尚、前述説明したシリコン炭窒化膜１０は、ＣＭＰ法による平坦化処理のストッパー膜としても用いることができるため、以下の説明では、当該工程を中心とした製造工程を説明する。尚、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、図示しないその他の部分を構成するのに必要な工程があれば付加したものにも適用可能である。

図４ないし図１２は、図２のＡ−Ａ線に沿う断面に対応した製造工程の一段階を模式的に示している。
まず、図４に示すように、シリコン基板２に熱酸化処理を施すことでシリコン酸化膜３を形成し、次に、浮遊ゲート電極ＦＧとなる多結晶シリコン層４、ＯＮＯ膜５、多結晶シリコン層６（６ａ，６ｂ）を順次積層形成する。

尚、多結晶シリコン層６を成膜する途中段階において、選択ゲート電極ＳＧを構成する多結晶シリコン層４および６間を電気的および構造的に接続するため、多結晶シリコン層６ａを成膜した後、多結晶シリコン層６ａおよびＯＮＯ膜５の一部に貫通孔（符号なし）を形成し、その後多結晶シリコン層６ｂを埋込むことで多結晶シリコン層６ｂおよび４間を構造的に接触させている。

次に、多結晶シリコン層６ｂの上に、ドライエッチング加工のハードマスクとなるシリコン窒化膜１６を積層形成すると共に、その上にレジスト１７を塗布しフォトリソグラフィ技術によりパターンニングし、ＲＩＥ法によりエッチング処理し、ゲート電極ＳＧおよびＭＧ用のゲート電極形成領域Ｇのシリコン窒化膜１６を残留させる。

続いて図５に示すように、シリコン窒化膜１６をハードマスクとしてドライエッチング技術（例えばＲＩＥ（Reactive Ion Etching)法）により多結晶シリコン層６、ＯＮＯ膜５、多結晶シリコン層４をエッチングする。この後、レジスト１７を除去する。

次にＨＴＯ(High Temperature Oxidation)等を用いてシリコン酸化膜９ａを形成する。これにより、図５に示すように、各ゲート電極形成領域Ｇの各積層膜４〜６、１６の側壁面に沿ってシリコン酸化膜９ａが形成される。次に、低濃度の不純物イオンの注入処理を実施しシリコン基板２の表層に不純物導入層２ａを形成する。

次に、図６に示すように、ＬＰ−ＣＶＤ法を使用してゲート電極ＭＧ−ＭＧ間、ＳＧ−ＳＧ間、ＳＧ−ＭＧ間のゲート電極形成領域Ｇ−Ｇ間の領域にＴＥＯＳによるシリコン酸化膜９ｂを埋込む。このとき、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間は幅が狭くアスペクト比が高いため、シリコン酸化膜９ｂの成膜時に中央にシーム９ｅが生じる。この後、隣り合う選択ゲート電極ＳＧ−ＳＧのゲート電極形成領域Ｇ−Ｇ間に側壁スペーサ９ｄを形成するために、ドライエッチング処理によってシリコン酸化膜９ａ、９ｂの加工を行う。この際、ゲート電極ＭＧ−ＭＧ間、ＳＧ−ＭＧ間のゲート電極形成領域Ｇ−Ｇ間の領域のシリコン酸化膜９ａ、９ｂもシリコン窒化膜１６の側壁が一部露出するようエッチングされる。

次に、側壁スペーサ９ｄをマスクにゲート電極ＳＧ−ＳＧ間に高濃度のｎ型の不純物をイオン注入することで、ビット線コンタクトＣＢの形成領域周辺において低濃度の不純物拡散領域２ａの中央領域に高濃度の不純物導入層２ｂを構成する。

次に、図７に示すように、フォトリソグラフィ処理により、ゲート電極ＳＧ−ＳＧ間のゲート電極形成領域Ｇ−Ｇ間の領域のみを開口するパターンニングを行い、弗酸系の薬液処理によってスペーサ９ｄを除去する。

次に、図８に示すように、ＬＰ−ＣＶＤ法を使用して２０ｎｍ程度のシリコン窒化膜１２を成膜する。次に、シリコン窒化膜１２上にＣＶＤ法により電極間絶縁膜１３を成膜し、高温ウェット酸化雰囲気下においてメルト処理を行った後、シリコン窒化膜１２をストッパーとして電極間絶縁膜１３をＣＭＰ（chemical mechanical polishing）法により平坦化処理する。

次に、図９に示すように、ＲＩＥ法により電極間絶縁膜１３、シリコン酸化膜９ｂ、バリア膜１２およびシリコン窒化膜１６をエッチング処理し、ゲート電極ＭＧ、ＳＧを構成する多結晶シリコン層６ｂの上面および上部側面を露出させる。次に、希弗酸処理等の酸化膜除去処理によって多結晶シリコン層６ｂの露出表面の自然酸化膜等を剥離して清浄化し、コバルト（Ｃｏ）／チタン（Ｔｉ）／窒化チタン（ＴｉＮ）の連続スパッタ処理と、ランプアニール処理などの熱処理と未反応の金属剥離処理とを段階的に施すことによって多結晶シリコン層６ｂ上にコバルトシリサイド（ＣｏＳｉ_２）膜７を形成する。尚、アニール処理には、ＲＴＰなどのランプアニール処理が用いられる。

なお、上述のように、シリコン窒化膜１２および１６を除去し、さらにシリコン酸化膜９ｂ、電極間絶縁膜１３をエッチング処理したときには、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間においてシリコン酸化膜９ｂ内に生じたシーム９ｅの上表面が露出することがある。シーム９ｅの上表面が露出した状態で酸化膜除去のための希弗酸（ダイリュートフッ酸：ＤＨＦ）によるウェットエッチング処理を施すと、シーム９ｅが露出している部分で急速にエッチング処理が進行し、シーム９ｅの隙間が拡大しボイド９ｃとなる。

次に、図１０に示すように、コバルトシリサイド膜７、シリコン酸化膜９ａ、９ｂ、バリア膜１２、電極間絶縁膜１３上を渡りシリコン炭窒化膜１０を形成する。このとき、シリコン炭窒化膜１０は、シリコン酸化膜９（９ａ、９ｂ）および電極間絶縁膜１３の直上に形成されるが、前記工程においてシリコン酸化膜９の上面および電極間絶縁膜１３の上面部１３ａがコバルトシリサイド層７の上面よりも下方位置までエッチング処理されているため、隣り合うコバルトシリサイド膜７の対向領域にもシリコン炭窒化膜１０が形成される。前述したようにウェットエッチング処理を施すと、ボイド９ｃがシリコン酸化膜９ｂの中央上部に形成されるが、シリコン炭窒化膜１０がボイド９ｃ内に入り込み、シリコン炭窒化膜１０が更にゲート電極Ｇ−Ｇ間の下方まで形成される虞も生じる。

次に、図１１に示すように、ＣＶＤ法によりＴＥＯＳによるシリコン酸化膜をシリコン炭窒化膜１０上に成膜し、シリコン炭窒化膜１０をストッパーとしてシリコン酸化膜をＣＭＰ法により平坦化処理することで、シリコン酸化膜１１の下部１１ａを成形する。

次に、図３に示すように、シリコン酸化膜をＣＶＤ法によりさらに堆積してシリコン酸化膜１１の上部１１ｂを形成し、その上にマスクをパターンニングし、シリコン酸化膜１１、シリコン炭窒化膜１０、シリコン酸化膜１３、シリコン窒化膜１２を貫通するコンタクトホールを形成し、当該コンタクトホール内にバリアメタル膜１４およびタングステン層１５を形成することでビット線コンタクトＣＢを形成する。次に、ビット線コンタクトＣＢ上に層間絶縁膜や上層配線（何れも図示せず）などを形成することによって完成させる。

＜隣り合う制御ゲート電極間の容量性について＞
図３に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧはＹ方向に対向している。ゲート電極ＭＧが互いに対向すると当該ゲート電極ＭＧ−ＭＧ間に容量性が生じる。ここでは、制御ゲート電極ＣＧ−ＣＧ間の容量特性について説明する。制御ゲート電極ＣＧの奥行幅をＷとし、隣り合う制御ゲート電極ＣＧ−ＣＧ間の距離をｄとする。

前述したように、ゲート電極ＭＧ−ＭＧ間には下層側にシリコン酸化膜９ｂが埋め込まれており、その上層にシリコン炭窒化膜１０が形成されている。シリコン酸化膜９ｂの上面とシリコン炭窒化膜１０の下面との間の界面が平坦であると仮定し、制御ゲート電極ＣＧ自身に容量性がないと仮定する。前述したように、シリコン炭窒化膜１０は、その比誘電率が約５．０であり、シリコン酸化膜９ｂの比誘電率は約４．２である。

したがって、制御ゲート電極ＣＧ−ＣＧ間の容量値Ｃ１は、
Ｃ１＝４０×５．０×ε_０Ｗ／ｄ ＋ １１０×４．２×ε_０Ｗ／ｄ
＝６４２×ε_０Ｗ／ｄ … （１）
となる。仮に、シリコン炭窒化膜１０に代えてシリコン窒化膜を適用した場合、シリコン窒化膜の比誘電率は約７．０であるため、この場合の制御ゲート電極ＣＧ−ＣＧ間の容量値Ｃ２は、
Ｃ２＝４０×７．０×ε_０Ｗ／ｄ ＋ １１０×４．２×ε_０Ｗ／ｄ
＝７４２×ε_０Ｗ／ｄ … （２）
となる。したがって、シリコン炭窒化膜１０を適用した場合には隣り合う制御ゲート電極ＣＧ−ＣＧ間の容量値を抑制できる。尚、シリコン炭窒化膜１０のリーク電流についても同様にシリコン窒化膜と同様の特性が得られていることが確認されている。

＜シリコン炭窒化膜１０の材料特性について＞
発明者らは、シリコン炭窒化膜１０の材料特性調査を昇温脱離ガス分析(Thermal Desorption Spectrometry：ＴＤＳ法)により行っている。図１２は、その測定条件とその測定結果を示している。尚、図１２は、分析を行った結果、水分についてのイオン電流の測定結果を縦軸とし、温度の特性を横軸として表している。特性Ｂ１は、シリコン（Ｓｉ）基板上にプラズマＣＶＤ法によりＴＥＯＳ酸化膜（プラズマＴＥＯＳ）を５００ｎｍ成膜すると共に、その上にシリコン窒化膜（ＳｉＮ）を５０ｎｍ成膜した場合にプラズマＴＥＯＳからシリコン窒化膜を通過（透過）して放出される水分の通過性（透過性）を表している。

また、特性Ｂ２は、シリコン（Ｓｉ）基板上にプラズマＣＶＤ法によりＴＥＯＳ酸化膜（プラズマＴＥＯＳ）を５００ｎｍ成膜すると共に、その上にシリコン炭窒化膜（ＳｉＣＮ）を５０ｎｍ成膜した場合に、プラズマＴＥＯＳからシリコン炭窒化膜を通過（透過）して放出される水分の通過性（透過性）を表している。また、特性Ｂは、シリコン窒化膜やシリコン炭窒化膜が存在しない場合にプラズマＴＥＯＳから放出される水分量に応じた特性を表している。

この図１２に示すように、シリコン窒化膜やシリコン炭窒化膜は、何れも温度に応じて同様の水分のバリア性を示しているが、何れの場合も当該膜が存在しない場合（特性Ｂ）に比較して明らかに良化していることがわかる。すなわち、水分のバリア膜としては、シリコン窒化膜に代えてシリコン炭窒化膜を適用しても同様の効果が得られることが確認された。

＜ＣＭＰ法のストッパー膜としての評価＞
図１３は、発明者らにより行われたＣＭＰ法による研磨レートの実験結果を示している。この図１３に示すように、シリコン窒化膜をストッパーとして用いた場合とシリコン炭窒化膜１０をストッパーとして用いた場合の研磨レートはほぼ同一である。したがって、シリコン窒化膜とシリコン炭窒化膜１０とをＣＭＰ法のストッパー膜として用いることが可能であることが確認されている。

本実施形態によれば、シリコン炭窒化膜１０は隣り合うゲート電極ＭＧ−ＭＧ間のシリコン酸化膜９（９ａ、９ｂ）の上に形成されている。シリコン炭窒化膜１０は、その比誘電率が低いため隣り合うゲート電極ＭＧ−ＭＧ間の容量値を抑制できる。これにより素子特性の信頼性を向上できる。

また、多結晶シリコン層６ｂの上部のシリコン窒化膜１６をエッチング処理し多結晶シリコン層６ｂの上面を清浄化することでシリコン窒化膜１６の脇に隣接したシリコン酸化膜９ｂの上部が除去処理されボイド９ｃが生じるが、コバルトシリサイド膜７を形成した後、隣り合うコバルトシリサイド膜７間のシリコン酸化膜９ｂ上にシリコン炭窒化膜１０を形成している。このため、たとえボイド９ｃがシリコン酸化膜９ｂの内側に生じ当該ボイド９ｃ内にシリコン炭窒化膜１０が入り込む虞を生じたとしても、シリコン炭窒化膜１０の比誘電率が低いため、隣り合うゲート電極ＭＧ−ＭＧ間の寄生容量を抑制でき、これにより素子特性の信頼性を向上できる。

また、電極間絶縁膜１３の上面部１３ａがコバルトシリサイド膜７の上面よりも低くなるように電極間絶縁膜１３を形成し、コバルトシリサイド膜７および電極間絶縁膜１３上にシリコン炭窒化膜１０を形成し、シリコン炭窒化膜１０上に層間絶縁膜１１の下部１１ａを埋込み平坦化処理しているため、シリコン窒化膜と同様にシリコン炭窒化膜１０を平坦化処理のストッパー膜として用いることができる。

また、多結晶シリコン層６ｂの上部をコバルト（Ｃｏ）によって合金化処理してタングステンシリサイド膜７を形成した後、シリコン炭窒化膜１０を形成する前に再度ＴＥＯＳ酸化膜などの低誘電率膜を埋込む必要がなくなり工程を削減できる。

（第２の実施形態）
図１４は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、シリコン炭窒化膜がゲート電極の上面および側面に沿って形成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分のみ説明する。尚、前述実施形態と同質の膜については同一の符号を付して説明を省略する。また以下に説明する各膜と同等の機能を奏する膜には同一符号を付してその膜の機能性の説明を省略する。

図１４は、ゲート電極ＭＧに代わるゲート電極ＭＧＡの断面構造を模式的に示している。
図１４に示すように、シリコン基板２上にはゲート絶縁膜３を介して多結晶シリコン層４、ＯＮＯ膜５、多結晶シリコン層６が順に積層されており、その上にコバルトシリサイド膜７に代わるタングステンシリサイド膜１８が形成されゲート電極ＭＧＡを構成している。また、タングステンシリサイド膜１８の上にはシリコン窒化膜１９がキャップ膜として形成されている。

これらの膜４〜６、１８、１９の側面とシリコン窒化膜１９の上面を覆うようにシリコン炭窒化膜１０が形成されている。また、ゲート電極ＭＧＡ−ＭＧＡ間のシリコン基板２上にはゲート絶縁膜３が形成されているが、シリコン炭窒化膜１０は、ゲート絶縁膜３（シリコン基板２）の上を覆うように薄く形成されている。

また、ゲート電極ＭＧＡ−ＭＧＡ間にはシリコン炭窒化膜１０の上にシリコン酸化膜９ｂが電極間絶縁膜として埋込まれている。シリコン酸化膜９ｂの上面とシリコン炭窒化膜１０の上面とは面一に形成されている。シリコン酸化膜９ｂおよびシリコン炭窒化膜１０の上には層間絶縁膜１１がプラズマＴＥＯＳにより形成されている。

このような構造を製造する場合、シリコン基板２を熱酸化処理することによりシリコン基板２上にゲート絶縁膜３を形成し、その上に複数のゲート電極ＭＧＡ用の膜４〜６、１８、１９を成膜し、その後当該積層構造４〜６、１８、１９を複数に分断し、積層構造４〜６、１８、１９の上面上および側面に沿って当該積層構造４〜６、１８、１９を覆うようにシリコン炭窒化膜１０を形成し、シリコン炭窒化膜１０を覆うようにシリコン酸化膜９ｂを埋込む。次に、シリコン炭窒化膜１０をストッパーとしてシリコン酸化膜９ｂをＣＭＰ (Chemical Mechanical Polishing)法により平坦化処理する。当該工程後、プラズマＣＶＤ法によってＴＥＯＳ酸化膜を堆積することで層間絶縁膜１１を構成する。

本実施形態によれば、層間絶縁膜１１とゲート絶縁膜３との間にシリコン炭窒化膜１０を介在して形成しているため、層間絶縁膜１１からゲート絶縁膜３への水分の通過（透過）を抑制することができゲート絶縁膜３の機能保護を図ることができる。

また、シリコン炭窒化膜１０が各ゲート電極ＭＧＡの上面および側面並びに隣り合うゲート電極ＭＧＡ−ＭＧＡ間のゲート絶縁膜３上に沿って形成されているため、層間絶縁膜１１からゲート絶縁膜３への水分の通過（透過）を抑制することができゲート絶縁膜３の機能保護を図ることができる。

シリコン炭窒化膜１０がゲート絶縁膜３の上面上を覆うように形成されているため、ゲート絶縁膜３の特性劣化を抑制できる。シリコン炭窒化膜１０をストッパーとして、ＣＭＰ法によりシリコン酸化膜９ｂを平坦化処理することができる。

（他の実施形態）
本発明は、前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ＮＡＮＤ型フラッシュメモリ装置１に適用したが、その他の種類のゲート電極を備えた半導体装置にも適用可能である。積層ゲート電極ＭＧに適用しているが、単層のゲート電極にも適用可能である。また、層間絶縁膜１１としてプラズマＴＥＯＳやプラズマＳｉＯＮ（シリコン酸窒化膜）、プラズマＳｉＯ_２等を適用した場合には当該膜に含有する水素などの不要物の通過（透過）も抑制することができる。バリア膜としてシリコン炭窒化膜１０を適用しているが、水分や水素などの不要物の非通過（透過）性を必要とする部分に適用できれば何れの半導体装置に適用してもよい。

前述実施形態では、コバルトやタングステンなどの金属を多結晶シリコン層６ｂの上にスパッタ処理してシリサイド化したゲート電極ＭＧの構造を示したが、ポリゲートに適用しても良い。

尚、第１の実施形態においては、複数のゲート電極ＭＧ−ＭＧ間に対してＬＰ−ＣＶＤ法によりシリコン酸化膜９ｂを形成しているが、当該形成方法にて形成されたシリコン酸化膜９ｂよりも層間絶縁膜１１（プラズマＣＶＤ法により形成されたＴＥＯＳ）から放出される水分の影響が大きいことが発明者らにより確認されている。したがって、第１の実施形態に示すように、ゲート絶縁膜３から離間してシリコン炭窒化膜１０を構成しその上に層間絶縁膜１１を構成した構造でも水分などの不要物のバリア性を十分に発揮することができる。

第２の実施形態では、ゲート絶縁膜３がゲート電極ＭＧＡ−ＭＧＡ間のシリコン基板２上に形成されている実施形態を示したが、ゲート電極ＭＧＡ−ＭＧＡ間のシリコン基板２上にはゲート絶縁膜３が形成されていなくても良い。

本発明の第１の実施形態に係る電気的構成図 模式的に示す平面図 図２のＡ−Ａ線に沿って示す模式的な縦断面図（その１） 製造工程の一段階を模式的に示す縦断面図（その２） 製造工程の一段階を模式的に示す縦断面図（その３） 製造工程の一段階を模式的に示す縦断面図（その４） 製造工程の一段階を模式的に示す縦断面図（その５） 製造工程の一段階を模式的に示す縦断面図（その６） 製造工程の一段階を模式的に示す縦断面図（その７） 製造工程の一段階を模式的に示す縦断面図（その８） 製造工程の一段階を模式的に示す縦断面図（その９） 水分のバリア性を示す特性図 ＣＭＰ法による研磨レートの実験結果を示す図 本発明の第２の実施形態を示す図３相当図

符号の説明

図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、８は積層ゲート電極、ＭＧはメモリセルトランジスタのゲート電極、ＳＧは選択ゲートトランジスタのゲート電極、９、９ａ、９ｂはシリコン酸化膜、１０はシリコン炭窒化膜、１１は層間絶縁膜、Ｆは電極間絶縁膜を示す。

Claims (5)

1. 半導体基板と、
   前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
   前記複数のゲート電極間の前記半導体基板上に形成された電極間絶縁膜と、
   前記電極間絶縁膜上および前記ゲート電極上に、前記ゲート電極の上面と側面の一部とを覆うように形成されたシリコン炭窒化（ＳｉＣＮ）膜と、
   前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
2. 半導体基板と、
   前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
   前記複数のゲート電極の上面および側面並びに前記複数のゲート電極間の半導体基板上に沿って形成されたシリコン炭窒化（ＳｉＣＮ）膜と、
   前記複数のゲート電極間を埋め込むように前記半導体基板上の前記シリコン炭窒化膜上に形成された電極間絶縁膜と、
   前記シリコン炭窒化膜上および前記電極間絶縁膜上に形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
3. 半導体基板と、
   前記半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタ用の第１のゲート電極と、
   前記第１のゲート電極に隣接して、前記半導体基板上にゲート絶縁膜を介して形成された一対の選択ゲートトランジスタ用の第２のゲート電極と、
   前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間の前記半導体基板上に形成された第１の電極間絶縁膜と、
   前記一対の第２のゲート電極の、隣接する第２のゲート電極に対向する側面上にそれぞれ形成されたシリコン窒化（ＳｉＮ）膜と、
   前記シリコン窒化膜間の前期半導体基板上に形成された第２の電極間絶縁膜と、
   前記第１および第２の電極間絶縁膜上ならびに前記ゲート電極上に、前記ゲート電極の上面および側面の一部を覆うように形成されたシリコン炭窒化（ＳｉＣＮ）膜と、
   前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
4. 半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極間に当該ゲート電極の高さよりも低い高さで電極間絶縁膜を形成する工程と、
   前記複数のゲート電極上および前記電極間絶縁膜上にシリコン炭窒化膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
5. 半導体基板上にゲート絶縁膜を介してメモリセルトランジスタ用の複数の第１のゲート電極と、この第１のゲート電極に隣接して前記半導体基板上に前記ゲート絶縁膜を介して選択ゲートトランジスタ用の一対の第２のゲート電極を形成する工程と、
   前記第１のゲート電極間および前記第１のゲート電極と第２のゲート電極との間の前記半導体基板上に第１の電極間絶縁膜を形成する工程と、
   前記第１のゲート電極上、前記第２のゲート電極上、前記第１の電極間絶縁膜上および前記一対の第２のゲート電極の、隣接する第２のゲート電極に対向する側壁にシリコン窒化膜を形成する工程と、
   前記第２のゲート電極の側壁に形成されたシリコン窒化膜間に第２の電極間絶縁膜を埋め込み、前記シリコン窒化膜をストッパとしてＣＭＰ法により前記第２の電極間絶縁膜の上面を平坦化する工程と、
   前記第１および第２の電極間絶縁膜ならびに前記シリコン窒化膜を、前記第１および第２の電極の側壁の一部が露出するよう除去する工程と、
   前記第１および第２のゲート電極の上面および露出した側面を覆うように、前記第１および第２のゲート電極上、前記第１および第２の電極間絶縁膜上にシリコン炭窒化膜を形成する工程と、
   前記シリコン炭窒化膜上に層間絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

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