JP2008010738A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】コンタクト形成領域におけるコンタクトプラグの半導体基板との接触不良や高抵抗化を防止できるようにする。
【解決手段】ゲート電極形成領域Gの第3の多結晶シリコン層11に対応してビット線コンタクト形成領域CBに形成される第3の多結晶シリコン層11が、シリコン基板2の表面上に接触するように形成されており、その上にバリアメタル膜13に下側が覆われた金属層14が形成されている。
【選択図】図11
【解決手段】ゲート電極形成領域Gの第3の多結晶シリコン層11に対応してビット線コンタクト形成領域CBに形成される第3の多結晶シリコン層11が、シリコン基板2の表面上に接触するように形成されており、その上にバリアメタル膜13に下側が覆われた金属層14が形成されている。
【選択図】図11
Description
本発明は、不揮発的に記憶可能なメモリを備えた半導体装置とその製造方法に関する。
不揮発的に記憶可能なメモリはメモリセルを備えており、このメモリセルの浮遊ゲート電極に蓄積される電荷量に応じて情報が保持される。このメモリセルは、半導体基板上に、第1のゲート絶縁膜、浮遊ゲート電極(第1の導電層)、第2のゲート絶縁膜、制御ゲート電極(第2の導電層)が形成され、当該ゲート電極形成領域の両脇における半導体基板の表層にソース/ドレイン領域が形成された構造が一般的である(例えば、特許文献1参照)。この特許文献1に開示されるように、半導体基板上には、例えばビット線等のコンタクトを形成する領域(コンタクト形成領域)が設けられている。
以下、特許文献1に記載される製造方法の要部を説明する。半導体基板上に、第1のゲート絶縁膜、浮遊ゲート電極、第2のゲート絶縁膜、制御ゲート電極等を形成する。当該形成後にゲート電極領域における構造を分断して層間絶縁膜を埋込む。この層間絶縁膜に対して半導体基板に貫通するコンタクトホールを形成し当該コンタクト形成領域におけるコンタクトホール内にコンタクトプラグを埋め込んでいる。
特開2002−110822号公報(段落0011〜0025等、図41〜図48)
近年、素子の微細化、設計ルールの縮小化に伴い、コンタクト形成領域におけるコンタクトホールのアスペクト比が極端に高くなってきており、特許文献1に開示されている製造方法を適用してもコンタクトプラグが半導体基板との接触領域まで充分に埋込まれず、接触面積を充分に確保できなくなってしまっている。
しかも半導体基板上に層間絶縁膜を形成し、この層間絶縁膜にコンタクトホールを形成する必要があったため、層間絶縁膜の除去時に生じる異物残りに起因してコンタクトプラグが接触不良を引き起こしたり高抵抗化の原因となってしまう。
本発明は、上記事情に鑑みてなされたもので、その目的は、ゲート電極形成領域に対して半導体基板上に第1のゲート絶縁膜、浮遊ゲート電極、第2のゲート絶縁膜、制御ゲート電極の積層構造を備えたものにおいてコンタクト形成領域におけるコンタクトプラグの半導体基板との接触不良や高抵抗化を防止できるようにした半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、コンタクト形成領域およびゲート電極形成領域を含む複数区域に区画された半導体基板を備え、ゲート電極形成領域には、半導体基板上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成された第1の導電層と、第1の導電層上に形成された第2のゲート絶縁膜と、第2のゲート絶縁膜上に形成された第2の導電層とが形成され、コンタクト形成領域には、第1の導電層または前記第2の導電層と同一材料からなり下面の少なくとも一部が前記半導体基板上に接触する下層部と、第1の導電層または第2の導電層とは別材料からなり上層配線と下層部とを電気的に接続する上層部とからなるコンタクトプラグが形成されていることを特徴としている。
本発明の半導体装置の製造方法は、コンタクト形成領域およびゲート電極形成領域を含む複数区域に区画された半導体基板上の各領域に第1の絶縁膜を形成する第1工程と、各領域の第1の絶縁膜上に第1の導電層を形成する第2工程と、各領域の第1の導電層上に第2の絶縁膜を形成する第3工程と、コンタクト形成領域のうちの少なくとも一部領域において前記第2の絶縁膜、第1の導電層および第1の絶縁膜に対して半導体基板に通ずる孔部を形成する第4工程と、ゲート電極形成領域に対して第2の導電層を形成すると共に、第2の導電層をコンタクト形成領域の孔部に埋込み形成する第5工程とを備えたことを特徴としている。
本発明によれば、コンタクト形成領域におけるコンタクトプラグと半導体基板との間の接触不良を防止できるようになる。
(第1の実施形態)
以下、本発明をNAND型のフラッシュメモリ装置におけるメモリセル領域の構造に適用した第1の実施形態について図1ないし図11を参照しながら説明する。
以下、本発明をNAND型のフラッシュメモリ装置におけるメモリセル領域の構造に適用した第1の実施形態について図1ないし図11を参照しながら説明する。
NAND型のフラッシュメモリ装置(不揮発性半導体記憶装置)1は、メモリセルアレイArが形成されたメモリセル領域と、メモリセル領域のメモリセルを駆動するための周辺回路領域とに区画されている。本実施形態においては、メモリセル領域の構造に特徴を備えているため、以下においてはメモリセル領域の特徴部分に係る構造について詳細な説明を行う。
図1は、不揮発性半導体記憶装置のメモリセル領域におけるメモリセルアレイの等価回路、図2は、図1の領域A1における構造を模式的に示した平面図である。半導体装置としてのNAND型の不揮発性半導体記憶装置1について、そのメモリセルアレイArは、NANDセルユニットSUが行列状に配設されることにより構成されている。このNANDセルユニットSUは、2個の選択ゲートトランジスタTrsと、これらの選択ゲートトランジスタTrs間に対して不純物拡散層(ソース/ドレイン領域)3(図11参照)を共用して直列接続された複数個(例えば8個:2のn乗個)のメモリセルトランジスタTrnとからなっている。
図1中X方向(ワード線方向)に配列されたメモリセルトランジスタTrnのゲート電極はワード線(コントロールゲート線)WLで共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrsの選択ゲート電極SG(図11参照)は、選択ゲート線SLで共通接続されている。さらに、選択ゲートトランジスタTrsはビット線コンタクト形成領域CBのコンタクトプラグ10(図11参照)を介してビット線BLに接続されている。このビット線BLは、図1中X方向に交差するY方向に延びるように形成されている。
複数のNANDセルユニットSUは、図2に示すように、STI(Shallow Trench Isolation)構造の素子分離領域SbによりX軸方向に互いに分断されている。メモリセルトランジスタTrnの浮遊ゲート電極FG(図11参照)は、Y軸方向に延びる素子形成領域(活性領域:アクティブエリア)Saと、所定間隔をもって形成されるX軸方向に延びるワード線WLとの交差部に位置している。
<不揮発性半導体記憶装置1のコンタクト形成領域およびゲート電極形成領域の構造について>
以下、本実施形態の特徴部分となるビット線コンタクト形成領域およびゲート電極形成領域の構造について詳細に説明する。図11(a)および図11(b)は、それぞれ図2のA−A線、B−B線に沿う切断面図を模式的に示している。尚、説明用の図面についてはその特徴的な構造部分の説明を示すため模式的な構造のみを示しており、実際の膜厚やその比率とは異なる点に留意する必要がある。
以下、本実施形態の特徴部分となるビット線コンタクト形成領域およびゲート電極形成領域の構造について詳細に説明する。図11(a)および図11(b)は、それぞれ図2のA−A線、B−B線に沿う切断面図を模式的に示している。尚、説明用の図面についてはその特徴的な構造部分の説明を示すため模式的な構造のみを示しており、実際の膜厚やその比率とは異なる点に留意する必要がある。
以下、図11(b)を参照しながら、図2のA−A線に沿う切断面構造を説明する。
図11(b)に示すように、半導体基板としてのp型のシリコン基板2の表層に、ソース/ドレイン領域としての不純物拡散層(拡散領域)3が互いに離間して複数形成されている。これらの不純物拡散層3は、それぞれその上部にコンタクト領域(図示せず)を備えている。互いに隣接する不純物拡散層3の間には、素子分離領域Sbが形成されている。不純物拡散層3およびチャネル領域(図示せず)が、アクティブエリア(活性領域)を構成している。
図11(b)に示すように、半導体基板としてのp型のシリコン基板2の表層に、ソース/ドレイン領域としての不純物拡散層(拡散領域)3が互いに離間して複数形成されている。これらの不純物拡散層3は、それぞれその上部にコンタクト領域(図示せず)を備えている。互いに隣接する不純物拡散層3の間には、素子分離領域Sbが形成されている。不純物拡散層3およびチャネル領域(図示せず)が、アクティブエリア(活性領域)を構成している。
素子分離領域Sbは、シリコン基板2の表層に溝4(素子分離溝)が形成され、当該溝4内に素子分離絶縁膜5が埋込まれることにより構成されている。素子分離絶縁膜5は、例えばTEOS(Tetra EthOxy Silane)により構成されており、シリコン基板2の表面から上方に突出して形成されている。
素子分離絶縁膜5の上には、絶縁膜としてシリコン酸化膜6が形成されている。このシリコン酸化膜6の上には絶縁膜として第1および第2の層間絶縁膜7および8が形成されている。これら第1および第2の層間絶縁膜7および8は、例えばBPSG (Boron Phosphor Silicate Glass)などのシリケードガラスやTEOS、シリコン酸化膜等により構成される。
シリコン基板2の表層に形成された不純物拡散層3の上にはコンタクトプラグ10が形成されている。このコンタクトプラグ10は上層部および下層部から構成されている。コンタクトプラグ10の下層部は、不純物拡散層3の上に対して、不純物がドープされた第3の多結晶シリコン層11、タングステンシリサイド膜12が順に形成されることにより構成されている。コンタクトプラグ10の上層部は、タングステンシリサイド膜12の上にバリアメタル膜13に下側が覆われた金属層14が積層形成されることにより構成されている。
金属層14は、例えばタングステンにより構成される層である。また、バリアメタル膜13は、例えばTi/TiNの積層構造により構成され、金属層14と他の膜とが構造的に接触しないように設けられている。金属層14は上層配線であるビット線BL(図11には図示せず)に対して構造的および電気的に接続する。
以下、図11(a)を参照しながら図2のB−B線方向に沿う切断面構造を説明する。図11(a)に示すように、シリコン基板2の表面上側においては、メモリセルトランジスタTrnのゲート電極形成領域G(浮遊ゲート電極形成領域)、選択ゲートトランジスタTrsのゲート電極形成領域G(選択ゲート電極形成領域)、ビット線コンタクト形成領域CBの各領域に区画されており、それぞれ異なる構造となっている。これらの各領域GおよびCBは互いに離間して設けられており、各領域GおよびCB間には絶縁膜として第1および第2の層間絶縁膜7および8等が形成されている。
メモリセルトランジスタTrnのゲート電極形成領域Gにおいては浮遊ゲート電極FGおよび制御ゲート電極CGが構成されており、選択ゲートトランジスタTrsのゲート電極形成領域Gには選択ゲート電極SGが構成される。
これらのトランジスタTrnおよびTrsのゲート電極形成領域Gにおいては、シリコン基板2上に対して、第1の絶縁膜としての第1のゲート絶縁膜15、不純物がドープされた第1の多結晶シリコン層16(第1の導電層に相当)、第2のゲート絶縁膜(第2の絶縁膜)としてのゲート間絶縁膜17、第2の多結晶シリコン層18(第3の導電層に相当)、不純物がドープされた第3の多結晶シリコン層11(第2の導電層に相当)、低抵抗化金属膜としてのタングステンシリサイド膜12、ゲートキャップ膜としてのシリコン窒化膜19が下から順に積層形成されている。第2の多結晶シリコン層18は、下層側の多結晶シリコン層18aおよび上層側の多結晶シリコン層18bにより構成されている。
制御ゲート電極CGは、第2および第3の多結晶シリコン層18および11並びにタングステンシリサイド膜12により構成されている。この制御ゲート電極CGからゲート間絶縁膜17を介して下側に形成される第1の多結晶シリコン層16が、浮遊ゲート電極FGとして機能する。メモリセルトランジスタTrnの制御ゲート電極CGはワード線WLとして、図2に示すように、素子分離領域Sbを介して隣接する浮遊ゲート電極FG上に延出している。また、選択ゲートトランジスタTrsの制御ゲート電極CGは、図2に示すように、選択ゲート線SLとして素子分離領域Sbを介して隣接する選択ゲートトランジスタTrsの第1の導電層に延出している。
尚、選択ゲートトランジスタTrsのゲート電極形成領域Gにおける第1および第2の多結晶シリコン層16および18は、ゲート間絶縁膜17を貫通して構造的および電気的に接続されている。より具体的には、選択ゲートトランジスタTrsのゲート電極形成領域Gにおいては、第2の多結晶シリコン層18を構成する下層側の多結晶シリコン層18aおよび上層側の多結晶シリコン層18bのうち、上層側の多結晶シリコン層18bが下層側の多結晶シリコン層18aやゲート間絶縁膜17を貫通して第1の多結晶シリコン層16に対して構造的および電気的に接続されている。
各ゲート電極形成領域Gの積層構造11、12および15〜19の上面や側面を覆うようにシリコン酸化膜6が形成されている。第1の層間絶縁膜7が、隣接するゲート電極形成領域Gの積層構造11、12および15〜19間に埋め込まれるように形成されている。また第1の層間絶縁膜7が、積層構造11、12および15〜19とビット線コンタクト形成領域CBのコンタクトプラグ10との間に埋込まれている。シリコン酸化膜6や第1の層間絶縁膜7の上には、第2の層間絶縁膜8が複数のゲート電極形成領域G(複数の積層ゲート電極FG、CGおよびシリコン窒化膜19)上を渡るように形成されている。
ビット線コンタクト形成領域CBにおける縁部においては、シリコン基板2上から順に第1のゲート絶縁膜15、第1の多結晶シリコン層16、ゲート間絶縁膜17、第2の多結晶シリコン層18、第3の多結晶シリコン層11、タングステンシリサイド膜12、バリアメタル膜13、金属層14が形成されている。ビット線コンタクト形成領域CBの切断面略中央に位置する領域CBb(図11(a)参照:コンタクト領域)においては、これらの層15〜18が形成されておらず、第3の多結晶シリコン層11がこれらの層15〜18を貫通してシリコン基板2の表層側に形成された不純物拡散層3の表面上に接触するように構成されている。すなわち、ビット線コンタクト形成領域CBは、中央付近の領域CBbでは第3の多結晶シリコン層11の下面側の一部がシリコン基板2の上面に接触するように形成され、縁部付近の領域CBb以外ではタングステンシリサイド膜12より下層が前述説明したゲート電極形成領域Gの構造と同じ構造となっている。
バリアメタル膜13、金属層14がコンタクトプラグ10の上層部を構成する。また、第1のゲート絶縁膜15、第1の多結晶シリコン層16、ゲート間絶縁膜17、第2の多結晶シリコン層18、第3の多結晶シリコン層11、タングステンシリサイド膜12がコンタクトプラグ10の上層部を構成する。
上層部と下層部の界面、すなわちバリアメタル膜13とタングステンシリサイド膜12との界面の半導体基板2表面からの高さは、半導体基板2表面から各ゲート電極形成領域Gのタングステンシリサイド膜12の上面までの高さと一致している。なお、図11(a)においては、タングステンシリサイド膜12の上面の高さと上層部と下層部の界面の高さとは面一状に一致しているが、実際の製品においてはタングステンシリサイド膜12の上面は凹凸形状となる。したがって、タングステンシリサイド膜12の上面の高さと上層部と下層部の界面の高さとが一致とは実質的に一致を含むものとする。
本実施形態に係る構成によれば、ゲート電極形成領域Gの第3の多結晶シリコン層11に対応したビット線コンタクト形成領域CBに形成される第3の多結晶シリコン層11がシリコン基板2の表面上に接触するように形成されており、その上にバリアメタル膜13に下側が覆われた金属層14が形成されているため、コンタクトプラグ10の下層部における孔部Hのアスペクト比および金属層14が埋め込まれる開口のアスペクト比を小さくでき、第3の多結晶シリコン層11および金属層14が良好に埋め込め、不純物拡散層3に対して良好な電気的接続を有するコンタクトプラグ10を得ることができる。特に、第3の多結晶シリコン層11が、第1の多結晶シリコン層16、ゲート間絶縁膜17、第2の多結晶シリコン層18のみを貫通して第3の多結晶シリコン層11がシリコン基板2の表面上に接触するように構成されているため、アスペクト比の低い構造を得ることができ、コンタクトプラグ10のシリコン基板2との間の接触不良を防止できるようになる。
<製造方法について>
以下、前述のように構成される不揮発性半導体記憶装置1のメモリセル領域の構造について、図3(a)〜図3(c)ないし図10(a)〜図10(b)を参照しながら説明する。これらの図のうち添え字(a)が付された図3(a)〜図10(a)は、図2のA−A線に沿う製造工程を切断面図により示しており、図11(a)に対応して示している。また、これらの図のうち添え字(b)が付された図3(b)〜図10(b)は、図2のB−B線に沿う製造工程を切断面図により示しており、図11(b)に対応して示している。また、これらの図のうち添え字(c)が付された図3(c)、図6(c)、図9(c)は、図2の平面図および図11(a)および図11(b)の切断面図に対応して示したパターンニング領域の説明図である。
以下、前述のように構成される不揮発性半導体記憶装置1のメモリセル領域の構造について、図3(a)〜図3(c)ないし図10(a)〜図10(b)を参照しながら説明する。これらの図のうち添え字(a)が付された図3(a)〜図10(a)は、図2のA−A線に沿う製造工程を切断面図により示しており、図11(a)に対応して示している。また、これらの図のうち添え字(b)が付された図3(b)〜図10(b)は、図2のB−B線に沿う製造工程を切断面図により示しており、図11(b)に対応して示している。また、これらの図のうち添え字(c)が付された図3(c)、図6(c)、図9(c)は、図2の平面図および図11(a)および図11(b)の切断面図に対応して示したパターンニング領域の説明図である。
尚、以下の説明では、本実施形態に係る製造方法の特徴部分(メモリセル領域におけるビット線コンタクトの製造工程)を中心に説明するが、本発明に係る構成や製造方法を実現できれば、必要に応じて工程を省いても良いし、必要不可欠な工程や一般的な工程であれば付加しても良い。
まず図3(a)〜図3(b)に示す構造に至るまでの製造工程について概略的に説明する。
メモリセル領域においては、p型のシリコン基板2を熱酸化処理し、シリコン基板2の主表面に第1のゲート絶縁膜(酸化膜:第1の絶縁膜)15を例えば8〜10[nm]の膜厚で形成する。次に、減圧CVD(Low Pressure Chemical Vapor Deposition)法により、リン等のn型不純物がドープされた第1の多結晶シリコン層(第1の導電層に相当)16を例えば140[nm]の膜厚で形成する。次に、この第1の多結晶シリコン層16の上にCMP(Chemical Mechanical Polish)法のストッパー膜として機能させるためのシリコン窒化膜(図示せず)を形成する。次に、シリコン窒化膜上にレジスト(図示せず)を塗布すると共にパターンニングし、ストッパー膜として機能するシリコン窒化膜、第1の多結晶シリコン層16、第1のゲート絶縁膜15、およびシリコン基板2をRIE(Reactive Ion Etching)法により除去し、図2のY軸方向に沿って素子分離溝4(図3(b)参照)を形成する。
メモリセル領域においては、p型のシリコン基板2を熱酸化処理し、シリコン基板2の主表面に第1のゲート絶縁膜(酸化膜:第1の絶縁膜)15を例えば8〜10[nm]の膜厚で形成する。次に、減圧CVD(Low Pressure Chemical Vapor Deposition)法により、リン等のn型不純物がドープされた第1の多結晶シリコン層(第1の導電層に相当)16を例えば140[nm]の膜厚で形成する。次に、この第1の多結晶シリコン層16の上にCMP(Chemical Mechanical Polish)法のストッパー膜として機能させるためのシリコン窒化膜(図示せず)を形成する。次に、シリコン窒化膜上にレジスト(図示せず)を塗布すると共にパターンニングし、ストッパー膜として機能するシリコン窒化膜、第1の多結晶シリコン層16、第1のゲート絶縁膜15、およびシリコン基板2をRIE(Reactive Ion Etching)法により除去し、図2のY軸方向に沿って素子分離溝4(図3(b)参照)を形成する。
次に、シリコン基板2の略全面に素子分離絶縁膜5を形成することで素子分離溝4内に素子分離絶縁膜5を埋め込む。次に、前述のシリコン窒化膜をストッパーとしてCMP法により素子分離絶縁膜5の上面を平坦化する。次に、素子分離絶縁膜5を第1の多結晶シリコン層16の上面より下方で且つ第1のゲート絶縁膜15の上面より上方までリン酸処理により除去する。次に、素子分離絶縁膜5の上に形成されたシリコン窒化膜を除去する。
次にゲート間絶縁膜(第2の絶縁膜に相当)17を等方的に形成する。このゲート間絶縁膜17は、例えばシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の3層構造のONO膜を適用できる。このとき、図3(b)に示すように、ゲート間絶縁膜17が、第1の多結晶シリコン層16の上面と側面に形成されると共に素子分離絶縁膜5の上面に形成されるようになる。
次に、ゲート間絶縁膜17の上に第2の多結晶シリコン層(第3の導電層に相当)18を形成する。尚、この第2の多結晶シリコン層18は、下層側の多結晶シリコン層18aおよび上層側の多結晶シリコン層18bを積層することにより形成されるが、選択ゲートトランジスタTrsのゲート電極形成領域Gにおいては、下層側の多結晶シリコン層18aを形成した後、その領域Gの平面ほぼ中央領域に対して当該多結晶シリコン層18aおよびゲート間絶縁膜17に対して孔部(符号なし)を形成し、上層側の多結晶シリコン層18bを形成することで上層側の多結晶シリコン層18bを当該孔部に埋め込むことで多結晶シリコン層18bおよび第1の多結晶シリコン層16を構造的に接触させるようにしている。
次に、第2の多結晶シリコン層18の上にレジストを塗布しパターンニングすることでマスクパターンMを形成する。このマスクパターンMの開口領域は、図3(a)および図3(c)に示す領域CBbであり、X軸方向に離間して複数並設されたビット線コンタクト形成領域CBの略中心部(一部)を渡る平面内の所定方向に細長く設けられた領域である。
次に、図4(a)および図4(b)に示すように、マスクパターンMをマスクとして第2の多結晶シリコン層18、ゲート間絶縁膜17、第1の多結晶シリコン層16、ゲート絶縁膜15を除去することで孔部(コンタクトホール)Hを形成する。次に、その開口領域CBbの上からイオンインプランテーション技術によりシリコン基板2に対して不純物をイオン注入する。この不純物は、この後の工程において熱拡散されることで不純物拡散層3として形成される。
次に、図5(a)および図5(b)に示すように、マスクパターンMを除去し、第2の多結晶シリコン層18の上に不純物がドープされた第3の多結晶シリコン層(第2の導電層に相当)11を減圧CVD法により形成する。このとき、第3の多結晶シリコン層11は、領域CBbの孔部H内に埋め込まれる。この埋込工程時の高さは第1の多結晶シリコン層16、ゲート間絶縁膜17、第2の多結晶シリコン層18の膜厚を合計した高さであるため、この高さは従来の層間絶縁膜堆積後にコンタクトを形成して導電材を埋め込む方法に比較して低く、たとえその上に第3の多結晶シリコン層11を埋め込んだとしても埋込性良く形成することができる。したがって、第3の多結晶シリコン層11は、シリコン基板2の表面に対して良好に接触するようになる。
次に、この第3の多結晶シリコン層11の上にタングステンシリサイド膜12を形成する。次に、タングステンシリサイド膜12の上にシリコン窒化膜19を形成し、この上にBSG(Boron Silicate Glass)膜20およびSOG(Spin On Glass)/CT膜21を成膜する。ここでSOG/CT膜はスピンオンガラス/カーボンによる積層膜であり、ハードマスクとして用いられる。
次に、SOG/CT膜21の上にレジストを塗布しパターンニングすることでマスクパターン22を形成する。このマスクパターン22の形成領域は、図6(a)および図6(c)に示すように、メモリセルトランジスタTrnや選択ゲートトランジスタTrsのゲート電極形成領域G、およびビット線コンタクト形成領域CB(図6(c)のハッチング部分参照)である。この図6(c)に示すように、ゲート電極形成領域Gにおいては、図2のX軸方向に沿ってパターンニングされる。また、ビット線コンタクト形成領域CBにおいては、平面的に矩形領域もしくは正方形領域にパターンニングされる。
次に、図7(a)および図7(b)に示すように、マスクパターン22をマスクとして、BSG20およびSOG/CT膜21を介してシリコン窒化膜19をエッチングすると共に、タングステンシリサイド膜12、第3の多結晶シリコン層11、第2の多結晶シリコン層18、ゲート間絶縁膜17、第1の多結晶シリコン層16、第1のゲート絶縁膜15をエッチング処理する。このとき、図7(b)に示すように、素子分離絶縁膜5の上面が露出するまでエッチング処理が行われる。この場合、隣接する複数のビット線コンタクト形成領域CBa間に形成された各膜19、12、11、18、17、16、15が除去されると同時に、隣接する複数のゲート電極形成領域G間に形成された各膜19、12、11、18、17、16、15が除去され、さらに同時に、隣接するゲート電極形成領域Gおよびビット線コンタクト形成領域CBa間に形成された各膜19、12、11、18、17、16、15が除去される。次に、マスクパターン22を除去する。
次に、図8(a)および図8(b)に示すように、各領域GおよびCBに形成された積層膜11および12並びに15〜19を覆うように、シリコン酸化膜6を形成する。次に、隣接するゲート電極形成領域GおよびG間や、ビット線コンタクト形成領域CBとゲート電極形成領域Gとの間に第1の層間絶縁膜7を埋込む。第1の層間絶縁膜7には、TEOS膜やBPSG膜を適用する。尚、シリコン酸化膜6は信頼性向上のために形成される。
次に、図9(a)および図9(b)に示すように、第1の層間絶縁膜7およびシリコン酸化膜6上に第2の層間絶縁膜8をBPSG等のシリケードガラスやシリコン酸化膜により形成し、この第2の層間絶縁膜8の上にレジストを塗布し、当該レジストをリソグラフィ技術によりパターンニングする。このパターンニング後のマスクパターン23の開口領域は、ビット線コンタクト形成領域CBである(図9(a)および図9(c)参照)。
次に、図10(a)および図10(b)に示すように、マスクパターン23をマスクとして第2の層間絶縁膜8、シリコン酸化膜6およびシリコン窒化膜19をそれぞれ条件変更してRIE法によりエッチング処理し除去した後、マスクパターン23を除去する。このとき、シリコンに対して高選択性を有する条件下でシリコン酸化膜6やシリコン窒化膜19をエッチング処理する必要がある。このようにしてエッチング処理が行われると、ビット線コンタクト形成領域CBにおけるタングステンシリサイド膜12の上面が露出するようになる。
次に、図11(a)および図11(b)に示すように、タングステンシリサイド膜12の上にバリアメタル膜13を形成し、このバリアメタル膜13の内側に金属層14を埋め込む。これにより、コンタクト形成領域CBに対してコンタクトプラグ10を形成することができる。
本実施形態の製造方法によれば、ゲート電極形成領域Gに対して第3の多結晶シリコン層11を形成するときに、同時に、コンタクト形成領域CBの領域CBbに設けられたコンタクトホールHに対して第3の多結晶シリコン層11を埋込み、その後、タングステンシリサイド膜12、シリコン窒化膜19、シリコン酸化膜6、第1の層間絶縁膜7および第2の層間絶縁膜8を堆積し、第2の層間絶縁膜8上からタングステンシリサイド膜12上に至る開口を形成し、この開口内にバリアメタル膜13を形成し、その内側に金属層14を埋め込むことで、それぞれアスペクト比が低い孔部Hおよび開口にコンタクトプラグ10および金属層14を埋込むことになり、コンタクトプラグ10のシリコン基板2との接触不良や高抵抗化を防止できるようになる。しかも、シリコン基板2の上に異物残りが発生することもなくなり、さらに接触不良や高抵抗化を防止することができ、接触抵抗を低減することができる。
ゲート電極形成領域Gに対して第3の多結晶シリコン層11を形成するときに、同時に、コンタクト形成領域CBの領域CBbに設けられたコンタクトホールHに対して第3の多結晶シリコン層11を埋込んでいるため、別工程で埋込む必要なく工程を簡略化して形成することができる。
(第2の実施形態)
図12ないし図20は、本発明の第2の実施形態を示している。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
図12ないし図20は、本発明の第2の実施形態を示している。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
図20(a)および図20(b)は、それぞれ、図11(a)および図11(b)に代わる本実施形態の特徴部分の切断面図を模式的に示している。
図20(a)および図20(b)に示すように、ビット線コンタクト形成領域CBのうちの一部領域CBaにおいては、第3の多結晶シリコン層11の下面が全てシリコン基板2に接触している。具体的に前述実施形態と構造を比較すると、領域CBaにおいてゲート絶縁膜15、第1の多結晶シリコン層16、ゲート間絶縁膜17、第2の多結晶シリコン層18が全て除去されており、当該領域に第3の多結晶シリコン層11が形成されている。したがって、前述実施形態の構造に比較してシリコン基板2に対する接触面積を拡大することができ、さらに接触抵抗の低減を図ることができる。
図20(a)および図20(b)に示すように、ビット線コンタクト形成領域CBのうちの一部領域CBaにおいては、第3の多結晶シリコン層11の下面が全てシリコン基板2に接触している。具体的に前述実施形態と構造を比較すると、領域CBaにおいてゲート絶縁膜15、第1の多結晶シリコン層16、ゲート間絶縁膜17、第2の多結晶シリコン層18が全て除去されており、当該領域に第3の多結晶シリコン層11が形成されている。したがって、前述実施形態の構造に比較してシリコン基板2に対する接触面積を拡大することができ、さらに接触抵抗の低減を図ることができる。
<製造方法について>
以下、製造方法について図12(a)〜図12(c)ないし図19(a)〜図19(b)を参照して説明する。
以下、製造方法について図12(a)〜図12(c)ないし図19(a)〜図19(b)を参照して説明する。
図12(a)〜図12(c)は、それぞれ図3(a)〜図3(c)に代わる模式的な一製造工程図、図13(a)〜図13(b)は、それぞれ図4(a)〜図4(b)に代わる模式的な一製造工程図、図14(a)〜図14(b)は、それぞれ図5(a)〜図5(b)に代わる模式的な一製造工程図、図15(a)〜図15(c)は、それぞれ図6(a)〜図6(c)に代わる模式的な一製造工程図、図16(a)〜図16(b)は、それぞれ図7(a)〜図7(b)に代わる模式的な一製造工程図、図17(a)〜図17(b)は、それぞれ図8(a)〜図8(b)に代わる模式的な一製造工程図、図18(a)〜図18(c)は、それぞれ図9(a)〜図9(c)に代わる模式的な一製造工程図、図19(a)〜図19(b)は、それぞれ図10(a)〜図10(b)に代わる模式的な一製造工程図を示している。
以下本実施形態の製造方法について、前述実施形態と異なる部分に係る製造方法の要部を説明する。図12(a)〜図12(c)に示すように、マスクパターンMの開口幅を領域CBbから拡大した領域CBaについて開口する。図13(a)〜図13(c)に示すように、領域CBaについて、第1のゲート絶縁膜15、第1の多結晶シリコン層16、ゲート間絶縁膜17、第2の多結晶シリコン層18に対して孔部Hを形成する。この領域CBaは、前述工程において形成されたビット線コンタクト形成領域CBの第1のゲート絶縁膜15、第1の多結晶シリコン層16、ゲート間絶縁膜17の略全ての膜を除去するための領域である。尚、領域CBaよりも広く設定された領域CBを含むように設定しても良い。
図14(a)〜図14(b)に示すように、領域CBaの孔部H内に第3の多結晶シリコン層11を埋め込む。図15(a)〜図15(c)に示すように、各膜12、19、20、21を積層形成した後、領域CBaおよびゲート電極形成領域Gについて当該各膜を残留させるようにマスクパターン22を形成する。図16(a)〜図16(c)に示すように、隣接する複数のビット線コンタクト形成領域CBa間に形成された各膜を除去すると同時に、隣接する複数のゲート電極形成領域G間に形成された各膜を除去し、さらに、同時に、隣接するゲート電極形成領域Gおよびビット線コンタクト形成領域CBa間に形成された各膜を除去する。
この後の、図17(a)〜図17(b)ないし図19(a)〜図19(b)に説明図を示す各製造工程を経て図20(a)〜図20(b)に示す構造を得ることができるが、この製造工程は前述実施形態と略同様であるため、その説明を省略する。
本実施形態に係る製造方法によれば、シリコン基板2のビット線コンタクト形成領域CB(もしくはCBa)に形成されたゲート間絶縁膜17、第1の多結晶シリコン層16、第1のゲート絶縁膜15の略全てを除去することで孔部Hを形成しているため、その後、第3の多結晶シリコン層11を当該孔部Hに埋め込んだときに、前述実施形態に比較して接触面積を拡大させることができ、さらにシリコン基板2との接触抵抗の低減を図ることができる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
半導体基板としてp型のシリコン基板2に適用したが、その他の様々な材料の半導体基板に適用することも可能である。
ビット線コンタクト形成領域CBの構造に適用したが、その他様々な配線層のコンタクト形成領域に適用可能である。
ビット線コンタクト形成領域CBの構造に適用したが、その他様々な配線層のコンタクト形成領域に適用可能である。
第1ないし第3の多結晶シリコン層16、18、11に代えてそれぞれ非晶質シリコン(アモルファスシリコン)等の導電層を適用しても良い。
ビット線コンタクト形成領域CBの制御ゲート電極CGに対応する構造の一部または下面全てがシリコン基板2に接触する実施形態を示したが、この構造に代えて、ビット線コンタクト形成領域CBの浮遊ゲート電極FGに対応する構造(第1の多結晶シリコン層16)をシリコン基板2に接触するように構成すると共に、その上方に形成される制御ゲート電極CGに対応する構造(第2もしくは第3の多結晶シリコン層18、11)を第1の多結晶シリコン層16に接触するように構成しても良い。すなわちビット線コンタクト形成領域CBにおける第1のゲート絶縁膜15とゲート間絶縁膜17を除去して構成するようにしても良い。これにより前述と略同様の作用効果が得られる。
ビット線コンタクト形成領域CBの制御ゲート電極CGに対応する構造の一部または下面全てがシリコン基板2に接触する実施形態を示したが、この構造に代えて、ビット線コンタクト形成領域CBの浮遊ゲート電極FGに対応する構造(第1の多結晶シリコン層16)をシリコン基板2に接触するように構成すると共に、その上方に形成される制御ゲート電極CGに対応する構造(第2もしくは第3の多結晶シリコン層18、11)を第1の多結晶シリコン層16に接触するように構成しても良い。すなわちビット線コンタクト形成領域CBにおける第1のゲート絶縁膜15とゲート間絶縁膜17を除去して構成するようにしても良い。これにより前述と略同様の作用効果が得られる。
メモリセル領域におけるビット線コンタクト形成領域CBに適用したが、これに限定されるものではなく、その他の領域においてもシリコン基板2上に対して接触するコンタクトプラグを構成するコンタクト形成領域の構造やその製造方法に適用しても良い。
NAND型のフラッシュメモリ装置1に適用したが、必要に応じてその他EEPROM、NOR型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置等の半導体装置に適用しても良い。
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
図面中、1はフラッシュメモリ装置(半導体装置)、2はシリコン基板(半導体基板)、10はコンタクトプラグ、11は第3の多結晶シリコン層(第2の導電層)、15は第1のゲート絶縁膜(第1の絶縁膜)、16は第1の多結晶シリコン層(第1の導電層)、17はゲート間絶縁膜(第2のゲート絶縁膜、第2の絶縁膜)、18は第2の多結晶シリコン層(第3の導電層)、FGは浮遊ゲート電極、CGは制御ゲート電極、SGは選択ゲート電極、Hは孔部、CBはビット線コンタクト形成領域(コンタクト形成領域)、Gはゲート電極形成領域を示す。
Claims (5)
- コンタクト形成領域およびゲート電極形成領域を含む複数区域に区画された半導体基板を備え、
前記ゲート電極形成領域には、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1の導電層と、
前記第1の導電層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2の導電層とが形成され、
前記コンタクト形成領域には、
前記第1の導電層または前記第2の導電層と同一材料からなり下面の少なくとも一部が前記半導体基板上に接触する下層部と、前記第1の導電層または前記第2の導電層とは別材料からなり上層配線と前記下層部とを電気的に接続する上層部とからなるコンタクトプラグが形成されていることを特徴とする半導体装置。 - 前記半導体基板の表面からの前記コンタクトプラグの前記上層部と前記下層部との界面の高さは、前記半導体基板の表面からの前記第1の導電層の上面の高さ、または前記第2の導電層の上面の高さと等しいことを特徴とする請求項1記載の半導体装置。
- コンタクト形成領域およびゲート電極形成領域を含む複数区域に区画された半導体基板上の各領域に第1の絶縁膜を形成する第1工程と、
前記各領域の第1の絶縁膜上に第1の導電層を形成する第2工程と、
前記各領域の第1の導電層上に第2の絶縁膜を形成する第3工程と、
前記コンタクト形成領域のうちの少なくとも一部領域において前記第2の絶縁膜、前記第1の導電層および前記第1の絶縁膜に対して前記半導体基板に通ずる孔部を形成する第4工程と、
前記ゲート電極形成領域に対して第2の導電層を形成すると共に、前記第2の導電層を前記コンタクト形成領域の孔部に埋込み形成する第5工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記第4工程では、前記半導体基板のコンタクト形成領域に形成された前記第2の絶縁膜、第1の導電層および第1の絶縁膜を略全て除去することで前記孔部を形成することを特徴とする請求項3記載の半導体装置の製造方法。
- 前記第3工程後の第4工程前に前記各領域の第2の絶縁膜上に第3の導電層を形成する第6工程を備え、
前記第4工程では、前記第3の導電層にも同時に孔部を形成し、
前記第5工程では、前記各領域の第3の導電層上に前記第2の導電層を形成することを特徴とする請求項3または4記載の半導体装置の製造方法。
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