JP2011071332A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】微細化した場合でもメモリセルの絶縁耐圧を確保し精密なしきい値分布を制御可能なセル構造を実現する。
【解決手段】半導体基板Sの表面層に形成された複数の素子分離絶縁膜DIと、素子分離絶縁膜DIに画定された複数の素子領域AAと、トンネル酸化膜10を介して半導体基板S上に形成された電荷蓄積層FGとゲート絶縁膜20を介して電荷蓄積層FG上に形成された制御ゲートCGとをそれぞれ含む複数のゲート構造と、前記ゲート構造直下の半導体基板Sの表面層を間に挟むように素子領域AAに形成された複数の不純物拡散層IDLと、前記ゲート構造の間を埋め込むように酸化シリコンで形成された絶縁膜60と、前記ゲート構造の側壁に接するように窒化シリコンで形成された絶縁膜40と、を備える不揮発性半導体記憶装置において、ゲート絶縁膜40の底面を、電荷蓄積層FGの高さの少なくとも半分以上半導体基板Sの表面から離隔させる。
【選択図】図4A
Description
本発明は不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置は、第1のゲート絶縁膜を介して基板上に形成された電荷蓄積層(浮遊ゲート)と、該電荷蓄積層上に第2のゲート絶縁膜を介して形成された制御ゲートと、を備え、データ書込み時に、例えば制御ゲートおよびドレイン領域に正の電圧を印加する一方で基板およびソース領域を接地することにより、電荷蓄積層に電子を注入して制御ゲートの閾値を変化させ、これにより、“0”または“1”の区分を行うものである。大容量・高密度不揮発性半導体メモリの代表として、最も高密度に集積可能な自己整合型STI(Shallow Trench Isolation)メモリ構造のNAND型EEPROMがある。
しかしながら、従来の自己整合型STIセル構造では、高密度化・大容量化のために素子領域幅や素子分離幅、ゲート幅やゲート間スペースを縮小すると、隣接するゲート間で耐圧が劣化し、寄生容量が増大する(例えば特許文献1参照)他、n型拡散層表面の電荷トラップによるセルチャネル電流劣化等が生じることに起因してメモリセル特性が劣化し、しきい値分布が悪化するという問題があった。
本発明の目的は、メモリセルを微細化した場合でもメモリセルの絶縁耐圧を確保し精密なしきい値分布を制御可能なセル構造を実現することにある。
本発明の第1の態様によれば、
半導体基板上の第1の方向に延在して設けられる複数の素子領域と、前記半導体基板上で前記第1の方向に交差する第2の方向に延在して設けられ、第1ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、 前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記複数の素子領域を電気的に分離する複数の素子分離絶縁膜と、前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された複数の不純物拡散層と、 前記ゲート構造の間を埋め込むように第1の絶縁材料で形成された第3ゲート絶縁膜と、前記ゲート構造の側壁に接するように前記第1の絶縁材料とは異なる第2の絶縁材料で形成された第4ゲート絶縁膜と、を備え、前記第4ゲート絶縁膜の底面は、前記電荷蓄積層の高さの少なくとも半分以上前記半導体基板の表面から離隔することを特徴とする不揮発性半導体記憶装置が提供される。
半導体基板上の第1の方向に延在して設けられる複数の素子領域と、前記半導体基板上で前記第1の方向に交差する第2の方向に延在して設けられ、第1ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、 前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記複数の素子領域を電気的に分離する複数の素子分離絶縁膜と、前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された複数の不純物拡散層と、 前記ゲート構造の間を埋め込むように第1の絶縁材料で形成された第3ゲート絶縁膜と、前記ゲート構造の側壁に接するように前記第1の絶縁材料とは異なる第2の絶縁材料で形成された第4ゲート絶縁膜と、を備え、前記第4ゲート絶縁膜の底面は、前記電荷蓄積層の高さの少なくとも半分以上前記半導体基板の表面から離隔することを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の第2の態様によれば、
半導体基板上の第1の方向に延在して設けられる複数の素子領域と、前記半導体基板上で前記第1の方向に交差する第2の方向に延在して設けられ、第1ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、 前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、前記ゲート構造の間に第1の絶縁材料で形成された第3ゲート絶縁膜と、前記ゲート構造の側壁と前記ゲート構造間の前記半導体基板とに接するように前記第1の絶縁材料の誘電率よりも低い誘電率を有する第2の絶縁材料で形成された第4ゲート絶縁膜と、を備える不揮発性半導体記憶装置が提供される。
半導体基板上の第1の方向に延在して設けられる複数の素子領域と、前記半導体基板上で前記第1の方向に交差する第2の方向に延在して設けられ、第1ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、 前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、前記ゲート構造の間に第1の絶縁材料で形成された第3ゲート絶縁膜と、前記ゲート構造の側壁と前記ゲート構造間の前記半導体基板とに接するように前記第1の絶縁材料の誘電率よりも低い誘電率を有する第2の絶縁材料で形成された第4ゲート絶縁膜と、を備える不揮発性半導体記憶装置が提供される。
さらに、本発明の第3の態様によれば、
半導体基板上の第1の方向に延在して設けられる複数の素子領域と、前記半導体基板上で前記第1の方向に交差する第2の方向に延在して設けられ、第1ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、 前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、前記ゲート構造の間を埋め込むように第1の絶縁材料で形成された第3ゲート絶縁膜と、前記ゲート構造の側壁に接するように前記第1の絶縁材料とは異なる第2の絶縁材料で形成された第4ゲート絶縁膜と、前記第3ゲート絶縁膜内に前記第1の絶縁材料とは異なる第3の絶縁材料で形成された第5ゲート絶縁膜と、を備え、前記第2および第3の絶縁材料の誘電率は、前記第1の絶縁材料の誘電率よりも高いことを特徴とする不揮発性半導体記憶装置が提供される。
半導体基板上の第1の方向に延在して設けられる複数の素子領域と、前記半導体基板上で前記第1の方向に交差する第2の方向に延在して設けられ、第1ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、 前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、前記ゲート構造の間を埋め込むように第1の絶縁材料で形成された第3ゲート絶縁膜と、前記ゲート構造の側壁に接するように前記第1の絶縁材料とは異なる第2の絶縁材料で形成された第4ゲート絶縁膜と、前記第3ゲート絶縁膜内に前記第1の絶縁材料とは異なる第3の絶縁材料で形成された第5ゲート絶縁膜と、を備え、前記第2および第3の絶縁材料の誘電率は、前記第1の絶縁材料の誘電率よりも高いことを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、メモリセルを微細化した場合でもメモリセルの絶縁耐圧を確保し精密なしきい値分布を制御可能なセル構造を実現することができる。
以下、本発明の実施の形態のいくつかについて、図面を参照しながら詳細に説明する。図面において、同一の部分には同一の番号を付し、重複説明は必要な場合に限り行う。
(1)絶縁劣化の抑制方法
図1は、ゲート間電界を緩和して絶縁劣化を抑制する解決方法を模式的に示す図である。同図は、自己整合型STIメモリ構造のNAND型EEPROMの一例のセル構造における電界関係を示す。同図の紙面の左右には平行平板の態様で形成された積層ゲート構造が配置される。電荷蓄積層上にそれぞれ形成された制御ゲートCG間には、例えば2種類の絶縁材料からなる3層構造のゲート間絶縁膜IF1a,IF2,IF1bが配置されている。図1のセル構造では、例えば紙面右側に書込み電圧(Vpgm)が印加される制御ゲートCGが示され、紙面左側に書込み防止用中間電圧(Vpass)が印加される制御ゲート直下の電荷蓄積層FGが示されている。制御ゲートCGおよびその直下の電荷蓄積層FGに接するゲート間絶縁膜IF1a,IF1bの絶縁材料(「第絶縁材料A」という)は、同一種類であり、その比誘電率をeps_1、膜厚をd_1、印加される電界強度をE_1とする。また、ゲート間絶縁膜IF1a,IF1bの間に挿入されたゲート間絶縁膜IF2は絶縁材料Aとは異なる絶縁材料Bで形成され、その比誘電率をeps_2、膜厚をd_2、印加される電界強度をE_2とする。
図1は、ゲート間電界を緩和して絶縁劣化を抑制する解決方法を模式的に示す図である。同図は、自己整合型STIメモリ構造のNAND型EEPROMの一例のセル構造における電界関係を示す。同図の紙面の左右には平行平板の態様で形成された積層ゲート構造が配置される。電荷蓄積層上にそれぞれ形成された制御ゲートCG間には、例えば2種類の絶縁材料からなる3層構造のゲート間絶縁膜IF1a,IF2,IF1bが配置されている。図1のセル構造では、例えば紙面右側に書込み電圧(Vpgm)が印加される制御ゲートCGが示され、紙面左側に書込み防止用中間電圧(Vpass)が印加される制御ゲート直下の電荷蓄積層FGが示されている。制御ゲートCGおよびその直下の電荷蓄積層FGに接するゲート間絶縁膜IF1a,IF1bの絶縁材料(「第絶縁材料A」という)は、同一種類であり、その比誘電率をeps_1、膜厚をd_1、印加される電界強度をE_1とする。また、ゲート間絶縁膜IF1a,IF1bの間に挿入されたゲート間絶縁膜IF2は絶縁材料Aとは異なる絶縁材料Bで形成され、その比誘電率をeps_2、膜厚をd_2、印加される電界強度をE_2とする。
それぞれの絶縁膜中での電界強度E_i(i=1、2)は
[式1]E_i = K * V / eps_i
と表せる。ここで、
[式2]K = 1/( 2 * d_1 / eps_1 + d_2 / eps_2 )
である。
[式1]E_i = K * V / eps_i
と表せる。ここで、
[式2]K = 1/( 2 * d_1 / eps_1 + d_2 / eps_2 )
である。
一般的に、比較的厚い絶縁膜を流れる電流は、Fowler−Nordheim型やPoole−Frankel型で表されるため、絶縁膜に印加される電界を下げることが重要である。言い換えれば電子を放出する部分の電界を緩和すればリーク電流を抑制できると考えられるため、図1に示す構造では、E_1 < E_2にする必要がある。(式1)からE_1 < E_2とする条件としてeps_1 > eps_2であればよい。なお、隣接するセル間の電位関係は書込みとともに入れ替わるため、実際のメモリセル構造では対称構造となる。
図2は絶縁材料Aの膜厚と、書込み時に制御ゲートに印加可能な電圧(Vpgm)との関係の一例を示すグラフである。隣接するセル間の距離を10nmとし、書込み防止用中間電圧Vpassが印加される制御ゲート直下の電荷蓄積層FGの電位VFGを4Vとした。また、絶縁耐圧を便宜的に10MV/cmと仮定している。
ここで、第1層の絶縁膜IF1aを、例えば窒化シリコン膜(eps_1=7.5、 d_1=2nm)とし、第2層の絶縁膜IF2を、例えば酸化シリコン膜(eps_2=3.9、 d_2=6nm)とした場合、第1層の窒化シリコン膜に印加可能な電圧は最大19.5Vとなる。この設定の下で第1層の窒化シリコン膜の膜厚を減らすと、電界緩和効果で印加可能な電圧が高くなることが判る。誘電率の高い第1層の窒化シリコン膜を厚くすると隣接するセルの電荷蓄積層の間の寄生容量が高くなるため、隣接セル間干渉によるしきい値分布の広がりが悪化して精密なしきい値制御が困難になるという弊害も生じる。そのため、第1層の窒化シリコン膜の膜厚を減らす工夫が必要となる。具体的には、メモリセルの制御ゲートと電荷蓄積層との間のゲート間絶縁膜の膜厚以下にすることが望ましい。
(2)第1の実施の形態
本発明の第1の実施の形態について図3乃至図6Dを参照しながら説明する。
本発明の第1の実施の形態について図3乃至図6Dを参照しながら説明する。
図3は、本実施形態の不揮発性半導体記憶装置のメモリ構造を示す略示平面図であり、図4A乃至図4Dはその略示断面図である。図3においては、メモリ構造のうち、素子分離絶縁膜DIの領域、素子領域AA、電荷蓄積層FGおよび制御ゲートCGのレイアウトのみを示す。また、図4A乃至4Dは、それぞれ図3のA−A切断線、B−B切断線、C−C切断線およびD−D切断線による断面図である。これらの各切断線と断面図との関係は、以下の図5A乃至11Dについても同様である。
まず、図3乃至図4Dを参照しながら、本実施形態の不揮発性半導体記憶装置のメモリ構造を説明する。
シリコン基板Sの表面の素子分離領域に素子分離用トレンチ(Shallow Trench)STが形成され、該トレンチSTの内部に素子分離用絶縁材料、例えば2酸化シリコン材が埋め込まれて素子分離絶縁膜DIが形成され、素子領域AAが画定されている。このような素子分離絶縁膜DIにより素子分離された素子領域AAの全面に、トンネル電流が流れ得る薄いトンネル絶縁膜10が形成されている。トンネル絶縁膜10上の素子領域AAでゲート構造と交差する領域に電荷蓄積層FGが形成されている。電荷蓄積層FGの側端部は素子分離領域の境界と揃っている。素子分離絶縁膜DIの一部は電荷蓄積層FGと接している(図4C参照)。電荷蓄積層FGの頂面はゲート間絶縁膜20を介して制御ゲートCGと対面しており、これにより、電荷蓄積層FGと制御ゲート間CG間の容量を高める工夫がなされている。制御ゲートCGの頂面には積層ゲートキャップ材30が形成されている。積層ゲートキャップ材30、制御ゲートCG、ゲート間絶縁膜20および電荷蓄積層FGで積層ゲート構造が構成される。制御ゲートCGおよび電荷蓄積層FGは各側壁が揃うように自己整合的に垂直加工されている。半導体基板Sの表面層には制御ゲートCG直下の表面層を間に挟むようにn型不純物拡散層IDLが形成され、制御ゲートCG直下の表面層をチャネル領域とするソース・ドレイン領域となっている。
図4Aに示すように、個々の積層ゲート構造を覆うように、窒化シリコン系絶縁膜40が積層ゲート構造に接して形成されている。これにより、水素や金属元素等の外部からの不純物進入を防ぐことができる。さらに、隣接する制御ゲートCG間および電荷蓄積層FG間は、窒化シリコン系絶縁膜40を介して酸化シリコン系絶縁材が埋め込まれて酸化シリコン系絶縁膜60が形成され、これにより、隣接する制御ゲートCG間および電荷蓄積層FG間が他の素子から電気的に分離されている。
本実施形態において、図3に示すY方向は、例えば第1の方向に対応し、X方向は例えば第2の方向に対応する。また、トンネル絶縁膜10は、例えば第1ゲート絶縁膜に対応し、ゲート間絶縁膜20は、例えば第2ゲート絶縁膜に対応する。さらに、窒化シリコンおよび酸化シリコンは、それぞれ例えば第1および第2の絶縁材料に対応し、窒化シリコン系絶縁膜40および酸化シリコン系絶縁材60は、例えばそれぞれ第4ゲート絶縁膜および第3ゲート絶縁膜に対応する。
ここで、本実施形態の特徴点の一つは、窒化シリコン系絶縁膜40が半導体基板Sと接触しておらず、少なくとも電荷蓄積層FGの高さの1/2までは離隔され、その高さまで酸化シリコン系絶縁材60が埋め込まれている点にある。また、窒化シリコン系絶縁膜40の膜厚はゲート間絶縁膜20の膜厚以下となっている。なお、本実施形態において酸化シリコン系絶縁膜60は積層ゲートFGの頂面を覆うように形成されている。
ここで、比較例を参照して本実施形態の半導体記憶装置の効果を説明する。図5A乃至5Dに示す半導体記憶装置は、第1の比較例による不揮発性半導体記憶装置の一例を示す。
図5A乃至5Dに示す半導体記憶装置において、個々の積層ゲート構造は、間に酸化シリコン系絶縁材が埋め込まれ、これにより各々の積層ゲートが電気的に分離されている。更に積層ゲート構造の上部には窒化シリコン系絶縁膜140が形成され、これにより、水素や金属元素等の外部からの不純物進入を防ぐ構造となっている。
しかしながら、図5A乃至5Dに示すセル構造は、更なる微細化のために素子領域AAおよび素子領域AA間の素子分離領域を縮小した場合に以下の問題が生じる。
まず、制御ゲートCG間のスペースを縮小した場合、電荷授受時に制御ゲートCGに高電圧(例えば20V)を印加すると、隣接する電荷蓄積層FGの電位が4V程度であるため、選択された制御ゲートCGと、これに隣接する電荷蓄積層FGとの間に高電界が印加される。両者の距離は数十ナノメートルとなるので電界は8MV/cmレベルに達する。制御ゲートCGとその直下の電荷蓄積層FGとの間にはゲート間絶縁膜20があるために高電界印加に対する絶縁劣化は抑制される。しかしながら、隣接する積層ゲート直下の電荷蓄積層FGとの間にはゲート間を絶縁する酸化シリコン系絶縁膜のみのため絶縁劣化に対して非常に弱く、制御ゲートに高電圧を印加できなくなる問題が生じる危険がある。
また、昨今の大容量不揮発性メモリでは、一つのメモリセルに8値情報や16値情報を持たせることによりbit単位の実効データ量を増大させる超多値技術も使用されている。この場合、各データはメモリセルのしきい値電圧をその情報量分だけ別々に持たせる必要がある。このため、超多値化するほど制御ゲートCGには更に高い電圧(例えば24V)を印加して、高いしきい値電圧にまでセル書込みを行う必要が生じる。しかしながら、図5A乃至5Dに示すセル構造では、隣接する積層ゲート直下の電荷蓄積層FGの間に形成されているのは制御ゲートCG間を絶縁する酸化シリコン系絶縁膜140のみであるため、絶縁劣化が生じて、高電圧が印加できなくなるおそれがあるという問題がある。
これに対して、上述した第1の実施の形態によるセル構造では、積層ゲート構造に接する部分には酸化シリコン系絶縁材の誘電率よりも高い誘電率を有する窒化シリコンで形成された窒化シリコン系絶縁膜40が存在するので、制御ゲートCGに高電圧(例えば20V)を印加した際には窒化シリコン系絶縁膜40内の電界緩和効果により、隣接する制御ゲートCG直下の電荷蓄積層FGとの間で絶縁破壊を起こさない構造となっている。
図6A乃至図6Dは、第2の比較例による不揮発性半導体記憶装置の一例を示す。個々の積層ゲート構造の側面のみならず、これらの積層ゲート構造間の基板表面に接してこれらを覆うように窒化シリコン系絶縁膜150が形成され、これにより、水素や金属元素等の外部からの不純物進入を防いでいる。さらに、窒化シリコン系絶縁膜150を介して、隣接する制御ゲートCG間および電荷蓄積層FG間が酸化シリコン絶縁材で埋め込まれて素子分離されている。
本例のセル構造の特徴は、積層ゲートの側壁に、電子を捕獲し易い窒化シリコン系絶縁膜150が挿入されているため、選択された制御ゲートCGと、これに隣接する制御ゲートCG直下の電荷蓄積層FGとの間に高電圧が印加され、酸化シリコン系絶縁膜60が絶縁劣化してリーク電流が生じても窒化シリコン系絶縁膜150がそれを抑制するため、高電圧を印加することができる点にある。
しかしながら、本例のセル構造では、電荷蓄積層FG間のスペース部の半導体基板直上に、電子を捕獲し易い窒化シリコン系絶縁膜150が接触している。このため、電荷蓄積層FGと半導体基板Sとの間で電荷授受が繰り返されると、積層ゲート端のn型不純物拡散層IDL上で一部の電荷が窒化シリコン系絶縁膜150の界面または膜中トラップ準位に捕獲され、これによりn型不純物拡散層IDL表面の電子密度が著しく低下し、結果的にセルチャネル電流を大幅に劣化させるという問題が生じる危険がある。また、メモリ高密度化、大容量化のためゲート幅およびゲートスペースを縮小した場合、隣接する電荷蓄積層FG間に比誘電率の高い窒化シリコン系絶縁膜150があるために、隣接する電荷蓄積層FG間で形成される寄生容量が無視出来なくなり、隣接セル間で干渉して精密なしきい値制御ができなくなるおそれがある。
これに対して、上述した第1の実施の形態によるセル構造において、窒化シリコン系絶縁膜40は電荷蓄積層FG間のスペース部の半導体基板の直上に存在するが、半導体基板Sと接触することなく十分に離隔している。このため、電荷蓄積層FGと半導体基板Sとの間で電荷授受を繰り返しても積層ゲート端のn型不純物拡散層IDL上で電荷が窒化シリコン系絶縁膜40の界面または膜中トラップ準位に捕獲されるという事態は発生しない。従って、n型不純物拡散層IDL表面の電子密度が低下してセルチャネル電流が劣化するという問題は生じない。また、窒化シリコン系絶縁膜40は電荷蓄積層FGの高さの半分にまでしか埋まっておらず、その厚さもゲート間絶縁膜20の膜厚以下と非常に薄いため、隣接する電荷蓄積層FG間の寄生容量も非常に小さくすることが可能である。この結果、隣接セル間干渉によるしきい値分布の広がりを十分に抑制できて精密なしきい値制御が可能となる。
(3)第2の実施の形態
図7A乃至図7Dは、本発明の第2の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態は、前述した第1の実施の形態における窒化シリコン系絶縁膜の配置を変更してセル構造を変形したものである。より具体的には、図4A乃至図4Dとの対比により明らかなように、窒化シリコン系絶縁膜42の形状が、第1の実施の形態における窒化シリコン系絶縁膜40のうちの制御ゲートCGの上部を除去して制御ゲートCGの頂面を露出させたものに該当する。このような形状は、窒化シリコン系絶縁膜を成膜した後に制御ゲート上部を平坦化プロセス、例えばCMP(Chemical Mechanical Polishing)技術により平坦化すれば実現できる。本実施形態のその他のメモリ構造は上述した第1の実施の形態と実質的に同一である。本実施形態において窒化シリコン系絶縁膜42は、例えば第4ゲート絶縁膜に対応する。
図7A乃至図7Dは、本発明の第2の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態は、前述した第1の実施の形態における窒化シリコン系絶縁膜の配置を変更してセル構造を変形したものである。より具体的には、図4A乃至図4Dとの対比により明らかなように、窒化シリコン系絶縁膜42の形状が、第1の実施の形態における窒化シリコン系絶縁膜40のうちの制御ゲートCGの上部を除去して制御ゲートCGの頂面を露出させたものに該当する。このような形状は、窒化シリコン系絶縁膜を成膜した後に制御ゲート上部を平坦化プロセス、例えばCMP(Chemical Mechanical Polishing)技術により平坦化すれば実現できる。本実施形態のその他のメモリ構造は上述した第1の実施の形態と実質的に同一である。本実施形態において窒化シリコン系絶縁膜42は、例えば第4ゲート絶縁膜に対応する。
本実施形態のメモリ構造は、例えば制御ゲートCGの頂面にサリサイド材を形成する場合に好適である。
(4)第3の実施の形態
図8A乃至図8Dは、本発明の第3の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の特徴は、制御ゲートCGの表面にのみ窒化シリコン系絶縁膜44が形成されている点にある。このような形状は、制御ゲートCGの材料が例えば多結晶シリコンである場合は選択成長技術や熱窒化技術等により実現可能である。本実施形態のその他のメモリ構造は上述した第1の実施の形態と実質的に同一である。本実施形態において窒化シリコン系絶縁膜44は、例えば第4ゲート絶縁膜に対応する。
図8A乃至図8Dは、本発明の第3の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の特徴は、制御ゲートCGの表面にのみ窒化シリコン系絶縁膜44が形成されている点にある。このような形状は、制御ゲートCGの材料が例えば多結晶シリコンである場合は選択成長技術や熱窒化技術等により実現可能である。本実施形態のその他のメモリ構造は上述した第1の実施の形態と実質的に同一である。本実施形態において窒化シリコン系絶縁膜44は、例えば第4ゲート絶縁膜に対応する。
制御ゲートCGの材料を問わず、窒化シリコン系絶縁膜の配置をこのように変形することにより、上述した第1の実施の形態と同様の効果を得ることができる。
(5)第4の実施の形態
図9A乃至図9Dは、本発明の第4の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の第1の特徴は、窒化シリコン系絶縁膜46が制御ゲートCGの側壁にのみ形成されており、電荷蓄積層FG間に窒化シリコン系絶縁材料が埋め込まれてはいない点にある。従って、個々の積層ゲート構造は酸化シリコン系絶縁材料で埋め込まれている。さらに、本実施形態の第2の特徴点は、制御ゲートCG直下の電荷蓄積層FGの側壁が窒化シリコン系絶縁膜46の側壁と揃うように電荷蓄積層FGが自己整合的に垂直加工されている点にある。これらの2点と、窒化シリコン系絶縁膜46の膜厚に応じた分だけ積層ゲートキャップ材30および制御ゲートCGが細くなっている点とを除けば、本実施形態のその他のメモリ構造は前述した第3の実施の形態と実質的に同一である。本実施形態において窒化シリコン系絶縁膜46は、例えば第4ゲート絶縁膜に対応する。
図9A乃至図9Dは、本発明の第4の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の第1の特徴は、窒化シリコン系絶縁膜46が制御ゲートCGの側壁にのみ形成されており、電荷蓄積層FG間に窒化シリコン系絶縁材料が埋め込まれてはいない点にある。従って、個々の積層ゲート構造は酸化シリコン系絶縁材料で埋め込まれている。さらに、本実施形態の第2の特徴点は、制御ゲートCG直下の電荷蓄積層FGの側壁が窒化シリコン系絶縁膜46の側壁と揃うように電荷蓄積層FGが自己整合的に垂直加工されている点にある。これらの2点と、窒化シリコン系絶縁膜46の膜厚に応じた分だけ積層ゲートキャップ材30および制御ゲートCGが細くなっている点とを除けば、本実施形態のその他のメモリ構造は前述した第3の実施の形態と実質的に同一である。本実施形態において窒化シリコン系絶縁膜46は、例えば第4ゲート絶縁膜に対応する。
このような本実施形態の構造によれば、制御ゲートCGの側壁に窒化シリコン系絶縁膜46が存在するので、第1の実施の形態と同様の効果を得ることが可能であることに加え、以下に詳述する他の優れた効果をも奏することができる。
即ち、一般的に、素子領域を縮小するとメモリセル自体のゲート容量が小さくなる一方で、素子間のスペースが縮小するために隣接する電荷蓄積層FG間の寄生容量が高まる。その結果、隣接するセル相互間の干渉が増大し、しきい値制御が非常に困難になる。これにより、データ書込み後のしきい値分布が広がるので、4値、8値、16値等の記憶bitの多値化および超多値化を阻むという問題が生じる。この問題を解決するためにはゲート容量を増大させる必要があり、そのために電荷蓄積層FGを厚く形成し、電荷蓄積層FGの側壁の高さを増やして電荷蓄積層FGと制御ゲートCG間のゲート容量を増やすことが重要になる。しかしながら、電荷蓄積層FGを厚くすると、ゲート幅およびゲートスペース縮小の際に、積層ゲート構造の加工マージンが著しく低下してしまう。このため、一般的には素子分離絶縁膜DIの高さを低くして、電荷蓄積層FGと制御ゲートCG間の対向面積を広げることが得策と言える。しかし、素子分離絶縁膜DIの高さを低くすると、素子分離絶縁膜DI上の制御ゲートCGと、その側端の素子領域とが近づくため、電荷授受時に制御ゲートCGに高電圧(例えば20V)が印加された場合に、両者の間に高電界が印加される。両者の距離は数十ナノメートルとなるので電界は10MV/cmレベルに達する。制御ゲートCG直下の素子分離領域端では制御ゲートCGと素子領域間にはゲート間絶縁膜20があるために高電界印加に対する絶縁劣化や界面での電荷捕獲は抑制される。この一方で、一般的なメモリセル構造の制御ゲートの脇において、素子領域上に形成されているのはゲート間を絶縁する酸化シリコン系絶縁膜のみであるため、絶縁劣化や電荷捕獲に対して非常に弱く、電荷授受を繰り返すとセル特性が劣化するおそれがあった。
これに対して、本実施形態によるメモリセル構造によれば、制御ゲートCGの側壁に形成した窒化シリコン系絶縁膜46が制御ゲートCGと素子領域AA間の絶縁劣化を抑制するため、上記の問題を抑制することが可能になる。図9A乃至図9Dに示すメモリ構造は、垂直ゲート加工手順を一部変更することでも形成可能である。例えば、制御ゲートCGおよびゲート間絶縁膜20を垂直加工した後に、ゲート間絶縁膜20の膜厚以下の窒化シリコン系絶縁膜を形成し、ドライエッチング(Dry Etching)技術にて窒化シリコン系絶縁膜を制御ゲートCGの頂面から除去し、制御ゲートCGの側壁にのみ窒化シリコン系絶縁膜46を形成する。その後に、窒化シリコン材との間で高い選択比を有するガスを用いて、直下の電荷蓄積層FG、例えば多結晶シリコン材を垂直加工することにより、所望の積層ゲート構造を形成することができる。
(6)第5の実施の形態
図10A乃至図10Dは、本発明の第5の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の特徴は、窒化シリコン系絶縁膜48を、制御ゲートCGに接するのではなく、隣接する制御ゲートCG間のスペースの中央近くに配置した点にある。このような本構造は、例えば積層ゲートを先ず酸化シリコン系絶縁材料で埋めて酸化シリコン系絶縁膜60とし、その隙間に窒化シリコン系絶縁材料を埋め込むことにより実現可能である。なお、図10A乃至図10Dに示す構造においても、前述した第2の実施の形態と同様に、平坦化プロセスで窒化シリコン系絶縁膜を制御ゲートCGの上部から除去することが可能である。本実施形態において、窒化シリコンおよび酸化シリコンは、それぞれ例えば第1および第2の絶縁材料に対応し、窒化シリコン系絶縁膜48および酸化シリコン系絶縁材60は、例えばそれぞれ第3ゲート絶縁膜および第4ゲート絶縁膜に対応する。
図10A乃至図10Dは、本発明の第5の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の特徴は、窒化シリコン系絶縁膜48を、制御ゲートCGに接するのではなく、隣接する制御ゲートCG間のスペースの中央近くに配置した点にある。このような本構造は、例えば積層ゲートを先ず酸化シリコン系絶縁材料で埋めて酸化シリコン系絶縁膜60とし、その隙間に窒化シリコン系絶縁材料を埋め込むことにより実現可能である。なお、図10A乃至図10Dに示す構造においても、前述した第2の実施の形態と同様に、平坦化プロセスで窒化シリコン系絶縁膜を制御ゲートCGの上部から除去することが可能である。本実施形態において、窒化シリコンおよび酸化シリコンは、それぞれ例えば第1および第2の絶縁材料に対応し、窒化シリコン系絶縁膜48および酸化シリコン系絶縁材60は、例えばそれぞれ第3ゲート絶縁膜および第4ゲート絶縁膜に対応する。
本実施形態では、窒化シリコン系絶縁膜48をゲート構造側ではなく、ゲート間スペースの中間部に挿入しているため、上述した実施の形態による電界緩和効果は期待できない。他方で、窒化シリコン系絶縁膜は膜中に電子を捕獲し易い特徴をも有するため、制御ゲートCGから注入されたリーク電流を緩和して絶縁劣化を抑制するという効果が期待できる。なお、図1を参照しながら前述した、ゲート間電界を緩和して絶縁劣化を抑制する方法と、本実施形態の方法とのどちらが有効かどうかは、積層ゲート構造や絶縁膜種等により決まるため、両者の効果を一概に比較することはできない点に留意されたい。
(7)第6の実施の形態
図11A乃至図11Dは、本発明の第6の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の特徴は、第1乃至第4の実施の形態による電界緩和効果と、前述した第5の実施の形態による電子捕獲効果との両方を同時に得られる点にある。図11A中の切断線F−Fに着目すると、本実施形態のメモリ構造は、5層からなるゲート間絶縁膜構造となっておりことが分かる。より具体的には、隣接する制御ゲートCGにそれぞれ接する窒化シリコン系絶縁膜40と、制御ゲートCG間の中間部に窒化シリコン系絶縁材48とを配置し、さらにこれらの間に、酸化シリコン系絶縁膜60を挿入している。これにより、ゲート構造側の電界緩和効果とゲート間中間部のリーク電流緩和効果の両方を同時に得ることが期待できる。本実施形態において、窒化シリコンは、例えば第1および第3の絶縁材料に対応し、酸化シリコンは、例えば第2の絶縁材料に対応する。また、酸化シリコン系絶縁材60は、例えば第3ゲート絶縁膜に対応し、窒化シリコン系絶縁膜40および48は、例えばそれぞれ第4ゲート絶縁膜および第5ゲート絶縁膜に対応する。
図11A乃至図11Dは、本発明の第6の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の特徴は、第1乃至第4の実施の形態による電界緩和効果と、前述した第5の実施の形態による電子捕獲効果との両方を同時に得られる点にある。図11A中の切断線F−Fに着目すると、本実施形態のメモリ構造は、5層からなるゲート間絶縁膜構造となっておりことが分かる。より具体的には、隣接する制御ゲートCGにそれぞれ接する窒化シリコン系絶縁膜40と、制御ゲートCG間の中間部に窒化シリコン系絶縁材48とを配置し、さらにこれらの間に、酸化シリコン系絶縁膜60を挿入している。これにより、ゲート構造側の電界緩和効果とゲート間中間部のリーク電流緩和効果の両方を同時に得ることが期待できる。本実施形態において、窒化シリコンは、例えば第1および第3の絶縁材料に対応し、酸化シリコンは、例えば第2の絶縁材料に対応する。また、酸化シリコン系絶縁材60は、例えば第3ゲート絶縁膜に対応し、窒化シリコン系絶縁膜40および48は、例えばそれぞれ第4ゲート絶縁膜および第5ゲート絶縁膜に対応する。
図12は、図11A乃至図11D示したメモリ構造でゲート間電界を緩和して絶縁劣化を抑制する解決方法を模式的に示す。より具体的には、紙面の右側と左側には互いに隣接する積層ゲート構造が配置されており、ゲート間に、例えば3種類の絶縁材料からなる5層構造のゲート間絶縁膜が配置されている構造における、各々の膜中の電界関係を、隣接する制御ゲートCGが平行平板であるという仮定の下に示したものである。図12においては、紙面右側に書込み電圧(Vpgm)が印加される制御ゲートCGが示され、紙面左側に書込み防止用中間電圧(Vpass)が印加される制御ゲートCG直下の電荷蓄積層FGが示されている。制御ゲートCGおよび電荷蓄積層FGに接するゲート間絶縁膜IF1a,IF1bの絶縁材料Aは同一種類であり、その比誘電率をeps_1、膜厚をd_1、印加される各電界強度をそれぞれE_5、E_1とする。また、ゲート間絶縁膜IF1a,IF1の間に絶縁材料Bでなるゲート間絶縁膜IF2a,IF2bが挿入されており、その比誘電率をeps_2とし、膜厚をd_2、印加される各電界強度をそれぞれE_4、E_2とする。更に、ゲート間絶縁膜IF2a,IF2bの間に絶縁材料Cでなるゲート間絶縁膜IF3が挿入されており、その比誘電率をeps_3、膜厚をd_3、印加される電界強度をE_3とする。真空の誘電率をeps_0とする。ゲート間絶縁膜IF3中にはxの位置に体積密度rの負電荷が捕獲されているものとする。
それぞれの膜中での電界強度E_i(i=1、5)は
[式3]E_1 = s / eps_1
[式4]E_2 = s / eps_2
[式5]E_3 = s / eps_3 + ( (ρ / eps_0) / (ρ / eps_3) ( x − d_1 − d_2 )
[式6]E_4 = ( s + (ρ / eps_0) * d_3 ) / eps_2
[式7]E_5 = ( s + (ρ / eps_0) * d_3 ) / eps_1
と表せる。ここで、
[式8]s = K * [ V − ( r / eps_0) * d_3 * ( 0.5 * d_3 / eps_3 + d_2 / eps_2 + d_1 / eps_1 )]
[式9]K = 1 / ( 2 * d_1/eps_1 + 2 * d_2/eps_2 + d_3/eps_3 )
である。ゲート間絶縁膜IF3に負電荷が捕獲されると、ゲート間絶縁膜IF3と書込み防止用中間電圧Vpassが印加される制御ゲートCG直下の電荷蓄積層FGとの間の電界を緩和することができる。隣接するゲート構造間にリーク電流が流れた場合でも、リーク電流の電子がゲート間絶縁膜IF3に捕獲されて電界がより緩和されるので、結果的にリーク電流を抑制する負帰還がかかり、これにより絶縁劣化を抑制することが可能となる。ここで、第1層のゲート間絶縁膜IF1a,IF1bを、例えば窒化シリコン膜(eps_1=7.5、 d_1=2nm)とし、第2層のゲート間絶縁膜IF2a,IF2bを、例えば酸化シリコン膜(eps_2=3.9、 d_2=2nm)とし、第3層のゲート間絶縁膜IF3を、例えば窒化シリコン膜(eps_3=7.5、 d_1=2nm)とし、書込み防止用中間電圧Vpassが印加される制御ゲートCG直下の電荷蓄積層FGの電位VFGを4V、絶縁耐圧を便宜的に10MV/cmと仮定すると、隣接するゲート構造間に印加可能な電圧は最大17.7Vとなるが、第3層に負電荷を1×1020cm−3配置すると、印加可能な電圧は20.0Vに向上する。
[式3]E_1 = s / eps_1
[式4]E_2 = s / eps_2
[式5]E_3 = s / eps_3 + ( (ρ / eps_0) / (ρ / eps_3) ( x − d_1 − d_2 )
[式6]E_4 = ( s + (ρ / eps_0) * d_3 ) / eps_2
[式7]E_5 = ( s + (ρ / eps_0) * d_3 ) / eps_1
と表せる。ここで、
[式8]s = K * [ V − ( r / eps_0) * d_3 * ( 0.5 * d_3 / eps_3 + d_2 / eps_2 + d_1 / eps_1 )]
[式9]K = 1 / ( 2 * d_1/eps_1 + 2 * d_2/eps_2 + d_3/eps_3 )
である。ゲート間絶縁膜IF3に負電荷が捕獲されると、ゲート間絶縁膜IF3と書込み防止用中間電圧Vpassが印加される制御ゲートCG直下の電荷蓄積層FGとの間の電界を緩和することができる。隣接するゲート構造間にリーク電流が流れた場合でも、リーク電流の電子がゲート間絶縁膜IF3に捕獲されて電界がより緩和されるので、結果的にリーク電流を抑制する負帰還がかかり、これにより絶縁劣化を抑制することが可能となる。ここで、第1層のゲート間絶縁膜IF1a,IF1bを、例えば窒化シリコン膜(eps_1=7.5、 d_1=2nm)とし、第2層のゲート間絶縁膜IF2a,IF2bを、例えば酸化シリコン膜(eps_2=3.9、 d_2=2nm)とし、第3層のゲート間絶縁膜IF3を、例えば窒化シリコン膜(eps_3=7.5、 d_1=2nm)とし、書込み防止用中間電圧Vpassが印加される制御ゲートCG直下の電荷蓄積層FGの電位VFGを4V、絶縁耐圧を便宜的に10MV/cmと仮定すると、隣接するゲート構造間に印加可能な電圧は最大17.7Vとなるが、第3層に負電荷を1×1020cm−3配置すると、印加可能な電圧は20.0Vに向上する。
(8)その他
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限るものでは決して無く、その技術的範囲内で種々変形して適用できることは勿論である。例えば、上述した実施の形態では、ゲート構造に接するように形成された第4ゲート絶縁膜として、窒化シリコン膜40,42,44,46の単層のみの場合を取り上げたが、これに限ることなく、窒化シリコン膜以外の絶縁膜をも含む多層絶縁膜で第4ゲート絶縁膜を構成してもよい。
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限るものでは決して無く、その技術的範囲内で種々変形して適用できることは勿論である。例えば、上述した実施の形態では、ゲート構造に接するように形成された第4ゲート絶縁膜として、窒化シリコン膜40,42,44,46の単層のみの場合を取り上げたが、これに限ることなく、窒化シリコン膜以外の絶縁膜をも含む多層絶縁膜で第4ゲート絶縁膜を構成してもよい。
10:トンネル酸化膜(第1ゲート絶縁膜)
20:ゲート間絶縁膜(第2ゲート絶縁膜)
40,42,44,46:第4ゲート絶縁膜
48:第5ゲート絶縁膜
60:第3ゲート絶縁膜
AA:素子領域
CG:制御ゲート
DI:素子分離絶縁膜
FG:電荷蓄積層
IDL:n型不純物拡散層
S:半導体基板
20:ゲート間絶縁膜(第2ゲート絶縁膜)
40,42,44,46:第4ゲート絶縁膜
48:第5ゲート絶縁膜
60:第3ゲート絶縁膜
AA:素子領域
CG:制御ゲート
DI:素子分離絶縁膜
FG:電荷蓄積層
IDL:n型不純物拡散層
S:半導体基板
Claims (7)
- 半導体基板上の第1の方向に延在して設けられる複数の素子領域と、
前記半導体基板上で前記第1の方向に交差する第2の方向に延在して設けられ、第1ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、
前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記複数の素子領域を電気的に分離する複数の素子分離絶縁膜と、
前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された複数の不純物拡散層と、
前記ゲート構造の間を埋め込むように第1の絶縁材料で形成された第3ゲート絶縁膜と、
前記ゲート構造の側壁に接するように前記第1の絶縁材料とは異なる第2の絶縁材料で形成された第4ゲート絶縁膜と、
を備え、
前記第4ゲート絶縁膜の底面は、前記電荷蓄積層の高さの少なくとも半分以上前記半導体基板の表面から離隔することを特徴とする不揮発性半導体記憶装置。 - 前記第2の絶縁材料の誘電率は前記第1の絶縁材料の誘電率よりも高いことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第4ゲート絶縁膜の厚さは、前記第2ゲート絶縁膜の膜厚以下であることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記第4ゲート絶縁膜は、窒化シリコン膜、または窒化シリコン膜を含む多層絶縁膜で構成されることを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。
- 前記第4ゲート絶縁膜は、前記制御ゲートの側壁にのみ接するように形成され、
前記第4ゲート絶縁膜、前記第2ゲート絶縁膜および前記電荷蓄積層は、側壁が揃うように自己整合的に形成される、
ことを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。 - 半導体基板上の第1の方向に延在して設けられる複数の素子領域と、
前記半導体基板上で前記第1の方向に交差する第2の方向に延在して設けられ、第1ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、
前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、
前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、
前記ゲート構造の間に第1の絶縁材料で形成された第3ゲート絶縁膜と、
前記ゲート構造の側壁と前記ゲート構造間の前記半導体基板とに接するように前記第1の絶縁材料の誘電率よりも低い誘電率を有する第2の絶縁材料で形成された第4ゲート絶縁膜と、
を備える不揮発性半導体記憶装置。 - 半導体基板上の第1の方向に延在して設けられる複数の素子領域と、
前記半導体基板上で前記第1の方向に交差する第2の方向に延在して設けられ、第1ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、
前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、
前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、
前記ゲート構造の間を埋め込むように第1の絶縁材料で形成された第3ゲート絶縁膜と、
前記ゲート構造の側壁に接するように前記第1の絶縁材料とは異なる第2の絶縁材料で形成された第4ゲート絶縁膜と、
前記第3ゲート絶縁膜内に前記第1の絶縁材料とは異なる第3の絶縁材料で形成された第5ゲート絶縁膜と、
を備え、
前記第2および第3の絶縁材料の誘電率は、前記第1の絶縁材料の誘電率よりも高いことを特徴とする不揮発性半導体記憶装置。
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