KR20120021157A - 반도체 기억 장치 및 반도체 기억 장치의 제조 방법 - Google Patents
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Abstract
본 실시 형태에 따르면, 반도체 기판은 셀 영역 및 주변 회로 영역이 형성되고, 제1 절연막은 셀 영역 및 주변 회로 영역의 반도체 기판 상에 형성되고, 제1 도전막은 셀 영역 및 주변 회로 영역의 제1 절연막 상에 형성되고, 제1 도전막간 절연막은 셀 영역의 제1 도전막 상에 형성되고, 제2 도전막간 절연막은 주변 회로 영역의 제1 도전막 상에 형성되고, 제1 도전막간 절연막보다도 막 두께가 두껍고, 제2 도전막은 셀 영역의 제1 도전막간 절연막 및 주변 회로 영역의 제2 도전막간 절연막 상에 형성되어 있다.
Description
<관련 출원의 참조>
본 출원은 2010년 8월 30일에 출원된 일본 특허 출원 번호 제2010-192420호의 우선권의 이익을 누리고, 그 일본 특허 출원의 전체 내용은 본 출원에 있어서 원용된다.
본 실시 형태는 일반적으로 반도체 기억 장치 및 반도체 기억 장치의 제조 방법에 관한 것이다.
불휘발성 반도체 기억 장치의 고집적화에 수반하여, 부유 게이트 전극 폭 및 소자 분리 홈 폭이 축소되고 있다. 소자 분리 홈 폭이 축소되면, 전극간 절연막의 형성 후의 제어 게이트 전극 재료의 매립성이 열화한다.
또한, 부유 게이트 전극 폭의 감소는, 가공의 난이도를 높임과 함께, 가공 편차에 의한 기입 특성의 편차에의 영향을 크게 한다. 이러한 문제를 피하기 위하여 전극간 절연막을 박막화하고, 부유 게이트 전극과 제어 게이트 전극의 커플링성을 향상시키면, 주변 회로 영역의 저전계에서 사용하는 소자의 수명이 열화한다.
본 실시 형태에 따르면, 반도체 기판과, 제1 절연막과, 제1 도전막과, 제1 도전막간 절연막과, 제2 도전막간 절연막과, 제2 도전막이 형성되어 있다. 반도체 기판은, 셀 영역 및 주변 회로 영역이 형성되어 있다. 제1 절연막은, 상기 셀 영역 및 상기 주변 회로 영역의 반도체 기판 상에 형성되어 있다. 제1 도전막은, 상기 셀 영역 및 상기 주변 회로 영역의 제1 절연막 상에 형성되어 있다. 제1 도전막간 절연막은, 상기 셀 영역의 제1 도전막 상에 형성되어 있다. 제2 도전막간 절연막은, 상기 주변 회로 영역의 제1 도전막 상에 형성되고, 상기 제1 도전막간 절연막보다도 막 두께가 두껍다. 제2 도전막은, 상기 셀 영역의 제1 도전막간 절연막 및 상기 주변 회로 영역의 제2 도전막간 절연막 상에 형성되어 있다.
본 실시 형태에 따르면, 주변 회로 영역의 소자의 수명이 열화하는 것을 제어하고, 또한 부유 게이트 전극과 제어 전극의 커플링성을 확보하는 것이 가능한 반도체 기억 장치 및 반도체 기억 장치의 제조 방법을 제공할 수 있다.
도 1a는 제1 실시 형태에 관한 반도체 기억 장치의 셀 영역의 개략 구성을 도시하는 단면도이고, 도 1b는 제1 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 개략 구성을 도시하는 단면도.
도 2는 도 1의 반도체 기억 장치의 전극간 절연막(16)과 그 수명의 관계를 나타내는 도면.
도 3은 도 1의 실리콘 산화막(14)과 전극간 절연막(16)을 사용한 경우의 전계와 누설 전류의 관계를 실리콘 산화막(14)이 없을 때와 비교하여 나타내는 도면.
도 4a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 4b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 5a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 5b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 6a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 6b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 7a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 7b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 8a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 8b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 9는 제3 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 개략 구성을 도시하는 단면도.
도 2는 도 1의 반도체 기억 장치의 전극간 절연막(16)과 그 수명의 관계를 나타내는 도면.
도 3은 도 1의 실리콘 산화막(14)과 전극간 절연막(16)을 사용한 경우의 전계와 누설 전류의 관계를 실리콘 산화막(14)이 없을 때와 비교하여 나타내는 도면.
도 4a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 4b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 5a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 5b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 6a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 6b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 7a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 7b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 8a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 8b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도.
도 9는 제3 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 개략 구성을 도시하는 단면도.
이하, 본 실시 형태에 관한 반도체 기억 장치에 대하여 도면을 참조하면서 설명한다. 또한, 이들 실시 형태에 의해 본 발명이 한정되는 것은 아니다.
(제1 실시 형태)
도 1a는 제1 실시 형태에 관한 반도체 기억 장치의 셀 영역의 개략 구성을 도시하는 단면도이고, 도 1b는 제1 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 개략 구성을 도시하는 단면도이다. 또한, 도 1a는 워드선 방향(채널 폭 방향)으로 절단한 단면도이다.
도 1에 있어서, 반도체 기억 장치에는 반도체 기판으로서 실리콘 기판(11)이 사용되고 있다. 또한, 반도체 기판의 재료는 Si 이외에도, 예를 들어 Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, InGaAsP, GaP, GaN 또는 ZnSe 등을 사용할 수 있다.
여기서, 실리콘 기판(11)에는, 셀 영역 및 주변 회로 영역이 형성되어 있다. 셀 영역에는 NAND형 플래시 메모리 등에 사용되는 메모리 셀을 배치할 수 있다. 주변 회로 영역에는 메모리 셀을 동작시키는 주변 회로를 배치할 수 있고, 예를 들어 감지 증폭기 회로, 칼럼 디코더 회로 및 로우 디코더 회로 등을 배치할 수 있다.
셀 영역 및 주변 회로 영역의 실리콘 기판(11) 상에는 터널 절연막(12)이 형성되어 있다. 또한, 터널 절연막(12)으로서는, 예를 들어 터널 산화막을 사용할 수 있다.
셀 영역 및 주변 회로 영역의 터널 절연막(12) 상에는 부유 게이트 전극막(13)이 형성되어 있다. 또한, 부유 게이트 전극막(13)으로서는, 예를 들어 불순물이 도프된 다결정 실리콘막을 사용할 수 있다.
주변 회로 영역의 부유 게이트 전극막(13) 상에는 실리콘 산화막(14)이 형성되어 있다. 또한, 이 실리콘 산화막(14)은 부유 게이트 전극막(13)의 열산화에 의해 형성하도록 하여도 되고, 부유 게이트 전극막(13)의 라디칼 산화에 의해 형성하도록 하여도 되고, 화학 기상 성장법에 의해 형성하도록 하여도 된다.
셀 영역의 부유 게이트 전극막(13), 터널 절연막(12) 및 실리콘 기판(11)에는, 소자 분리 홈(M1)이 형성되어 있다. 주변 회로 영역의 실리콘 산화막(14), 부유 게이트 전극막(13), 터널 절연막(12) 및 실리콘 기판(11)에는, 소자 분리 홈(M2)이 형성되어 있다.
소자 분리 홈(M1, M2)에는 소자 분리 절연막(15)이 매립되어 있다. 또한, 소자 분리 절연막(15)으로서는, 예를 들어 실리콘 산화막을 사용할 수 있다.
소자 분리 홈(M1)에 매립된 소자 분리 절연막(15)은, 부유 게이트 전극막(13)의 측벽이 노출되도록 막 두께가 설정되어 있다. 소자 분리 홈(M2)에 매립된 소자 분리 절연막(15)은, 실리콘 산화막(14)보다도 위로 돌출되도록 막 두께가 설정되어 있다.
셀 영역의 부유 게이트 전극막(13) 상 및 주변 회로 영역의 실리콘 산화막(14) 상에는, 전극간 절연막(16)이 형성되어 있다. 또한, 전극간 절연막(16)으로서는, 예를 들어 실리콘 산화막, 실리콘 질화막, 산(酸)질화막 및 금속 산화막 중 적어도 2종류 이상을 사용한 적층 구조 등을 사용할 수 있다.
여기서, 셀 영역에서는 부유 게이트 전극막(13)의 상면 및 측면은 전극간 절연막(16)에 의해 덮여져 있다. 주변 회로 영역에서는 소자 분리 홈(M2)에 매립된 소자 분리 절연막(15)의 상면 및 측면은 전극간 절연막(16)에 의해 덮여져 있다.
셀 영역 및 주변 회로 영역의 전극간 절연막(16) 상에는, 제어 게이트 전극막(17)이 형성되어 있다. 또한, 제어 게이트 전극막(17)으로서는, 예를 들어 다결정 실리콘막을 사용하도록 하여도 되고, 실리사이드막을 사용하도록 하여도 된다.
여기서, 주변 회로 영역에서는, 실리콘 산화막(14)을 개재하여 부유 게이트 전극막(13) 상에 전극간 절연막(16)을 형성하고, 셀 영역에서는, 실리콘 산화막(14)을 개재하지 않고 부유 게이트 전극막(13) 상에 전극간 절연막(16)을 형성함으로써, 주변 회로 영역에서는 셀 영역에 비하여, 부유 게이트 전극막(13)과 제어 게이트 전극막(17)의 사이의 절연막의 막 두께를 두껍게 할 수 있다. 이로 인해, 주변 회로 영역에서는 셀 영역에 비하여, 부유 게이트 전극막(13)과 제어 게이트 전극막(17)의 사이의 절연막의 수명을 길게 하는 것이 가능하게 됨과 함께, 셀 영역에서는 주변 회로 영역에 비하여, 부유 게이트 전극막(13)과 제어 게이트 전극막(17)의 사이의 커플링성을 향상시킬 수 있다.
또한, 부유 게이트 전극막(13)의 측벽이 노출되도록 소자 분리 홈(M1)에 매립된 소자 분리 절연막(15)의 막 두께를 설정함으로써, 부유 게이트 전극막(13)의 측벽과의 사이에서도 제어 게이트 전극막(17)과 커플링시키는 것이 가능하게 되고, 부유 게이트 전극막(13)의 전위의 제어성을 향상시킬 수 있다.
또한, 실리콘 산화막(14)보다도 위로 돌출되도록 소자 분리 홈(M2)에 매립된 소자 분리 절연막(15)의 막 두께를 설정함으로써, 부유 게이트 전극막(13)의 모서리가 제어 게이트 전극막(17)에 의해 덮여지는 것을 방지하는 것이 가능하게 되고, 전계 집중을 억제하는 것이 가능하게 됨과 함께, 소자 분리 절연막(15)이 깊게 파 내려가는 것을 방지할 수 있어, 더스트를 저감할 수 있다.
도 2는 도 1의 반도체 기억 장치의 전극간 절연막(16)과 그 수명의 관계를 나타내는 도면이다.
도 2에 있어서, 전극간 절연막(16)의 전기 막 두께 IPD EOT가 얇아지면, 전극간 절연막(16)이 파괴될 때까지의 시간 Tbd가 짧아진다. 이로 인해, 전극간 절연막(16) 아래에 실리콘 산화막(14)을 형성함으로써, 전극간 절연막(16)의 전기 막 두께 IPD EOT를 실질적으로 증대시킬 수 있고, 전압 인가시에 전극간 절연막(16)이 파괴될 때까지의 시간 Tbd를 길게 할 수 있다.
도 3은 도 1의 실리콘 산화막(14)과 전극간 절연막(16)을 사용한 경우의 전계와 누설 전류의 관계(L1)를 실리콘 산화막(14)이 없을 때의 관계(L2)와 비교하여 나타내는 도면이다.
도 3에 있어서, 실리콘 산화막(14)과 전극간 절연막(16)의 적층 구조는, 전극간 절연막(16)에 비하여 저전계 영역 RL에서의 전류 누설이 적고, 고전계 영역 RH에서의 전류 누설이 많게 되어 있다.
이로 인해, 실리콘 산화막(14)과 전극간 절연막(16)의 적층 구조를 사용함으로써, 주변 회로 영역에서의 저전계 영역 RL에서의 전류 누설을 감소시키는 것이 가능하게 되어, 소비 전력을 저감할 수 있다.
(제2 실시 형태)
도 4a 내지 도 8a는 제2 실시 형태에 관한 반도체 기억 장치의 셀 영역의 제조 방법을 도시하는 단면도이고, 도 4b 내지 도 8b는 제2 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 제조 방법을 도시하는 단면도이다.
도 4a 및 도 4b에 있어서, 불순물을 도핑한 실리콘 기판(11)의 표면에, 터널 절연막(12)을 열산화법에 의해 형성한다. 또한, 터널 절연막(12)의 두께는, 예를 들어 6 내지 10nm로 설정할 수 있다.
이어서, CVD(Chemical Vapor Deposition)법에 의해 부유 게이트 전극막(13)을 터널 절연막(12) 상에 퇴적한다. 또한, 부유 게이트 전극막(13)의 두께는, 예를 들어 50 내지 100nm로 설정할 수 있다. 또한, 부유 게이트 전극막(13)으로서, 예를 들어 인 도프 실리콘막을 사용할 수 있다.
이어서, 열산화법에 의해 부유 게이트 전극막(13)의 표면에 실리콘 산화막(14)을 형성한다. 또한, 열산화법의 산화제로서는, 예를 들어 산소를 사용할 수 있다. 실리콘 산화막(14)의 두께는, 예를 들어 1 내지 10nm로 설정할 수 있다.
산소를 사용한 열산화법에 의해 실리콘 산화막(14)을 형성함으로써, 주변 회로 영역의 내압(수명)을 향상시킬 수 있다.
또한, 부유 게이트 전극막(13) 상면에 실리콘 산화막(14)을 형성하는 공정에서는, 절연막 형성과 동시에, 인의 활성화 및 인의 확산 방지나, 아몰퍼스 실리콘의 다결정화도 겸할 수 있다.
또한, 산소를 산화제로서 사용하는 방법 이외에도, 수소나 H2O 등을 산화제로 하여 열산화법에 의해 실리콘 산화막(14)을 형성하도록 하여도 된다. 열에 의한 하지막에의 부하를 경감하기 위하여, 산소를 물리적으로 여기한 산화제를 사용함으로써, 실리콘 산화막(14)을 형성하도록 하여도 된다.
그 밖의 방법으로서, 화학 기상 성장법에 의한 퇴적 산화막에 의해 실리콘 산화막(14)을 형성하여도 된다. 이때의 실리콘 소스는, 예를 들어 DCS(디클로로실란), HCD(헥사클로로디실란), 유기 실리콘 화합물, 아민계라면, TDMAS(트리스디메틸아미노실란), BTBAS(비스 tert-부틸아미노실란(bis tertiary-butylamino silane)), TEOS(테트라에톡시실란) 등을 사용할 수 있다.
또한, 실리콘 산화막(14)의 막질을 향상시키기 위하여, 실리콘 산화막(14)을 형성하는 산화제로서, NO 가스를 사용하여 실리콘 산질화막을 형성하는 것도 가능하다. NO 가스를 사용함으로써, 질소를 계면측에 주입함으로써, 계면의 미결합손이나 결합 에너지가 작은 Si-H 결합을 Si-N 결합으로 치환할 수 있고, 절연성의 경시 변화나 전하 트랩의 저감 등을 도모할 수 있어, 실리콘 산화막(14)의 신뢰성을 향상시킬 수 있다.
이어서, 하드 마스크막으로서 실리콘 질화막(18)을 실리콘 산화막(14) 상에 CVD법에 의해 퇴적한다. 또한, 실리콘 질화막(18)의 두께는, 예를 들어 5 내지 100nm로 설정할 수 있다.
이어서, 제1 레지스트 마스크(도시하지 않음)를 마스크로서 사용하여, RIE(Reactive Ion Etching)법에 의해 실리콘 질화막(18), 실리콘 산화막(14), 부유 게이트 전극막(13), 터널 절연막(12) 및 실리콘 기판(11)을 순차적으로 에칭함으로써, 소자 분리 홈(M1, M2)에 의해 분리된 소자 형성 영역을 형성한다. 또한, 소자 형성 영역의 폭 및 소자 분리 홈(M1, M2)의 폭은, 예를 들어 5 내지 50nm 정도로 설정할 수 있다.
이어서, CVD 등의 방법에 의해, 소자 분리 홈(M1, M2)이 매립되도록 하여 소자 분리 절연막(15)을 실리콘 질화막(18) 상에 형성한다. 또한, 소자 분리 절연막(15)으로서는, 예를 들어 실리콘 산화막을 사용할 수 있다.
이어서, CMP(Chemical Mechanical Polishing)법에 의해, 실리콘 질화막(18)을 스토퍼막으로 하여, 실리콘 질화막(18) 상의 소자 분리 절연막(15)을 제거한다.
이어서, 이방성 에칭 혹은 등방성 에칭에 의해 실리콘 질화막(18)의 하면과 동일한 높이가 될 정도로 소자 분리 절연막(15)을 박막화한다.
여기서, 소자 분리 절연막(15)을 박막화함으로써, 실리콘 질화막(18)을 박리하기 쉽게 하는 것이 가능하게 됨과 함께, 주변 회로 영역의 소자 분리 절연막(15)의 높이를 조정할 수 있다.
주변 회로 영역에 캐패시터 소자를 형성하는 충분한 면적을 확보할 수 있는 경우에는, 실리콘 질화막(18)의 하면보다 높아지도록 소자 분리 절연막(15)을 남기는 것이 바람직하다. 이에 의해, 주변 회로 영역에 캐패시터를 형성한 경우에 있어서도, 부유 게이트 전극막(13)의 에지와 제어 게이트 전극막(17)의 거리를 크게 할 수 있고, 측벽부가 전기적으로 전극으로서 기능하지 않도록 하여, 에지부의 전계 집중에 의한 수명의 열화를 억제할 수 있다.
또한, 이때의 소자 분리 절연막(15)의 에칭 방법으로서는, 등방성 에칭이어도 되고 이방성 에칭이어도 되며, 실리콘 질화막(18)의 하면보다 위로 오도록 소자 분리 절연막(15)을 남김으로써, 실리콘 질화막(18)의 박리에 의한 더스트 발생을 억제하고, 수율 저하를 억제할 수 있다.
또한, 주변 회로 영역의 소자를 집적화시키기 위하여, 부유 게이트 전극막(13)의 측벽부도 전극으로서 활용하고자 하는 경우에는, 실리콘 질화막(18)의 하면보다 낮아지도록 소자 분리 절연막(15)을 남길 수 있다.
이렇게 형성함으로써, 하부 전극의 측면부를 캐패시터로서 이용할 수 있음과 함께, 상면부에서는 전극간의 절연막 두께가 두껍기 때문에, 에지부의 전계 집중을 완화할 수 있다.
단, 이 형상을 형성하는 경우, 이방성 에칭에 의해 부유 게이트 전극막(13) 상의 실리콘 산화막(14)이 깎여지지 않도록 하는 것이 바람직하다. 셀 영역에서 실리콘 산화막(14)이 깎여지지 않도록 함으로써, 실리콘 질화막(18)의 박리에 의한 더스트의 발생을 억제할 수 있고, 수율 저하를 억제할 수 있다.
이어서, 도 5a 및 도 5b에 도시한 바와 같이, 실리콘 질화막(18)을 화학 약액 등에 의해 에칭 제거함으로써, 실리콘 산화막(14)을 노출시킨다.
이어서, 포토리소그래피 기술을 사용함으로써, 주변 회로 영역이 덮여짐과 함께, 셀 영역이 덮여지지 않도록 패터닝된 레지스트 마스크(19)를 실리콘 산화막(14) 상에 형성한다.
이어서, 도 6a 및 도 6b에 도시한 바와 같이, 레지스트 마스크(19)를 마스크로 하여 실리콘 산화막(14) 및 소자 분리 절연막(15)을 선택적으로 에칭함으로써, 셀 영역의 실리콘 산화막(14)을 제거함과 함께, 셀 영역의 소자 분리 절연막(15)을 박막화하여, 부유 게이트 전극막(13)의 상면 및 측면의 상측 부분을 노출시킨다. 또한, 부유 게이트 전극막(13)의 측면의 노출 부분의 높이는, 예를 들어 5 내지 100nm 정도로 설정할 수 있다.
이어서, 도 7a 및 도 7b에 도시한 바와 같이, 애싱 등의 방법에 의해 레지스트 마스크(19)를 제거한다. 이때, 레지스트 마스크(19)로 덮여져 있던 주변 회로 영역에서는, 부유 게이트 전극막(13) 상에 실리콘 산화막(14)이 남겨진 채로 된다.
이어서, 도 8a 및 도 8b에 도시한 바와 같이, 예를 들어 CVD법에 의해 셀 영역의 부유 게이트 전극막(13) 상 및 주변 회로 영역의 실리콘 산화막(14) 상에 전극간 절연막(16)을 형성한다. 전극간 절연막(16)으로서는, 예를 들어 실리콘 산화막/실리콘 질화막/실리콘 산화막(ONO)의 적층 구조를 사용할 수 있다. 또한, 셀 영역에서는 부유 게이트 전극막(13)의 상면 및 측면이 덮여지도록 전극간 절연막(16)을 형성할 수 있다.
이어서, 도 1a 및 도 1b에 도시한 바와 같이, CVD 또는 스퍼터링 등의 방법에 의해 전극간 절연막(16) 상에 제어 게이트 전극막(17)을 형성한다. 또한, 제어 게이트 전극막(17)은, 예를 들어 다결정 실리콘막과 텅스텐 실리사이드막의 적층 구조를 사용할 수 있다. 또한, 제어 게이트 전극막(17)의 두께는, 예를 들어 100nm 정도로 설정할 수 있다.
이어서, CVD법에 의해 제어 게이트 전극막(17) 상에 실리콘 질화막을 퇴적한다(도시하지 않음).
이어서, 소자 분리 홈(M1)과 직교하도록 제2 레지스트 마스크를 실리콘 질화막 상에 형성한다(도시하지 않음).
이어서, 제2 레지스트 마스크를 마스크로 하여 RIE를 행함으로써, 실리콘 질화막, 제어 게이트 전극막(17), 전극간 절연막(16), 부유 게이트 전극막(13) 및 터널 절연막(12)에 소자 분리 홈(M1)에 직교하는 홈을 형성한다(도시하지 않음). 또한, 이때의 부유 게이트 전극막(13)의 폭 및 간격은, 예를 들어 50nm 정도로 설정할 수 있다.
이어서, 두께 10nm 정도의 게이트 측벽막을 열산화법 및 CVD법에 의해 형성한다(도시하지 않음).
이어서, 이온 주입법과 열 어닐링에 의해 소스/드레인 영역이 되는 불순물 확산층을 형성한다(도시하지 않음).
이어서, CVD법 등을 사용하여 층간 절연막을 형성한 후, 배선 등을 형성한다(도시하지 않음).
이와 같이 하여 얻어진 불휘발성 반도체 기억 장치의 각 메모리 셀에서는, 실리콘 기판(11)과 제어 게이트 전극막(17)의 사이에 고전압을 인가함으로써, 커플링비에 따른 전계가 터널 절연막(12)에 인가되고, 터널 절연막(12)에 터널 전류가 흐른다. 그 결과, 부유 게이트 전극막(13)의 축적 전하량이 변화하여, 메모리 셀의 임계값이 변화하고, 데이터의 기입 혹은 소거 동작이 행해진다.
이 불휘발성 반도체 기억 장치에서는, 복수의 메모리 셀이 워드선 방향 및 비트선 방향으로 배열되어 있다. 대표적으로는, 상술한 불휘발성 반도체 기억 장치로서, 직렬 접속된 복수의 메모리 셀을 선택 트랜지스터간에 형성한 구성을 갖는 NAND형 불휘발성 메모리를 들 수 있다.
또한, 이상의 설명은 불휘발성 반도체 기억 장치의 기본적인 구성 및 제조 방법에 관한 것이며, 상술한 불휘발성 반도체 기억 장치의 기본적인 구성 및 제조 방법은, 다른 실시 형태에 대해서도 마찬가지로 적용된다.
상술한 실시 형태에서는 부유 게이트 전극막(13) 상에 형성한 실리콘 산화막(14)을 주변 회로 영역에서 선택적으로 남김으로써, 셀 영역보다도 주변 회로 영역에서 제어 게이트 전극막(17)과 부유 게이트 전극막(13)의 사이의 도전막간 절연막을 두껍게 할 수 있다. 이로 인해, 셀 영역에서는 원하는 커플링을 확보하면서, 주변 회로 영역에서는 수명이 우수한 반도체 기억 장치를 실현할 수 있다.
또한, 주변 회로 영역에서의 실리콘 산화막(14)을 부유 게이트 전극막(13) 상에 형성하고, 전극간 절연막(16)과 함께, 제어 게이트 전극막(17)과 부유 게이트 전극막(13)의 사이의 절연막으로서 사용하는 구조에서는, 배리어 높이가 비교적 높은 실리콘 산화막(14)이 전자가 주입되는 계면에 비교적 두껍게 형성되기 때문에, 저전계 영역에서의 누설 전류를 감소시켜 신뢰성이 높은(소비 전력이 작은) 구조를 실현할 수 있다.
또한, 상술한 실시 형태에서는, 도 6b의 레지스트 마스크(19)를 사용하여, 주변 회로 영역에서는 부유 게이트 전극막(13) 상을 보호하고, 셀 영역에서는 소자 분리 절연막(15)의 상부와 부유 게이트 전극막(13) 상의 실리콘 산화막(14)을 일괄적으로 제거하여 부유 게이트 전극막(13) 측벽을 노출시킨다. 이로 인해, 셀 영역에서의 실리콘 산화막(14)의 제거와 소자 분리 절연막(15)의 박막화를 별개의 레지스트 마스크를 사용하여 행하는 경우에 비하여, 부유 게이트 전극막(13) 측벽을 노출시키는 에칭 공정의 편차를 저감할 수 있어, 부유 게이트 전극막(13) 측벽의 면적의 편차를 저감시킬 수 있다. 이 결과, 전극간 절연막(16)의 전기 용량의 편차를 저감시킬 수 있고, 부유 게이트 전극막(13)과 제어 게이트 전극막(17)의 커플링의 편차를 저감시키는 것이 가능하게 되므로, 셀 동작을 안정화시킬 수 있다.
또한, 주변 회로 영역의 부유 게이트 전극막(13) 측벽에 전극간 절연막(16)을 형성하지 않음으로써, 주변 회로 영역에서의 소자의 수명을 확보하는 것이 가능하다. CMP 후, 소자 분리 절연막(15)을 박막화하고, 실리콘 질화막(18)의 하면보다 상측에 소자 분리 절연막(15)을 남긴 상태로 함으로써, 주변 회로 영역에서의 부유 게이트 전극막(13)의 측면부에 전극간 절연막(16)을 형성하지 않는 것이 가능하게 된다.
또한, 주변 회로 영역에 캐패시터가 형성된 경우, 부유 게이트 전극막(13)의 에지와 제어 게이트 전극막(17)의 거리를 크게 할 수 있다. 이로 인해, 전기적으로 측벽부는 전극으로서 기능하지 않도록 할 수 있어, 에지부의 전계 집중에 의한 수명의 열화를 억제할 수 있다.
또한, 전극간 절연막(16)에서는, 버즈 비크(bird's beak) 억제의 목적에서 최하층면에 라디칼 질화를 행하는 경우가 있다. 이 경우에는 도 7a 및 도 7b의 공정 후, 라디칼 질화에 의한 산질화막이 주변 회로 영역과 셀 영역에 형성된다. 부유 게이트 전극막(13) 상의 실리콘 산화막(14)이 충분히 두꺼운 경우에는, 전극간 절연막(16)의 라디칼 질화가 행해진 경우에 있어서도, 부유 게이트 전극막(13) 상에 실리콘 산화막(14)이 남아, 셀 영역보다 주변 회로 영역에서 물리 막 두께가 두꺼운 절연막을 얻을 수 있다.
한편, 실리콘 산화막(14)이 얇은 경우에도, 전기적으로는 셀 영역보다 주변 회로 영역에서 두꺼운 절연막을 얻을 수 있다. 이것은 라디칼 질화에 의해 형성되는 산질화막이 하지막의 영향을 받기 때문이다. 주변 회로 영역에 있어서 실리콘 산화막(14)을 질화함으로써 형성되는 산질화막은, 셀 영역에서의 부유 게이트 전극막(13)을 질화하여 형성되는 (산)질화막에 비하여, 산소 비율(O/N)이 높게 되어 있고, 유전율이 셀 영역에 비하여 주변 회로 영역에서 낮아지기 때문이다.
또한, 라디칼 질화 이외에도, 하지막을 이용하여 질화막을 형성하는 경우이면 마찬가지의 것이 발생한다. 예를 들어, 열질화나 NO를 사용한 질화를 사용한 경우에도 마찬가지의 경우가 발생한다.
또한, 상술한 반도체 기억 장치의 제조 방법에 있어서, 실리콘 산화막(14)을 과도하게 크게 하면, 소자 분리 홈(M1)에 의해 분리된 소자 형성 영역의 형성시에 패턴 붕괴가 발생할 우려가 생긴다. 이러한 경우에는 부유 게이트 전극막(13) 상에 실리콘 산화막을 개재하지 않고 실리콘 질화막(18)을 형성하고, 소자 형성 영역의 실리콘 질화막(18)을 제거한 후에 실리콘 산화막을 형성하고, 계속해서 주변 회로 영역을 선택적으로 레지스트로 덮은 상태에서, 셀 영역의 실리콘 산화막의 제거와 소자 분리 절연막(15)의 박막화를 행하여도 된다. 이에 의해, 패턴 붕괴의 우려를 피하면서, 셀 영역보다도 주변 회로 영역에서 제어 게이트 전극막(17)과 부유 게이트 전극막(13)의 사이의 도전막간 절연막을 두껍게 할 수 있다. 또한, 주변 회로 영역에 남기는 실리콘 산화막을, 부유 게이트 전극막(13)의 형성 후와 실리콘 질화막(18)의 제거 후의 양쪽에서 형성할 수도 있다.
(제3 실시 형태)
도 9는 제3 실시 형태에 관한 반도체 기억 장치의 주변 회로 영역의 개략 구성을 도시하는 단면도이다. 또한, 이 제3 실시 형태에서는 주변 회로 영역의 캐패시터를 형성하는 방법을 도시한다.
도 9에 있어서, 셀 영역의 부유 게이트 전극막(13) 상 및 주변 회로 영역의 실리콘 산화막(14) 상에 전극간 절연막(16)을 형성한 후, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 부유 게이트 전극막(13)을 노출시키는 개구부(K)를 주변 회로 영역의 실리콘 산화막(14) 및 전극간 절연막(16)에 형성한다. 이 개구부(K)는, 예를 들어 셀 영역에서의 선택 트랜지스터에 관하여, 부유 게이트 전극막과 제어 게이트 전극막을 도통시키기 위하여 전극간 절연막에 형성되는 개구부(도시하지 않음)와 동시에 형성할 수 있다.
이어서, 전극간 절연막(16) 상에 제어 게이트 전극막(17)을 형성한 후, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 제어 게이트 전극막(17)을 분리하는 홈(M3)을 실리콘 산화막(14), 전극간 절연막(16) 및 제어 게이트 전극막(17)에 형성하고, 개구부(K)를 통하여 부유 게이트 전극막(13)에 접속된 캐패시터 전극(17a)과, 실리콘 산화막(14) 및 전극간 절연막(16)을 개재하여 부유 게이트 전극막(13)과 절연된 캐패시터 전극(17b)을 전극간 절연막(16) 상에 형성한다.
이어서, 캐패시터 전극(17a)에 접속된 콘택트 전극(20a)과, 캐패시터 전극(17b)에 접속된 콘택트 전극(20b)을 형성한다.
이에 의해, 실리콘 산화막(14) 및 전극간 절연막(16)을 캐패시터 절연막으로 하는 캐패시터를 주변 회로 영역에 형성할 수 있고, 실리콘 산화막(14)의 분만큼 캐패시터 절연막의 두께를 증대시키는 것이 가능하게 되므로, 전극간 절연막(16)을 캐패시터 절연막으로서 사용한 경우에 비하여 캐패시터의 수명을 향상시킬 수 있다.
본 발명의 몇가지 실시 형태를 설명하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 밖의 여러가지 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허청구범위에 기재된 발명과 그 균등한 범위에 포함된다.
Claims (20)
- 반도체 기억 장치로서,
셀 영역 및 주변 회로 영역이 형성된 반도체 기판과,
상기 셀 영역 및 상기 주변 회로 영역의 반도체 기판 상에 형성된 제1 절연막과,
상기 셀 영역 및 상기 주변 회로 영역의 제1 절연막 상에 형성된 제1 도전막과,
상기 셀 영역의 제1 도전막 상에 형성된 제1 도전막간 절연막과,
상기 주변 회로 영역의 제1 도전막 상에 형성되고, 상기 제1 도전막간 절연막보다도 막 두께가 두꺼운 제2 도전막간 절연막과,
상기 셀 영역의 제1 도전막간 절연막 및 상기 주변 회로 영역의 제2 도전막간 절연막 상에 형성된 제2 도전막을 구비하는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 제1 도전막간 절연막 및 상기 제2 도전막간 절연막은, 실리콘 산화막, 실리콘 질화막, 산질화막 및 금속 산화막 중 적어도 2종류 이상을 사용한 적층 구조인 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 제1 도전막간 절연막은 상기 제1 도전막에 접하는 질화막을 구비하고,
상기 제2 도전막간 절연막은 상기 질화막보다도 질소에 대한 산소의 조성비가 크고, 상기 제1 도전막에 접하는 산(酸)질화막을 구비하는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 제2 도전막간 절연막은 상기 제1 도전막간 절연막과 상기 제1 도전막간 절연막 아래의 제3 도전막간 절연막으로 구성되는 것을 특징으로 하는 반도체 기억 장치. - 제4항에 있어서,
상기 제3 도전막간 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 주변 회로 영역의 제2 도전막이 분리됨으로써 상기 제2 도전막간 절연막 상에 형성된 제1 및 제2 캐패시터 전극과,
상기 제2 도전막간 절연막에 형성되고, 상기 제1 캐패시터 전극을 상기 제1 도전막에 접속하는 개구부를 구비하는 것을 특징으로 하는 반도체 기억 장치. - 제4항에 있어서,
상기 주변 회로 영역의 반도체 기판에 형성된 소자 분리 홈과,
상기 소자 분리 홈에 매립된 소자 분리 절연막을 구비하는 것을 특징으로 하는 반도체 기억 장치. - 제7항에 있어서,
상기 소자 분리 절연막은 상기 제1 도전막보다도 위로 돌출되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제8항에 있어서,
상기 소자 분리 절연막은 상기 제3 도전막간 절연막을 관통하고, 상기 제1 도전막간 절연막으로 덮여져 있는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 제1 절연막으로 터널 절연막이 구성되고, 상기 제1 도전막으로 부유 게이트 전극이 구성되고, 상기 제1 도전막간 절연막으로 전극간 절연막이 구성되고, 상기 제2 도전막으로 제어 게이트 전극이 구성된 메모리 셀이 상기 셀 영역에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제10항에 있어서,
상기 셀 영역의 반도체 기판에 형성된 소자 분리 홈과,
상기 소자 분리 홈에 매립된 소자 분리 절연막을 구비하는 것을 특징으로 하는 반도체 기억 장치. - 제11항에 있어서,
상기 소자 분리 절연막의 상면이 상기 부유 게이트 전극의 측벽에 걸리도록 상기 소자 분리 절연막의 막 두께가 설정되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제12항에 있어서,
상기 부유 게이트 전극의 측벽의 일부가 상기 제1 도전막간 절연막으로 덮여져 있는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 제2 도전막간 절연막은 상기 제1 도전막간 절연막에 비하여 저전계 영역에서의 전류 누설이 적고, 고전계 영역에서의 전류 누설이 많은 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 제2 도전막간 절연막은 상기 제1 도전막간 절연막에 비하여 전압 인가시에 파괴될 때까지의 시간이 긴 것을 특징으로 하는 반도체 기억 장치. - 반도체 기억 장치의 제조 방법으로서,
반도체 기판 상의 셀 영역 및 주변 회로 영역에 제1 절연막을 형성하는 공정과,
상기 셀 영역 및 상기 주변 회로 영역의 제1 절연막 상에 제1 도전막을 형성하는 공정과,
상기 셀 영역 및 상기 주변 회로 영역의 제1 도전막 상에 제2 절연막을 형성하는 공정과,
상기 셀 영역의 상기 제2 절연막을 선택적으로 제거하는 공정과,
상기 셀 영역의 제1 도전막 상 및 상기 주변 회로 영역의 상기 제2 절연막 상에 제3 절연막을 형성하는 공정과,
상기 셀 영역 및 상기 주변 회로 영역의 제3 절연막 상에 제2 도전막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법. - 제16항에 있어서,
상기 셀 영역의 상기 제2 절연막, 상기 제1 도전막, 상기 제1 절연막 및 상기 반도체 기판에 제1 소자 분리 홈을 형성함과 함께, 상기 주변 회로 영역의 상기 제2 절연막, 상기 제1 도전막, 상기 제1 절연막 및 상기 반도체 기판에 제2 소자 분리 홈을 형성하는 공정과,
상기 제1 및 제2 소자 분리 홈에 소자 분리 절연막을 매립하는 공정을 더 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법. - 제17항에 있어서,
상기 셀 영역의 상기 제2 절연막을 선택적으로 제거할 때에, 상기 셀 영역의 제1 도전막의 측벽의 일부가 노출되도록 상기 소자 분리 절연막을 박막화시키는 것을 특징으로 하는 반도체 기억 장치의 제조 방법. - 제18항에 있어서,
상기 제3 절연막을 형성하는 공정에서는, 상기 제2 절연막을 관통하는 상기 주변 회로 영역의 소자 분리 절연막 상을, 상기 제3 절연막으로 덮는 것을 특징으로 하는 반도체 기억 장치의 제조 방법. - 제18항에 있어서,
상기 제3 절연막을 형성하는 공정에서는, 상기 셀 영역의 제1 도전막의 측벽의 일부를 상기 제3 절연막으로 덮는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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