JP2010098293A - 半導体装置 - Google Patents

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Abstract

【課題】高温の酸化性雰囲気中でのＳＯＤ膜の改質を促進する。ライナー膜下部の素子や半導体基板が酸化されてダメージを受けることを防止する。
【解決手段】凹部と、凹部の内壁側面上に順に形成した、第１のライナー膜と、酸素原子を含有する第２のライナー膜と、凹部内に充填された絶縁領域と、を有し、第１のライナー膜は第２のライナー膜よりも耐酸化性が優れるものとした半導体装置。
【選択図】図３

Description

本発明は、半導体装置に関する。
半導体基板上に形成した配線層や溝部を覆う絶縁膜を形成する手段として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等の塗布膜を用いて平坦化を行う方法が知られている。近年、低誘電率の塗布系絶縁膜の開発が進められており、ＳＯＧ膜も含めた、塗布系絶縁膜のより一般的な用語としてＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）膜の呼称が用いられるようになってきている。そこで、以下の説明では、スピンコーティング法又はスプレーコーティング法などの回転塗布法により、絶縁材料を含有する溶液を塗布した後、熱処理により得た塗布系絶縁膜として、ＳＯＤ膜の用語を用いる。
代表的なＳＯＤ膜の材料としてはポリシラザンを挙げることができる。ポリシラザンはシラザン型重合体とも呼ばれ、−（ＳｉＨ2−ＮＨ）−を基本構造とする高分子材料であり、溶媒（キシレン、ジ−ｎ−ブチルエーテル等）に溶かして利用される。シラザン型重合体には、水素がメトキシ基など他の官能基によって置換された物質も含まれる。また、官能基・修飾基の付加されていない重合体は、ペルヒドロポリシラザンと呼ばれている。
ポリシラザン等は、塗布した後に、高温の酸化性雰囲気中で熱処理を行うことにより、緻密な膜質のＳＯＤ膜（固体）に転化（改質）することができる（特許文献１）。
この酸化性雰囲気中で熱処理を行う際に、下地膜への影響を抑制するため、シリコン窒化膜（Ｓｉ3Ｎ4）をライナー膜として設け、その上にＳＯＤ膜材料の塗布を行うことが一般的に行われている（特許文献２、３）。
特開平１１−７４２６２号公報 特開２０００−２１６２７３号公報 特開２００４−３１１４８７号公報
近年、微細化の進展に伴い、配線間のスペースや溝部の開口幅が狭くなっている。これに伴い、高アスペクト比の微細なスペース部（凹部）を充填するように設けたＳＯＤ膜材料は、高温の酸化性雰囲気で熱処理を行っても、緻密な膜質の固体に転化しないことを、本発明者は見出した。
この理由は、高アスペクト比の微細なスペース部においては、熱処理時に、雰囲気中の酸素が凹部内に充填されたＳＯＤ膜材料の底部まで拡散しないためと考えられる。この結果、熱処理に際して、ＳＯＤ膜材料に酸素の供給が十分に行われないこととなり、ＳＯＤ膜材料の転化に必要なＳｉ−Ｏ結合が十分に形成されないためであると推測される。
また、ポリシラザン等の窒素を含有するＳＯＤ膜の場合、高温の水蒸気雰囲気中（スチーム雰囲気中）で加熱処理する。これにより、塗布した膜中の窒素は水蒸気中の水素と反応してアンモニアガス（ＮＨ3）となり離脱する。この結果、塗布膜中のＳｉ−Ｎ結合がＳｉ−Ｏ結合に置換されて、酸化シリコン（ＳｉＯ2）を主成分とする緻密な膜に改質されることとなる。しかしながら、ライナー膜として、ポリシラザン等の窒素を含有するＳＯＤ膜と接触するように窒化シリコン膜を形成した場合には、高温の水蒸気による加熱処理に際して、窒化シリコン膜の表面からもアンモニアガスが発生する。アスペクト比の高い溝の底部では、このアンモニアガスの溝外部への排出が促進されず、このアンモニアによってＳｉ−Ｎ結合をＳｉ−Ｏ結合に置換する改質作用が阻害されることも原因の１つと推測される。
このようにＳＯＤ膜材料の転化（改質）が不十分であると、後の工程でウェットエッチングや洗浄等の薬液にさらされた場合に、ＳＯＤ膜材料のエッチング速度が速く、その形状を制御することが困難となる。また、層間絶縁膜にコンタクトホール等の開口を設けるような場合には、隣接するコンタクトプラグ間の絶縁性を保つことが難しく、隣接するコンタクトプラグ間で短絡が発生しやすいと言う問題点があった。
また、トランジスタ形成後の層間絶縁膜としてＳＯＤ膜を用いる場合には、改質を促進するために加熱温度を高くすると、その影響でトランジスタの電気特性が劣化する。従って、ＳＯＤ膜材料の改質に際して過度に熱処理を行うことなく、改質を行う必要があった。
一実施形態は、
凹部と、
前記凹部の互いに対向する内壁側面及び底面上に順に形成された、第１のライナー膜と、酸素原子を含有する第２のライナー膜と、
前記凹部内に充填されたＳＯＤ膜から構成される絶縁領域と、
を有し、
前記第１のライナー膜は、前記第２のライナー膜よりも耐酸化性が優れることを特徴とする半導体装置に関する。
他の一実施形態は、
基体と、
基体上に突出した複数の突起状領域と、
隣り合う突起状領域の互いに対向する側面及び隣り合う突起状領域間の基体上に順に形成された、第１のライナー膜と、酸素原子を含有する第２のライナー膜と、
隣り合う突起状領域の互いに対向する側面間に充填されたＳＯＤ膜から構成される絶縁領域と、
を有し、
前記第１のライナー膜は、前記第２のライナー膜よりも耐酸化性が優れることを特徴とする半導体装置に関する。
他の一実施形態は、
半導体基板と、
前記半導体基板内に形成された素子分離領域と、
を有し、
前記素子分離領域は、前記半導体基板内に形成された溝の内壁の少なくとも一部を連続的に覆うように設けられた第１のライナー膜と、第１のライナー膜上に設けられ酸素原子を含有する第２のライナー膜と、第２のライナー膜に接するように前記溝内部の少なくとも一部に充填されたＳＯＤ膜から構成される絶縁領域と、
を有し、
前記第１のライナー膜は、前記第２のライナー膜よりも耐酸化性が優れることを特徴とする半導体装置に関する。
なお、本明細書において「所定平面」とは、半導体基板中の任意の平面を表し、この半導体基板の所定平面上に存在する半導体凸部は半導体基板と同じ材料から構成されていても良い。
「基体」とは、任意の平面を含む構造であり、複数の層や領域から構成されていても良い。
「凹部」とは、少なくとも互いに対向する２つの内壁面によって形成される窪んだ形状であり、凹部は内壁面に完全に囲まれて形成されていても、形成されていなくても良い。すなわち、凹部の一部には内壁面が設けられず、開放されていても良い。
上記各実施形態では、ＳＯＤ膜の下層に形成するライナー膜が２層構造となっている。また、第２のライナー膜は酸素原子を含有し、第１のライナー膜は第２のライナー膜よりも耐酸化性が優れたものとなっている。このため、ＳＯＤ膜材料を高温の酸化性雰囲気中で改質する際に、第２のライナー膜からＳＯＤ膜材料に酸素原子が供給され、その改質が促進される。この結果、絶縁性や耐エッチング性に優れた絶縁領域を形成することができる。また、第１のライナー膜の耐酸化性により、改質時にライナー膜下部の素子や半導体基板が酸化されてダメージを受けることを防止することができる。
高温の酸化性雰囲気中でのＳＯＤ膜材料の改質を促進することができる。絶縁性や耐エッチング性に優れた絶縁領域を形成することができる。ライナー膜下部の素子や半導体基板が酸化されてダメージを受けることを防止できる。
第１実施例の半導体装置の製造工程の一部を表す図である。 第１実施例の半導体装置の製造工程の一部を表す図である。 第１実施例の半導体装置を表す図である。 第２実施例の半導体装置の製造工程の一部を表す図である。 第２実施例の半導体装置の製造工程の一部を表す図である。 第２実施例の半導体装置の製造工程の一部を表す図である。 第２実施例の半導体装置の製造工程の一部を表す図である。 第２実施例の半導体装置の製造工程の一部を表す図である。 第２実施例の半導体装置の製造工程の一部を表す図である。 第２実施例の半導体装置を表す図である。 第３実施例の半導体装置の製造工程の一部を表す図である。 第３実施例の半導体装置の製造工程の一部を表す図である。 第３実施例の半導体装置の製造工程の一部を表す図である。 第３実施例の半導体装置を表す図である。 第２実施例の半導体装置の製造工程の一部を表す図である。 第２実施例の半導体装置の変形例を表す図である。 第４実施例の半導体装置の製造工程の一部を表す図である。 第４実施例の半導体装置の製造工程の一部を表す図である。 第４実施例の半導体装置の製造工程の一部を表す図である。 第４実施例の半導体装置の製造工程の一部を表す図である。 第４実施例の半導体装置の製造工程の一部を表す図である。 第４実施例の半導体装置の製造工程の一部を表す図である。 第５実施例の半導体装置を表す図である。 第５実施例の半導体装置を表す図である。
以下に、図面を参照して、本発明に係る半導体装置を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
（第１実施例）
本発明を用いて、配線層間に層間絶縁膜を形成する場合の具体例について、以下に説明する。
図１〜３は、第１実施例の半導体装置の製造方法を示す断面図である。まず、図１に示したように、シリコン等の半導体基板１上にシリコン酸化膜（ＳｉＯ2）等の層間絶縁膜２を形成する。その上に、タングステン（Ｗ）等の高融点金属を用いて配線層３のパターンを形成する。この後に、ＣＶＤ法を用いて配線層３の表面を覆うように、シリコン窒化膜（Ｓｉ3Ｎ4）４を３〜６ｎｍの膜厚に形成する。このシリコン窒化膜４は、ライナー膜の下層部分である第１のライナー膜に相当する。
次に、図２に示したように、シリコン窒化膜４上に、ＣＶＤ法を用いてシリコン酸窒化膜（ＳｉＯＮ）５を３〜１０ｎｍの膜厚に形成する。具体的には、ジクロロシラン（ＤＣＳ）、亜酸化窒素（Ｎ2Ｏ）、アンモニア（ＮＨ3）を原料ガスとして、高温・減圧下で反応させることによりシリコン酸窒化膜５を形成することができる。このシリコン酸窒化膜５は、ライナー膜の上層部分である第２のライナー膜に相当する。
次に、図３に示したように、ポリシラザン等のＳＯＤ膜材料６の塗布を行って、配線層３のスペース部内に充填する。この後、７００℃のＨ2Ｏを含む酸化性雰囲気中で６０分間の熱処理を行うことでＳＯＤ膜材料６を固体化してＳＯＤ膜を形成する。この際、ＳＯＤ膜材料６には上面から酸素が供給されると共に、ＳＯＤ膜材料６と接触している底面及び側面のシリコン酸窒化膜５からも酸素が供給されることにより、十分な改質が行われ緻密な膜質の絶縁膜に転化する。併せて、シリコン酸窒化膜５は、窒素の含有量がシリコン窒化膜４よりも少ないため、この熱処理中に膜の表面から脱離するアンモニアガスの発生を抑制する効果も備えている。従って、ＳＯＤ膜材料のＳｉ−Ｏ結合への置換作用が阻害されること無く、改質作用が進行する。
また、本実施例では、ライナー膜の下層部分にシリコン窒化膜４が設けられている。このシリコン窒化膜は酸素を透過しにくく、耐酸化性に優れるため、高温の酸化雰囲気に長時間さらされても、半導体基板１や配線層３の下層にすでに設けられている素子（図示せず）が酸化されることを防止できる。
すなわち、本実施例では、ライナー膜を２層構造とすることにより、バリア膜としての機能と酸素供給源としての機能の２つを併せ持つ。
なお、ＳＯＤ膜の改質実施後に必要に応じて、エッチバック又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、上面部分の平坦化を行っても良い。ＣＭＰを行う際には、あらかじめ配線層の上部に保護用のキャップ絶縁膜を設けておいてもよい。
この後に、さらに上層の配線層やコンタクトプラグ等を形成すれば、第１実施例の半導体装置が完成する。
（第２実施例）
本発明を、ＤＲＡＭのメモリセルの形成に適用する場合の製造方法について、図４〜図１０を参照して説明する。
図４は、第２実施例のＤＲＡＭのメモリセルの一部を模式的に示した平面図で、説明の簡略化のためキャパシターに関係した部分については記載を省略している。図４において、半導体基板（図示せず）上には、複数の活性領域（拡散層領域；半導体凸部に相当する）２０４が規則正しく配置されている。この活性領域２０４は、素子分離領域２０３により区画されている。素子分離領域２０３はＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により、シリコン酸化膜等の絶縁膜（分離絶縁膜）で形成されている。活性領域２０４と交差するように複数のゲート電極２０６が配置されている。このゲート電極２０６はＤＲＡＭのワード線として機能する。活性領域２０４のゲート電極２０６で覆われていない領域にはリン等の不純物がイオン注入されており、Ｎ型不純物層を形成している。このＮ型不純物層はトランジスタのソース／ドレイン領域として機能する。
図４の破線Ｃで囲んだ部分が１つのＭＯＳトランジスタ（電界効果型トランジスタ）を形成している。各活性領域２０４の中央部には、コンタクトプラグ２１０が設けられ、活性領域２０４表面のＮ型不純物層と接触している。また、各活性領域２０４の両端には、コンタクトプラグ２１１、２１２が設けられ、活性領域２０４表面のＮ型不純物層と接触している。これらのコンタクトプラグは、それぞれ互いに対向するゲート電極２０６によって挟まれるように配置されている。コンタクトプラグ２１０、２１１、２１２については、説明のため異なる項目番号としたが、実際の製造に際しては同時に形成することが可能である。
このレイアウトでは、メモリセルを高密度に配置するために、隣接する２つのＭＯＳトランジスタが１つのコンタクトプラグ２１０を共有するように配置されている。
後の工程において、コンタクトプラグ２１０と接触し、ゲート電極２０６と直交する、Ｂ−Ｂ’線で示した方向に配線層（図示せず）が形成される。この配線層はＤＲＡＭのビット線として機能する。また、コンタクトプラグ２１１、２１２にはそれぞれ、キャパシター素子（図示せず）が接続される。
完成したＤＲＡＭのメモリセル断面図を図１０に示す。図１０は、図４のＡ−Ａ’部における断面に対応している。図１０で、２００はＰ型シリコンからなる半導体基板、２０１はＮ型のＭＯＳトランジスタで、ゲート電極２０６を備えている。ゲート電極２０６の一部は半導体基板２００に形成した溝部を充填するように設けられている。このゲート電極２０６はワード線として機能する。活性領域２０４の表面部分にはＮ型不純物層２０５が形成されている。このＭＯＳトランジスタ２０１は、リセスチャネル型のトランジスタを構成する。Ｎ型不純物層２０５は、コンタクトプラグ２１０、２１１、２１２と接触している。コンタクトプラグ２１０、２１１、２１２の材料としては、リンを導入した多結晶シリコンを用いることができる。
コンタクトプラグ２１０は、別に設けたコンタクトプラグ２３０を介して、ビット線として機能する配線層２３１に接続している。配線層２３１の材料としてはタングステン（Ｗ）を用いることができる。またコンタクトプラグ２１１と２１２はそれぞれ、別に設けたコンタクトプラグ２４１、２４０を介してキャパシター素子２４５と接続している。２３６、２４６、２５６は各配線間を絶縁するための層間絶縁膜である。キャパシター素子２４５は、公知の手段により、２つの電極間に酸化ハフニウム（ＨｆＯ）等の絶縁膜を挟んで形成されている。２５７はアルミ等を用いて形成された、上層に位置する配線層で、２６０は表面保護膜である。
このＤＲＡＭのメモリセルでは、ＭＯＳトランジスタ２０１をオン状態にすることで、ビット線（配線層２３１）を介して、キャパシター素子２４５に蓄積した電荷の有無の判定を行うことができる。このようにして、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する。
このＤＲＡＭの製造方法について図５〜図９を参照して説明する。図５〜図９は、図１０と同じ位置での断面図である。まず、図５に示したように、Ｐ型のシリコンからなる半導体基板２００に、シリコン酸化膜等の絶縁膜を用いて素子分離領域２０３を形成する。この素子分離領域２０３で区画された領域が活性領域２０４となる。
ＭＯＳトランジスタのゲート電極２０６は、不純物を導入した多結晶シリコン膜２０６ａと、タングステン等の高融点金属膜２０６ｂの積層膜によって形成されている。多結晶シリコン膜の下層部分は、活性領域２０４内の半導体基板２００を除去して形成した溝部を充填するように設けられている。ゲート電極２０６と半導体基板２００の界面部分には、シリコン酸化膜等のゲート絶縁膜２０２が設けられている。また、ゲート電極２０６の上面を保護するためのキャップ絶縁膜２０７がシリコン窒化膜を用いて設けられている。キャップ絶縁膜２０７はゲート電極２０６と同時にパターニングすることにより形成されている。
ゲート電極２０６の両側には、リン等のＮ型不純物をイオン注入することでＮ型不純物層２０５が形成されており、ＭＯＳトランジスタ２０１のソース／ドレイン領域として機能する。
次に、図６に示したように、ゲート電極２０６とキャップ絶縁膜２０７の側面部分を覆うように、シリコン窒化膜等の絶縁膜でサイドウォール２０８を形成する。この後に、半導体基板２００の全面を覆うようにシリコン窒化膜２２０を３〜６ｎｍの膜厚に形成する。
次に、図７に示したように、シリコン窒化膜２２０上にシリコン酸窒化膜（ＳｉＯＮ）２２１を３〜１０ｎｍの膜厚に形成し、積層構造のライナー膜２２２とする。なお、このシリコン窒化膜２２０は第１のライナー膜、シリコン酸窒化膜２２１は第２のライナー膜に相当する。なお、サイドウォール２０８を形成した後に、シリコン酸化膜等の絶縁膜からなる薄膜（５〜１０ｎｍ程度）をまず形成してから、その上に第１のライナー膜を形成するようにしても良い。
この後に、ポリシラザン等のＳＯＤ膜材料２２３の塗布を行って、ゲート電極２０６のスペース部を充填した後に、７００℃のＨ2Ｏを含む酸化性雰囲気中で６０分間の熱処理を行う。これにより、ＳＯＤ膜材料２２３には上面から酸素が供給されると共に、ＳＯＤ膜材料２２３と接触している底面及び側面のシリコン酸窒化膜２２１からも酸素が供給される。これにより、ＳＯＤ膜材料２２３の十分な改質が行われ、緻密な膜質の固体膜に転化する。また、この際、ゲート電極２０６や半導体基板２００は、耐酸化性に優れるシリコン窒化膜２２０で覆われているため、熱処理中であっても酸化性雰囲気によって劣化することがない。
次に、図８に示したように、ＣＭＰ法にて上面を平坦化する。この際に、ライナー膜２２２、キャップ絶縁膜２０７、サイドウォール２０８の一部が研磨によって除去されても問題は無い。
次に、図９に示したように、ゲート電極２０６間にコンタクトホールを開口し、リン等の不純物を導入した多結晶シリコン膜を充填することで、Ｎ型不純物層２０５に接続するコンタクトプラグ２１０、２１１、２１２を同時に形成する。コンタクトプラグ２１０、２１１、２１２の形成に際しては、キャップ絶縁膜２０７及びサイドウォール２０８をエッチングのストッパー膜として用いたセルフアライメント法によって、Ｎ型不純物層２０５に達する開口を形成してもよい。
本実施例では、ライナー膜２２２が上層のシリコン酸窒化膜２２１と下層のシリコン窒化膜２２０の積層構造となっているため、熱処理によってＳＯＤ膜材料２２３を容易に緻密な絶縁膜に転化することが可能となる。図１０のＧ−Ｇ’部に対応した断面を図１５に示す。コンタクトプラグ間のＳＯＤ膜２２３が緻密な膜となっているため、コンタクトプラグ２１０、２１１、２１２を形成する際の開口（コンタクトホール）形成において、ゲート電極２０６に沿った方向に隣接する開口間の短絡（図４の矢印Ｅで示した開口間の短絡）を防止することが可能となる。
この後に、図１０に示したように、ビット線用の配線層２３１、キャパシター素子２４５、上層の配線層２５７等を形成すればＤＲＡＭのメモリセルが完成する。
微細化の進展によって、ゲート電極２０６の配線間隔（図１０のＦで示した部分の寸法）が６０ｎｍ以下となったような場合でも、本発明を適用することにより層間絶縁膜として使用するＳＯＤ膜材料を、容易に緻密な絶縁膜に転化することが可能となる。これにより、ＳＯＤ膜材料を用いて形成した絶縁膜にコンタクトホールを形成する場合にも、隣接するコンタクトホール間の短絡を防止できる。このため、製造時の歩留まりを落とすこと無くＤＲＡＭ等の半導体装置の製造を行うことが可能となる。
また、本実施例では、ライナー膜上層部のシリコン酸窒化膜からＳＯＤ膜に酸素が供給されるので、ＳＯＤ膜の改質を行う際の酸化性雰囲気の温度を過度に高く設定する必要が無い。このため、ＳＯＤ膜を用いた層間絶縁膜の下層にすでに形成されているＭＯＳトランジスタ（２０１）に加わる熱の影響を抑制し、ＭＯＳトランジスタの電気特性が熱処理の影響で劣化するのを防止できる。従って、高性能なＤＲＡＭ等の半導体装置を製造できる。
また、耐酸化性に優れるシリコン窒化膜２２０によって、熱処理中の酸化性雰囲気によるゲート電極２０６や半導体基板２００の劣化を防止することができる。
なお、本実施例では、Ｎ型でリセスチャネル型のＭＯＳトランジスタ２０１を用いた場合について説明したが、本実施例の半導体装置はこの場合に限定されるわけではない。すなわち、本実施例の半導体装置には、トランジスタとして、Ｐ型ＭＯＳトランジスタを使用した場合やゲート電極２０６ａが半導体基板２００内に埋め込まれないタイプのプレナー型トランジスタを使用することができる。プレナー型トランジスタを使用した場合の変形例を図１６に示す。２０１ａは、ゲート電極構造がプレナー型のＭＯＳトランジスタである。
本実施例では、図４のＡ−Ａ’方向の断面において、最終的にＳＯＤ膜２２３が除去された半導体装置について説明したが、これに限定されるわけではない。本実施例の変形例では、コンタクトホール形成時に、隣り合うゲート電極間のスペースの幅よりもサイズの小さいコンタクトホールを開口することにより、ＳＯＤ膜の一部を残留させても良い。
（第３実施例）
本発明では、配線層上に設ける層間絶縁膜だけではなく、半導体基板をパターニングして設けた凸部の間に埋設する素子分離領域としても使用することができる。本発明を適用して素子分離領域を形成する場合について、図１１〜図１４を参照して説明する。図１１に示したように、半導体基板３００上にシリコン酸化膜３０１を形成した後に、シリコン窒化膜を用いてマスク膜３０２を形成し、パターニングを行う。次に、マスク膜３０２をマスクとして半導体基板３００のエッチングを行い、溝３０３を形成する。
次に、図１２に示したように、シリコン窒化膜（Ｓｉ3Ｎ4）３０４を３〜６ｎｍの膜厚に形成した後に、シリコン酸窒化膜（ＳｉＯＮ）３０５を３〜１０ｎｍの膜厚に形成する。このシリコン窒化膜３０４及びシリコン酸窒化膜３０５により、溝３０３の内部及びマスク膜３０２の上面を覆う。なお、シリコン窒化膜（Ｓｉ3Ｎ4）３０４は第１のライナー膜、シリコン酸窒化膜（ＳｉＯＮ）３０５は第２のライナー膜に相当する。なお、シリコン窒化膜（第１のライナー膜）３０４を形成する前に、熱酸化を行い、溝３０３の内壁に半導体基板材料の酸化物を絶縁膜として４〜８ｎｍ程度の膜厚に形成してから、シリコン窒化膜３０４の形成を行ってもよい。
次に、図１３に示したように、ポリシラザン等のＳＯＤ膜材料３０６の塗布を行って、溝３０３の内部を充填する。この後に、９５０℃のＨ2Ｏを含む酸化性の雰囲気中で１０分間の熱処理を行う。
本実施例では、他の素子を形成する前に素子分離領域を形成することで、ＳＯＤ膜材料３０６の改質に際して加える熱処理の温度等を、先の実施例よりも高くすることが可能となる。この場合においても、本実施例では、ライナー膜の下層にシリコン窒化膜３０４を備えているので、半導体基板３００に酸化の影響が及ぶのを防止することができる。また、ライナー膜の上層にはシリコン酸窒化膜３０５を備えているので、溝３０３の開口幅が狭くなっても、ＳＯＤ膜３０６にシリコン酸窒化膜３０５から酸素を供給し、緻密な絶縁膜に容易に転化することが可能となる。また、併せて、ライナー膜からのアンモニアガスの発生を抑制できるので、緻密な絶縁膜への転化を効率よく促進する効果も有している。
次に、図１４に示したように、ＣＭＰ法を用いて表面を平坦化した後に、残留しているマスク膜３０２及びシリコン酸化膜３０１を除去して素子分離領域を形成する。このマスク膜３０２を除去する際のウェットエッチングで、シリコン窒化膜３０４とシリコン酸窒化膜３０５の露出している部分も除去される。このため、ウェットエッチングの時間を調整して、表面が平坦となるようにすればよい。
なお、第３実施例によって製造した素子分離領域を、第２実施例の素子分離領域２０３として適用しても良い。
（第４実施例）
本発明を用いて素子分離領域を形成する別の方法について、図１７〜図２２を参照して説明する。
図１７に示したように、シリコンからなる半導体基板４００上にシリコン酸化膜４０１を形成した後に、シリコン窒化膜を用いてマスク膜４０２を形成し、パターニングを行う。次に、マスク膜４０２をマスクとして半導体基板４００のエッチングを行い、深さ２００ｎｍ程度の溝４０３を形成する。
次に、図１８に示したように、溝４０３の内部に露出しているシリコン表面を熱酸化することで、膜厚５〜８ｎｍ程度のシリコン酸化膜４１０を形成する。この後、３〜６ｎｍの膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）４０４と、３〜１０ｎｍの膜厚のシリコン酸窒化膜（ＳｉＯＮ）４０５を順次堆積して、溝４０３の内部及びマスク膜４０２の上面を覆う。なお、シリコン窒化膜４０４は第１のライナー膜、シリコン酸窒化膜４０５は第２のライナー膜に相当する。
次に、図１９に示したように、ポリシラザン等のＳＯＤ膜材料の塗布を行って、溝４０３の内部を充填する。この後に、９５０℃のＨ2Ｏを含む酸化性の雰囲気中で１０分間の熱処理を行う。この熱処理によって、ＳＯＤ膜４０６は緻密な絶縁膜に転化される。この後にＣＭＰ法を用いて、マスク膜４０２の上面が露出するまで研磨を行い、溝４０３の内部にＳＯＤ膜４０６を残存させる。
次に、図２０に示したように、フッ酸（ＨＦ）を含有した薬液を用いて湿式エッチングを行い、ＳＯＤ膜４０６が溝４０３下部の深さの半分程度まで残存するように除去する。この際に、シリコン酸窒化膜４０５も同様に湿式エッチングで除去されるが、フッ酸に対するエッチング速度がＳＯＤ膜４０６よりも遅い。このため、湿式エッチングが終了した時点では、溝４０３内に残存したＳＯＤ膜４０６の上面よりも高い位置まで、シリコン酸窒化膜４０５が残存する。また、シリコン窒化膜４０４は、フッ酸に対するエッチング耐性を備えているため、エッチングは進行せずに、そのまま残存する。
次に、図２１に示したように、リン酸（Ｈ3ＰＯ4）を含有した薬液を用いて湿式エッチングを行い、シリコン窒化膜４０４が、残存しているシリコン酸窒化膜４０５と概略同程度の高さになるように除去する。湿式エッチングの進行に伴い、マスク膜４０２が薬液にさらされると同様にエッチングされてしまうので、湿式エッチングの時間を制御して、できるだけマスク膜４０２が薬液にさらされないようにすることが好ましい。ＳＯＤ膜４０６およびシリコン酸窒化膜４０５は、この湿式エッチングに際しては耐性を備えており、エッチングされない。
次に、図２２に示したように、溝４０３の上部にＨＤＰ−ＣＶＤ法（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ）等を用いてシリコン酸化膜４０７を絶縁充填体として埋め込み、ＣＭＰ法による平坦化を行った後に、残存しているマスク膜４０２を除去する。引き続き、フッ酸を含有した薬液を用いて湿式エッチングを行って、シリコン酸化膜４０７の上面の位置が、半導体基板４００の表面と概略同程度になるように形成すれば、素子分離領域が完成する。
本実施例で形成した素子分離領域では、素子分離領域の上面に露出しているのは絶縁充填体として形成したシリコン酸化膜４０７だけであり、第１および第２のライナー膜（４０４、４０５）は半導体基板の上面に露出しない構造となる。
第１及び第２のライナー膜並びにＳＯＤ膜から構成される素子分離領域を形成後、第２実施例で示したような溝型ゲート電極を有するトランジスタを形成する場合には、半導体基板をエッチングする際のマスクとして一般にシリコン窒化膜で形成したパターンが用いられる。このマスク用のシリコン窒化膜を除去する際に、先に形成した素子分離領域のライナー膜（シリコン窒化膜）が半導体基板の上面に露出していると、エッチングされて凹部が生じることがある。このような凹部には、ゲート電極を構成する導電体が残存しやすく、ゲート電極間の短絡を引き起こす原因となる。本実施例の素子分離領域では、半導体基板の上面にライナー膜が露出していないので、このような凹部の発生を引き起こさず、半導体装置の製造歩留まりの低下を防止することが可能となる。
また、溝型ゲート電極との組合せだけでなく、プレナー型ゲート電極のＭＯＳ型トランジスタと組み合わせて、本実施例で説明した素子分離領域を用いてもよい。
従来のシリコン窒化膜の単層によるライナー膜では、アスペクト比の高い溝の底部近傍において、ＳＯＤ膜塗布後の熱処理による改質が十分に進行しない。従って、図２０に示した湿式エッチングの工程において、溝４０３底部近傍のＳＯＤ膜は薬液に対するエッチング速度が非常に速く、溝の底部にＳＯＤ膜を適切な膜厚で残存させるように制御することが困難であった。溝底部に残存させるＳＯＤ膜の膜厚（高さ）が不十分な場合には、溝上部にシリコン酸化膜を埋め込む際に、空洞（ボイド）ができやすく、素子分離領域として用いるのが困難となる。
本発明では、ライナー膜を２層構造とすることで、溝の底部近傍でもＳＯＤ膜を容易に緻密な絶縁膜に転化させることができ、湿式エッチングにおける膜のエッチング速度を制御可能な範囲に設定することが可能となる。
（第５実施例）
第３実施例または第４実施例によって製造した素子分離領域を用いて、半導体素子を形成した具体例について、説明する。
図２３に、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等の演算処理を行うことが可能な演算処理デバイスの断面模式図を示す。演算処理デバイス内には、ＣＭＯＳ構成のＭＯＳ型トランジスタが複数配置され、所定の演算を実行するための回路が形成されている。
図２３には、ＭＯＳ型トランジスタがプレナー型ゲート電極を備えている場合について示した。３５０はＰ型シリコンを材料とした半導体基板で、Ｐ型ウェル３５１とＮ型ウェル３５２が、イオン注入法によって不純物を導入して形成されている。３５５は、第３実施例として説明した素子分離領域で、図１４に示した構造を備えている（図２３においては、素子分離領域の内部構造の記載を省略した）。素子分離領域３５５として、第４実施例として説明した素子分離領域（図２２）を用いてもよい。
半導体基板３５０の表面には、ゲート絶縁膜３６０を介して、ゲート電極３６１が形成されている。ゲート絶縁膜には、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−Ｋ膜（高誘電率膜）や、シリコン酸化膜を用いることができる。ゲート電極としては、ＴｉＮ、Ｗ、Ｎｉ、ＴａＣ等を含有した金属膜や、不純物を導入した多結晶シリコン膜を用いることができる。
Ｎ型ウェル３５２内の、素子分離領域３５５で区画された活性領域には、イオン注入法でホウ素等のＰ型不純物が導入され、Ｐ型ソース・ドレイン領域３６５が形成されている。Ｎ型ウェル３５２内のＰ型ソース・ドレイン領域３６５は、ゲート電極３６１と組み合わさって、Ｐ型ＭＯＳトランジスタを形成している。
Ｐ型ウェル３５１内の、素子分離領域３５５で区画された活性領域には、イオン注入法で砒素等のＮ型不純物が導入され、Ｎ型ソース・ドレイン領域３６６が形成されている。Ｐ型ウェル３５１内のＮ型ソース・ドレイン領域３６６は、ゲート電極３６１と組み合わさって、Ｎ型ＭＯＳトランジスタを形成している。
各トランジスタはゲート電極３６１の側面部分にサイドウォールを形成し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース・ドレイン領域を有するように形成してもよい。３７０はシリコン酸化膜やＬｏｗ−Ｋ膜（低誘電率膜）を用いて形成した層間絶縁膜で、複数の膜を積層することで形成されている。
ＭＯＳトランジスタ上には、複数の配線層（３８１ａ、３８１ｂ）が、銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属膜で形成されている。図２３では配線層が２層の場合を示したが、３層以上の多層配線層でもよい。
ＭＯＳトランジスタの電極と配線層３８１ａの間、および配線層３８１ａと３８１ｂの間は、コンタクトプラグ３８０ａ、３８０ｂによって電気的に接続されている。コンタクトプラグはデュアルダマシン法を用いて配線層と同時に形成してもよい。３９０は表面保護膜で、シリコン酸化膜とシリコン窒化膜の積層膜等で形成されている。
本発明では微細化に適した素子分離領域を容易に形成できる。従って、本発明を適用して演算処理デバイスを形成することにより、トランジスタ素子を高集積で搭載することが可能となり、高性能な演算処理性能を備えたデバイスを製造できる。
上述のようにして製造した演算処理デバイスを用いることで、例えば、次に説明するデータ処理システムを形成することができる。
図２４は本実施例のデータ処理システム５００の概略構成図である。データ処理システム５００には、演算処理デバイス５２０とＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５３０が含まれており、システムバス５１０を介して相互に接続されている。演算処理デバイス５２０は、先に説明したようにして形成したＭＰＵ、ＤＳＰ等である。ＲＡＭとしては、ＤＲＡＭ素子またはＳＲＡＭ素子を利用することができる。
また、固定データの格納用に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）５４０がシステムバス５１０に接続されていてもよい。システムバス５１０は簡便のため１本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス５１０を介さずに、ローカルなバスによって相互に接続されてもよい。
また、データ処理システム５００では、必要に応じて、不揮発性記憶デバイス５５０、入出力装置５６０がシステムバス５１０に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを利用できる。
入出力装置５６０には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。各構成要素の個数は、図２４では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。
本実施例においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
以上、説明した第１〜第５実施例においては、ＳＯＤ膜材料としてポリシラザンを使用した場合について説明した。ポリシラザンはシリコン原子（Ｓｉ）に窒素原子（Ｎ）と水素原子（Ｈ）とが結合した分子構造を有しており、高温のスチーム酸化処理によってＳｉ−Ｏ結合が形成されることで緻密な膜質の固体膜に転化する。本発明では、ＳＯＤ膜材料の下層に設ける第２のライナー膜から酸素を供給できる。このため、酸化性雰囲気中で熱処理することによって固体化する塗布系の絶縁膜であれば、ポリシラザン以外の材料も用いることが可能である。
さらに、少なくともシリコン原子と窒素原子を含有した塗布膜で、高温の水蒸気（スチーム）にさらされることにより、塗布膜中のＳｉ−Ｎ結合がＳｉ−Ｏ結合に転化する作用を有する膜であれば、本発明を適用することで、より効果的に固体絶縁膜への転化が可能となる。その場合には、第２のライナー膜として、窒素原子の含有量が少ない膜を用いることが好ましい。
第２のライナー膜としてシリコン酸窒化膜（ＳｉＯＮ）を用いる場合には、成膜時において原料ガスの流量比率を変更することで、膜中の酸素原子と窒素原子の組成比を調節することが可能である。従って、シリコン酸窒化膜中において酸素原子数が窒素原子数よりも多い膜（例えば、酸素原子数が窒素原子数の３倍〜６倍のシリコン酸窒化膜）を第２のライナー膜として用い、第２のライナー膜の窒素原子含有量が第１のライナー膜の窒素原子含有量よりも少なければ、効果的である。シリコン酸窒化膜中の窒素原子の比率が低下するに従って、膜の耐酸化性も低下するが、本発明では、第１のライナー膜との積層構造を用いているため、下地層に影響を与えることなく、ＳＯＤ膜材料に対して、高温の酸化処理を行うことができる。
１ 半導体基板
２ 層間絶縁膜
３ 配線層
４ シリコン窒化膜
５ シリコン酸窒化膜
６ ＳＯＤ膜
２００ 半導体基板
２０１ ＭＯＳトランジスタ
２０２ ゲート絶縁膜
２０３ 素子分離領域
２０４ 活性領域
２０５ Ｎ型不純物層
２０６ ゲート電極
２０７ キャップ絶縁膜
２０８ サイドウォール
２１０、２１１、２１２ コンタクトプラグ
２２０ シリコン窒化膜
２２１ シリコン酸窒化膜
２２２ ライナー膜
２２３ ＳＯＤ膜
２３０ コンタクトプラグ
２３１ 配線層
２３６ 層間絶縁膜
２４０、２４１ コンタクトプラグ
２４５ キャパシター素子
２４６ 層間絶縁膜
２５６ 層間絶縁膜
２５７ 配線層
２６０ 表面保護膜
３００ 半導体基板
３０１ シリコン酸化膜
３０２ マスク膜
３０３ 溝
３０４ シリコン窒化膜
３０５ シリコン酸窒化膜
３０６ ＳＯＤ膜
３５０ 半導体基板
３５１ Ｐ型ウェル
３５２ Ｎ型ウェル
３５５ 素子分離領域
３６０ ゲート絶縁膜
３６１ ゲート電極
３６５ Ｐ型ソース・ドレイン領域
３６６ Ｎ型ソース・ドレイン領域
３７０ 層間絶縁膜
３８０ａ、３８０ｂ コンタクトプラグ
３８１ａ、３８１ｂ 配線層
３９０ 表面保護膜
４００ 半導体基板
４０１、４０７、４１０ シリコン酸化膜
４０２ マスク膜
４０３ 溝
４０４ シリコン窒化膜
４０５ シリコン酸窒化膜
４０６ ＳＯＤ膜
５００ データ処理システム
５２０ 演算処理デバイス５２０
５３０ ＲＡＭ
５１０ システムバス
５２０ 演算処理デバイス
５４０ ＲＯＭ
５５０ 不揮発性記憶デバイス
５６０ 入出力装置

Claims (18)

  1. 凹部と、
    前記凹部の互いに対向する内壁側面及び底面上に順に形成された、第１のライナー膜と、酸素原子を含有する第２のライナー膜と、
    前記凹部内に充填されたＳＯＤ膜から構成される絶縁領域と、
    を有し、
    前記第１のライナー膜は、前記第２のライナー膜よりも耐酸化性が優れることを特徴とする半導体装置。
  2. 更に、半導体基板と、前記半導体基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上に設けられた複数の配線層と、を有し、
    前記凹部は、隣り合う前記配線層の間のスペース部であり、
    前記凹部の互いに対向する内壁側面は、隣り合う前記配線層の互いに対向する側面から構成され、
    前記凹部の底面は、隣り合う前記配線層の間の前記第１の層間絶縁膜から構成され、
    前記第１及び第２のライナー膜、並びにＳＯＤ膜は第２の層間絶縁膜を構成することを特徴とする請求項１に記載の半導体装置。
  3. 前記凹部は、半導体基板内に形成された溝であり、
    前記凹部の互いに対向する内壁側面及び底面は、それぞれ前記溝内の内壁側面及び底面から構成され、
    前記第１及び第２のライナー膜、並びにＳＯＤ膜は素子分離領域を構成することを特徴とする請求項１に記載の半導体装置。
  4. 更に、半導体基板と、前記半導体基板の所定平面から上方に突出すると共に前記所定平面上を所定方向に延在する複数の半導体凸部と、隣り合う半導体凸部の間の前記所定平面上に埋設された分離絶縁膜と、前記半導体凸部内に設けられたソース／ドレイン領域と、
    前記ソース／ドレイン領域に電気的に接続されたコンタクトプラグと、各コンタクトプラグを挟んで互いに対向するように設けられると共に前記分離絶縁膜及び半導体凸部上を前記所定方向と異なる方向に延在する複数のゲート電極と、前記半導体凸部とゲート電極との間に設けられたゲート絶縁膜と、を有し、
    前記半導体凸部、ゲート電極、ゲート絶縁膜、及びソース／ドレイン領域は、電界効果型トランジスタを構成し、
    前記凹部は、隣り合う前記ゲート電極の間のスペース部であることを特徴とする請求項１に記載の半導体装置。
  5. 前記凹部の互いに対向する内壁側面は、隣り合う前記ゲート電極の側面から構成され、
    前記ゲート電極の側面と前記第１のライナー膜の間に、更に別の絶縁膜を備えることを特徴とする請求項４に記載の半導体装置。
  6. 更に、前記ゲート電極の側面にはサイドウォールが設けられ、
    前記凹部の互いに対向する内壁側面は、隣り合う前記ゲート電極の側面に設けられたサイドウォールの互いに対向する側面から構成されることを特徴とする請求項４に記載の半導体装置。
  7. 前記凹部の底面は、隣り合う前記ゲート電極の間の分離絶縁膜上に設けられた前記ゲート絶縁膜から構成されることを特徴とする請求項４又は６に記載の半導体装置。
  8. 基体と、
    基体上に突出した複数の突起状領域と、
    隣り合う突起状領域の互いに対向する側面及び隣り合う突起状領域間の基体上に順に形成された、第１のライナー膜と、酸素原子を含有する第２のライナー膜と、
    隣り合う突起状領域の互いに対向する側面間に充填されたＳＯＤ膜から構成される絶縁領域と、
    を有し、
    前記第１のライナー膜は、前記第２のライナー膜よりも耐酸化性が優れることを特徴とする半導体装置。
  9. 前記基体は、半導体基板及び前記半導体基板上に設けられた層間絶縁膜であり、
    前記突起状領域は、配線層であることを特徴とする請求項８に記載の半導体装置。
  10. 前記基体は、半導体基板と、前記半導体基板の所定平面から上方に突出すると共に前記所定平面上を所定方向に延在する複数の半導体凸部と、前記半導体凸部内に設けられたソース／ドレイン領域と、隣り合う半導体凸部の間の前記所定平面上に前記半導体凸部と同一高さとなるように埋設された分離絶縁膜と、から構成され、
    更に、前記ソース／ドレイン領域に電気的に接続されたコンタクトプラグを有し、
    前記突起状領域は、各コンタクトプラグを挟んで互いに対向するように設けられると共に前記分離絶縁膜及び半導体凸部上を前記所定方向と異なる方向に延在する複数のゲート電極であり、
    更に、前記半導体凸部とゲート電極との間に設けられたゲート絶縁膜を有し、
    前記半導体凸部、ゲート電極、ゲート絶縁膜、及びソース／ドレイン領域は、電界効果型トランジスタを構成することを特徴とする請求項８に記載の半導体装置。
  11. 前記ゲート電極は、更に前記半導体凸部の内部にまで埋め込まれた導電部分を有し、
    前記ゲート絶縁膜は、更に前記導電部分と半導体凸部との間に形成され、
    前記電界効果型トランジスタはリセスチャネル型の電界効果型トランジスタであることを特徴とする請求項４又は１０に記載の半導体装置。
  12. 半導体基板と、
    前記半導体基板内に形成された素子分離領域と、
    を有し、
    前記素子分離領域は、前記半導体基板内に形成された溝の内壁の少なくとも一部を連続的に覆うように設けられた第１のライナー膜と、第１のライナー膜上に設けられ酸素原子を含有する第２のライナー膜と、第２のライナー膜に接するように前記溝内部の少なくとも一部に充填されたＳＯＤ膜から構成される絶縁領域と、
    を有し、
    前記第１のライナー膜は、前記第２のライナー膜よりも耐酸化性が優れることを特徴とする半導体装置。
  13. 前記素子分離領域は、
    前記半導体基板内に形成した前記溝内部の下部に設けた前記第１のライナー膜、第２のライナー膜及び絶縁領域と、
    前記溝内部の上部に、前記第１のライナー膜、第２のライナー膜及び絶縁領域を覆うように形成した絶縁充填体を備え、
    前記第１および第２のライナー膜、並びに絶縁領域の上面は共に、前記半導体基板の上面よりも下方に位置することを特徴とする請求項１２に記載の半導体装置。
  14. 前記絶縁充填体は、シリコン酸化膜から構成されることを特徴とする請求項１３に記載の半導体装置。
  15. 前記ＳＯＤ膜は、シリコン酸化膜であることを特徴とする請求項１〜１４の何れか１項に記載の半導体装置。
  16. 前記第１のライナー膜はシリコン窒化膜であり、
    前記第２のライナー膜はシリコン酸窒化膜であることを特徴とする請求項１〜１５の何れか１項に記載の半導体装置。
  17. 前記第１および第２のライナー膜は共に窒素原子を含有し、
    前記第２のライナー膜の窒素原子含有量が、前記第１のライナー膜の窒素原子含有量よりも少ないことを特徴とする請求項１〜１６の何れか１項に記載の半導体装置。
  18. 前記シリコン酸窒化膜は、膜中の酸素原子数が窒素原子数よりも多いことを特徴とする請求項１６に記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142528A (ja) * 2011-01-06 2012-07-26 Elpida Memory Inc 半導体装置の製造方法
JP2012204777A (ja) * 2011-03-28 2012-10-22 Dainippon Screen Mfg Co Ltd 基板処理方法および基板処理装置
JP2013143423A (ja) * 2012-01-10 2013-07-22 Elpida Memory Inc 半導体装置及びその製造方法
JP2021168404A (ja) * 2012-11-05 2021-10-21 大日本印刷株式会社 多層配線構造体とその製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5602414B2 (ja) * 2009-11-05 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法および半導体装置
JP2012049455A (ja) * 2010-08-30 2012-03-08 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
JP2012174982A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
KR102627897B1 (ko) * 2018-09-18 2024-01-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
TWI749727B (zh) * 2020-08-24 2021-12-11 力晶積成電子製造股份有限公司 動態隨機存取記憶體及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
US7118987B2 (en) * 2004-01-29 2006-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of achieving improved STI gap fill with reduced stress
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US7772672B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Semiconductor constructions
JP2008103645A (ja) * 2006-10-20 2008-05-01 Toshiba Corp 半導体装置の製造方法
CA2590464A1 (en) * 2007-05-30 2008-11-30 Brandt Industries Ltd. Quick coupling mechanism for tool attachment

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142528A (ja) * 2011-01-06 2012-07-26 Elpida Memory Inc 半導体装置の製造方法
JP2012204777A (ja) * 2011-03-28 2012-10-22 Dainippon Screen Mfg Co Ltd 基板処理方法および基板処理装置
JP2013143423A (ja) * 2012-01-10 2013-07-22 Elpida Memory Inc 半導体装置及びその製造方法
JP2021168404A (ja) * 2012-11-05 2021-10-21 大日本印刷株式会社 多層配線構造体とその製造方法
JP7188502B2 (ja) 2012-11-05 2022-12-13 大日本印刷株式会社 多層配線構造体とその製造方法
US11862564B2 (en) 2012-11-05 2024-01-02 Dai Nippon Printing Co., Ltd. Multi-layer line structure and method for manufacturing thereof
JP7452605B2 (ja) 2012-11-05 2024-03-19 大日本印刷株式会社 多層配線構造体とその製造方法

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