KR20100033946A - 반도체 디바이스, 그 제조 방법, 및 데이터 처리 시스템 - Google Patents

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엘피다 메모리 가부시키가이샤
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Abstract

SOD 막의 변성 (modification) 은 뜨거운 산화 분위기에서 증진된다. 반도체 기판 및 라이너 막 아래의 엘리먼트들이 산화에 의해 손상되는 것으로부터 방지된다.
반도체 디바이스는, 오목부, 그 오목부의 내벽 측면들 상에 순차적으로 형성된 제 1 라이너 막 및 제 2 라이너 막, 그리고 그 오목부 내에 충진된 절연 영역을 포함하고, 제 2 라이너 막은 산소 원자를 함유한다. 제 1 라이너 막은 제 2 라이너 막보다 더 높은 내산화성을 갖는다.
오목부, 라이너 막, SOD 막, 내산화성

Description

반도체 디바이스, 그 제조 방법, 및 데이터 처리 시스템{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, AND DATA PROCESSING SYSTEM}
본 출원은, 2008년 9월 22일 출원된 일본 특허 출원 제2008-242378호, 및 2009년 7월 15일 출원된 일본 특허 출원 제2009-166633호에 기초하고 이들로부터 우선권의 이익을 주장하며, 이들 출원의 개시물은 참조로서 본 명세서 전체에 통합된다.
발명의 분야
본 발명은 반도체 디바이스, 그 제조 방법, 및 데이터 처리 시스템에 관한 것이다.
종래 기술의 설명
반도체 기판상에 형성된 트렌치 부분 및 배선층 위에 절연막을 형성하기 위한 수단으로서, 평탄화 (flattening) 를 위해 SOG (Spin On Glass) 와 같은 코팅막을 이용하는 방법이 공지되어 있다. 최근, 낮은 유전상수 코팅 절연막을 개발하기 위한 노력이 이루어져 왔다. 용어 "SOD (Spin On Dielectrics) 막" 은 SOG 막을 포함하는 코팅 절연막을 표현하기 위해 더욱 통상적으로 이용되고 있다. 따라서, 이하 상세한 설명에서, 용어 "SOD 막" 은 회전 코팅 (rotary coating) 방법 (예를 들어, 스핀 코팅 방법) 또는 분사 코팅 방법을 이용하여 절연재를 함유하는 용액을 도포한 후, 열 처리를 수행함으로써 획득된 코팅 절연막으로서 이용된다.
SOD 막용 통상적인 재료의 일 예시는 폴리실라잔 (polysilazane) 이다. 폴리실라잔은 기본 구조로서 -(SiH2-NH)- 를 가지며, 실라잔 폴리머로 지칭되기도 하는 폴리머 재료이다. 폴리실라잔은 사용을 위해 용매 (자일렌, 디-n-부틸에테르 등) 에 용해된다. 실라잔 폴리머는 수소를 메톡시기와 같은 다른 관능기 (functional group) 로 치환함으로써 획득된 물질을 함유한다. 또한, 관능기 또는 변성기 (modified group) 첨가가 없는 폴리머는 퍼하이드로 폴리실라잔 (perhydro polysilazane) 으로 지칭된다.
일본 특허 공개 공보 평11-74262호에 기재된 바와 같이, 폴리실라잔 등은 코팅 이후에 뜨거운 산화 분위기 (hot oxidizing atmosphere) 에서 열 처리를 수행함으로써 치밀한 막 품질을 갖는 SOD 막 (고체) 으로 전환 (convert) (변성) 될 수 있다.
일본 특허 공개 공보 제2000-216273호 및 제2004-311487호에 기재된 바와 같이, 산화 분위기에서 열 처리가 수행될 때, 하부막이 영향을 받지 않도록 억제하기 위한 통상의 방법은 라이너 막 (liner film) 으로서 기능하는 실리콘 질화막 (Si3N4) 을 제공하는 단계 및 그 실리콘 질화막 상에 SOD 막 재료를 코팅하는 단계 를 수반한다.
일 실시형태에서,
오목부 (recess portion);
오목부의 대향하는 내벽 측면들 및 저면 상에 형성된 제 1 라이너 막;
오목부 내의 제 1 라이너 막 상에 형성된 제 2 라이너 막; 및
오목부 내에 충진된 SOD 막을 포함하는 절연 영역을 포함하고,
제 2 라이너 막은 산소 원자를 함유하고, 제 1 라이너 막은 제 2 라이너 막 보다 더 높은 내산화성 (oxidation resistance) 을 갖는, 반도체 디바이스가 제공된다.
다른 실시형태에서,
반도체 기판; 및
반도체 기판 내에 형성된 소자분리 (isolation) 영역을 포함하고,
소자분리 영역은 반도체 기판에 형성된 트렌치의 내벽의 적어도 일부를 연속적으로 커버하도록 형성된 제 1 라이너 막, 이 제 1 라이너 막 상에 형성되고 산소 원자를 함유하는 제 2 라이너 막, 및 이 제 2 라이너 막과 접촉하도록 트렌치 내부의 적어도 일부에 충진된 SOD 막을 포함하는 절연 영역을 포함하고,
제 1 라이너 막은 제 2 라이너 막보다 더 높은 내산화성을 갖는, 반도체 디바이스가 제공된다.
다른 실시형태에서,
오목부를 형성하는 단계;
오목부의 대향하는 내벽 측면들 및 저면을 커버하는 제 1 라이너 막을 형성하는 단계;
제 1 라이너 막을 커버하는 제 2 라이너 막을 형성하는 단계; 및
오목부 내에 제 2 라이너 막을 커버하는 SOD 막을 충진하는 단계를 포함하고,
제 2 라이너 막은 산소 원자를 함유하고, 제 1 라이너 막은 제 2 라이너 막보다 더 높은 내산화성을 갖는, 반도체 디바이스의 제조 방법이 제공된다.
다른 실시형태에서,
연산 처리 디바이스를 포함하는 데이터 처리 시스템이 제공되는데, 여기서 이 연산 처리 디바이스는:
오목부;
오목부의 대향하는 내벽 측면들 및 저면 상에 형성된 제 1 라이너 막;
오목부 내의 제 1 라이너 막 상에 형성된 제 2 라이너 막; 및
오목부 내에 충진된 SOD 막을 포함하는 절연 영역을 포함하고,
제 2 라이너 막은 산소 원자를 함유하고, 제 1 라이너 막은 제 2 라이너 막 보다 더 높은 내산화성을 갖는다.
본 발명에 따르면, 제 1 라이너 막 및 제 2 라이너 막의 적층 구조물을 사용하여, 이에 따라, 하부층에 영향을 주지 않고 SOD 막 재료상의 뜨거운 산화 처리를 가능하게 한다.
본 명세서에서, 용어 "소정의 평면" 은 반도체 기판에 있어서 임의의 평면을 지칭한다. 반도체 기판에 있어서 소정의 평면상에 존재하는 반도체 돌출부 (semiconductor protruding portion) 는 반도체 기판의 재료와 동일한 재료로 구성될 수도 있다.
용어 "베이스" 는 임의의 평면을 포함하는 구조물을 지칭한다. 베이스는 복수의 층 또는 복수의 영역으로 구성될 수도 있다.
용어 "오목부" 는 적어도 서로 대향하여 배치된 2 개의 내벽면들로 형성된 오목한 형상 (recessed shape) 을 지칭한다. 오목부는 내벽면에 의해 완전하게 둘러싸이도록 형성될 수도 있고 또는 그렇지 않을 수도 있다. 즉, 내벽면은 오목부의 임의의 부분으로부터 생략될 수도 있고; 오목부의 그 부분은 개방되어 있을 수도 있다.
본 발명의 전술한 특징 및 이점들은 첨부된 도면과 관련하여 취해진 특정 바람직한 실시형태들의 후술하는 상세한 설명으로부터 더욱 명백하게 될 것이다.
바람직한 실시형태의 상세한 설명
이하, 본 발명은 예시적인 실시형태를 참조하여 본 명세서에서 설명될 것이다. 당업자는, 본 발명의 교시를 이용하여 수많은 대안적인 실시형태가 달성될 수 있고, 본 발명은 설명의 목적으로 기술된 실시형태들에 제한되지 않는다는 것을 인식할 것이다.
(제 1 예시적인 실시형태)
배선층들 사이에 층간 절연막이 형성된 구체적인 예시가 이하 설명될 것이다.
도 1 내지 도 3 은 제 1 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 방법을 도시하는 단면도이다. 먼저, 도 1 에 도시된 바와 같이, 실리콘 산화막 (SiO2) 과 같은 층간 절연막 (2) 이 실리콘과 같은 반도체 기판 (1) 상에 형성된다. 텅스텐 (W) 과 같은 고융점 (high melting-point) 금속을 사용하여 층간 절연막 상에 배선층 (3) 용 패턴이 형성된다. 그후, CVD 방법을 이용하여 실리콘 질화막 (Si3N4) (4) 이 배선층 (3) 의 표면 위에 3 내지 6㎚ 의 두께로 형성된다. 실리콘 질화막 (4) 은 라이너 막의 하부층 부분 (lower layer portion) 인 제 1 라이너 막에 해당한다.
다음으로, 도 2 에 도시된 바와 같이, CVD 방법을 이용하여 실리콘 산화질화막 (SiON) (5) 이 실리콘 질화막 (4) 상에 3 내지 10㎚ 의 두께로 형성된다. 상세하게, 디클로로실란 (DCS), 산화질소 (N2O), 및 암모니아 (NH3) 를 함유하는 재료 가스가 상승된 온도 및 저감된 압력에서 반응하게 함으로써 실리콘 산화질화막 (5) 이 형성될 수 있다. 실리콘 산화질화막 (5) 은 라이너 막의 상부층 부분 (upper layer portion) 인 제 2 라이너 막에 해당한다.
그후, 도 3 에 도시된 바와 같이, 폴리실라잔과 같은 SOD 막 재료 (6) 가 배선층 (3) 에 있어서의 공간에 충진되도록 코팅된다. 다음으로, H2O 를 함유하는 산화 분위기에서 60 분 동안 700℃ 로 열처리가 수행되어 SOD 막 재료 (6) 를 고체화시켜 SOD 막을 형성한다. 이때, SOD 막 재료 (6) 의 상단면을 통해서 뿐만이 아니라 SOD 막 재료 (6) 의 저면 및 측면에서 SOD 막 재료 (6) 와 접촉하는 실리콘 산화질화막 (5) 을 통해서도 산소가 SOD 막 재료 (6) 로 공급된다. 따라서, SOD 막 재료 (6) 가 치밀한 막 품질을 갖는 절연막으로 완전하게 변성 및 전환된다. 또한, 실리콘 산화질화막 (5) 의 질소 함유량은 실리콘 질화막 (4) 의 질소 함유량 보다 작다. 따라서, 실리콘 산화질화막 (5) 은 열 처리 도중에 막의 표면으로부터 탈착된 (desorbed) 암모니아 가스의 발생을 억제하는데 효과적이다. 결과적으로, 이 변성은 SOD 막 재료가 Si-O 결합으로 치환되는 것을 방해하지 않고 진행된다.
또한, 이 예시적인 실시형태에서, 실리콘 질화막 (4) 은 라이너 막의 하부층 부분에 제공된다. 실리콘 질화막은 산소의 통과를 허용하지 않을 것이고 산화에 대한 내성이 우수하다. 따라서, 배선층 (3) 하부의 층 및 반도체 기판 (1) 에 이미 제공된 엘리먼트 (도면에는 도시되지 않음) 가 장시간 동안 뜨거운 산화 분위기에 노출된다고 할지라도, 이 엘리먼트들은 산화되는 것으로부터 방지될 수 있다.
즉, 이 예시적인 실시형태에서, 라이너 막은 2-층 구조를 포함하고 이에 따라 배리어 막 및 산소 공급원 모두로서 기능한다.
SOD 막의 변성 이후에, 필요한 경우, 그 결과로 나타나는 구조물의 상단면 부분이 에치백 (etchback) 또는 CMP (Chemical Mechanical Polishing) 에 의해 평 탄화될 수도 있다. CMP 에서는, 보호캡 절연막이 사전에 배선층 상에 제공될 수도 있다.
그후, 추가적인 상부 배선층, 콘택 플러그 등이 형성되어 제 1 예시적인 실시형태에 따른 반도체 디바이스를 완성한다.
(제 2 예시적인 실시형태)
도 4 내지 도 10 을 참조하여, DRAM 내에 메모리 셀을 제조하는 방법이 설명될 것이다.
도 4 는 제 2 예시적인 실시형태에 따른 DRAM 내의 메모리 셀의 부분을 개략적으로 도시하는 평면도이다. 설명의 간략화를 위해, 커패시터에 관련된 부분은 도면에서 생략된다. 도 4 에서, 복수의 활성 영역 (확산층 영역; 활성 영역은 반도체 돌출부에 해당함) (204) 은 반도체 기판 (도면에는 도시되지 않음) 상에 규칙적으로 배치된다. 활성 영역 (204) 은 소자분리 영역 (203) 에 의해 구획된다. 소자분리 영역 (203) 은 실리콘 산화막과 같은 절연막 (분리 절연막) 을 사용하여 STI (Shallow Trench Isolation) 에 의해 형성된다. 복수의 게이트 전극 (206) 은 활성 영역 (204) 들을 가로지르도록 배치된다. 게이트 전극 (206) 은 DRAM 용 워드 라인 (word line) 으로서 기능한다. 게이트 전극 (206) 으로 커버되지 않은 각각의 활성 영역 (204) 의 일부에 인 (phosphorous) 과 같은 불순물이 이온-주입되어, 이에 따라, N-형 불순물 층을 형성한다. N-형 불순물 층은 트랜지스터용 소스/드레인 영역으로서 기능한다.
도 4 의 점선 C 로 둘러싸인 부분은 하나의 MOS 트랜지스터 (전계 효과 트랜 지스터) 를 형성한다. 콘택 플러그 (210) 는 활성 영역 (204) 의 표면 부분상에서 N-형 불순물 층과 접촉하여 각각의 활성 영역 (204) 의 중심부에 제공된다. 또한, 콘택 플러그 (211 및 212) 는 활성 영역 (204) 의 표면상에서 N-형 불순물 층과 접촉하여 각각의 활성 영역 (204) 의 대향 말단들 상에 제공된다. 콘택 플러그는 대향하는 게이트 전극 (206) 들 사이에 끼워진다. 콘택 플러그 (210, 211, 및 212) 는 설명을 위해 상이한 아이템 넘버로 도시되지만, 실제 제조 도중에는 동시에 형성될 수 있다.
이러한 레이아웃에서, 메모리 셀들이 치밀하게 배치되도록 하기 위해, 2 개의 인접하는 MOS 트랜지스터들이 하나의 콘택 플러그 (210) 를 공유하도록 배치된다.
후속 단계에서, 배선층 (도면에는 도시되지 않음) 은 라인 B-B' 로 나타낸 것과 같이 게이트 전극 (206) 에 직교하는 방향으로 콘택 플러그 (210) 와 접촉하여 형성된다. 배선층은 DRAM 용 비트 라인으로서 기능한다. 또한, 커패시터 엘리먼트 (도면에는 도시되지 않음) 는 콘택 플러그 (211 및 212) 각각에 연결된다.
완성된 DRAM 내의 메모리 셀의 개략도가 도 10 에 도시된다. 도 10 은 도 4 의 라인 A-A' 를 따라 취해진 단면도에 해당한다. 도 10 에서, 참조 부호 200 은 P-형 실리콘으로 이루어진 반도체 기판을 나타낸다. 참조 부호 201 은 게이트 전극 (206) 을 포함하는 N-형 MOS 트랜지스터를 나타낸다. 게이트 전극 (206) 의 일부는 반도체 기판 (200) 에 형성된 트렌치 부분을 충진하도록 구성된 다. 게이트 전극 (206) 은 워드 라인으로서 기능한다. N-형 불순물 층 (205) 은 활성 영역 (204) 의 표면 부분 상에 형성된다. MOS 트랜지스터 (201) 는 리세스 채널형 트랜지스터 (recess channel type transistor) 를 형성한다. N-형 불순물 층 (205) 은 콘택 플러그 (210, 211, 및 212) 와 접촉한다. 인으로 도핑된 다결정 실리콘이 콘택 플러그 (210, 211, 및 212) 용 재료로서 사용될 수 있다.
콘택 플러그 (210) 는 별개의 콘택 플러그 (230) 를 통해서 비트 라인으로서 기능하는 배선층 (231) 에 연결된다. 배선층 (231) 용 재료로서 텅스텐 (W) 이 사용될 수 있다. 또한, 콘택 플러그 (211 및 212) 는 별개의 콘택 플러그 (241 및 240) 를 통해서 커패시터 엘리먼트 (245) 에 각각 연결된다. 참조 부호 236, 246, 및 256 는 배선들을 절연시키는 층간 절연막을 나타낸다. 커패시터 엘리먼트 (245) 는 2 개의 전극들 사이에 산화 하프늄 (HfO) 과 같은 절연막을 끼우기 위한 주지된 수단에 의해 형성된다. 참조 부호 257 은 알루미늄 등을 사용하여 형성되고, 최상부 층에 위치된 배선층을 나타낸다. 참조 부호 260 은 표면 보호막을 나타낸다.
DRAM 내의 메모리 셀에서, 커패시터 엘리먼트 (245) 에 어떤 전하가 축적되는지의 여부는, 비트 라인 (배선층 (231)) 을 통해서 MOS 트랜지스터 (201) 을 턴 온 (turn on) 함으로써 결정될 수 있다. 따라서, 도 10 에 도시된 구조물은 정보를 저장하는 동작을 수행할 수 있는 DRAM 메모리 셀로서 동작한다.
DRAM 을 제조하는 방법이 도 5 내지 도 9 를 참조하여 설명될 것이다. 도 5 내지 도 9 는, 도 10 과 동일한 위치에서 취해진 단면도이다. 먼저, 도 5 에 도시된 바와 같이, 실리콘 산화막과 같은 절연막을 사용하여, P-형 실리콘으로 이루어진 반도체 기판 (200) 상에 소자분리 영역 (203) 이 형성된다. 소자분리 영역 (203) 은 반도체 기판 (200) 을 활성 영역 (204) 으로 구획한다.
MOS 트랜지스터에서 게이트 전극 (206) 은 불순물로 도핑된 다결정 실리콘 막 (206a) 과 텅스텐과 같은 고융점 금속막 (206b) 의 적층막으로 형성된다. 다결정 실리콘 막의 하부층 부분은 대응하는 활성 영역 (204) 의 내부로부터 반도체 기판 (200) 을 제거함으로써 형성된 트렌치 부분을 충진한다. 실리콘 산화막과 같은 게이트 절연막 (202) 은 게이트 전극 (206) 과 반도체 기판 (200) 사이의 계면 부분에 형성된다. 또한, 게이트 전극 (206) 의 상단면을 보호하는 캡 절연막 (207) 이 실리콘 질화막을 사용하여 형성된다. 게이트 전극 (206) 의 패터닝과 동시에 패터닝을 수행함으로써 캡 절연막 (207) 이 형성된다.
N-형 불순물 층 (205) 은, 인과 같은 N-형 불순물의 이온 주입에 의해 게이트 전극 (206) 의 각각의 대향하는 측부들 상에 형성된다. N-형 불순물 층 (205) 은 MOS 트랜지스터 (201) 용 소스/드레인 영역으로서 기능한다.
다음으로, 도 6 에 도시된 바와 같이, 게이트 전극 (206) 및 캡 절연막 (207) 의 측면 부분을 커버하기 위해 실리콘 질화막과 같은 절연막을 사용하여 측벽 (208) 이 형성된다. 그후, 실리콘 질화막 (220) 이 반도체 기판 (200) 의 표면 전체에 걸쳐서 3 내지 6㎚ 의 두께로 형성된다.
다음으로, 도 7 에 도시된 바와 같이, 실리콘 산화질화막 (SiON) (221) 이 실리콘 질화막 (220) 상에 3 내지 10㎚ 의 두께로 형성된다. 그 결과, 적층 구조의 라이너 막 (222) 이 형성된다. 실리콘 질화막 (220) 은 제 1 라이너 막에 해당하고, 실리콘 산화질화막 (221) 은 제 2 라이너 막에 해당한다. 이와 다르게, 사전에 형성된 측벽 (208) 에 대해, 먼저, 실리콘 산화막과 같은 절연막으로 이루어진 박막 (약 5 내지 10㎚) 이 형성될 수도 있고, 그후, 제 1 라이너 막이 그 박막 상에 형성될 수도 있다.
다음으로, 폴리실라잔과 같은 SOD 막 재료 (223) 가 각각의 게이트 전극 (206) 의 공간 부분에 충진되도록 코팅된다. 그후, H2O 를 함유하는 산화 분위기에서 60 분 동안 700℃ 로 열 처리가 수행된다. 따라서, SOD 막 재료 (223) 의 상단면을 통해서 뿐만 아니라 SOD 막 재료 (223) 의 저면 및 측면에서 SOD 막 재료 (223) 와 접촉하는 실리콘 산화질화막 (221) 을 통해서도 SOD 막 재료 (223) 에 산소가 공급된다. 결과적으로, SOD 막 재료 (223) 는 완전하게 변성되어 치밀한 막 품질을 갖는 고체 막으로 전환된다. 또한, 이러한 경우, 게이트 전극 (206) 및 반도체 기판 (200) 은, 산화에 대한 내성이 우수하고, 이에 따라, 심지어는 열 처리 도중에도 산화 분위기에 의해 열화되는 것으로부터 방지된 실리콘 질화막 (220) 으로 커버된다.
그리고, 도 8 에 도시된 바와 같이, 그 결과로 나타나는 구조물의 상단면이 CMP 방법에 의해 평탄화된다. 이때, 라이너 막 (222), 캡 절연막 (207), 또는 측벽 (208) 이 연마 (polishing) 에 의해 부분적으로 제거되는 경우에도 어떠한 문 제도 발생하지 않는다.
그후, 도 9 에 도시된 바와 같이, 접촉 홀이 게이트 전극 (206) 들 사이에 형성되고, 인과 같은 불순물로 도핑된 다결정 실리콘 막이 접촉 홀에 충진된다. 따라서, N-형 불순물 층 (205) 에 연결된 콘택 플러그 (210, 211, 및 212) 가 동시에 형성된다. 콘택 플러그 (210, 211, 및 212) 가 형성될 때, N-형 불순물 층 (205) 에 닿는 개구가 에칭 스토퍼 막으로서 캡 절연막 (207) 및 측벽 (208) 을 사용하여 자기-정렬 방법 (self-alignment method) 에 의해 형성될 수도 있다.
본 예시적인 실시형태에서, 라이너 막 (222) 은 상부 층 실리콘 산화질화막 (221) 및 하부층 실리콘 질화막 (220) 의 적층 구조를 포함한다. 따라서, 열 처리는 SOD 막 재료 (223) 가 치밀한 절연막으로 쉽게 전환되도록 한다. 도 10 의 부분 G-G' 에 대응하는 단면은 도 15 에 도시된다. 콘택 플러그들 사이의 SOD 막 (223) 은 치밀하다. 따라서, 콘택 플러그 (210, 211, 및 212) 용 개구 (접촉 홀) 가 형성될 때, 게이트 전극 (206) 을 따른 방향으로 서로에 대해 인접하게 배치된 개구는 단락되는 것으로부터 방지될 수 있다 (도 4 의 화살표 E 로 나타난 개구들 사이의 영역은 단락되는 것으로부터 방지된다).
그후, 도 10 에 도시된 바와 같이, 비트 라인용 배선층 (231), 커패시터 엘리먼트 (245), 상부층 배선층 (257) 등이 형성되어 DRAM 용 메모리 셀을 완성한다.
게이트 전극 (206) 들 사이의 간격 (도 10 에서 F 로 나타낸 치수) 이 개선된 소형화 (advanced miniaturization) 의 결과로서 60㎚ 이하라고 해도, 본 발명의 적용은 층간 절연막으로서 사용된 SOD 막 재료가 치밀한 절연막으로 쉽게 전환 되게 한다. 따라서, 접촉 홀이 SOD 막 재료를 사용하여 형성된 절연막 상에 형성된 경우에도, 인접하는 접촉 홀들 사이의 영역은 단락되는 것으로부터 방지될 수 있다. 결과적으로, DRAM 과 같은 반도체 디바이스는 제조 수율을 감소시키지 않고 제조될 수 있다.
또한, 본 예시적인 실시형태에서, SOD 막에는 라이너 막의 상부층 부분의 실리콘 산화질화막을 통해서 산소가 제공된다. 이는, SOD 막의 변성을 위한 산화 분위기의 온도를 지나치게 큰 값으로 설정해야하는 필요성을 제거한다. 그리고, SOD 막을 사용하여 형성된 층간 절연막 아래에 사전에 형성된 MOS 트랜지스터 (201) 에 공급된 열의 가능한 역효과를 억제한다. 그 결과, 열 처리의 역효과에 의해 MOS 트랜지스터의 전기적 특성이 저하되는 것으로부터 방지될 수 있다. 따라서, 고성능 DRAM 과 같은 반도체 디바이스가 제조될 수 있다.
또한, 산화에 대한 내성이 우수한 실리콘 질화막 (220) 은, 각각의 게이트 전극 (206) 및 반도체 기판 (200) 이 열 처리 도중에 산화 분위기에 의해 열화되는 것으로부터 방지되게 한다.
본 예시적인 실시형태의 설명에서, N-형 리세스 채널 MOS 트랜지스터 (201) 가 사용된다. 그러나, 본 예시적인 실시형태에 따른 반도체 디바이스는 이 양태에 한정되지 않는다. 즉, 트랜지스터로서, 본 예시적인 실시형태에 따른 반도체 디바이스는 반도체 기판 (200) 에 매립되지 않은 게이트 전극 (206a) 을 포함하는 평면형 트랜지스터 또는 P-형 MOS 트랜지스터를 사용할 수도 있다. 평면형 트랜지스터를 사용하는 변화물이 도 16 에 도시된다. 참조 부호 201a 는 평 탄한 게이트 전극 구조를 갖는 MOS 트랜지스터를 나타낸다.
본 예시적인 실시형태에 따른 반도체 디바이스의 설명에서, 도 4 의 방향 A-A' 에서 취해진 단면도로 나타난 바와 같이 최종적으로 SOD 막 (223) 이 제거된다. 그러나, 본 발명은 이 양태에 한정하지 않는다. 본 예시적인 실시형태의 변화에서, SOD 막이 부분적으로 유지되도록, 각각의 접촉 홀들은 인접하는 게이트 전극들 사이의 공간의 폭보다 작은 크기를 갖고 형성될 수도 있다.
(제 3 예시적인 실시형태)
소자분리 영역에 대한 제조 방법이 도 11 내지 도 14 를 참조하여 설명될 것이다. 도 11 에 도시된 바와 같이, 실리콘 산화막 (301) 이 반도체 기판 (300) 상에 형성된다. 다음으로, 마스크 막 (302) 이 실리콘 질화막을 사용하여 형성되고, 패터닝이 수행된다. 그후, 반도체 기판 (300) 이 마스크로서 마스크 막 (302) 을 사용하여 에칭되어 트렌치 (303) 를 형성한다.
그후, 도 12 에 도시된 바와 같이, 실리콘 질화막 (Si3N4) (304) 이 3 내지 6㎚ 의 두께로 형성된다. 다음으로, 실리콘 산화질화막 (SiON) (305) 이 3 내지 10㎚ 의 두께로 형성된다. 실리콘 질화막 (304) 및 실리콘 산화질화막 (305) 이 각각의 트렌치 (303) 의 내부 및 마스크 막 (302) 의 상단면을 커버한다. 실리콘 질화막 (Si3N4) (304) 은 제 1 라이너 막에 해당한다. 실리콘 산화질화막 (SiON) (305) 은 제 2 라이너 막에 해당한다. 대안적으로, 실리콘 질화막 (제 1 라이너 막) (304) 이 형성되기 전에, 열 산화가 수행되어 약 4 내지 8㎚ 의 두께를 갖는 절연막으로서 트렌치 (303) 의 내벽 상에 반도체 기판 재료의 산화물을 형성할 수도 있다.
다음으로, 도 13 에 도시된 바와 같이, 폴리실라잔과 같은 SOD 막 재료 (306) 가 각각의 트렌치 (303) 의 내부를 충진하도록 코팅된다. 그후, 그 결과로 나타난 구조물은 H2O 를 함유하는 산화 분위기에서 10 분 동안 950℃ 로 열 처리된다.
본 예시적인 실시형태에서, 소자분리 영역이 다른 엘리먼트의 형성 이전에 형성된다. 따라서, 예를 들어, SOD 막 재료 (306) 를 변성하기 위해 제공된 열 처리를 위한 온도는 전술한 예시적인 실시형태들에서보다 더 큰 값으로 설정될 수 있다. 또한, 이러한 경우, 본 예시적인 실시형태에서, 실리콘 질화막 (304) 은 라이너 막의 하부층에 제공된다. 이는, 반도체 기판 (300) 이 산화에 의해 영향을 받는 것을 방지하게 한다. 또한, 실리콘 산화질화막 (305) 이 라이너 막의 상부층에 제공된다. 따라서, 트렌치 (303) 의 감소된 개구 폭을 통해서도, SOD 막 (306) 에는 실리콘 산화질화막 (305) 을 통해서 산소가 공급되어, 이에 따라, 치밀한 절연막으로 쉽게 전환될 수 있다. 뿐만 아니라, 라이너 막으로부터 가능한 암모니아 가스의 발생이 억제될 수 있고, 이에 따라 치밀한 절연막으로의 효율적인 전환을 효과적으로 용이하게 할 수 있다.
그리고, 도 14 에 도시된 바와 같이, 그 결과로 나타나는 구조물의 표면은 CMP 방법을 이용하여 평탄화된다. 그후, 잔류하는 마스크 막 (302) 및 실리콘 산화막 (301) 이 제거되어 소자분리 영역을 형성한다. 또한, 마스크 막 (302) 을 제거하기 위한 습식 에칭은 실리콘 질화막 (304) 및 실리콘 산화질화막 (305) 의 노출된 부분들을 제거한다. 따라서, 습식 에칭 동안의 시간은 실리콘 질화막 (304) 및 실리콘 산화질화막 (305) 의 표면을 평탄하게 하도록 조절될 수도 있다.
제 3 예시적인 실시형태에 따라서 제조된 소자분리 영역은 제 2 예시적인 실시형태를 위한 소자분리 영역 (203) 으로서 제공될 수도 있다.
(제 4 예시적인 실시형태)
소자분리 영역을 형성하기 위한 다른 방법이 도 17 내지 도 22 를 참조하여 설명될 것이다.
도 17 에 도시된 바와 같이, 실리콘 산화막 (401) 이 실리콘으로 이루어진 반도체 기판 (400) 상에 형성된다. 그후, 마스크 막 (402) 이 실리콘 질화막을 사용하여 형성되고, 패터닝이 수행된다. 다음으로, 반도체 기판 (400) 이 마스크로서 마스크 막 (402) 을 사용하여 에칭되어, 약 200㎚ 의 두께를 갖는 트렌치 (403) 를 형성한다.
다음으로, 도 18 에 도시된 바와 같이, 각각의 트렌치 (403) 내부에 노출된 실리콘 표면이 열적으로 산화되어 막 두께 약 5 내지 8㎚ 의 실리콘 산화막 (410) 을 형성한다. 그후, 막 두께 3 내지 6㎚ 의 실리콘 질화막 (Si3N4) (404) 및 막 두께 3 내지 10㎚ 의 실리콘 산화질화막 (SiON) (405) 이 순차적으로 증착되어, 각 각의 트렌치 (403) 의 내부 및 마스크 막 (402) 의 상단면을 커버한다. 실리콘 질화막 (404) 은 제 1 라이너 막에 해당하고, 실리콘 산화질화막 (405) 은 제 2 라이너 막에 해당한다.
다음으로, 도 19 에 도시된 바와 같이, 폴리실라잔과 같은 SOD 막 재료가 각각의 트렌치 (403) 에 충진되도록 코팅된다. 그후, H2O 를 함유하는 산화 분위기에서 10 분 동안 950℃ 에서 열 처리가 수행된다. 이 열 처리는 SOD 막 (406) 을 치밀한 절연막으로 전환한다. 그후, 마스크 막 (402) 의 상단면이 노출될 때까지, CMP 방법을 이용하여 연마가 수행되고, 트렌치 (403) 내부에 SOD 막 (406) 이 남겨진다.
다음으로, 도 20 에 도시된 바와 같이, SOD 막 (406) 의 잔류 부분의 높이가 그 저부로 하향하여 트렌치 (403) 의 깊이의 약 1/2 이 되도록, 플루오르화수소산 (HF; hydrofluoric acid) 을 함유하는 화학물질을 이용하여 습식에칭을 수행하여 SOD 막 (406) 을 제거한다. 이때, 실리콘 산화질화막 (405) 이 또한 습식 에칭에 의해 제거된다. 그러나, 실리콘 산화질화막 (405) 이 플루오르화수소산으로 에칭되는 레이트는, SOD 막 (406) 이 플루오르화수소산으로 에칭되는 레이트보다 낮다. 따라서, 습식 에칭이 완료될 때, 실리콘 산화질화막 (405) 의 잔류 부분의 상단면이 트렌치 (403) 에 잔류하는 SOD 막 (406) 의 부분의 상단면보다 더 높게 되도록 실리콘 산화질화막 (405) 이 남겨진다. 또한, 실리콘 질화막 (404) 은 플루오르화수소산을 통한 에칭에 적절하게 내성을 갖는다. 따라서, 실리콘 질화막 (404) 은 에칭에 견디고 이에 따라 손상되지 않은 채로 남겨진다.
다음으로, 도 21 에 도시된 바와 같이, 실리콘 질화막 (404) 의 잔류 부분이 실리콘 산화질화막 (405) 의 높이와 실질적으로 같게 되도록, 실리콘 질화막 (404) 을 제거하기 위해 인산 (H3PO4) 을 함유하는 화학물질이 사용되어 습식 에칭을 수행한다. 습식 에칭의 진행 도중에 그 화학물질에 노출될 때, 마스크 막 (402) 은 유사하게 에칭된다. 따라서, 습식 에칭은 마스크 막 (402) 이 화학물질에 최소한으로 노출되도록 일시적으로 제어되는 것이 바람직하다. SOD 막 (406) 및 실리콘 산화질화막 (405) 은 습식 에칭을 견뎌내고, 따라서, 에칭으로부터 보호된다.
다음으로, 도 22 에 도시된 바와 같이, 실리콘 산화막 (407) 은 HDP-CVD (High Density Plasma CVD) 방법 등을 이용하여 절연 필러 (insulating filler) 로서 각각의 트렌치 (403) 의 상부 부분에 매립된다. 그 결과로 나타나는 구조물은 CMP 방법에 의해 평탄화된다. 그후, 잔류하는 마스크 막 (402) 이 제거된다. 후속으로, 실리콘 산화막 (407) 의 상단면이 반도체 기판 (400) 의 표면과 실질적으로 같은 높이가 되도록, 플루오르화수소산을 함유하는 화학물질이 사용되어 습식 에칭이 수행된다. 그리하여, 소자분리 영역이 완성된다.
본 예시적인 실시형태에 따라서 형성된 소자분리 영역에서, 절연 필러로서 형성된 실리콘 산화막 (407) 만이 소자분리 영역의 상단면으로부터 노출된다. 제 1 및 제 2 라이너 막 (404 및 405) 은 반도체 기판의 상단면으로부터 노출되지 않는다.
제 1 및 제 2 라이너 막 그리고 SOD 막으로 구성된 소자분리 영역의 형성 이후에, 제 2 예시적인 실시형태에서 도시된 바와 같은 얇은 게이트 전극을 갖는 트랜지스터를 형성하기 위해, 실리콘 질화막으로 형성된 패턴이 반도체 기판의 에칭을 위한 마스크로서 일반적으로 사용된다. 마스킹을 위해 이 실리콘 질화막을 제거할 때, 사전에 형성된 소자분리 영역 내의 라이너 막 (실리콘 질화막) 이 반도체 기판의 상단면으로부터 노출됨으로써 에칭되고 오목하게 될 수도 있다. 게이트 전극에 속하는 컨덕터는 그 결과로 나타나는 오목부에서 유지될 가능성이 있고, 게이트 전극들 사이의 단락을 유발할 수도 있다. 본 예시적인 실시형태의 소자분리 영역에서, 라이너 막은 반도체 기판의 상단면으로부터 노출되지 않는다. 따라서, 이러한 오목부의 형성은 방지되고, 이는, 반도체 디바이스의 제조 수율의 가능한 저감이 방지될 수 있게 한다.
또한, 본 예시적인 실시형태에 설명된 소자분리 영역은 얇은 게이트 전극을 갖는 MOS 트랜지스터 대신에 평탄한 게이트 전극을 갖는 MOS 트랜지스터와 조합될 수도 있다.
실리콘 질화막의 단일층을 갖는 종래의 라이너 막에서, SOD 막의 코팅 이후에 열 처리에 기초한 변성은 고 애스펙트 비를 갖는 각각의 트렌치의 저부에 충분히 가까이에서 진행하는 것을 실패한다. 그 결과, 도 20 에 도시된 습식 에칭의 단계에서, 트렌치 (403) 의 저부 가까이에 위치된 SOD 막이 화학물질로 에칭되는 레이트는 매우 높다. 따라서, 적절한 막 두께의 SOD 막이 트렌치의 저부에 남겨지도록 제어를 수행하는 것은 어렵다. 트렌치의 저부에 남겨진 SOD 막의 막 두께 (높이) 가 불충분한 경우, 실리콘 산화막이 트렌치의 상부 부분에 매립될 때 보이드 (void) 가 생성될 수 있다. 그 결과, SOD 막을 소자분리 영역으로서 사용하는 것은 어렵다.
본 예시적인 실시형태에서, 라이너 막은 2 층 구조를 포함한다. 따라서, SOD 막은 트렌치의 저부 가까이에서도 치밀한 절연막으로 쉽게 전환될 수 있다. 이는, 습식 에칭을 위한 막 에칭 레이트를 제어가능한 범위 내로 설정하는 것을 가능하게 한다.
(제 5 예시적인 실시형태)
반도체 엘리먼트가 제 3 또는 제 4 예시적인 실시형태에 따라서 제조된 소자분리 영역을 이용하여 형성되는 구체적인 예시가 설명될 것이다.
도 23 은, MPU (Micro Processing Unit) 또는 DSP (Digital Signal Processor) 와 같은 연산 처리 디바이스의 개략 단면도이다. 소정의 연산 동작 (arithmetic operation) 을 수행하기 위한 회로를 형성하기 위해 연산 처리 디바이스 내에 CMOS 구성의 복수의 MOS 트랜지스터가 배치된다.
도 23 은, MOS 트랜지스터가 평탄한 게이트 전극을 포함하는 것을 도시한다. 참조 부호 350 은 재료로서 P-형 실리콘을 사용하여 형성된 반도체 기판을 나타낸다. P-형 웰 (351) 및 N-형 웰 (352) 은 이온 주입에 의해 불순물을 반도체 기판 (350) 에 도핑함으로써 반도체 기판 (350) 에 형성된다. 참조 부호 355 는 제 3 예시적인 실시형태에 설명되고 도 14 에 도시된 구조물을 포함하는 소자분리 영역을 나타낸다 (소자분리 영역의 내부 구조는 도 23 에서 생략된다). 제 4 예시적인 실시형태 (도 22) 에 설명된 소자분리 영역은 소자분리 영역 (355) 으로서 사용될 수도 있다.
게이트 전극 (361) 은 각각의 게이트 절연막 (360) 을 통해서 반도체 기판 (350) 의 표면상에 형성된다. 예를 들어, 게이트 절연막은 HfSiON 또는 실리콘 산화막과 같은 하이-K 막 (높은 유전상수 막) 일 수도 있다. 게이트 전극은 TiN, W, Ni, TaC 등을 함유하는 금속막, 또는 불순물로 도핑된 다결정 실리콘 막일 수도 있다.
붕소 (boron) 와 같은 P-형 불순물은, P-형 소스 및 드레인 영역 (365) 을 형성하기 위해, 소자분리 영역 (355) 에 의해 구획된 N-형 웰 (352) 내의 활성 영역에 이온 주입 방법에 의해 도핑된다. N-형 웰 (352) 내의 P-형 소스 및 드레인 영역 (365) 은 게이트 전극 (361) 과 조합되어 P-형 MOS 트랜지스터를 형성한다.
비소 (arsenic) 와 같은 N-형 불순물은, N-형 소스 및 드레인 영역 (366) 을 형성하기 위해, 소자분리 영역 (355) 에 의해 구획된 P-형 웰 (351) 내의 활성 영역에 이온 주입 방법에 의해 도핑된다. P-형 웰 (351) 에서 N-형 소스 및 드레인 영역 (366) 은 게이트 전극 (361) 과 조합되어 N-형 MOS 트랜지스터를 형성한다.
각각의 트랜지스터는, LDD (Lightly Doped Drain) 구조의 소스 및 드레인 영역 그리고 게이트 전극 (361) 의 측면 상에 형성된 측벽을 포함하도록 형성될 수도 있다. 참조 부호 370 은 실리콘 산화막 또는 로우-K 막 (낮은 유전상수 막) 을 이용하여 형성되고 층들을 적층함으로써 형성된 층간 절연막을 나타낸다.
복수의 배선층 (381a 및 381b) 은 구리 (Cu) 또는 알루미늄 (Al) 과 같은 금속막을 사용하여 MOS 트랜지스터 상에 형성된다. 도 23 은 2 개의 배선층을 나타내지만, 3 개 이상의 배선층이 제공될 수도 있다.
MOS 트랜지스터의 전극들은 콘택 플러그 (380a) 를 통해서 배선층 (381a) 에 전기적으로 접속된다. 배선층 (381a 및 381b) 은 콘택 플러그 (380b) 를 통해서 서로 전기적으로 접속된다. 콘택 플러그들은 듀얼 다마신 방법 (dual damascene method) 을 이용하여 배선층들의 형성과 동시에 형성된다. 참조 부호 390 은, 예를 들어, 실리콘 산화막 및 실리콘 질화막의 적층막으로 형성된 표면 보호막을 나타낸다.
본 예시적인 실시형태는 소형화에 적절한 소자분리 영역이 용이하게 형성되는 것을 가능하게 한다. 따라서, 본 예시적인 실시형태가 적용된 연산 처리 디바이스를 형성함으로써, 트랜지스터 엘리먼트는 탑재를 위해 서로 고도로 집적될 수 있다. 그 결과, 진보된 연산 처리 성능을 갖춘 디바이스가 제조될 수 있다.
전술한 바와 같이 제조된 연산 처리 디바이스를 이용하는 것은, 예를 들어, 후술하는 데이터 처리 시스템의 형성을 가능하게 한다.
도 24 는 본 예시적인 실시형태에 따른 데이터 처리 시스템 (500) 의 구성의 개략도이다. 데이터 처리 시스템 (500) 은 시스템 버스 (510) 를 통해서 함께 연결된 연산 처리 디바이스 (520) 및 RAM (Random Access Memory) (530) 을 포함한다. 연산 처리 디바이스 (520) 는 전술한 바와 같이 형성된 MPU, DSP 등이다. DRAM 엘리먼트 또는 SRAM 엘리먼트가 RAM 으로서 활용될 수 있다.
또한, 고정 데이터의 저장을 허용하기 위해, ROM (Read Only Memory) (540) 은 시스템 버스 (510) 에 연결될 수도 있다. 단지 하나의 시스템 버스 (510) 만이 간략화를 위해 도시된다. 그러나, 시스템 버스 (510) 는 요구된 바와 같이 커넥터 등을 통해서 직렬로 또는 병렬로 함께 연결될 수도 있다. 추가적으로, 디바이스는 시스템 버스 (510) 를 사용하지 않고 로컬 버스를 통해서 함께 연결될 수도 있다.
또한, 데이터 처리 시스템 (500) 에서, 필요에 따라 불활성 기억 디바이스 (550) 및 I/O 디바이스 (560) 가 시스템 버스 (510) 에 연결된다. 불활성 기억 디바이스는 하드 디스크, 광학 드라이브, SSD (Solid State Drive) 등일 수도 있다.
예를 들어, I/O 디바이스 (560) 는 액정 디스플레이와 같은 디스플레이 디바이스 및 키보드와 같은 데이터 입력 디바이스를 포함한다. 시스템의 컴포넌트들 각각에 대해, 도 24 는 간략화를 위해 하나의 피스 (piece) 로만 도시한다. 그러나, 본 예시적인 실시형태는 이러한 양태에 한정하지 않는다. 시스템의 모든 또는 임의의 컴포넌트에 대해, 복수의 피스들이 제공될 수도 있다.
본 예시적인 실시형태에서, 데이터 처리 시스템은 예를 들어 컴퓨터 시스템을 포함한다. 그러나, 본 예시적인 실시형태는 이 양태에 한정되지 않는다.
전술한 제 1 내지 제 5 예시적인 실시형태에서, 폴리실라잔이 SOD 막 재료로서 사용된다. 폴리실라잔은, 질소 원자 (N) 와 수소 원자 (H) 가 실리콘 원자 (Si) 에 결합된 분자 구조를 포함한다. 폴리실라잔이 뜨거운 증기 산화 처리되면, Si-O 결합이 형성되어 폴리실라잔이 치밀한 막 품질의 고체 막으로 전환된다. 본 발명에서, SOD 막 재료 아래에 제공된 제 2 라이너 막을 통해서 SOD 막 재료에 산소가 공급될 수 있다. 따라서, 폴리실라잔 이외의 임의의 재료가 산화 분위기에서 열 처리될 때 고체화된 코팅 절연막이라고 한다면, 이 폴리실라잔 이외의 재료가 이용될 수도 있다.
또한, 그 코팅 막이 뜨거운 증기에 노출되는 경우, 코팅 막 내의 Si-N 결합이 Si-O 결합으로 전환된다고 한다면, 본 발명을 이 코팅 막에 적용함으로써 적어도 실리콘 원자 및 질소 원자를 함유하는 임의의 코팅 막이 고체 절연막으로 더욱 효과적으로 전환될 수 있다. 이 경우, 제 2 라이너 막은 감소된 양의 질소 원자를 함유하는 것이 바람직하다.
실리콘 산화질화막 (SiON) 이 제 2 라이너 막으로서 이용되는 경우, 막 내의 산소 원자 및 질소 원자의 구성 비율은 막 형성 도중에 재료 가스들의 플로우 비율을 변화시킴으로써 조절될 수 있다. 따라서, 산소 원자의 수가 질소 원자의 수보다 많은 실리콘 산화질화막 (예를 들어, 산소 원자의 수가 질소 원자의 수보다 3 배 내지 6 배 많은 실리콘 산화질화막) 이 제 2 라이너 막으로서 효과적으로 사용될 수 있다. 막의 내산성 (acid resistance) 은 실리콘 산화질화막중의 질소 원자의 비율이 감소함에 따라서 일관적으로 감소한다. 그러나, 본 발명은 제 1 라이너 막 및 제 2 라이너 막의 적층 구조물을 사용하므로, 하부층에 영향을 주지 않고 SOD 막 재료에 대한 뜨거운 산화 처리를 가능하게 한다.
본 발명은 전술한 실시형태에 한정되지 않고, 본 발명의 범위 및 사상으로부터 벗어나지 않게 변성 및 변화될 수도 있다는 것이 명백하다.
도 1 은 제 1 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 2 는 제 1 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 3 은 제 1 예시적인 실시형태에 따른 반도체 디바이스를 나타내는 도면.
도 4 는 제 2 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 5 는 제 2 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 6 은 제 2 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 7 은 제 2 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 8 은 제 2 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 9 는 제 2 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 10 은 제 2 예시적인 실시형태에 따른 반도체 디바이스를 나타내는 도면.
도 11 은 제 3 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정 의 일부를 나타내는 도면.
도 12 는 제 3 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 13 은 제 3 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 14 는 제 3 예시적인 실시형태에 따른 반도체 디바이스를 나타내는 도면.
도 15 는 제 2 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 16 은 도 2 예시적인 실시형태에 따른 반도체 디바이스의 변화물을 나타내는 도면.
도 17 은 제 4 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 18 은 제 4 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 19 는 제 4 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 20 은 제 4 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 21 은 제 4 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 22 는 제 4 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 공정의 일부를 나타내는 도면.
도 23 은 제 5 예시적인 실시형태에 따른 반도체 디바이스를 나타내는 도면.
도 24 는 제 5 예시적인 실시형태에 따른 반도체 디바이스를 나타내는 도면.
※ 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 층간 절연막
3 : 배선층 4 : 실리콘 질화막
5 : 실리콘 산화질화막 6 : SOD 막
200 : 반도체 기판 201 : MOS 트랜지스터
202 : 게이트 절연막 203 : 소자분리 영역
204 : 활성 영역 205 : N-형 불순물 층
206 : 게이트 전극 207 : 캡 절연막
208 : 측벽 210, 211, 212 : 콘택 플러그
220 : 실리콘 질화막 221 : 실리콘 산화질화막
222 : 라이너 막 223 : SOD 막
230 : 콘택 플러그 231 : 배선층
236 : 층간 절연막 240, 241 : 콘택 플러그
245 : 커패시터 엘리먼트 246 : 층간 절연막
256 : 층간 절연막 257 : 배선층
260 : 표면 보호막 300 : 반도체 기판
301 : 실리콘 산화막 302 : 마스크 막
303 : 트렌치 304 : 실리콘 질화막
305 : 실리콘 산화질화막 306 : SOD 막
350 : 반도체 기판 351 : P-형 웰
352 : N-형 웰 355 : 소자분리 영역
360 : 게이트 절연막 361 : 게이트 전극
365 : P-형 소스 및 드레인 영역 366 : N-형 소스 및 드레인 영역
370 : 층간 절연막 380a, 380b : 콘택 플러그
381a, 381b : 배선층 390 : 표면 보호막
400 : 반도체 기판 401, 407, 410 : 실리콘 산화막
402 : 마스크 막 403 : 트렌치
404 : 실리콘 질화막 405 : 실리콘 산화질화막
406 : SOD 막 500 : 데이터 처리 시스템
510 : 시스템 버스 520 : 연산 처리 디바이스
530 : RAM 540 : ROM
550 : 불휘발성 기억 디바이스 560 : I/O 디바이스

Claims (25)

  1. 오목부 (recess portion);
    상기 오목부의 대향하는 내벽 측면들 및 저면 상에 형성된 제 1 라이너 막;
    상기 오목부에서의 상기 제 1 라이너 막 상에 형성된 제 2 라이너 막; 및
    상기 오목부 내에 충진된 SOD 막을 포함하는 절연 영역을 포함하고,
    상기 제 2 라이너 막은 산소 원자를 함유하고, 상기 제 1 라이너 막은 상기 제 2 라이너 막보다 더 높은 내산화성을 갖는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    반도체 기판, 상기 반도체 기판 상에 제공된 제 1 층간 절연막, 및 상기 제 1 층간 절연막 상에 제공된 복수의 배선층들을 더 포함하고,
    상기 오목부는 인접하는 상기 배선층들 사이의 공간 부분이고,
    상기 오목부의 상기 대향하는 내벽 측면들은 상기 인접하는 배선층들의 대향하는 측면들이고,
    상기 오목부의 상기 저면은 상기 인접하는 배선층들 사이의 상기 제 1 층간 절연막으로 구성되고,
    상기 제 1 라이너 막 및 상기 제 2 라이너 막 그리고 상기 SOD 막은 제 2 층간 절연막을 형성하는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 오목부는 반도체 기판 내에 형성된 트렌치이고,
    상기 오목부의 상기 대향하는 내벽 측면들 및 상기 저면은 각각 상기 트렌치의 내벽 측면들 및 저면이고,
    상기 제 1 라이너 막 및 상기 제 2 라이너 막 그리고 상기 SOD 막은 소자분리 (isolation) 영역을 형성하는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    반도체 기판;
    상기 반도체 기판의 상부 표면에 평행하게 위치된 소정의 평면으로부터 상방을 향해서 돌출하고, 제 1 방향으로 상기 소정의 평면상에서 연장되는 복수의 반도체 돌출부 (semiconductor protruding portion) 들;
    인접하는 상기 반도체 돌출부들 사이에서 상기 소정의 평면에 매립된 분리 절연막;
    각각의 상기 반도체 돌출부에 제공된 소스 영역/드레인 영역;
    대응하는 상기 소스 영역/드레인 영역에 각각 전기적으로 접속된 복수의 콘택 플러그들;
    상기 제 1 방향과는 상이한 제 2 방향으로 상기 분리 절연막 및 상기 반도체 돌출부들 위에 제공된 복수의 게이트 전극들로서, 상기 콘택 플러그가 2 개의 인접하는 상기 게이트 전극들 사이에 위치되도록 한, 상기 복수의 게이트 전극들; 및
    상기 반도체 돌출부 각각과 상기 게이트 전극들 중 대응하는 게이트 전극 사이에 제공된 게이트 절연막을 더 포함하고,
    상기 반도체 돌출부, 상기 게이트 전극, 상기 게이트 절연막, 및 상기 소스 영역/드레인 영역은 전계 효과 트랜지스터 (field effect transistor) 를 형성하며,
    상기 오목부는 상기 인접하는 게이트 전극들 사이의 공간 부분인, 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 오목부의 상기 대향하는 내벽 측면들은 상기 인접하는 게이트 전극들의 측면들이고,
    각각의 상기 게이트 전극의 측면과 상기 제 1 라이너 막 사이에 다른 절연막이 제공되는, 반도체 디바이스.
  6. 제 4 항에 있어서,
    각각의 상기 게이트 전극의 측면들 상에 측벽들이 더 제공되고,
    상기 오목부의 상기 대향하는 내벽 측면들은 상기 인접하는 게이트 전극들의 측면들 상에 제공된 상기 측벽들의 대향하는 측면들인, 반도체 디바이스.
  7. 제 4 항에 있어서,
    상기 오목부의 상기 저면은 상기 인접하는 게이트 전극들 사이의 상기 분리 절연막 상에 제공된 상기 게이트 절연막으로 구성되는, 반도체 디바이스.
  8. 제 4 항에 있어서,
    각각의 상기 게이트 전극은 상기 반도체 돌출부들 중 대응하는 반도체 돌출부의 내부에 아래 방향으로 매립된 도전성 부분을 더 포함하고,
    상기 게이트 절연막은 상기 도전성 부분과 상기 반도체 돌출부 사이에 형성된 절연막을 더 포함하고,
    상기 전계 효과 트랜지스터는 리세스 채널 타입 (recess channel type) 인, 반도체 디바이스.
  9. 반도체 기판; 및
    상기 반도체 기판 내에 형성된 소자분리 영역을 포함하고,
    상기 소자분리 영역은 상기 반도체 기판 내에 형성된 트렌치의 내벽의 적어도 일부를 연속적으로 커버하도록 형성된 제 1 라이너 막, 상기 제 1 라이너 막 상에 제공되고 산소 원자를 함유하는 제 2 라이너 막, 및 상기 제 2 라이너 막과 접촉되도록 상기 트렌치의 내부의 적어도 일부에 충진된 SOD 막을 포함하는 절연 영역을 포함하고,
    상기 제 1 라이너 막은 상기 제 2 라이너 막 보다 더 높은 내산화성을 갖는, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 소자분리 영역은:
    상기 반도체 기판 내에 형성된 상기 트렌치의 내부의 하부 부분에 제공된 상기 제 1 라이너 막, 상기 제 2 라이너 막, 및 상기 절연 영역; 및
    상기 트렌치의 상기 내부의 상부 부분에 형성되고, 상기 제 1 라이너 막, 상기 제 2 라이너 막, 및 상기 절연 영역을 커버하는 절연 필러 (insulation filler) 를 포함하고,
    상기 제 1 라이너 막 및 상기 제 2 라이너 막 그리고 상기 절연 영역의 상단면들은 상기 반도체 기판의 상단면 아래에 모두 위치되는, 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 절연 필러는 실리콘 산화막을 포함하는, 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 SOD 막은 실리콘 산화막인, 반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 제 1 라이너 막은 실리콘 질화막이고,
    상기 제 2 라이너 막은 실리콘 산화질화막인, 반도체 디바이스.
  14. 제 1 항에 있어서,
    상기 제 1 라이너 막 및 상기 제 2 라이너 막 모두는 질소 원자를 함유하고,
    상기 제 2 라이너 막의 질소 원자 함유량은 상기 제 1 라이너 막의 질소 원자 함유량보다 더 작은, 반도체 디바이스.
  15. 제 13 항에 있어서,
    상기 실리콘 산화질화막은 질소 원자보다 산소 원자를 더 많이 함유하는, 반도체 디바이스.
  16. 제 9 항에 있어서,
    상기 제 1 라이너 막은 실리콘 질화막이고,
    상기 제 2 라이너 막은 실리콘 산화질화막이며,
    상기 제 2 라이너 막은 질소 원자보다 산소 원자를 더 많이 함유하는, 반도체 디바이스.
  17. 오목부 (recess portion) 를 형성하는 단계;
    상기 오목부의 대향하는 내벽 측면들 및 저면을 커버하는 제 1 라이너 막을 형성하는 단계;
    상기 제 1 라이너 막을 커버하는 제 2 라이너 막을 형성하는 단계; 및
    상기 오목부 내에 상기 제 2 라이너 막을 커버하는 SOD 막을 충진하는 단계를 포함하고,
    상기 제 2 라이너 막은 산소 원자를 함유하고,
    상기 제 1 라이너 막은 상기 제 2 라이너 막 보다 더 높은 내산화성을 갖는, 반도체 디바이스를 제조하는 방법.
  18. 제 17 항에 있어서,
    상기 오목부를 형성하는 단계에서,
    반도체 기판 상에 제 1 층간 절연막이 형성되고,
    상기 제 1 층간 절연막 상에 복수의 배선층들이 형성되고,
    상기 오목부는 상기 인접하는 배선층들 사이의 공간 부분으로서 형성되고,
    상기 오목부의 상기 대향하는 내벽 측면들은 상기 인접하는 배선층들의 대향하는 측면들이고,
    상기 오목부의 상기 저면은 상기 인접하는 배선층들 사이의 상기 제 1 층간 절연막으로 구성되는, 반도체 디바이스를 제조하는 방법.
  19. 제 17 항에 있어서,
    상기 오목부를 형성하는 단계에서,
    상기 반도체 기판 내에 트렌치를 형성하기 위해 상기 반도체 기판이 부분적으로 제거되고,
    상기 오목부는 상기 트렌치로서 형성되고,
    상기 오목부의 상기 대향하는 내벽 측면들 및 상기 저면은 각각 상기 트렌치의 내벽 측면들 및 저면인, 반도체 디바이스를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 오목부를 형성하는 단계와 상기 제 1 라이너 막을 형성하는 단계 사이에,
    상기 트렌치의 대향하는 상기 내벽 측면들 및 상기 저면을 산화하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  21. 제 17 항에 있어서,
    상기 제 1 라이너 막은 실리콘 질화막이고,
    상기 제 2 라이너 막은 실리콘 산화질화막인, 반도체 디바이스를 제조하는 방법.
  22. 제 17 항에 있어서,
    상기 제 1 라이너 막 및 상기 제 2 라이너 막은 질소 원자를 함유하고,
    상기 제 2 라이너 막의 질소 원자 함유량은 상기 제 1 라이너 막의 질소 원자 함유량보다 더 작은, 반도체 디바이스를 제조하는 방법.
  23. 제 17 항에 있어서,
    상기 SOD 막을 형성하기 위해 산화 분위기에서 폴리실라잔에 열 처리가 수행되는, 반도체 디바이스를 제조하는 방법.
  24. 연산 처리 디바이스 (arithmetic processing device) 를 포함하는 데이터 처리 시스템으로서,
    상기 연산 처리 디바이스는:
    오목부 (recess portion);
    상기 오목부의 대향하는 내벽 측면들 및 저면 상에 형성된 제 1 라이너 막;
    상기 오목부에서의 상기 제 1 라이너 막 상에 형성된 제 2 라이너 막; 및
    상기 오목부 내에 충진된 SOD 막을 포함하는 절연 영역을 포함하고,
    상기 제 2 라이너 막은 산소 원자를 함유하고,
    상기 제 1 라이너 막은 상기 제 2 라이너 막 보다 더 높은 내산화성을 갖는, 데이터 처리 시스템.
  25. 제 24 항에 있어서,
    상기 오목부는 반도체 기판 내에 형성된 트렌치이고,
    상기 오목부의 상기 대향하는 내벽 측면들 및 상기 저면은 각각 상기 트렌치의 내벽 측면들 및 저면이고,
    상기 제 1 라이너 막 및 상기 제 2 라이너 막 그리고 상기 SOD 막은 소자분 리 영역을 형성하는, 데이터 처리 시스템.
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