KR100770450B1 - 반도체 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로서, 트렌치가 형성된 실리콘 기판을 제공하는 단계와, 상기 트렌치를 포함한 실리콘 기판의 표면에 제 1 고농도 N-폴리막을 증착한 후, 이를 선택적으로 식각하여 상기 트렌치 상에 하부전극을 형성하는 단계와, 상기 하부전극이 형성된 기판의 표면을 따라 유전막 및 제 2 고농도 N-폴리막을 순차적으로 증착하는 단계와, 상기 제 2 고농도 N-폴리막 및 유전막을 선택적으로 식각하여, 상기 트렌치 상부에 캐패시터를 형성함과 동시에 상기 기판 상에 게이트를 형성하는 단계 및 상기 캐패시터 및 게이트의 양측 기판 내에 소스/드레인을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성방법을 제공한다.
1T RAM, 트렌치, DRAM, SoC

Description

반도체 메모리 소자의 제조방법{Method for forming semiconductor memory device}
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
<도면의 주요부분에 대한 부호설명>
100: 반도체 기판 101: 소자분리막
102: 웰 103: 제 1 감광막 패턴
104: 트렌치 105: 제 2 감광막 패턴
106: 틸트 이온주입 107: 고농도 이온주입 영역
108: 제 1 고농도 N-폴리막 109: 제 3 감광막 패턴
110: 유전막 111: 제 2 고농도 N-폴리막
112: 캐패시터 113: 게이트
114: 제 4 감광막 패턴 115: 스페이서
116: 소스/드레인 117: 층간절연막
118: 콘택홀 119: 금속배선
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히, 게이트 및 캐패시터를 동시에 구현하여, 소자간의 저항을 최소화하여 동작 속도 특성을 향상시킴으로써 고속 고집적화 소자를 형성할 수 있는 반도체 메모리 소자의 제조방법에 관한 것이다.
최근들어 등장하고 있는 복합 반도체 장치(MML:Merged Memory Logic)는 한 칩(chip)내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 장치의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.
한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 캐패시터를 구현하기 위한 반도체 소자 개발이 진행중에 있다.
통상적으로 종래에는 스택(stack) DRAM을 집적하는 경우, 게이트를 형성한 다음 폴리실리콘막을 이용하여 하부전극을 형성하고, 캐패시터 유전막을 형성한 후 , 다시 폴리실리콘막을 이용하여 상부전극을 구현해왔다. 이러한 공정은 모두 소자를 순차적으로 구현하므로 공정 플로우(flow)가 매우 길고, 열처리 공정이 많아서, 하부 로직(logic) 트랜지스터(transistor)의 동작수행(performance)을 유지하기 어렵다는 문제가 있었다. 또한, 일정량 이상의 정전용량(capacitance)을 확보하기 위하여 캐패시터의 측벽(side wall) 높이를 증가시켜야 하므로, 후속적으로 진행되는 콘택 형성이 불안정해지고, 평탄화 공정이 추가되어야 하는 문제가 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 실리콘 기판의 트렌치를 이용하여 PIP(poly insulator poly) 캐패시터와 셀렉트 트렌지스터의 게이트를 동시에 형성함으로써, 공정의 단순화 및 안정화를 구현할 수 있는 반도체 메모리 소자의 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 메모리 소자의 제조방법은, 트렌치가 형성된 실리콘 기판을 제공하는 단계와, 상기 트렌치를 포함한 실리콘 기판의 표면에 제 1 고농도 N-폴리막을 증착한 후, 이를 선택적으로 식각하여 상기 트렌치 상에 하부전극을 형성하는 단계와, 상기 하부전극이 형성된 기판의 표면을 따라 유전막 및 제 2 고농도 N-폴리막을 순차적으로 증착하는 단계와, 상기 제 2 고농도 N-폴리막 및 유전막을 선택적으로 식각하여, 상기 트렌치 상부에 캐패시터를 형성함과 동시에 상기 기판 상에 게이트를 형성하는 단계 및 상기 캐패시터 및 게이트의 양측 기판 내에 소스/드레인을 형성하는 단계를 포함한다.
또한, 상기 본 발명의 반도체 메모리 소자의 제조방법에서, 상기 소스/드레인을 형성하는 단계 후에, 상기 결과물 상에 층간절연막을 증착한 후 평탄화하는 단계와, 상기 층간절연막을 선택적으로 식각하여, 상기 캐패시터 및 소스/드레인의 일부분을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀 내에 금속배선을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 메모리 소자의 제조방법에서, 상기 트렌치가 형성된 실리콘 기판을 제공하는 단계는, 실리콘 기판의 필드영역 및 액티브 영역에 트렌치를 각각 형성하고, 상기 트렌치 내에 산화막을 이용하여 소자분리막을 형성하는 단계와, 상기 실리콘 기판 상에 상기 필드영역에 형성된 소자분리막을 덮는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 이용하여 상기 액티브 영역의 소자분리막 의 산화막을 제거하는 단계 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 메모리 소자의 제조방법에서, 상기 소자분리막의 산화막은, 습식식각 공정을 진행하여 제거하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 메모리 소자의 제조방법에서, 상기 트렌치가 형성된 실리콘 기판을 제공하는 단계 후, 상기 트렌치의 표면 내에 선택적으로 이온주입하여, 고농도 이온주입 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 메모리 소자의 제조방법에서, 상기 고농도 이온주입 영역을 형성하는 단계는, 틸트 이온주입 공정을 진행하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 메모리 소자의 제조방법에서, 상기 제 2 고농도 N-폴리막 및 유전막을 선택적으로 식각하여, 상기 트렌치 상부에 캐패시터를 형 성함과 동시에 상기 기판 상에 게이트를 형성하는 단계는, 건식식각 공정을 진행하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 메모리 소자의 제조방법에서, 상기 유전막은 질화산화막을 이용하여 형성하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(100)의 필드영역 및 액티브 영역에 통상의 STI(shallow trench isolation) 공정을 수행하여 각각의 트렌치(104,104a)를 형성한다. 이어서, 상기 트렌치(104,104a) 내부를 채우는 산화막을 형성하여 필드영역의 트랜치(104a) 내에 소자분리막(101)을 형성한다.
다음, 상기 실리콘 기판(100)의 셀(cell) 영역에 웰(102)을 형성한다.
그런 다음, 도 1b에 도시한 바와 같이, 상기 실리콘 기판(100) 상에 상기 필드영역에 형성된 소자분리막(101)을 덮는 제 1 감광막 패턴(103)을 형성한다.
계속해서, 상기 제 1 감광막 패턴(103)을 식각마스크로 이용하여, 상기 액티브 영역의 산화막을 습식식각하여 제거한다.
그런 다음, 도 1c에 도시한 바와 같이, 액티브영역의 캐패시터 형성을 위한 트렌치(104)가 형성된 실리콘 기판(100) 상에 셀렉트 트렌지스터(select transistor)의 게이트가 형성될 부분을 덮는 제 2 감광막 패턴(105)을 형성한다.
다음으로, 상기 제 2 감광막 패턴(105)을 이온주입 마스크로 실리콘 기판(100)에 N형 이온을 틸트(tilt) 이온 주입(106)하여, 상기 트렌치(104)를 포함한 실리콘 기판(100)의 표면에 고농도 이온주입 영역(107)을 형성한다.
다음으로, 도 1d에 도시한 바와 같이, 상기 제 2 감광막 패턴(105)을 제거한 후, 상기 고농도 이온 주입 영역(107)이 형성된 전체 구조를 따라서, 캐패시터의 하부전극 형성용 제 1 고농도 N-폴리막(108)을 증착한다.
이어서, 상기 제 1 고농도 N-폴리막(108) 상에 캐패시터 형성영역을 덮는 제 3 감광막 패턴(109)을 형성한다.
다음, 도 1e에 도시한 바와 같이, 상기 제 3 감광막 패턴(109)을 식각마스크로 이용하여, 상기 제 1 고농도 N-폴리막(108)을 식각하여 상기 트렌치(104) 상에 캐패시터의 하부전극(108a)을 형성한다. 계속해서, 상기 제 3 감광막 패턴(109)을 제거한다.
그런 다음, 상기 하부전극(108a)이 형성된 기판(100)의 표면을 따라서, 캐패시터 및 게이트 형성용 유전막(110), 및 캐패시터의 상부전극 및 게이트 전극 형성용 제 2 고농도 N-폴리막(111)을 차례로 증착한다. 여기서, 상기 유전막(110)은 질화산화막(nitrided oxidation)을 이용하여 형성하는 것이 바람직하다.
다음, 도 1f에 도시한 바와 같이, 상기 제 2 고농도 N-폴리막(111) 상에 캐패시터 및 게이트 형성 영역을 정의하는 제 4 감광막 패턴(114)을 형성한다.
상기 제 4 감광막 패턴(114)을 식각마스크로 이용하여 상기 제 2 고농도 N-폴리막(111) 및 유전막(110)을 건식식각하여, 상기 트렌치(104) 상부에 캐패시터(112)를 형성함과 동시에, 상기 기판(100) 상에 게이트(113)를 형성한다.
여기서, 상기 트렌치(104) 상부에 형성된 캐패시터(112)는 하부전극(108a), 유전막(110a) 및 상부전극(111a)이 순차 적층된 구조로 이루어진 PIP 캐패시터이다. 또한, 상기 게이트(113)는 유전막(110b) 및 게이트 전극(111b)이 순차 적층된 구조로 이루어져 있다.
여기서, 본 실시예에서는, 상기 제 2 고농도 N-폴리막(111)을 증착한 후, 선택적으로 건식식각하여 상기 트렌치(104) 상부에 캐패시터(112)를 형성함과 동시에, 상기 기판(100) 상에 게이트(113)를 형성하기 때문에, 실리콘 기판(100)의 상부에 단차를 유발하지 않고, 균일한 평면을 가지게 된다. 이에 따라, 보다 정확하고 안정적인 반도체 메모리 소자를 구현할 수 있는 효과가 있다.
그런 다음, 도 1g에 도시한 바와 같이, 상기 결과물 상에 절연막(미도시)을 증착한 후, 전면식각하여 상기 캐패시터(112) 및 트랜지스터(113)의 양측 벽에 스 페이서(115)를 형성한다. 상기 스페이서(115)를 이온 주입마스크로, 상기 실리콘 기판(100) 내에 고농도 이온 주입하여 소스/드레인(116)을 형성한다.
여기서, 본 발명에서는, 상기 소스/드레인(116)과 캐패시터(112) 하부에 존재하는 고농도 이온주입 영역(107)이 서로 연결되게 형성함으로써, 상기 캐패시터(112)와 게이트(113) 간의 저항을 최소화할 수 있다.
다음으로, 도 1h에 도시한 바와 같이, 상기 결과물 상에 층간절연막(117)을 증착한 후 평탄화한다. 이는 증착되는 막의 표면이 편평할수록 더욱 정확한 소자를 얻을 수 있기 때문에다.
계속해서, 상기 층간절연막(117)을 선택적으로 식각하여, 상기 캐패시터(112) 및 소스/드레인(116)의 일부분을 노출시키는 콘택홀(118)을 형성한 후, 이들을 전기적으로 연결하기 위하여 상기 콘택홀(118) 내에 금속배선(119)을 형성한다.
상술한 바와 같이, 본 발명은 트렌치(104) 상부에 PIP 캐패시터(112)를 형성함과 동시에, 상기 실리콘 기판(100) 상에 셀렉트 트렌지스터의 게이트(113)를 형성함으로써, 기판 표면의 단차를 방지할 수 있어 보다 정확하고 안정적인 소자를 얻을 수 있으며, 공정을 단순화시킬 수 있는 장점이 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성방법에 의하면, 트렌치 상부에 PIP 캐패시터를 형성함과 동시에, 상기 실리콘 기판 상에 셀렉트 트렌지스터의 게이트를 형성함으로써, 실리콘 기판 표면의 단차를 방지할 수 있어, 보다 정확하고 안정적인 소자를 얻을 수 있으며, 공정을 단순화시킬 수 있는 장점이 있다.
또한, 상기 캐패시터를 이용하여 원하는 양의 정전용량을 확보할 수 있으며, 상기 캐패시터와 트렌지스터 게이트 간의 저항을 최소화함으로써 고속 및 고집적화된 소자를 구현할 수 있다.

Claims (9)

  1. 트렌치가 형성된 실리콘 기판을 제공하는 단계;
    상기 트렌치 내면 및 일부 상면에 이온주입 영역을 형성하는 단계;
    상기 이온주입 영역 상에 캐패시터의 하부전극을 형성하는 단계;
    상기 하부전극 상에 캐패시터의 유전막 및 상부전극을 형성함과 동시에, 상기 실리콘 기판 상에 게이트를 형성하는 단계; 및
    상기 게이트의 양측 기판 내에 상기 이온주입 영역과 연결되는 소스/드레인을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 소스/드레인을 형성하는 단계 후에,
    상기 결과물 상에 층간절연막을 증착한 후 평탄화하는 단계;
    상기 층간절연막을 선택적으로 식각하여, 상기 캐패시터 및 소스/드레인의 일부분을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 트렌치가 형성된 실리콘 기판을 제공하는 단계는,
    실리콘 기판의 필드영역 및 액티브 영역에 트렌치를 형성하는 단계;
    상기 필드영역 및 액티브 영역의 트렌치 내에 산화막을 채움으로써, 상기 필드영역에 소자분리막을 형성하는 단계;
    상기 필드영역에 형성된 소자분리막을 덮는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 이용하여 상기 액티브 영역의 트렌치 내부에 채워진 산화막을 제거하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  4. 제 3 항 있어서,
    상기 액티브 영역의 트랜치 내부에 형성된 산화막은, 습식식각 공정을 진행하여 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 이온주입 영역을 형성하는 단계는, 틸트 이온주입 공정을 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 이온주입 영역 상에 캐패시터의 하부전극을 형성하는 단계는,
    상기 실리콘 기판에 비해 캐리어 농도가 높은 N-폴리막을 증착하는 단계; 및
    식각마스크를 통해 상기 N-폴리막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 하부전극 상에 캐패시터의 유전막 및 상부전극을 형성함과 동시에, 상기 실리콘 기판 상에 게이트를 형성하는 단계는,
    상기 하부전극이 형성된 실리콘 기판 상에 상기 실리콘 기판에 비해 캐리어 농도가 높은 N-폴리막 및 유전막을 증착하는 단계; 및
    식각마스크를 통해 상기 N-폴리막 및 유전막을 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 유전막은 질화산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법
  9. 제1트렌치를 갖는 필드영역과 제2트렌치를 갖는 액티브 영역이 정의된 실리콘 기판;
    상기 제1트렌치 내에 형성된 소자분리막;
    상기 제2트렌치의 내면 및 일부 상면에 형성된 이온주입 영역;
    상기 이온주입 영역 상에 형성된 캐패시터;
    상기 액티브 영역에 형성된 게이트;
    상기 게이트 양측의 실리콘 기판 내에 상기 캐패시터 하부의 이온주입 영역과 연결되는 소스/드레인을 포함하여 구성된 반도체 메모리 소자.
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