KR970000977B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

Info

Publication number
KR970000977B1
KR970000977B1 KR1019930008840A KR930008840A KR970000977B1 KR 970000977 B1 KR970000977 B1 KR 970000977B1 KR 1019930008840 A KR1019930008840 A KR 1019930008840A KR 930008840 A KR930008840 A KR 930008840A KR 970000977 B1 KR970000977 B1 KR 970000977B1
Authority
KR
South Korea
Prior art keywords
film
forming
spacer
conductive layer
etching
Prior art date
Application number
KR1019930008840A
Other languages
English (en)
Inventor
유의규
Original Assignee
현대전자산업 주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 김주용 filed Critical 현대전자산업 주식회사
Priority to KR1019930008840A priority Critical patent/KR970000977B1/ko
Priority to US08/247,238 priority patent/US5447881A/en
Priority to JP6130825A priority patent/JP2545199B2/ja
Application granted granted Critical
Publication of KR970000977B1 publication Critical patent/KR970000977B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

반도체 소자의 캐패시터 제조방법
제1도는 종래 기술에 따른 반도체 소자의 캐패시터 제조 공정 단면도.
제2도는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트 전극
4' : 워드선 5 : 산화막 스페이서
6,6' : 소오스/드레인 영역 7 : 평탄화용 절연막
8 : 실리콘 질화막 9,12 : 전하저장전극용 폴리실리콘막
10 : 포토레지스트 패턴 11 : 희생 산화막 스페이서
13 : 유전막 14 : 플래이트 전극
본 발명은 반도체 소자의 제조 공정중 캐패시터 제조방법에 관한 것으로,특히 전하저장전극의 유효 표면적을 증대시켜 전하저장전극의 용량을 증대시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
범용의 반도체 메모리 소자인 디램(DRAM; Dynamic Random Access Memo ry)의 집적화와 관련해 중요한 요인으로는 셀(cell)의 면적 감소에 따른 전하저장 용량 확보의 한계를 들 수 있다.
그러나, 반도체 집적회로의 고집적화를 달성하기 위해서 칩과 셀의 단위 면적 감소는 필연적이고, 이에 따라 일정수준 이상의 캐패시터 용량 확보를 위해 고도의 공정기술 개발과 아울러 소자의 신뢰성 확보는 절실한 해결과제가 되고 있다.
이하, 첨부된 도면 제1도를 참조하여 종래기술에 따른 반도체 소자의 캐패시터 제조방법을 살펴보자.
도면에 도시된 바와 같이 먼저, 반도체 기판(1)상에 필드 산화막(2)을 형성하고, 전체구조 상부에 게이트 산화막(3)을 증착한 다음, 전체구조 상부에 전하저장전극용 폴리실리콘막을 증착하고, 불순물 이온주입 공정을 실시한 후 패터닝하여 게이트 전극(4) 및 워드선(4')을 형성한다.
이어서, 고집적화에 따른 전계효과 트랜지스터(Metal Oxide Semiconductor Fielde Effect Transistor)의 전기적 특성을 개선하기 위해 상기 게이트 전극(4) 및 워드선(4') 측벽에 산화막 스페이서(5)를 형성하고, 이를 이용한 LDD(Lightly Doped D rain) 구조의 소오스/드레인 영영(6,6')을 갖는 일반적인전계효과 트랜지스터를 형성한 다음, 전체구조 상부에 평탄화형 절연막인 산화막(7)을 형성하고, 선택식각하여 상기 소오스/드레인 영역(6,6')이 노출되는 전하저장전극용 콘택홀을 형성한다.
계속해서, 전체구조 상부에 전하저장전극용 폴리실리콘막(9)을 증착한 후, 일련의 포토리소그라피 공정에 의해 형성된 포토레지스트를 마스크로 해서 상기 전하저장전극용 폴리실리콘막(9)을 식각하여 전하저장전극 패턴을 형성한다.
마지막으로, 상기 전하저장전극 패턴 상부에 NO(Nitride-Oxide) 또는 ONO(Oxide-Nituide-Oxide)의 복합구조를 갖는 유전막(13)을 형성한 후, 상기 유전막 상부에 불순물이 도핑된 플래이트 전극용 폴리실리콘막을 증착하고, 패터닝하여 플래이트 전극 패턴(14)을 형성함으로써 최종적인 캐패시터를 형성한다.
그러나, 상기 종래 기술에 따라 캐패시터를 제조하게 될 경우 현재의 공정능력을 감안할 때 소자가 고집적화됨에 따라 요구되는 셀의 전하저장 용량 확보에 어려움이 따르고, 또한 소자의 신뢰성이 저하되는 등의 문제점이 따른다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 제한된 면적에서 캐패시터의 유효 표면적을 극대화하여 전하저장 용량을 증대시킴으로써 반도체 소자의 신뢰성을 향상시키는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다. 상기 목적을 달성하기 위하여 본 발명은 반도체 소자 제조방법에 있어서, 통상적인 전계효과 트랜지스터가 기형성된 반도체 기판상에 평탄화용 절연막을 형성하는 단계; 상기 평탄화용 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계; 전체구조 상부에 제1전도막을 형성하는 단계; 상기 제1전도막상에 포토레지스트를 도포한 후, 전하저장전극 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴 측벽에 희생산화막 스페이서를 형성하는 단계; 상기 포토레지스트 패턴 및 희생 산화막 스페이서를 식각장벽으로 제1전도막의 일부를 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 전체구조 상부에 제2전도막을 형성한후, 전면식각하여 상기 희생 산화막 스페이서 내부측벽에 제2전도막 스페이서를 형성하는 단계; 상기희생 산화막 스페이서 및 상기 제2전도막 스페이서를 식각장벽으로 상기 제1전도막을 식각하여 원통형 전하저장전극을 형성하는 단계; 상기 희생 산화막 스페이서를 제거하는 단계; 및 전체구조 상부에 유전막 및 제3전도막을 형성한 다음, 선택식각하여 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
제2(a)도 내지 제2도(e)는 본 발명의 일실시예에 따른 반도체 소자의 캐피시터 제조 공정 단면도이다.
먼저, 제2도(a)는 피-웰(P-Well)이 형성된 반도체 기판(1)상에 로코스(LOCOS; LOCal Oxidation of Silicon)방식으로 필드 산화막(2)을 형성하고, 전체구조 상부에 게이트 산화막(3)과 게이트 전극 및 워드선용 폴리실리콘막을 시간지연없이 증착한 후, 상기 게이트 전극 및 워드선용 폴리실리콘막내에 불순물 이온주입 공정을 실시한 다음, 일련의 포토리소그라피 공정에 의해 형성된 포토레지스트를 사용한 식각 공정에 의해 상기 게이트 전극 및 워드선용 폴리실리콘막을 식각하여 게이트전극(4) 및 워드선(4')을 형성한다.
이어서, LDD(Lightly Doped Drain)방식에 의해 저농도 불순물 이온주입(N-)공정을 실시하고, 상기 게이트 전극(4) 및 워드선(4')측벽에 산화막 스페이서(5)를 형성한 후, 상기 산화막 스페이서(5)를 이온주입 마스크로 사용하여 고농도 불순물 이온주입(N+)공정을 실시하여 소오스/ 드레인 영역(6,6')을 형성하여 통상적인 전계효과 트랜지스터를 형성한다.
계속해서, 전체구조 상부에 평탄화용 절연막으로 소정두께의산화막(7)을 증착하고, 전면 에치백하여 평탄화한 다음, 후속 전하저장 전극의 표면적 확보를 위해 전하저장전극 패턴형성을 위한 포토레지스트 패턴 측벽에 형성되는 희생 산화막 스페이서를 제거하기 위한 습식식각 공정시 상기 평탄화용 절연막인 산화막(7)이 손실되는 것을 방지하기 위한 식각장벽막으로 상기 산화막(7) 상부에 소정 두께의 실리콘 질화막(8)을 증착한 후, 전하저장전극 콘택홀용 마스크를 사용한 선택식각 공정에 의해 상기 실리콘 질화막(8) 및 상기 평탄화용 절연막인 산화막(7)을 식각하여 상기 전계효과 트랜지스터의 소오스/드레인 영역(6,6')이 노출되는 콘택홀을 형성한 다음, 전체구조 상부에 전하저장전극용 제1폴리실리콘막(9)을 증착하고, 불순물 도핑 공정을 실시한 상태의 단면도이다. 이때, 상기 전하저장전극(8)은 워드선(4')과 게이트 전극(4)의 수직 방향으로 워드선과 게이트 전극보다 넓게 확장되어 덮여 있고, 전하저장전극의 중앙에는 스페이서 모양의 테두리를 갖는 원통모양의 홈이 형성되도록 하여 전하저장전극의 유효 면적을 증가시킨다.
이어서, 제2도(b)는 전체구조 상부에 포토레지스트를 도포하고, 전하저장전극용 마스크를 사용한 일련의 포토리소그라피 공정을 거쳐 상기 포토레지스트를 패터닝한 다음, 상기 포토레지스트 패턴(10) 상부에 일정 두께의 희생 산화막을 증착한 후, 전면식각하여 상기 포토레지스트 패턴(10)측벽에 희생 산화막 스페이서(11)를 형성한 단면도이다.
계속해서, 제2도(c)는 상기 포토레지스트 패턴(10)과 희생 산화막 스페이서(11)을 식각 마스크로 하여 상기 전하저장전극용 제1폴리실리콘막(9)의 일부분을 식각하되, 이후에 형성될 전하저장전극용 제2폴리실리콘막 (12)의 두께를 감안하여 식각한 후, 상기 포토레지스트 패턴(10)을 제거하고, 전체구조 상부에 전하저장전극용 제2폴리실리콘막(12)을 증착한 후, 불순물 도핑 공정을 진행하지 않은 상태의 단면도이다.
이어서, 제2도(d)는 상기 전하저장전극용 제1 및 제2폴리실리콘막(9,12)을 전면식각하여 상기 전하저장전극용 제2폴리실리콘막(12)을 스페이서 형태로 상기 희생 산화막 스페이서(11) 내부 측벽에 잔류시켜 최종적인 원통형 전하저장전극을 형성한 상태의 단면도이다.
마지막으로, 제2도(e)는 상기 희생 산화막 스페이서(11)를 습식식각 공정에 의해 제거하고, 상기 원통형전하저장전극의 표면을 따라 NO 또는 ONO 복합구조의 유전막(13)을 형성한 다음, 전체구조 상부에 플레이트 전극용 폴리실리콘막(14)을 증착한후, 불순물 도핑 공정을 진행한 다음, 식각하여 패터닝함으로써, 최종적인 캐피시터를 완성된 단면도이다.
이때, 상기 후속 전하저장전극용 제2폴리실리콘막은 유전막(13)을 성장시키는 등의 후속 열공정을 통하여 상기 전하저장전극용 제2폴리실리콘막은 상기 전하저장전극용 제1폴리실리콘막내에 도핑된 불순물이 확산되어 상기 제1전하저장전극용 폴리실리콘막과 더불어 전하저장전극의 역할을 수행하게 된다.
또한, 후속 전하저장전극의 표면적 확보를 위해 사용한 희생 산화막 스페이서를 제거하기 위한 습식식각 공정시 상기 평탄화용 절연막인 산화막(7)이 손실되는 것을 방지하기 위한 식각장벽막으로 상기 실리콘 질화막(8)은 사용하지 않고, 진행하여 상기 희생 산화막 스페이서 제거를 습식식각시 하부의 평탄화용 절연막인 산화막(7)이 언더컷지도록 한 후, 이후에 형성될 전하저장전극용 제2폴리실리콘막이 충입되도록하여 전하저장전극의 용량을 증가시킬 수 있으며, 상기 전하저장전극의 용량을 증가시키기 위해 상기 NO 또는 ONO유전막에 비해 유전율이 좋은 탄탈륨옥사이드막(Ta2O5)을 사용할 수 있다.
그리고, 제2도(f)는 본 발명의 이해를 돕기 위해 제2도(e)의 A부분을 게이트 전극과 수평방향으로 절단한 단면도이다.
상기와 같이 이루어지는 본 발명은 전하저장전극용 제1폴리실리콘막 상부에 형성된 전하저장전극 형성을 위한 포토레지스트 패턴 측벽에 희생 산화막 스페이서를 형성하고, 전체구조 상부에 전하저장전극용 제2폴리실리콘막을 증착한후, 상기 희생 산화막 스페이서를 사용한 식각공정에 의해 상기 전하저장전극용 제2폴리실리콘막을 스페이서 형성으로 잔류시켜 원통형 전하저장전극을 형성함으로써, 종래의 일반적인 스택형 전하저장전극에 비해 유효 표면적이 증가된 전하저장전극을 얻을 수 있어 전하저장 용량의 증가로 인한 소자의 신뢰성을 향상시킬수 있는 효과가 있다.

Claims (6)

  1. 반도체 소자 제조방법에 있어서, 통상적인 전계효과 트랜지스터가 기형성된 반도체 기판상에 평탄화용 절연막을 형성하는 단계; 상기 평탄화용 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계; 전체구조 상부에 제1전도막을 형성하는 단계; 상기 제1전도막상에 포토레지스트를 도포한 후 전하저장전극 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴 측벽에 희생 산화막 스페이서를 형성하는 단계; 상기 포토레지스트 패턴 및 희생 산화막 스페이서를 식각장벽으로 제1전도막의 일부를 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 전체구조 상부에 제2전도막을 형성한 후, 전면식각하여 상기 희생 산화막 스페이서 내부 측벽에 제2전도막 스페이서를 형성하는 단계; 상기 희생 산화막 스페이서 및 상기 제2전도막 스페이서를 식각장벽으로 상기 제1전도막을 식각하여 원통형 전하저장전극을 형성하는 단계; 상기 희생 산화막 스페이서를 제거하는 단계; 및 전체구조상부에 유전막 및 제3전도막을 형성한 다음, 선택식각하여 플래이트 전극을 형성하는 단계를 포함해서 이루어진 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 평탄화용 절연막은 단일 산화막층으로 이루어진 것을 특징으로 하는 반도체 소자의 캐피시터 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 희생 산화막 스페이서 제거시 상기 평탄화용 절연막인 산화막이 손실되는 것을 방지하기 위하여 상기 평탄화용 절연막 상부에 소정두께의 식각장벽막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐피시터 제조방법.
  4. 제3항에 있어서, 상기 평탄화용 절연막인 산화막 상부에 형성되는 식각장벽막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 캐피시터 제조방법.
  5. 제1항에 있어서, 상기 유전막은 산화막/질화막/산화막이 차례로 적층된 막인 것을 특징으로 하는 반도체 소자의 캐피시터 제조방법.
  6. 제5항에 있어서, 상기 유전막은 탄탈륨옥사이드막(Ta2O5)인 것을 특징으로하는 반도체 소자의 캐피시터 제조방법.
KR1019930008840A 1993-05-21 1993-05-21 반도체 소자의 캐패시터 제조방법 KR970000977B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019930008840A KR970000977B1 (ko) 1993-05-21 1993-05-21 반도체 소자의 캐패시터 제조방법
US08/247,238 US5447881A (en) 1993-05-21 1994-05-23 Method for the fabrication of capacitor in semiconductor device
JP6130825A JP2545199B2 (ja) 1993-05-21 1994-05-23 半導体素子のキャパシタ―製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930008840A KR970000977B1 (ko) 1993-05-21 1993-05-21 반도체 소자의 캐패시터 제조방법

Publications (1)

Publication Number Publication Date
KR970000977B1 true KR970000977B1 (ko) 1997-01-21

Family

ID=19355835

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930008840A KR970000977B1 (ko) 1993-05-21 1993-05-21 반도체 소자의 캐패시터 제조방법

Country Status (3)

Country Link
US (1) US5447881A (ko)
JP (1) JP2545199B2 (ko)
KR (1) KR970000977B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19524846B4 (de) * 1994-07-08 2004-11-11 Hyundai Electronics Industries Co., Ltd., Ichon Verfahren zur Herstellung einer feinen, ringförmigen Ladungsspeicherelektrode in einer Halbleitervorrichtung unter Benutzung einer Phasensprungmaske
KR100227070B1 (ko) * 1996-11-04 1999-10-15 구본준 커패시터 및 그의 제조방법
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
US6342681B1 (en) 1997-10-15 2002-01-29 Avx Corporation Surface mount coupler device
TW382810B (en) * 1998-03-20 2000-02-21 United Semiconductor Corp Method of fabricating stack capacitor
TW407372B (en) * 1998-12-11 2000-10-01 United Microelectronics Corp The manufacture method of cylindrical capacitor
KR100363083B1 (ko) 1999-01-20 2002-11-30 삼성전자 주식회사 반구형 그레인 커패시터 및 그 형성방법
KR100317042B1 (ko) 1999-03-18 2001-12-22 윤종용 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법
KR20020043815A (ko) 2000-12-04 2002-06-12 윤종용 반구형 그레인 커패시터의 제조방법
KR100682899B1 (ko) * 2004-11-10 2007-02-15 삼성전자주식회사 저항 변화층을 스토리지 노드로 구비하는 메모리 소자의제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910010043B1 (ko) * 1988-07-28 1991-12-10 한국전기통신공사 스페이서를 이용한 미세선폭 형성방법
JP2886280B2 (ja) * 1990-06-29 1999-04-26 宮城沖電気株式会社 半導体記憶装置の製造方法
US5061650A (en) * 1991-01-17 1991-10-29 Micron Technology, Inc. Method for formation of a stacked capacitor
JP2689031B2 (ja) * 1991-04-01 1997-12-10 三菱電機株式会社 半導体記憶装置およびその製造方法
US5084405A (en) * 1991-06-07 1992-01-28 Micron Technology, Inc. Process to fabricate a double ring stacked cell structure
TW243541B (ko) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
US5266512A (en) * 1991-10-23 1993-11-30 Motorola, Inc. Method for forming a nested surface capacitor
US5192702A (en) * 1991-12-23 1993-03-09 Industrial Technology Research Institute Self-aligned cylindrical stacked capacitor DRAM cell
US5296410A (en) * 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
US5380673A (en) * 1994-05-06 1995-01-10 United Microelectronics Corporation Dram capacitor structure

Also Published As

Publication number Publication date
JPH06338594A (ja) 1994-12-06
JP2545199B2 (ja) 1996-10-16
US5447881A (en) 1995-09-05

Similar Documents

Publication Publication Date Title
US5468670A (en) Method for fabricating a semiconductor memory device having a stacked capacitor cell
JP2664130B2 (ja) 半導体記憶装置の製造方法
KR940009616B1 (ko) 홀 캐패시터 셀 및 그 제조방법
JP3545768B2 (ja) Ｓｏｉ型トランジスタの製造方法
KR0119961B1 (ko) 반도체 소자의 캐패시터 제조방법
KR970000977B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0135067B1 (ko) 반도체 장치의 메모리셀 제조방법 및 구조
KR960011664B1 (ko) 반도체 장치의 캐패시터 형성방법
KR960006718B1 (ko) 반도체 기억장치의 커패시터 및 그 제조방법
KR970000717B1 (ko) 캐패시터 제조방법
KR960006716B1 (ko) 반도체 집적회로 제조 방법
KR100252909B1 (ko) 반도체소자의커패시터제조방법
KR100251983B1 (ko) 캐패시터 제조방법
KR0146245B1 (ko) 반도체 소자의 캐패시터 제조방법
KR940003595B1 (ko) 반도체장치의 제조방법
KR960011663B1 (ko) 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법
KR100250749B1 (ko) 캐패시터의 전하저장전극 형성방법
KR100268939B1 (ko) 반도체 장치의 제조방법
KR960011665B1 (ko) 반도체 소자용 적층 캐패시터 형성방법
KR970000714B1 (ko) 반도체 기억장치 및 그 제조방법
KR0158906B1 (ko) 반도체소자의 캐패시터 제조방법
KR0158908B1 (ko) 반도체소자의 캐패시터 제조방법
KR970004322B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100252542B1 (ko) 디램셀저장전극제조방법
KR0172252B1 (ko) 반도체 메모리 장치의 커패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041220

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee