KR100317042B1 - 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법 - Google Patents
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Abstract
실린더형 커패시터 및 그 제조 방법을 제공한다. HSG(hemispherical grain:반구형 알갱이) 실리콘을 실린더형 커패시터 하부전극 내측벽에 형성하여 커패시턴스를 증가시키는 한편, HSG실리콘이 후속 화학적 식각용액 등에 의해 커패시터로부터 하부전극으로 부터 떨어져 나가는 것을 방지하기 위해 HSG실리콘 형성 직후, 보호막으로서 실리콘 질화막을 얇게 형성한다. 따라서, HSG 실리콘의 이탈로 인한 인접한 커패시터 전극과의 쇼트 등의 문제를 방지할 수 있으며, 커패시턴스가 증가된 신뢰성 있는 커패시터를 제공 할 수 있다.
Description
본 발명은 HSG 실리콘을 가지는 실린더형 커패시터 및 그 제조 방법에 관한 것으로서, 좀 더 구체적으로는 HSG 실리콘이 후속 세정공정 등으로 식각되어 떨어져 나가는 것을 방지하는 실린더형 커패시터 및 그 제조 방법에 관한 것이다.
최근 반도체 장치의 고집적화 경향으로 인해 일정한 크기의 웨이퍼 상에 형성되어 지는 단위 소자들이 차지하는 면적은 점점 줄어들고 있다. 이로 인해 커패시터가 차지하는 면적도 줄어들고 있다. 커패시터는 주로 기억 소자에 사용되어지는데 마주 보는 도전체와 그 사이에 존재하는 유전막으로 구성된다. 이러한 커패시터는 일정한 수준의 커패시턴스를 필요로 한다.
주지하는 바와 같이, 커패시터의 커패시턴스는 유전막의 두께, 유전막의 유전율 및 커패시터의 유효 표면적과 관련이 있는데, 유전막의 두께가 얇을수록, 유전율이 높을수록, 그리고 커패시터 전극의 표면적이 클수록 증가한다. 상술한 바와 같이 반도체 고집적화 경향은 커패시터가 차지하는 면적을 감소시키며 이로 인해 커패시턴스도 필연적으로 감소하고 있다. 이에 따라 커패시턴스를 증가시키기 위해 많은 노력을 하고 있다. 예를 들어 유전막의 두께를 매우 얇게 형성하는 방법, 유전율이 높은 유전막을 사용하는 방법 그리고 커패시터 전극의 유효 표면적을 증가시키는 방법이 있는데, 일반적으로 커패시터 전극의 유효면적을 증가시키는 방법이 널이 사용되고 있다.
커패시터 전극의 유효 표면적을 증가시키기 위해 삼차원적으로 커패시터를 제조하고 있으며 대표적으로 스택형 커패시터가 있다. 스택형 커패시터는, 예를 들면 이중 스택형(double-stacked), 핀 스택형(fin stacked), 실린더형 (cylindrical), 그리고 박스 구조(box structure) 커패시터 등이 있다.
상기와 같은 삼차원적 커패시터 전극의 내부 표면과 외부 표면 모두 커패시터 전극의 유효 면적이 되기 때문에, 실린더형 커패시터가 삼차원 스택형 커패시터들 중에서 가장 바람직한 커패시터 형태이다.
한편, 최근에는 새로운 기술, 즉 커패시터 전극용 폴리실리콘의 표면 형태에 변화를 가함으로써, 유효면적을 증가시키는 기술이 개발되고 있다. 상기 표면의 형태 변화는 폴리실리콘의 핵 형성 및 성장 조건을 컨트롤하거나 또는 조작하는 것 등에 의한다. 예를 들면, HSG 실리콘막이 커패시터 전극의 표면적과 커패시턴스를 증가시키기 위해 커패시터 하부전극 상에 증착되는 방법이 사용되어 지고 있다.
그러나 이러한 HSG 실리콘을 이용한 커패시터 제조 공정은 몇 가지 문제점을 가지고 있다. 일 예로, HSG 실리콘이 후속 화학적 식각용액을 사용하는 식각공정 등으로 인해 커패시터 하부 전극인 실리콘막으로부터 쉽게 떨어져 나갈 가능성이 있으며 이로 인해 인접한 커패시터와 전기적으로 쇼트(short)를 유발하며 이로 인해 커패시터의 신뢰성을 확보할 수 없게 된다.
따라서, 본 발명은 상술한 바와 같은 견지에서 제안된 것으로서, 커패시터 전극의 유효 면적을 증가시키기 위해 HSG 실리콘을 실린더형 커패시터 하부전극 상에 형성하는 공정에 있어서 HSG 실리콘이 후속 세정공정 등으로 떨어져 나가는 것을 방지하는 방법 실린더형 커패시터 제조 방법 및 이에 따른 실린더형 커패시터를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 HSG 실리콘을 가지는 실린더형 커패시터 제조의 신뢰성을 확보하는데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 HSG 실리콘을 가지는 커패시터를 개략적으로 나타내는 단면도;
도 2a 내지 도 2h는 도 1에 나타난 커패시터의 제조 공정 단계를 순차적으로 나타내는 개략적인 단면도;
도 3은 본 발명의 다른 실시예에 따른 HSG 실리콘을 가지는 커패시터를 개략적으로 나타내는 단면도; 그리고
도 4a 내지 도 4i는 도 3에 나타난 커패시터의 제조 공정 단계를 순차적으로 나타내는 개략적인 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자격리막
104 : 트랜지스터 106, 112 : 절연막
108 : 비트 라인 패턴 110 : 커패시터 콘택 플러그
114, 126, 132 : 실리콘 질화막 116 : PE-TEOS막
118 : 반사방지막 120 : 실린더형 오프닝
120, 136 : 폴리실리콘 124 : HSG실리콘
128 : 평탄화 USG막
134 : 산화막
(구성)
본 발명의 가장 큰 특징은, HSG 실리콘을 실린더형 커패시터 하부 전극 상에 형성한 후, 이를 후속 세정공정 등에서 식각되어 떨어져나가는 것을 방지하기 위해 HSG 실리콘 형성 직후 HSG 실리콘 보호막으로 실리콘 질화막을 형성하는 데 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, HSG 실리콘을 가지는 실린더형 커패시터 제조 방법은, 먼저 반도체 기판 상에 형성된 제 1 절연막 내에 커패시터 콘택 플러그가 형성된다. 상기 반도체 기판 상에는 이미 트랜지스터가 형성되어 있다. 상기 콘택 플러그는 상기 반도체 기판의 활성 영역 좀 더 구체적으로 말하면 상기 트랜지스터의 소스/드레인 영역과 연결되도록 형성된다. 상기 결과물 상에 식각 정지막으로 실리콘 질화막(제 1 실리콘 질화막)이 형성된다. 상기 식각 정지 실리콘 질화막 상에 커패시터 하부 전극의 높이를 정의하는 제 2 절연막이 PE-TEOS막으로 형성된다. 사진 식각 공정을 통해 상기 제 2 절연막 및 상기 식각 정지 실리콘 질화막을 패터닝 하여 적어도 상기 커패시터 콘택 플러그를 노출시키는 실린더형 오프닝이 형성된다. 상기 식각정지 실리콘 질화막으로 인해 오프닝 형성 공정 마진이 증가하게 된다. 상기 오프닝 및 상기 제 2 절연막인 PE-TEOS막 상에 소정의 두께를 갖는 커패시터 하부 전극으로 사용되는 도전막으로 도핑된 폴리실리콘이 증착된다. 상기 도핑된 폴리실리콘막 상에 커패시터 하부전극의 유효면적을 증가시키기 위해 HSG 실리콘이 형성되고 인시츄(in-situ)로 포스핀 등이 도핑된다. 다음 공정은 상기 HSG 실리콘 보호막 형성 공정으로서 상기 HSG 실리콘이 형성된 하부 전극 상에 HSG 실리콘 보호 실리콘 질화막(제 2 실리콘 질화막)이 증착된다. 상기 HSG 실리콘 보호 실리콘 질화막은 후속 산화막 제거공정에서 상기 HSG 실리콘을 보호할 수 있는 최소한의 두께 이상 즉 약 5Å이상의 두께로 형성된다. 평탄화 공정을 위해 평탄화막으로 제 3 절연막으로 USG막이 증착되고 상기 제 2 절연막인 PE-TEOS막이 노출될 때까지 평탄화 공정이 수행된다. 상기 제 3 절연막은, 상기 평탄화 공정시 오프닝 내부의 HSG 실리콘의 오염 및 손상을 방지하는 역할을 한다. 상기 PE-TEOS막 및 USG막이 LAL 용액을 이용한 습식식각으로 제거되고 실린더 내부에 HSG 실리콘이 형성된 실린더형 커패시터 하부전극이 형성된다. 이에 따라 하부전극의 내측벽 및 외측벽이 노출된다. 이때, 상술한 바와 같이 HSG 실리콘막 상에 실리콘 질화막이 형성되어 있어 습식 식각공정에서 HSG 실리콘이 보호된다. 한편 상기 식각 정지 실리콘 질화막은 상기 PE-TEOS막 및 USG막 제거 공정시 식각 정지 역할을 하여 하부의 제 1 절연막이 식각 되는 것을 방지한다. 상기 하부전극 및 상기 식각정지 실리콘 질화막 상에 유전막 형성용 실리콘 질화막(제 3 실리콘 질화막)이 형성된다. 산화 공정이 수행되어 상기 유전막 형성용 실리콘 질화막 상에 산화막이 형성되어 질화막/산화막의 커패시터 유전막이 완성된다. 이때, 상기 유전막은 실린더형 하부전극 외측벽에 비해 상대적으로 하부전극 내측벽에 두껍게 형성된다. 마지막으로 상기 질화막/산화막 유전막 상에 커패시터 상부 전극으로 도핑된 폴리실리콘막이 증착되어 실린더형 커패시터가 완성된다.
상술한 방법에 있어서, 실린더형 오프닝 내부의 USG막 및 상기 PE-TEOS막 제거 후, 인산을 이용한 습식세정 공정이 수행 될 수 있다. 이는 실린더형 오프닝 내부에 잔존할 수도 있는 USG막을 완전히 제거하기 위해서이다.
상술한 방법에 의한 HSG 실리콘을 가지는 실린더형 커패시터는 하부전극, 유전막 및 상부전극으로 구성되고, HSG 실리콘은 상기 실린더형 커패시터 하부전극의 내측벽 상에 형성된다. 상기 유전막은 실리콘 질화막/산화막으로 구성되며, 상기 실린더형 하부전극의 외측벽 보다 내측벽에서 더 두껍게 형성된다. 이는 하부전극 내측벽에서는 상기 HSG 실리콘 보호 실리콘 질화막 및 유전막 형성용 실리콘 질화막의 두 층의 실리콘 질화막으로 이루어 지지만 하부전극 외측벽에는 HSG 실리콘 보호 실리콘 질화막이 없기 때문이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, HSG 실리콘을 가지는 실린더형 커패시터 제조 방법은, 먼저 활성영역이 정의된 반도체 기판 상에 제 1 산화막 및 제 1 실리콘 질화막이 차례로 형성된다. 상기 제 1 실리콘 질화막 및 제 1 산화막이 패터닝 되어 상기 반도체 기판의 상기 활성영역을 노출시키는 콘택홀이 형성된다. 상기 콘택홀에 도전성 물질막 예를 들면 도핑된 폴리실리콘막을 증착한 후 평탄화 공정이 수행되어 도전성 플러그가 형성된다. 상기 평탄화 공정은 상기 제 1 실리콘 질화막 상부가 나타날 때까지 진행된다. 상기 제 1 실리콘 질화막 및 상기 도전성 플러그 상에 제 2 산화막이 증착된다. 상기 제 2 산화막은 커패시터 하부전극의 높이를 결정하며 예를 들면 PE-TEOS막으로 형성된다. 상기 제 2 산화막이 식각되어 상기 도전성 플러그 및 그 양측의 상기 제 1 실리콘 질화막을 노출시키는 커패시터 형성을 위한 실린더형 오프닝이 형성된다. 상기 실린더형 오프닝 및 상기 제 2 산화막 상에 하부전극 형성을 위해 도핑된 폴리실리콘이 증착된다. 상기 도핑된 폴리실리콘 하부전극 상에 HSG 실리콘이 형성된다. 다음 공정은 상기 HSG 실리콘 보호막 형성 공정으로서 제 2 실리콘 질화막이 상기 HSG 실리콘을 포함하여 하부전극 상에 증착된다. 상기 제 2 실리콘 질화막은 후속 산화막 제거공정에서 상기 HSG 실리콘을 보호할 수 있는 최소한의 두께 이상 즉 약 5Å이상의 두께로 형성된다. 평탄화 공정을 위해 제 3 산화막으로 USG막이 증착되고 상기 제 2 산화막인 PE-TEOS막이 노출될 때까지 평탄화 공정이 수행된다. 상기 제 3 산화막은, 상기 평탄화 공정시 오프닝 내부의 HSG 실리콘의 오염 및 손상을 방지하는 역할을 한다. 상기 PE-TEOS막 및 USG막이 LAL 용액을 이용한 습식식각으로 제거되고 실린더 하부전극 내부에 HSG 실리콘이 형성된 실린더형 커패시터 하부전극이 형성된다. 이로 인해 실린더형 커패시터 하부전극의 외부 및 내부가 노출된다. 이때, 상술한 바와 같이 HSG 실리콘막 상에 제 2 실리콘 질화막이 있어 습식 식각 공정에서 HSG 실리콘이 보호되고, 또한 상기 제 1 실리콘 질화막으로 인해 하부의 제 1 산화막이 보호된다. 다음, 상기 제 1 실리콘 질화막이 인산 등의 습식식각 용액으로 제거되고, 상기 커패시터 하부전극 하부가 언더컷된다. 이때, 상기 제 2 실리콘 질화막도 동시에 제거된다. 언더컷으로 인해 상기 커패시터의 표면적이 증가하게되어 커패시턴스가 그만큼 늘어나게 된다. 즉, 상기 제 1 실리콘 질화막이 제거됨으로 인해, 상기 제 1 산화막 및 상기 제 1 실리콘 질화막 내에 형성되어 있던 도전성 플러그 일부가 노출되고 또한 상기 실린더형 커패시터 하부전극의 바닥이 노출되게 된다. 도전성 플러그는 상기 제 1 산화막 상부 표면으로부터 상기 제 1 실리콘 질화막 두께 만큼 상부로 돌출하게 되고 돌출한 플러그의 상부는 상기 실린더형 하부전극 바닥에 접촉하여 전기적으로 연결된다. 상기 노출된 하부전극 및 상기 제 1 산화막 그리고 상기 돌출한 도전성 플러그 표면 상에 유전막 형성용 제 3 실리콘 질화막이 형성된다. 산화 공정이 수행되어 상기 제 3 실리콘 질화막 상에 산화막이 형성되어 실리콘 질화막/산화막의 커패시터 유전막이 완성된다. 마지막으로 상기 실리콘 질화막/산화막 유전막 상에 커패시터 상부 전극으로 도핑된 폴리실리콘막이 증착되어 실린더형 커패시터가 완성된다.
상술한 방법에 의해 형성되는 실린더형 커패시터는 하부전극, 유전막 및 상부전극으로 구성된다. 하부전극 내측벽에는 HSG 실리콘이 형성되어 있다. 상기 실린더형 커패시터 하부전극의 바닥은 절연막 내에 형성된 도전성 플러그를 통해 반도체 기판의 활성영역과 전기적으로 연결되어 있되, 상기 하부전극 바닥 하부에는 언더컷이 형성되어 있다. 즉, 상기 도전성 플러그는 상기 절연막 표면 상으로 돌출되어 있고 돌출된 플러그 상부 표면과 상기 커패시터 하부전극 바닥이 접촉하여 연결되어 있다. 따라서, 상기 실린더형 커패시터 하부전극 외부 및 내부 뿐 아니라, 바닥 그리고 플러그 일부까지도 노출되어 있어 유전막과 접속하는 표면적이 증가하게 된다. 상기 유전막은 상기 노출된 실린더형 하부전극 및 플러그 그리고 상기 절연막 상에 형성되어 있다. HSG 실리콘은 상기 실린더형 커패시터 하부전극의 내부 표면 상에 형성되어 있다. 상기 유전막은 실리콘 질화막/산화막의 이중층으로 구성되어 있다.
(작용)
따라서, 도 2d 내지 도 2g에 나타난 바와 같이, 본 발명의 실시예에 따른 신규한 실린더형 커패시터 제조 방법은, HSG 실리콘 형성 직후, 그 보호막으로 실리콘 질화막을 형성한다. 상기 실리콘 질화막은 산화막과 식각 선택비가 우수하여, LAL 용액을 이용한 산화막 세정공정에서 HSG 실리콘이 세정용액에 의해 식각되어 떨어져 나가는 것을 방지한다. 따라서, 인접한 커패시터와의 전기적 쇼트를 방지할 수 있으며 나아가 신뢰성 있는 커패시터를 제공할 수 있다.
(실시예)
이하, 도 1 내지 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다. 도 4a 내지 도 4i에 있어서, 도 2a 내지 도 2g에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서는 동일한 참조번호를 병기한다. 본 발명은 실린더형 커패시터 및 그 제조 방법에 관한 것이다. 반도체 기판 상에 형성되는 여러 소자들 예를 들면 트랜지스터, 비트 라인 등은 일반적으로 기억 소자 형성 공정에서 사용되는 잘 알려진 방법으로 형성되기 때문에 이에 대한 자세한 설명은 간략히 한다. 일반적으로 반도체 제조 공정은 동시에 다수의 소자, 다수의 오프닝 등이 형성되지만, 설명의 명확화 및 도의 간략화를 위해, 이하에서 제시되는 도 1 내지 도 4에는 단지 하나의 트랜지스터, 하나의 커패시터 콘택 플러그, 하나의 비트 라인 패턴 및 하나의 커패시터가 나타나 있다.
도 1은 본 발명의 실시예에 따른 실린더형 커패시터를 개략적으로 나타내고 있다. 도 1에 있어서, 참조번호 100은 반도체 기판을, 참조번호 102는 소자격리막을, 참조번호 104는 트랜지스터를, 참조번호 106, 110은 제 1 및 제 2 절연막을, 참조번호 108은 비트라인 패턴을, 참조번호 112는 하부전극용 콘택 플러그를, 참조번호 114는 식각 정지 실리콘 질화막(제 1 실리콘 질화막)을, 참조번호 122는 실린더형 하부전극을, 참조번호 124는 하부전극 내측벽 상에 형성된 HSG 실리콘을, 참조번호 126은 HSG 실리콘 보호용 실리콘 질화막(제 2 실리콘 질화막)을, 참조번호 132는 유전막용 실리콘 질화막(제 3 실리콘 질화막)을, 참조번호 134는 유전막용 산화막을, 참조번호 134는 커패시터 상부전극을 각각 가리킨다.다시 도 1을 참조하면, 커패시터 유전막은 실린더형 커패시터 내부에서는 HSG 실리콘 보호 실리콘 질화막(126), 다른 실리콘 질화막(132) 및 산화막(134)으로 이루어지나 외부에서는 상기 다른 실리콘 질화막(132) 및 산화막(134)으로 이루어지며, 따라서 외부에서보다 내부에서 더 두껍게 형성되어 있다. 이는 본 발명의 중요한 특징인 HSG 실리콘(124) 상에 형성된 상기 HSG 실리콘 보호 실리콘 질화막(126) 때문이다. 상기 HSG 실리콘 보호용 실리콘 질화막(126)은 약 5Å 이상의 두께를 가지면 충분히 상기 HSG 실리콘(124)을 산화막 세정공정에서 화학적 식각용액(chemical solution)에 의한 식각을 방지할 수 있다. 본 실시예에 있어서는 약 5Å 내지 25Å의 두께로 형성된다.
구체적으로 본 발명의 일 실시예에 따른 실린더형 커패시터는 상기 제 2 절연막(110) 및 제 1 절연막(106)의 소정 부분에 형성된 콘택 플러그(112)를 통해 상기 반도체 기판(100)의 활성영역 즉, 소스/드레인 영역의 일측에 전기적으로 연결된다. 상기 실린더형 커패시터는 상기 콘택 플러그(112)에 전기적으로 연결되도록 상기 제 2 절연막(110) 상에 형성되어 있으며, 그 내측벽에는 HSG 실리콘(124)이 형성되어 있다. 또한 상기 제 2 절연막(110) 상부 및 상기 하부전극 외측벽 하부 상에 식각 정지 실리콘 질화막(114)이 형성되어 있다.전극 표면적을 증가시키기 위해 상기 하부전극(122) 내측벽 상에 HSG 실리콘(124)이 형성되어 있다. 상기 HSG 실리콘(124)을 가지는 하부전극(122) 및 상기 식각 정지 실리콘 질화막(114) 상에 다층의 커패시터 유전막(126, 132, 134) 및 상부전극(136)이 차례로 형성되어 있다.상기 제 1 절연막(106) 내에는 트랜지스터(104)가 형성되어 있고, 상기 제 1 절연막(106)을 뚫고 소스/드레인 영역, 구체적으로 드레인 영역에 전기적으로 접속하도록 비트라인 패턴(108)이 상기 제 1 절연막(106) 상에 형성되어 있다. 상기 비트라인 패턴(108)은 상기 제 1 절연막(106) 상에 형성된 제 2 절연막(110)에 의해 커패시터와 전기적으로 절연되어 진다.이하 도 2a 내지 도 2h를 참조하여 도 1에 도시된 실린더형 커패시터 제조 방법을 상세히 설명한다. 도 2a는 본 발명의 실시예에 따라 트랜지스터, 비트라인, 커패시터 콘택 플러그 등이 형성되어 있는 반도체 기판의 단면을 개략적으로 나타내고 있다. 여기서 반도체 기판이란 반도체 소자가 형성되는 웨이퍼의 일부분을 가리키는 것으로서 일반적으로 실리콘 기판이다. 먼저 반도체 기판(100)이 준비된다. 상기 반도체 기판(100) 상에 활성 영역을 정의하기 위해 소자격리막(102)이 형성된다. 즉 활성영역을 상기 소자격리막(102)이 둘러싸며 인접한 활성영역과 전기적으로 격리시킨다. 상기 소자격리막(102)은 국부적 실리콘 산화(local oxidation of silicon) 방법 또는 트렌치 격리(trench isolation) 방법 등에 의해 형성 할 수 있다. 다음 통상적인 방법으로 트랜지스터(104)가 활성 영역 상에 형성된다. 상기 트랜지스터는 게이트 전극(폴리실리콘 단일층 또는 폴리실리콘과 실리사이드와의 다층 구조), 캡핑 실리콘 질화막, 실리콘 질화막 사이드 스페이서, 그리고 한 쌍의 소스/드레인 영역으로 이루어진다.
제 1 절연막(106)이 통상적인 방법으로 상기 반도체 기판(100) 전면에 증착된다. 상기 제 1 절연막(106)은 예를 들면 BPSG(borophosphosilicate glass:보로포스포 실리케이트 글래스)막 또는 TEOS(tetraethylorthosilicate)막 등의 산화막이다. 다음 공정은 비트라인 패턴 형성 공정으로서 상기 제 1 절연막(106)을 패터닝하여 상기 소스/드레인 영역의 일 측, 즉 드레인 영역을 노출시키고, 도전물질을 증착하고 패터닝하여 비트라인 패턴(108)을 형성한다. 다음, 상기 제 1 절연막(106) 및 상기 비트라인 패턴(108) 상에 제 2 절연막(110)이 형성된다. 상기 제 2 절연막(110)은 산화막으로서 예를 들면 TEOS막, BPSG막 등을 포함한다.
다음 공정은 커패시터 형성 공정이다. 먼저, 상기 제 2 절연막(110) 및 상기 제 1 절연막(106)을 패터닝하여 상기 소스/드레인의 다른 측, 즉 소스 영역을 노출시키는 콘택홀을 형성하고 도전물질을 증착한 후, 평탄화 공정을 수행하면 도 2a에 도시된 바와 같이 커패시터 콘택 플러그(112)가 형성된다. 상기 평탄화 공정은 상기 제 2 절연막(110) 상부가 노출될 때까지 진행된다. 상기 플러그 도전물질은 예를 들면 도핑된 폴리실리콘을 포함한다. 여기서, 상기 도전물질을 증착하기 전에 절연막 스페이서 형성 공정이 더 수행될 수 있다. 즉, 절연막인 실리콘 질화막을 상기 콘택홀 내부에 증착한 후 에치백(etchback) 공정을 수행하여 상기 콘택홀 양측벽에 실리콘 질화막 스페이서를 형성한다. 그리고 나서 상술한 도전 플러그(112)를 형성한다.
다음 도 2b를 참조하면, 상기 제 2 절연막(110) 및 상기 플러그(112) 상에 식각 정지막으로서 제 1 실리콘 질화막(114)이 약 300Å의 두께로 형성된다. 상기 제 1 실리콘 질화막(114)은 통상적인 방법인 LPCVD법 등에 의해 형성된다. 다음 제 3 절연막(116)이 상기 제 1 실리콘 질화막(114) 상에 증착된다. 상기 제 3 절연막(116)은 커패시터의 높이를 결정하며 약 12,000Å의 두께로 증착된다. 상기 제 3 절연막(116)은 산화막으로서 TEOS(tetraethylorthosilicate) 소스(source)를 분해함으로서 형성된다. 다음 포토공정의 최소선폭(CD:critical dimension) 변이(variation)를 최소화하기 위해 반사방지막(anti reflection layer)(118)이 상기 제 3 절연막(116) 상에 약 260Å의 두께로 형성된다. 상기 반사방지막(118)은 예를 들면 실리콘산화질화막(siliconoxynitride layer)을 포함한다.
다음 공정은 실린더형 커패시터 형성을 위한 오프닝 형성 공정으로서 도 2c에 개략적으로 도시되어 있다. 상기 반사방지막(118) 상에 포토레지스트막(미도시)이 스핀 코팅되고 패터닝된다. 상기 패터닝된 포토레지스트막을 사용하여 상기 반사방지막(118) 및 상기 제 3 절연막인 TEOS막(116)막이 식각되어 오프닝이 형성되고 상기 패터닝된 포토레지스트막이 애싱 및 스트립공정으로 제거된다. 이때 상기 제 1 실리콘 질화막(114)이 식각 정지층으로 사용된다. 그리고 나서 상기 오프닝 하부의 노출된 상기 제 1 실리콘 질화막(114)이 건식 식각으로 제거되어 상기 플러그(112) 및 그 양측의 상기 제 2 절연막(110)을 노출시키는 오프닝(120)이 완성된다. 상기 제 1 실리콘 질화막(114) 제거시에 상기 반사방지막(118)도 동시에 제거된다.
다음 공정은 커패시터 하부 전극 및 HSG 실리콘 형성 공정으로 도 2d에 개략적으로 도시되어 있다. 상기 오프닝(120) 내부, 즉, 바닥 및 양측벽 상에 하부전극용 도전막인 도핑된 폴리실리콘(122)이 약 500Å 이상의 두께로 증착된다. 본 실시예에 있어서는 약 500Å 내지 600Å의 두께로 증착된다. 다음 상기 도핑된 폴리실리콘(122)막 상에 포스핀(PH3)등으로 도핑된 HSG 실리콘(124)이 통상적인 방법을 통해 형성된다.
다음 도 도2e를 참조하면, 상기 HSG 실리콘(124) 상에 본 발명의 가장 중요한 특징인 HSG 실리콘 보호용 제 2 실리콘 질화막(126)이 후속 산화막 제정공정 등에서 상기 HSG 실리콘(124)을 보호하기 위해 증착된다. 상기 제 2 실리콘 질화막(126)은 후속 산화막 제거공정에서 상기 HSG 실리콘(124)을 보호할 수 있는 최소한의 두께 이상 즉 약 5Å이상의 두께로 형성되며 본 실시예에 있어서는 약 5Å내지 25Å의 두께를 가지도록 LPCVD법 등으로 증착된다. 상기 제 2 실리콘 질화막(126)은 산화막과 식각 선택비가 우수하여 후속 산화막 제거공정에서 상기 HSG 실리콘(124)이 공격을 받아 하부 전극용 폴리실리콘막(122)으로부터 떨어져 나가는 것을 방지한다. 다음 평탄화막으로서 제 4 절연막(128)이 상기 오프닝(120)을 완전히 채우도록 증착된다. 예를 들면 USG(undoped silicate glass)막이 약 3,000Å의 두께로 증착된다.
다음 도 2f를 참조하며, 커패시터 하부 전극을 인접한 하부 전극과 전기적으로 격리시키기 위해 평탄화 공정이 진행된다. 상기 평탄화 공정은 예를 들면 화학적 물리적 연마(chemical mechanical polishing:CMP) 공정으로 수행될 수 있으며, 상기 제 3 절연막인 TEOS막(116)이 나타날 때까지 수행된다. 그 결과 인접한 전극과 전기적으로 분리된 내측벽에 HSG 실리콘(124)이 형성된 실린더형 커패시터 하부전극이 완성된다. 이때, 상기 제 4 절연막(128)은 상기 하부 전극(122, 124) 내부의 오염 및 손상을 방지하는 역할을 한다.
다음, 상기 오프닝(120) 내부, 즉 실린더형 커패시터 하부전극 내부에 남아 있는 제 4 절연막(128) 과 오프닝 양측, 즉, 실린더형 커패시터 하부전극 외측벽을 감싸는 제 3 절연막(116)이 선택적으로 제거되면, 도 2g에 나타난 바와 같이 하부전극(122) 내측벽에만 HSG 실리콘(124)이 형성된 실린더형 커패시터 하부 전극이 완성된다. 그 결과, 하부전극(122) 내부 및 외측벽이 노출된다. 상기 제 3 절연막(116) 및 제 4 절연막(128)의 제거는 습식 식각으로 수행되는 데 LAL 200 용액을 사용한다. 상술한 바와 같이, 상기 제 2 실리콘 질화막(126)은 상기 LAL 200 용액에 저항성이 있어 산화막 제거공정에서 상기 HSG 실리콘(124)을 식각용액으로부터 보호한다. 그리고 상기 제 1 실리콘 질화막(114)은 그 하부의 제 2 절연막(110)이 식각되는 것을 방지하는 식각 정지막으로 작용한다.
다음 도 2h를 참조하면, 내측벽에 HSG 실리콘(124)이 형성된 실린더형 하부전극 상에 형성된 제 2 실리콘 질화막(126) 및 실린더형 하부전극(122) 외측벽 그리고 상기 제 1 실리콘 질화막(114) 상에 제 3 실리콘 질화막(132)이 유전막 형성을 위해 증착된다. 상기 제 3 실리콘 질화막(132)은 약 35Å 내지 70Å의 두께로 형성된다. 다음 커패시터 유전막을 완성하기 위해 산화공정이 수행되어 유전막용 산화막(134)이 상기 제 3 실리콘 질화막(132) 상에 형성된다. 상기 유전막용 산화막(134)은 상기 제 3 실리콘 질화막(132)을 산화시켜 형성한다. 상기 산화공정은 습식 및 건식산화가 모두 가능하나 본 실시예에서는 습식산화로서 수증기(H2O) 분위기에서 O2를 사용하여 약 850oC에서 약 30분간 수행되며, 약 13Å내지 20Å의 두께의 산화막이 형성되고 이로 인해 질화막/산화막으로 이루어진 커패시터 유전막이 완성된다. 그 결과, 상기 실린더형 하부전극 내측벽에는 상기 제 2 실리콘 질화막(126), 상기 제 3 실리콘 질화막 그리고 상기 산화막(134)으로 유전막을 구성하고, 실린더형 하부전극 외측벽에서는 상기 제 3 실리콘 질화막(132) 및 상기 산화막(134)으로 유전막을 구성하게 된다. 따라서 상기 유전막의 총두께는 커패시터 외측벽에서 보다 내측벽에서 더 두껍게 된다. 이는 상기 HSG 실리콘 보호용 제 2 실리콘 질화막(126) 때문이다. 마지막으로 상기 유전막 상에, 즉 상기 산화막(134) 상에 커패시터 상부 전극용 도핑된 폴리실리콘(136)이 약 1,550Å의 두께로 증착되고 실린더형 커패시터가 완성된다.
후속 공정으로 절연막이 증착되고 통상적인 방법으로 배선 공정 및 패시배이션 공정이 수행된다.
상술한 방법에 있어서, 상기 제 3 절연막 및 제 4 절연막(116,128)을 제거한 후, 상기 HSG 실리콘 보호 제 2 실리콘 질화막(126)을 인산용액을 사용하여 선택적으로 제거할 수 도 있다. 이는 실린더형 오프닝 내부에 상기 제 4 절연막(128)의 잔존 가능성을 완전히 제거하기 위함이다. 이때에 상기 제 1 실리콘 질화막(114)도 일부 식각될 수 있다.
상술한 방법에 의하면, HSG 실리콘(124) 형성직후, 그 보호막으로서 실리콘 질화막(126)을 형성함으로써, 후속 하는 산화막 제거공정에서 HSG 실리콘(124)이 공격을 받아 하부전극(122)으로부터 떨어져 나가는 것을 방지할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 실린더형 커패시터를 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 상기 실린더형 커패시터는 하부전극(122), 다층의 유전막(132, 134) 및 상부전극(136)으로 구성된다. HSG 실리콘(124)이 상기 하부전극 내측벽 상에 형성되어 있다. 상기 하부전극(122)의 바닥은 제 1 절연막(106) 및 제 2 절연막(110) 내에 형성된 도전성 콘택 플러그(112)를 통해 반도체 기판(100)의 활성영역, 구체적으로 소스/드레인 영역의 일측(소스 영역)과 전기적으로 연결되어 있다. 상기 하부전극(122) 바닥 하부에는 점선 내부에 나타난 바와 같이 언더컷이 형성되어 있어 커패시터의 유효면적이 그만큼 증가하게 된다. 즉, 상기 콘택 플러그(112)는 제 2 절연막(110) 상부 표면으로부터 소정 높이 돌출해 있으며, 돌출된 콘택 플러그 상부가 상기 실린더형 하부전극(122) 바닥의 소정 부분에 접촉하여 전기적 연결이 이루어 지고 있다. 따라서 실린더형 하부전극 내부 및 외부 뿐 아니라, 하부전극 바닥 및 돌출된 콘택 플러그 일부 까지도 노출되어 커패시턴스에 영향을 주는 유효면적이 증가하게 된다. 상기 다층의 유전막은, 실리콘 질화막(132) 및 유전막용 산화막(134)로 구성되며, 상기 노출된 커패시터 하부전극, 돌출된 콘택 플러그 및 상기 제 2 절연막(110) 상에 형성되어 있고, 상기 상부전극(136)은 상기 유전막용 산화막(134) 상에 형성되어 있다.상기 제 1 절연막(106) 내에는 트랜지스터(104)가 형성되어 있고, 상기 제 1 절연막(106) 상에는 비트라인 패턴(108)이 상기 제 1 절연막(106)의 소정 부분을 뚫고 소스/드레인 역영, 구체적으로 드레인 영역에 전기적으로 접속하도록 형성되어 있다. 상기 비트라인 패턴(108)은 상기 제 1 절연막(106) 상에 형성된 제 2 절연막(110)을 통해 상기 커패시터와 전기적으로 절연되어진다.
이하 도 4a 내지 도 4i를 참조하여 도 3에 개략적으로 도시된 커패시터의 제조 방법을 상술한다. 도 2a 내지 도 2h에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대한 상세한 설명은 생략한다. 먼저 도 4a를 참조하면, 반도체 기판(100) 상에 소자격리막(102)이 형성되어 활성영역을 정의하고, 상기 활성영역 상에 트랜지스터(104)가 형성된다. 다음 상기 결과물 상에 제 1 절연막(106)이 형성되고 통상적인 방법으로 비트라인 패턴(108)이 상기 제 1 절연막(106) 상에 소스/드레인 영역, 구체적으로 드레인 영역에 전기적으로 접속하도록 형성된다. 그리고 나서 제 2 절연막(110)이 형성된다. 상기 제 2 절연막(110) 상에 언더컷 형성을 위한 제 1 실리콘 질화막(114)이 약 300Å내지 2,000Å의 두께로 통상적인 LPCVD법으로 형성된다. 다음 공정은 커패시터 콘택 플러그 형성공정이다. 사진, 식각공정을 통해 상기 제 1 실리콘 질화막(114), 제 2 절연막(110) 및 제 1 절연막(106)이 식각되어 상기 트랜지스터의 소스/드레인 영역, 구체적으로 소스 영역을 노출시키는 콘택홀이 형성된다. 상기 콘택홀 내부 및 상기 제 1 실리콘 질화막(114) 상에 도핑된 폴리실리콘과 같은 도전물질이 증착되고 평탄화 되어 콘택 플러그(112)가 형성된다.
다음 도 4b를 참조하면, 상기 콘택플러그(112) 및 상기 제 1 실리콘 질화막(114) 상에 제 3 절연막(116)과 반사방지막(118)이 증착된다. 제 3 절연막(116)은 약 12,000Å 두께를 가지도록 그리고 상기 반사방지막(118)은 약 260Å의 두께를 가지도록 형성된다. 포토레지스트막이 스핀 코팅되고 패터닝된다. 패턴화된 포토레지스트막을 마스크로 사용하여 상기 반사방지막(118) 및 제 3 절연막(116)이 건식식각되어 커패시터 하부전극 형성을 위한 오프닝(120)이 도 4c에 도시된 바와 같이 형성된다. 이때, 상기 제 1 실리콘 질화막(114)이 식각 정지 역학을 한다.
다음 도 4d를 참조하면, 상기 오프닝(120) 내부 및 상기 제 3 절연막(116) 상에 커패시터 하부전극용 도전막으로 도핑된 폴리실리콘막(122)이 약 500Å 내지 600Å의 두께를 가지도록 형성된다. 그리고 나서 HSG 실리콘(124)이 상기 도핑된 폴리실리콘막(122) 상에 형성되어 표면적을 증가시킨다.
상기 HSG 실리콘(124) 형성직후 이를 보호하기 위해 제 2 실리콘 질화막(126)이 약 5Å 내지 25Å의 두께를 가지도록 LPCVD법 등으로 증착된다. 그리고 나서 상기 오프닝(120)을 완전히 채우도록 제 4 절연막(128)이 도 4e에 도시된 바와 같이 증착된다.
다음 도 4f를 참조하면, 커패시터 하부전극을 인접한 하부전극과 전기적으로 격리시키기 위해 평탄화 공정이 수행된다. 상기 평탄화 공정은 예를 들면 CMP 공정에 의해 수행될 수 으며 이로 인해 인접한 하부전극과 전기적으로 분리된 내측벽에 HSG 실리콘(124)이 형성된 실린더형 커패시터 하부전극(122)이 완성된다. 다음, 상기 실린더형 하부전극(122) 및 외측벽을 노출시키기위해 상기 제 3 절연막(116) 및 상기 오프닝(120) 내부에 잔존하는 상기 제 4 절연막(128)이 LAL 200 용액에 의해 제거된다(도 4g 참조). 이때 상기 제 2 실리콘 질화막(126)이 상기 HSG 실리콘(124) 상에 형성되어 있어 상기 제 3 절연막(116) 및 상기 제 4 절연막(128) 제거공정시 HSG 실리콘(124)이 식각용액에의해 식각되는 것을 방지한다.
다음 언더컷을 형성하기 위해 인산을 이용한 습식식각이 수행된다. 그러면 실린더형 하부전극 내부의 HSG 보호용 제 2 실리콘 질화막(126) 및 실린더형 하부전극(122) 및 상기 제 2 절연막(110) 사이에 개재하는 제 1 실리콘 질화막(114)이 선택적으로 제거되어 도 4h의 점선 내부에 나타난 바와 같이 언더컷이 발생된다. 이러한 언더컷은 커패시터 하부전극의 표면적을 더욱더 증가시킨다. 결과적으로 상기 콘택 플러그(112)가 상기 제 2 절연막(110) 상부 표면으로부터 상기 제 1 실리콘 질화막(114) 두께 만큼 상부로 돌출하게 되고, 또한 상기 실린더형 커패시터 하부전극(122)의 바닥이 노출되게 된다.
다음 도 4i를 참조하면, 노출된 실린더형 커패시터 하부전극 표면(즉, 외측벽 및 내측벽 그리고 바닥) 및 돌출한 콘택 플러그 그리고 상기 제 2 절연막(110) 상에 제 3 실리콘 질화막(132)이 유전막 형성을 위해 증착된다. 상기 제 3 실리콘 질화막(132)은 약 35Å 내지 70Å의 두께로 형성된다. 다음 커패시터 유전막을 완성하기 위해 산화공정이 수행되어 산화막(134)이 약 13Å 내지 20Å의 두께로 상기 제 3 실리콘 질화막(132) 상에 형성되고 이로 인해 실리콘 질화막(132)/산화막(134) 으로 이루어진 커패시터 유전막이 완성된다. 상기 산화막은 상기 제 3 실리콘 질화막(132)을 산화시켜 형성한다. 상기 산화공정은 습식 및 건식산화가 모두 가능하다. 습식산화의 경우 수증기(H2O) 분위기에서 O2를 사용하여 약 850oC에서 약 30분간 수행되며, 약 13Å내지 20Å의 두께의 산화막이 형성된다. 마지막으로 상기 유전막 상에 커패시터 상부 전극용 도핑된 폴리실리콘(136)이 증착되고 실린더형 커패시터가 완성된다.
후속 공정으로 절연막이 증착되고 통상적인 방법으로 배선 공정 및 패시배이션 공정이 수행된다.
상술한 방법에 있어서, 상기 제 4 절연막(128) 및 제 3 절연막(116)을 제거한 후, 상기 HSG 실리콘 보호 제 2 실리콘 질화막(126)을 인산용액을 사용하여 선택적으로 제거할 수 도 있다. 이는 실린더형 오프닝 내부에 상기 제 4 절연막(128)의 잔존하지 못하도록 하기위함이다.
상술한 방법에 의하면, HSG 실리콘 형성직후, 그 보호막으로서 실리콘 질화막을 형성함으로써, 후속 하는 제 3 및 제 4 절연막 제거공정에서 HSG 실리콘이 공격을 받아 떨어져 나가는 것을 방지한다.
상술한 방법에 의하면, 하부전극의 표면적을 더욱더 증가시키기 위해 실리콘 질화막을 이용하여 언더컷을 형성하고 있다.
본 발명은, HSG 실리콘이 커패시터 하부 전극으로부터 떨어져 나가는 것을 방지할 수 있어 인접한 커패시터와 전기적 쇼트를 방지할 수 있고, 커패시터의 신뢰성을 확보할 수 있는 효과가 있다.
Claims (17)
- 표면적 증가를 통한 커패시턴스가 향상된 실린더형 커패시터 제조 방법에 있어서,활성영역이 정의된 반도체 기판 상에 하부절연막을 형성하는 단계와;상기 하부절연막을 통해 상기 활성영역과 전기적으로 연결되는 도전 플러그를 형성하는 단계와;상기 도전 플러그 및 상기 하부절연막 상에 상부절연막을 형성하는 단계와;상기 상부절연막을 선택적으로 식각하여 적어도 상기 도전 플러그의 상부 표면을 노출시키는 실린더형 오프닝을 형성하는 단계와;상기 실린더형 오프닝 내부 및 상기 상부절연막 상에 하부전극용 도핑된 폴리실리콘막을 증착하는 단계와;상기 도핑된 폴리실리콘막 상에 HSG 실리콘을 형성하는 단계와;상기 HSG 실리콘을 보호하기 위한 HSG 실리콘 보호막을 형성하는 단계와;상기 실린더형 오프닝을 완전히 채우도록 평탄화 절연막을 형성하는 단계와;상기 상부절연막 상부 표면이 나타날 때까지 평탄화 공정을 수행하여 인접한 전극과 분리된 실린더형 하부전극을 형성하는 단계와;상기 상부절연막 및 상기 실린더형 오프닝 내부의 잔존하는 평탄화 절연막을 제거하여 상기 실린더형 하부전극의 내부 및 외측벽을 노출시키는 단계와;상기 노출된 하부전극 및 상기 하부절연막 상에 커패시터 유전막을 형성하는 단계와; 그리고상기 유전막 상에 상부전극용 도핑된 폴리실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 1 항에 있어서,상기 상부절연막은 산화막으로서 약 12,000Å이상의 두께로 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 1 항에 있어서,상기 HSG 실리콘 보호막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 3 항에 있어서,상기 실리콘 질화막은 약 5Å 내지 25Å의 두께 범위를 가지도록 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 1 항에 있어서,상기 유전막을 형성하는 단계는, 상기 노출된 하부전극 상에 실리콘 질화막을 형성하는 단계와 산화공정을 수행하여 상기 실리콘 질화막 상에 유전막용 산화막을 형성하는 단계를 포함하여 이루어 지며, 상기 실리콘 질화막은 약 35Å 내지 70Å의 두께 범위를 가지도록 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 5 항에 있어서,상기 유전막용 산화막은 약 13Å 내지 20Å의 두께 범위를 가지도록 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 1 항에 있어서,상기 유전막 형성 전에, 상기 HSG 실리콘 보호막을 세정하는 단계를 더 포함하는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 1 항에 있어서,상기 도전 플러그 형성후, 상기 하부절연막 상에 식각정지막으로 실리콘 질화막을 더 형성하는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 활성영역이 정의된 반도체 기판 상에 차례로 형성된 제 1 절연막, 제 2 절연막;상기 제 1 및 제 2 절연막의 소정 영역을 뚫고 상기 활성영역에 전기적으로 접속하는 콘택 플러그;상기 콘택 플러그를 포함하여 상기 제 2 절연막 상에 형성된 실린더형 커패시터 하부전극;상기 하부전극 내측벽 상에 형성된 HSG 실리콘;상기 제 2 절연막 및 상기 실린더형 하부전극 외측벽 하부 일부 상에 형성된 식각 정지 제 1 실리콘 질화막;상기 HSG 실리콘 및 하부전극 내측벽 상에 형성된 제 2 실리콘 질화막;상기 식각 정지 제 1 질화막, 상기 실린더형 하부전극 외측벽 및 상기 제 2 실리콘 질화막 상에 차례로 형성된 제 3 실리콘 질화막 및 산화막 ; 그리고상기 산화막 상에 형성된 커패시터 상부전극을 포함하여 이루어진 것을 특징으로 하는 실린더형 커패시터.
- 제 9 항에 있어서,상기 제 2 실리콘 질화막은 약 5Å 내지 25Å의 두께범위를 가지고, 상기 제 3 실리콘 질화막은 약 35Å 내지 70Å의 두께범위를 가지며, 상기 산화막은 약 13Å 내지 20Å의 두께범위를 가지는 것을 특징으로 하는 실린더형 커패시터.
- 제 9 항에 있어서,상기 실린더형 하부전극 내부에는 상기 제 2 실리콘 질화막, 상기 제 3 실리콘 질화막 그리고 상기 산화막이 유전막을 구성하며, 상기 실린더형 하부전극 외측벽에는 상기 제 3 실리콘 질화막 및 상기 산화막이 유전막을 구성하는 것을 특징으로 하는 실린더형 커패시터.
- 표면적 증가를 통한 커패시턴스가 향상된 실린더형 커패시터 제조 방법에 있어서,활성영역이 정의된 반도체 기판 상에 제 1 및 제 2 절연막을 차례로 형성하는 단계와;상기 제 2 절연막 상에 제 1 질화막을 형성하는 단계와;상기 제 1 질화막 및 상기 제 2 및 제 1 절연막을 통해 상기 활성영역과 전기적으로 연결되는 도전 플러그를 형성하는 단계와;상기 도전 플러그 및 상기 제 1 질화막 상에 제 3 절연막을 형성하는 단계와;상기 제 3 절연막을 선택적으로 식각하여 적어도 상기 도전 플러그의 상부 표면을 노출시키는 실린더형 오프닝을 형성하는 단계와;상기 실린더형 오프닝 내부 및 상기 제 3 절연막 상에 하부전극용 도핑된 폴리실리콘막을 증착하는 단계와;상기 도핑된 폴리실리콘막 상에 HSG 실리콘을 형성하는 단계와;상기 HSG 실리콘을 보호하기 위한 제 2 질화막을 형성하는 단계와;상기 실린더형 오프닝을 완전히 채우도록 평탄화를 위한 제 4 절연막을 형성하는 단계와;상기 제 3 절연막 상부 표면이 나타날 때까지 평탄화 공정을 수행하여 인접한 전극과 전기적으로 분리된 실린더형 커패시터 하부전극을 형성하는 단계와;상기 제 3 절연막 및 상기 실린더형 오프닝 내부에 잔존하는 제 4 절연막을 제거하여 상기 실린더형 하부전극의 내부 및 외측벽을 노출시키는 단계와;커패시터 전극 표면적을 증가시키기 위해 상기 실린더형 하부전극 및 상기 제 2 절연막 사이에 개재하는 상기 제 1 질화막 제거하는 단계와, 이때, 상기 도전 플러그는 상기 제 2 절연막 상부로부터 상기 제 1 질화막 두께 만큼 상부로 돌출하고 상기 실린더형 하부전극 바닥이 노출되고, 상기 제 1 질화막이 제거될 때 상기 제 2 질화막도 제거되며;상기 노출된 도전 플러그, 노출된 실린더형 하부전극 그리고 상기 제 2 절연막 상에 제 3 질화막을 형성하는 단계와;산화공정을 수행하여 상기 제 3 질화막 상에 유전막용 산화막을 형성하여 질화막/산화막의 유전막을 완성하는 단계와; 그리고상기 유전막 상에 상부전극용 도핑된 폴리실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 12 항에 있어서,상기 제 1 질화막은 실리콘 질화막으로서 약 300Å 내지 2,000Å의 두께로 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 12 항에 있어서,상기 제 3 절연막은 약 12,000Å의 두께로 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 12 항에 있어서,상기 제 2 질화막은 실리콘 질화막으로서 약 5Å 내지 25Å의 두께로 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 12 항에 있어서,상기 제 3 질화막은 실리콘 질화막으로서 약 35Å 내지 70Å의 두께로 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
- 제 12 항에 있어서,상기 유전막용 산화막은 약 13Å 내지 20Å의 두께로 형성되는 것을 특징으로 하는 표면적이 증가된 실린더형 커패시터 제조 방법.
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