JPS59171157A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ダイオ−ドとキーヤバシタをイ〕スる半導体
装置に関する。

〔従来技術〕

従来の半導体装置としては、特開昭５３−４３４８５号
においで、第１図に示す回路構逍の尚運ノ・イボークメ
モリセルが提案されている。このメモリセルは、図示の
ように負荷抵抗ｋＬ＋　、Ｒ２に並列にダイオードＩ）
＋、Ｉ）２が形成され、かつ該ダイオードがキャパシタ
Ｃｆ、、Ｃｚの代用をすることを特徴としている。この
ような構成により、このメモリセルは次の点が改良され
ている。すなわち、１）高速のへイツチングが可能で、
２）動作余裕度、が。

増大し、３）α線によるソフトエラーが防止できる１点
である。　　　　　　　　　　　　　□なお、これらの
３つの利点を生かすためには、キャパシタＣ＋　、Ｃ２
にはそれぞれ約５００ｆＦの静電容量が必要と、キ庇名
。従来の半導体装置においては、この静電容量を得るた
めに、上述のごとくキャパシタの静電容量の代用として
ショットキバリアダイオードの静電容量を用いている。

−１１１ 方、従来の半導体装置におけるショットキバリアダイオ
ードとしては、□白金７リサイド層−シリコン層の界面
や、パラジウ、ムシリサイド層−シリコン層の界面を用
いている。檗かし、このようなダイオ−２ドによ？て得
、られる静電容量は単位面積当シ最犬３．４ｆＦ／μｍ
２．程度に過ぎないので、上記の必要な静電容量を得る
ためには該ダイオードの面積は１５□０μｍ２にもなシ
、メモリセルの面積の約３σチを占めてしまう。このこ
とは、バイポーラメモリセルを高集績化するのに重大な
障害となっている。　　　　　′　　　　　□　　−〔
発明の目的〕 本発明は上記従来技術の欠点に鑑みてなされたもので、
その目的は、小面積すなわち単位面積当シ大容量のキヤ
、パシタおよび小面積のダ、イＡ−ドを有する半導体装
置を提供することに：ある。□〔発明の概要〕 上記の目的を達成するために本発明は、少なくとも第１
の電極−絶縁膜一第２の電極−半導体層がそれぞれ積層
されている半導体装置において、ｉ″、“ 前記第２の電極と前記半導体層とが絶縁された状態で、
前記第１の電極：と前記半導隼層とが実効的にオーミテ
クに電気的←接、ｉされ、もって前記第１の電極と前記
第２の電輯、と８間に形成さ些るキャパシタと、該第２
の、電極と前記半導体ノーにより形成される。ダイオー
ドとを積層状に形成されることを特徴としている。さら
に前記半導体層の下に前記第３の電悌が積層されでいる
のが望ましい。

〔発明の実施例〕　　　□ 謄　以下、□禾発明の半導体装置を、高速バイポーラメ
モリセルを例にとった実施例によシ詳細に説明する１、 第２図（・）は、本ム明の一実施例の・・イポヨラメモ
リセルの部分断面図、第２図（ｂ）は第２図（ａ）の平
面図、第２図（Ｃ）は第２図（ａ）、　（ｂ）に示した
部分（第１図の回路のＡ部分に相ｉする）の等価回路□
図である。

、１．′１ 図において、１はｐ型シリコン基板、２は第３の電極す
なわち１１　”埋込層、３は素子間分離絶縁膜、４は半
導体層すなわちｎ屋エピタキシャルシリコン層、５はｎ
＋エピタキシャルシリコン層、６は第２の電極すなわち
パラジウムシリサイド層（または白金シリサイド層）、
７は絶縁膜すなわも酸化タンタル層、８は第１の一極す
なわちＡｔ電極、９はパらジウムシリサイ序かシ最シ出
したＡｔ電極である。なお、Ａｔ電極８は、図示のよう
に、酸化タンタル層７とｎ＋エピタキシャルシリ・ン層
５の辰方番覆っている。″　　　□このような構成のメ
モリセルにあっては、ダイオードすなわちどの場合ショ
ットキバリアダイオードは、第２の電極であるパラジウ
ムシリサイド層６と半導体層であるｎ１ｊｌ工ピタキシ
ヤルシリコン層４との間に形成され、キャバビタ畔、第
１の、〒極ｆ６．るｈｃｒｔ極、９第そ０電極であるパ
シジウ４′リサデ一層！、乞置ｆ’ａ’ｊ＆ｎ形成育れ
會・したがって、パラジウムシリサイド層６から取シ出
され、・：１．１．、、、、、．５．１．。

たＡｔ電極９とｎ＋埋込層２、ｎ１エピタキシヤ、１１
１１ ルシリコン層５またはＡ４電輯φとの間に畔、第、・　
・□、、′・：　　・、：′　　・２図（Ｃ）に等制約
に示した（口）路構造のキャパシタ・、、：・：１・１
　′　・１１１：１１．１１１：′１１．１゜Ｃ３およ
びショットキバ！ｊ　７ダイオードＤ３が形感さｆ′Ｌ
今。なお、キャパシタＣ４，はショットキバ、、す、て
ダイｆ−１−”、Ｄ・口片に、よ！て形、成さ９るキー
゛・パシタを意味する。

、また、キャパシタＣ３の誘電体、である。酸化タンタ
ル層７の比誘電＊ａ、従来用いられたＳｉＯ□。

、・１　　、　　−　　　・　、：、　　　１　　　、
　　　　。

Ｓｉ３Ｎ４の比誘電率の数倍あるので（酸化タンクｋ　
　：　　２　８　　、５ｉ０２　　：　　３．８　、　
　Ｓ　ｉ　３Ｎ　４　：　　７．０　　’）　　、　１
００・　：、１′、、・　　　″″″′：″′人程度の
膜厚で単位面積当シ２０ｆＦ／μｍ２　もの靜電容ｉを
得ることができ、かつメモリ動作時の該キャパシタＣ３
のリーク電流は、負荷抵抗を流れるベースｉよシも圧倒
的に小さく、メモリ動作トは１つたく悪影響を及ぼさな
いことがわかった。

さらに、本発明の構造では、キヤ・くシタＣ３とダイオ
ードＤ３が積層上に形成されているので、単位面積当り
の静置容量は、キヤ・くシタＣ３の上Ｎｅ容量２０　ｆ
　Ｆ　／μｍ２とショットキノくリアダイオードＤ３の
８　量３．４　ｆ　Ｆ　／　μｍ　２の和、つまり２３
．４ｆＦ／μｍ２となる。したがって、従来技術のとこ
ろで述べたメモリセル用キャ／くシタに要求嘔れる５　
００　ｆＦを得るためには、該メモリセルの面積はわず
か２１μＩＴＩ　２でよいことになり、前述したショッ
トキバリアダイオードをキャノ々７／りの代わりに用い
る従来の場合の該ダイオ−ドの面積１５０μ１１１２の
実に７分の１に縮小することができる。

なお、本発明の王たる概念は、ダイオードとキャパシタ
とを積層状に、かつ一層の電極（実施例ではパラジウム
シリサイド層６）を共有（〜て形成し、半導体装置の総
面積を縮小することにある。

し／こかって、本実施例において、ｎ＋埋込層２がなく
ても、当該半導体装置は、第２図（Ｃ）の等価回路をパ
ラジウムシリサイド層６と１工ピタキシヤルシリコン層
５またはＡ４奄極８との間に形成でさるため、本発明の
上記概念は通用される。、一方、近年バイボー２メモリ
に対−する高速化の要求は高まっているが、その際、大
きな障害の一つとなるのが、半導体層すなわち本実施例
におけるｎ型エピタキシャル７９５７層４の電気抵抗の
大きさであり、この電気抵抗を減らすこと（・こより、
バイポーラメモリの高速化がはかれる。したがって、本
実施例のように、ｎ型エピタキシャルシリコン層４の膜
厚をきわめて薄く形成しく例えば１μｍ以ド）、その下
部電極として１１＋埋込層２を形成すれば、ｎ型エピタ
キシャル７９５７層４と他の電極、例えばＡｔ電極８、
ｎ゛エビタキフヤルシリコフ層５ｎ＋埋込層２との間の
電気抵抗をきわめて小さくすることができる。すなわち
、本実！　例のようにｎ型エピタキシャルシリコン層４
の下に第３の電極であるｎ＋埋込層２を設けることが望
ましい。

丑だ、上記の下部電極（第３の電極）として、ｎ１埋込
層２の代わりに、金属、金属ソリサイド、その他の電極
拐料の層を形成してもよい。その際、該第３の電極とｎ
型エピタキシャル７９５７層４の界面とのエネルギー障
壁は、パラジウムシリサイド層６とｎ型エビタキ／ヤル
シリコン層４との界ＩＭ１のエネルギー障壁よシも低い
か、まだは、該第３の電極とｎ型エピタキシャル７９５
７層４との界面はオーミックに接続されていることが望
ましい。なお、上記においては本実施例を例にとって説
明し／こが、本発明は、少なくとも第１の電極−絶縁膜
一第２の電極−半導体層が形成されている半導体装置、
およびこのような半導体装置においてさらに該半導体層
のＦに第３の電極が形成されている半導体装置に適用で
きることはいうまでもない。

壕だ、本実施例では前述のようにギャメンタ用の誘電体
（酸化タンタル層７）の利料に酸化タンタル金用いたが
、これに限定されず、ニオビウム、チタン、・・ノニウ
ム、アルミニウムの酸化物でもよく、酸化タンタルと同
様な特性を示す。

さらに、本実施例では、第２久）電極″（”あ、７．７
・フジウムシリサ・１ド層（または白金ノリサー？　ｉ
”７’Ｑ・）６」二に酸化タンタル層７を形成し、結果
として２０ｆＦ／ｌｔｍ２もの静〔住容ｈ１を得た力よ
、第２の電極に負金属ノリサイド以外のもの、例えｉ、
ｆｓＩ表面やＡｔ１ｌｌＡ上にスノくツタ法やｃ　Ｖ　
Ｊ’）法により酸化タンタル層を形成した場合は、該Ｓ
１表面−くＡ、Ａ膜の表ｍに比誘電率の低い自然酸化膜
（３ｉ０ｚまたはＡｔ２０３　）が形成される。これに
より、該酸化メンタル層の膜厚を４０人程度に薄くｊヒ
成しても、静電′６量が１３ｆＦ／μＩＴＩ　２以上の
・■−八へ・くシタを待ることができなかった。し、だ
が′−）−Ｃ１本発明に３いては、比誘電率の低い自然
酸化物が発生しないキャパシタ用誘〔↓Ｌ体が形成でき
るとし）える。

一方、パラジウムシリサイド層（−または白金シリサイ
ド層）６上に絶縁体として酸化タンタル層７等の遷移金
属酸化膜を形成する際、該絶縁膜の形成条件によっては
上記金属／リサイド！響と該絶縁膜の接着性が良好でな
く１．、該絶縁膜の剥離が起ることがある。その際、該
金属シリサイド層と該絶縁膜との間に、タンタル、ニオ
ビウム、チタン、ハフニウム１．ジルコニウム等の金属
膜を介在させると、該絶縁膜の剥離を防止する効果が大
きい。

また、該金属膜としてはチタン−タングステン等の合金
も良好な材料の７つである。さらに、上記キャパシタ用
の絶縁膜（′Ｉ）としては、上記金属シリサイド切を酸
化し″″Ｃ：Ｃ：形成、製造工程が簡略化され、かつ該
絶縁膜の剥離による半導体装置の歩留りの低下を防ぐこ
とができる。

また、前記金属シリサイドとして、本実施例においては
、パラジウム７リサイドまたは白金７リサイドを用いた
が（６）、これに限定されず、タンタルシリサイド、チ
タンシリサイド、ノ・フニウムシリサイドなども良好な
材料である。なお、これらの金属シリサイド層の表面に
酸化タイタル等の酸化物を形成する際、該金属シリサイ
ド層（６）と該絶縁膜（７）との界面に該金属シリサイ
ドの酸化物を生じるが、それらの酸化物は酸化タンタル
と同程度の比誘電率を有するため、はとんど静電容量の
減少を招くことはない。

一方、前記実施例、では第１の電極８、及び配線９にＡ
ｔを用いたが、これらの電極形成後に高温処理のプロセ
スを必要とする装置においては、Ａｔと、絶縁膜７の酸
化タンタルが高温で反応を起し、キャパシタが短絡する
おそれがある。また電極９と電極６の接続部においては
Ａｔと金属シリサイドとが反応し、ダイオードの特性が
変動する場合がある。このような事態を避けるには、こ
れらの電極にチタン、タングステン、モリブデン等の高
融点金属を用いれば良い。ただし、これらの高融点金属
のみでは容易に電気抵抗の低い電極が得られないので、
電極９及び８の全部、あるいは少なくとも絶縁膜７、ｎ
１領域５、及び電極６に積層する部分を、上記の高融点
金属の下部層と、Ａｔの上部層との多層構造にするのが
好ましく、このような構造によシ耐熱性の良好な半導体
装置が得ら、れる。　　、、。

〔発明の効果〕

本発明によれば、キャノ載夕とダイオードとを積層状に
形成することにより、単位面積当りの静電容量をｉ大さ
せることかで−き、したがって、ダイオードの面積を−
小さ−＋１ことができるので、半導体装置の高集−化に
きわめて大きい効果がおる。

【図面の簡単な説明】

第１図は高速バイポーラメモリセルの等価向路図、第２
図（ａ）ば本発明め一集施例の高速・ａ（イ゛ポーラメ
モリセルの部分−面図、第２図（ｂ）は第２図（ａ）の
平面図、第２図（Ｃ）ａ第２ｍ＜ａ＞の高速ノζイ示二
′ラメモリセルの主要部の等価回路図である。 １・・・ｐ型シリコン基板、２・・・“埋込層（第３の
電極）、３・・・素孕間分−絶縁膜、４・・・ｎ型上□
ビタキシャルシリコン層（半導体層）、５・・Ｉｎ“エ
ピタキシャルシリコン層、６・・・ノくラジウムシリサ
イド層（第２の電極）、７・・・酸化タンタル層（絶縁
膜）、８・□・・Ａｔ’ｇｔ極（第１′の一極）、□９
・・・ＡＡ電極。　　　　　　　　　　　　゛−一′□
代理人　弁理士−高橋明夫 ￥１１　口 １１１

Claims (1)

1. 【特許請求の範囲】 ■、少なくとも第１の電極−杷縁膜一第２の電極−半導
   体層が±れぞれ積層されている半導体装置において、前
   記第２の電極と前記半導体層とが絶縁された状態で、前
   記第１の電極と前記半導体層とが実効的にオーミックに
   電気的に接続され、もつで前記第１の電極と前記第２の
   電極の間に形成されるキャパシタと、該ｇ　２　（Ｄ　
   電極と前記半導体層により形成されるダイオードとが積
   層状に形成されることを特徴とする半導体装置。 ２、特許請求の範囲第１項において、前記半導体層のド
   に第３の＊極が積層されていることを特徴とする半々ｊ
   １体装置。 ３、特許請求の範囲第１項において、前記第２の１に極
   は、金属ンリザイド層およびその上に形成された金属層
   の二重層であることを特徴とする半導体装置。 ４、特許請求の範囲第３項において、ＡｉＪ記絶縁膜は
   、ＭＪ記金属／リツ−・１ド層の酸化物であることを特
   徴とする半導体装置。 ５、％許請求の範囲第１−項において、１ｉｉＪ記絶縁
   膜は、タンタル、ニオビウム、ナタン、）・フニウム、
   アルミニウムの酸化物であることを特徴とする半導体装
   置３、