JPS6379373A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6379373A JPS6379373A JP61223525A JP22352586A JPS6379373A JP S6379373 A JPS6379373 A JP S6379373A JP 61223525 A JP61223525 A JP 61223525A JP 22352586 A JP22352586 A JP 22352586A JP S6379373 A JPS6379373 A JP S6379373A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 239000007790 solid phase Substances 0.000 claims description 3
- 238000006748 scratching Methods 0.000 claims 1
- 230000002393 scratching effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 15
- 230000004888 barrier function Effects 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 6
- 229910021332 silicide Inorganic materials 0.000 abstract description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 6
- 230000005260 alpha ray Effects 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/926—Elongated lead extending axially through another elongated lead
Landscapes
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は５バイポーラ素子訃よびその製造方法に関し、
詳しくは、耐α線強度を有する高集積度向きバイホーラ
メモリ素子及びその製造方法に関する。
詳しくは、耐α線強度を有する高集積度向きバイホーラ
メモリ素子及びその製造方法に関する。
従来の半導体装置は、％願昭５９−２２５７３８号に記
・戒さｎているように、ンヨットキーバリアダイオード
８ＢＪ）＋ 、５ＢＤ２ 、高抵抗多結晶シリコン層、
高抵抗拡散層、および、トランジスタＴＩＬＩ、１１３
２／、すべて平面的に配置することにより、第２図に示
すフリップフコツブ型のスタティック型バイポーラメモ
リセル回路を設計していた。
・戒さｎているように、ンヨットキーバリアダイオード
８ＢＪ）＋ 、５ＢＤ２ 、高抵抗多結晶シリコン層、
高抵抗拡散層、および、トランジスタＴＩＬＩ、１１３
２／、すべて平面的に配置することにより、第２図に示
すフリップフコツブ型のスタティック型バイポーラメモ
リセル回路を設計していた。
上記従来技術は、各素子を平面的に配置しているためセ
ル面積を小さくできず高集積化が難しい。
ル面積を小さくできず高集積化が難しい。
といった間４点があった。この理由は、ショットキーダ
イオードを作成する際に、単結晶シリコン内部に作る必
要のあること、および、所望の素子特注を得るには一定
面積の平面寸法が必要のためである。
イオードを作成する際に、単結晶シリコン内部に作る必
要のあること、および、所望の素子特注を得るには一定
面積の平面寸法が必要のためである。
本発明の目的は、上記従来技術の間４点を解決し、耐α
線強度を有し、かつ、６４Ｋｂｉｔ以上の高集積化を可
能とする半導体装置、および、その製造方法を提供する
ことにある。
線強度を有し、かつ、６４Ｋｂｉｔ以上の高集積化を可
能とする半導体装置、および、その製造方法を提供する
ことにある。
上記目的は、／ヨツトキーバリアダイオードその他の半
導体素子をバイポーラトランジスタの直上に設けること
によシ、達成される。
導体素子をバイポーラトランジスタの直上に設けること
によシ、達成される。
すなわち、バイポーラトランジスタのエミッタ（又は、
コレクタ）、底虞上に、他の半導体、・１を設け、この
半導体層の内部に７ヨツトキーバリアタイオード、その
他の半導体素子を形成し、いわゆるスタックド構造にす
ることによシ、セル面積の低減が実現できる。また１本
構造では、基本的１（トランジスタを逆方向動作させて
用いるため、外部雑音によるコレクタ４位の変動が少５
ｔ＜、耐α線強度が著しく強い。
コレクタ）、底虞上に、他の半導体、・１を設け、この
半導体層の内部に７ヨツトキーバリアタイオード、その
他の半導体素子を形成し、いわゆるスタックド構造にす
ることによシ、セル面積の低減が実現できる。また１本
構造では、基本的１（トランジスタを逆方向動作させて
用いるため、外部雑音によるコレクタ４位の変動が少５
ｔ＜、耐α線強度が著しく強い。
尚、上記半導体ノーとしては、多結晶シリコン。
または、単結晶シリコンが適用できる。この単結晶シリ
コンは、固相エピタキシャル技術によシ。
コンは、固相エピタキシャル技術によシ。
エミッタ（又は、コレクタ）！極上のアモルファスシリ
コンを単語晶化することにより実現可能である。
コンを単語晶化することにより実現可能である。
パイボーラド２ンジスタのエミッタ（又は、コレクタ）
！極上に設けた半導体１−（多結晶シリコン、又は、単
結晶シリコン）の内部に、メモリセル回路の基本要素で
あるショットキーバリアダイオードおよび各種の抵抗を
同時に形成できる。このため、バイポーラメモリセル面
積の著しい低減が可能である。
！極上に設けた半導体１−（多結晶シリコン、又は、単
結晶シリコン）の内部に、メモリセル回路の基本要素で
あるショットキーバリアダイオードおよび各種の抵抗を
同時に形成できる。このため、バイポーラメモリセル面
積の著しい低減が可能である。
以下、本発明の一実施例を第１図、および、第３図〜箒
８図を用いて説明する。
８図を用いて説明する。
まず、第３図に示すようにｐＭシリコン基板１の所望部
分にｎ“型埋込層２を設ける。この後、ｎ−型エビタキ
／ヤル層を成長させる（第４図）。
分にｎ“型埋込層２を設ける。この後、ｎ−型エビタキ
／ヤル層を成長させる（第４図）。
次に、通常のホｊ・・エッチングエ、程ヲ用いることに
よフ、第５図に示すように、単結晶のＬｌ−型エピタキ
シャル凸型領域３を形成し、この両側に二酸化シリコン
１０と多結晶シリコン１７層を設ける。この後、上記多
結晶シリコン１７の一部に二ぽ化シリコン９ｔｌ−設け
、引き続き、ｐ散拡散層５゜ｐゝ型拡敏眉６．および、
ｎ”！拡散層４を設けることにより、第６図に示すよう
に、エミッタ。
よフ、第５図に示すように、単結晶のＬｌ−型エピタキ
シャル凸型領域３を形成し、この両側に二酸化シリコン
１０と多結晶シリコン１７層を設ける。この後、上記多
結晶シリコン１７の一部に二ぽ化シリコン９ｔｌ−設け
、引き続き、ｐ散拡散層５゜ｐゝ型拡敏眉６．および、
ｎ”！拡散層４を設けることにより、第６図に示すよう
に、エミッタ。
ベース領域を形成する。次に、上記半導体素子表面に、
本発明の特徴である多結晶シリコン層を堆積する。この
後、イオン狂人技術を用いて所望の不純物１度領域を形
成して、第７図に示すように、ｎ型多結晶シリコン１２
とｎ−型多結晶シリコン１３領域を形成する。尚、上記
多結晶７リコンのかわりにアモルファス・シリコンを堆
積してもよい。この場合、８００Ｃ以下の熱処理により
、単結晶シリコン界面から固相エビタギシャル成長がお
こるので、上記アモルファス・シリコンを単結晶化する
ことが可能である。この場合、上記単結晶シリコン内部
に設けた素子特注は、多結晶シリコン内部に設けた場合
と比較して、リーク１ＪＬ流等が少なく、より電気特性
がすぐｎている。次に。
本発明の特徴である多結晶シリコン層を堆積する。この
後、イオン狂人技術を用いて所望の不純物１度領域を形
成して、第７図に示すように、ｎ型多結晶シリコン１２
とｎ−型多結晶シリコン１３領域を形成する。尚、上記
多結晶７リコンのかわりにアモルファス・シリコンを堆
積してもよい。この場合、８００Ｃ以下の熱処理により
、単結晶シリコン界面から固相エビタギシャル成長がお
こるので、上記アモルファス・シリコンを単結晶化する
ことが可能である。この場合、上記単結晶シリコン内部
に設けた素子特注は、多結晶シリコン内部に設けた場合
と比較して、リーク１ＪＬ流等が少なく、より電気特性
がすぐｎている。次に。
上記半導体素子表面に二酸化シリコン７を設けて、この
二酸化シリコン７の一部に穴を開孔して、ｎゝ型型数散
層１４シリサイド層１５を形成する（第８図）。尚、こ
こで、シリサイド層１５を形成しなくても、直接、上記
ｎ型多結晶シリコン１２の上に成極を堆積しても、所望
のダイオード特性を得ることができる。この後、Ａｔの
電極配線１６を形成した後、第１図に示すよりに、本発
明の半導体素子が完成する。第１図において、シリサイ
ド層１５とｎ型多結晶シリコン１２の領域、ｎｏを拡散
層１４とｎ−型多結晶シリコン１３の領域、および、ｎ
１型拡散層４とｐ散拡散層５の領域が、第２図のショッ
トキーダイオード（ＳＢＤ）、高抵抗（ＨＦＬ）、およ
び、トランジスタ（Ｔル、）に対応している。また、第
２図の抵抗（几）は、ショットキーダイオード直下のｎ
型多結晶シリコン１２のｊ−抵抗で決まっている。
二酸化シリコン７の一部に穴を開孔して、ｎゝ型型数散
層１４シリサイド層１５を形成する（第８図）。尚、こ
こで、シリサイド層１５を形成しなくても、直接、上記
ｎ型多結晶シリコン１２の上に成極を堆積しても、所望
のダイオード特性を得ることができる。この後、Ａｔの
電極配線１６を形成した後、第１図に示すよりに、本発
明の半導体素子が完成する。第１図において、シリサイ
ド層１５とｎ型多結晶シリコン１２の領域、ｎｏを拡散
層１４とｎ−型多結晶シリコン１３の領域、および、ｎ
１型拡散層４とｐ散拡散層５の領域が、第２図のショッ
トキーダイオード（ＳＢＤ）、高抵抗（ＨＦＬ）、およ
び、トランジスタ（Ｔル、）に対応している。また、第
２図の抵抗（几）は、ショットキーダイオード直下のｎ
型多結晶シリコン１２のｊ−抵抗で決まっている。
尚、トランジスタのｎ＋型型数散層４ｎ＋＋多結晶シリ
コン１９を拡散源として形成する場合には、第９図に示
すように、二酸化シリコン７を一ノー追加することによ
り、本発明が適用可能である。
コン１９を拡散源として形成する場合には、第９図に示
すように、二酸化シリコン７を一ノー追加することによ
り、本発明が適用可能である。
また、第１０図（ｂ）に示すように１回路の一部にクラ
ンプダイオードを追加する場合には、同図（ａ）に示す
ように、上記多結晶シリコン内部に３つの領域Ａ、Ｂ、
Ｃを設ければよい。すなわち、ｐ型拡敢層２１とｎ−ｆ
ｉ多結晶シリコン１３の領域人、シリサイド層１５とｎ
型多結晶シリコン１２０領域Ｂ、および、ｎ０型拡散層
１４とｎ−型多結晶シリコン１３の領域Ｃを各々、クラ
ンプダイオードＣＤ、）、ショットキーバリアダイオー
ド（ＳＢＤ）と抵抗（Ｒ）、および、高抵抗（Ｈ几）と
して用いる。第１図、第９図、および％第１ｏ図に示す
ように１本発明により、第２図、および、第１０図（ｂ
）の、ショットキーバリアダイオード、クランプダイオ
ード、高抵抗および抵抗と、すべて、トランジスタの直
上に形成できるので、セル面積の大幅低減が可能である
。
ンプダイオードを追加する場合には、同図（ａ）に示す
ように、上記多結晶シリコン内部に３つの領域Ａ、Ｂ、
Ｃを設ければよい。すなわち、ｐ型拡敢層２１とｎ−ｆ
ｉ多結晶シリコン１３の領域人、シリサイド層１５とｎ
型多結晶シリコン１２０領域Ｂ、および、ｎ０型拡散層
１４とｎ−型多結晶シリコン１３の領域Ｃを各々、クラ
ンプダイオードＣＤ、）、ショットキーバリアダイオー
ド（ＳＢＤ）と抵抗（Ｒ）、および、高抵抗（Ｈ几）と
して用いる。第１図、第９図、および％第１ｏ図に示す
ように１本発明により、第２図、および、第１０図（ｂ
）の、ショットキーバリアダイオード、クランプダイオ
ード、高抵抗および抵抗と、すべて、トランジスタの直
上に形成できるので、セル面積の大幅低減が可能である
。
尚、上記の実施例、第１図、第３図〜第１０図において
、ｎ型、ｐ型の導１型をすべて逆転しても、本発明が通
用可能であることは、もちろんである。
、ｎ型、ｐ型の導１型をすべて逆転しても、本発明が通
用可能であることは、もちろんである。
以上の実施例で説明したように、本発明の半導体装置を
用いてバイポーラメモリセルを形成した結果１従来のメ
モリセル面積（５００μｍ”ｌに比較して、約３倍の２
００μｍ２で可能であり、５４Ｋｂｉｔ以上の高集積化
が可能となった。また、従来のメモリセルに比較して、
耐α線強度も２桁以上向上した。さらに、高集積化によ
り配ａ１！１！延時間が著しく減少し１例えば、６４Ｋ
ｔ）■バイポーラメモリのアドレス・アクセス時間はｌ
ｎｓ以下と従来の約１倍の値が実現できた。
用いてバイポーラメモリセルを形成した結果１従来のメ
モリセル面積（５００μｍ”ｌに比較して、約３倍の２
００μｍ２で可能であり、５４Ｋｂｉｔ以上の高集積化
が可能となった。また、従来のメモリセルに比較して、
耐α線強度も２桁以上向上した。さらに、高集積化によ
り配ａ１！１！延時間が著しく減少し１例えば、６４Ｋ
ｔ）■バイポーラメモリのアドレス・アクセス時間はｌ
ｎｓ以下と従来の約１倍の値が実現できた。
４１図は、未発面の一実施例を示す断面図、第３図〜第
８図は、本発明の一実施例を示す工程図である。また、
第２図は、本発明の半導体装置で実現しているバイポー
ラメモリ回路の例である。 第９図、および、第Ｘ０（ａ）は１本帛明の他の実施例
を示す工程断面図、第１０図（ｂ）はその回路図である
。 １・・・ｐ−型シリコン基板、２・・・ｎ９型埋込層、
３・・・ｎ−型エピタキシャル４．４．１４・・・ｎ”
ａ拡散ノー、５・・ｐ型拡散層、６．２１・・・ｐゝ型
型数散層１６・・・Ａｔ電極、７，８，９，１０．１８
・・・二酸化シリコン、１５・・・シリサイド層、１１
・・・ｐを多結晶シリコン、１７・・・多結晶シリコン
、１２・・・ｎ型多結晶シリコン、２０・・・シリコン
基板、１３・・・ｎ−ｆｊｌｌ多結晶シリコン、１９・
・・ｎ３型多結晶シリコン。 芽１図 ￥２図 茅３図 ギテ図 芽乙図 嬰７１１Ｂ 第２１図
８図は、本発明の一実施例を示す工程図である。また、
第２図は、本発明の半導体装置で実現しているバイポー
ラメモリ回路の例である。 第９図、および、第Ｘ０（ａ）は１本帛明の他の実施例
を示す工程断面図、第１０図（ｂ）はその回路図である
。 １・・・ｐ−型シリコン基板、２・・・ｎ９型埋込層、
３・・・ｎ−型エピタキシャル４．４．１４・・・ｎ”
ａ拡散ノー、５・・ｐ型拡散層、６．２１・・・ｐゝ型
型数散層１６・・・Ａｔ電極、７，８，９，１０．１８
・・・二酸化シリコン、１５・・・シリサイド層、１１
・・・ｐを多結晶シリコン、１７・・・多結晶シリコン
、１２・・・ｎ型多結晶シリコン、２０・・・シリコン
基板、１３・・・ｎ−ｆｊｌｌ多結晶シリコン、１９・
・・ｎ３型多結晶シリコン。 芽１図 ￥２図 茅３図 ギテ図 芽乙図 嬰７１１Ｂ 第２１図
Claims (1)
- 【特許請求の範囲】 １、複数のバイポーラ素子を有する第１半導体基板の表
面に、絶縁膜の一部をかいして第２半導体シリコン層を
設け、上記第２半導体シリコン層の内部に複数個の第１
および第２導電型領域を有し、上記第１および第２領域
の内部および表面に半導体素子を有することを特徴とす
る半導体装置。 ２、複数のバイポーラ素子を有する第１半導体基板の表
面に絶縁膜の一部をかいして第２半導体シリコン層を設
ける工程と、上記第２シリコン層の一部に選択的に第１
および第２導電型不純物領域を設ける工程と、上記第１
および第２不純物領域の内部および表面に抵抗、ダイオ
ード等の半導体素子を設ける工程を含む半導体装置の製
造方法。 ３、特許請求の範囲第２項記載の半導体装置の製造方法
において、第２半導体シリコン層を多結晶シリコンとす
ることを特徴とする半導体装置の製造方法。 ４、特許請求の範囲第２項記載の半導体装置の製造方法
において、第２半導体シリコン層を、固相エピタキシャ
ル技術により成長した単結晶シリコンとすることを特徴
とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223525A JPS6379373A (ja) | 1986-09-24 | 1986-09-24 | 半導体装置およびその製造方法 |
| US07/084,074 US4905078A (en) | 1986-09-24 | 1987-08-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223525A JPS6379373A (ja) | 1986-09-24 | 1986-09-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6379373A true JPS6379373A (ja) | 1988-04-09 |
Family
ID=16799509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61223525A Pending JPS6379373A (ja) | 1986-09-24 | 1986-09-24 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4905078A (ja) |
| JP (1) | JPS6379373A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064077A (en) | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
| US6921962B1 (en) * | 1998-12-18 | 2005-07-26 | Texas Instruments Incorporated | Integrated circuit having a thin film resistor located within a multilevel dielectric between an upper and lower metal interconnect layer |
| US6992916B2 (en) * | 2003-06-13 | 2006-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM cell design with high resistor CMOS gate structure for soft error rate improvement |
| US7486541B2 (en) * | 2003-06-13 | 2009-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive cell structure for reducing soft error rate |
| KR100881055B1 (ko) * | 2007-06-20 | 2009-01-30 | 삼성전자주식회사 | 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 |
| US8283198B2 (en) | 2010-05-10 | 2012-10-09 | Micron Technology, Inc. | Resistive memory and methods of processing resistive memory |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3749987A (en) * | 1971-08-09 | 1973-07-31 | Ibm | Semiconductor device embodying field effect transistors and schottky barrier diodes |
| NL188721C (nl) * | 1978-12-22 | 1992-09-01 | Philips Nv | Halfgeleidergeheugenschakeling voor een statisch geheugen. |
| NL8006339A (nl) * | 1979-11-21 | 1981-06-16 | Hitachi Ltd | Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan. |
| US4338138A (en) * | 1980-03-03 | 1982-07-06 | International Business Machines Corporation | Process for fabricating a bipolar transistor |
| US4584594A (en) * | 1981-05-08 | 1986-04-22 | Fairchild Camera & Instrument Corp. | Logic structure utilizing polycrystalline silicon Schottky diodes |
| JPS58218098A (ja) * | 1982-06-14 | 1983-12-19 | Hitachi Ltd | 半導体メモリ |
| JPS59171157A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
| JPS59151390A (ja) * | 1983-12-16 | 1984-08-29 | Hitachi Ltd | 半導体記憶セル |
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| JPS59139678A (ja) * | 1984-01-17 | 1984-08-10 | Hitachi Ltd | 半導体装置 |
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-
1986
- 1986-09-24 JP JP61223525A patent/JPS6379373A/ja active Pending
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1987
- 1987-08-11 US US07/084,074 patent/US4905078A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US4905078A (en) | 1990-02-27 |
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