JPS60143496A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS60143496A
JPS60143496A JP58247704A JP24770483A JPS60143496A JP S60143496 A JPS60143496 A JP S60143496A JP 58247704 A JP58247704 A JP 58247704A JP 24770483 A JP24770483 A JP 24770483A JP S60143496 A JPS60143496 A JP S60143496A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は牛導体記憶装置に係夛、特にショットキ障壁付
ダイオード（以下ＳＢＤと称する）を負荷にｉするバイ
ポーラメモリセルにおいて、ＳＢＤと並列にコンデンサ
を形成したことによシメモリ動作を安定化させた手導体
記憶装置に関する。
技術の背景 メモリセルの記憶保持状態においては、外部雑餘等によ
シ容易に記憶内容が反転しないことが必要でおる。記憶
保持状態を安定にするためには、メモリモルを構成する
トランジスタの遮断時におけるベース・コレクタ間の電
圧を大きくすることが考えられる。遮断時におけるベー
ス・コレクタ間電圧は記憶保持状態で流される保持電流
と負荷抵抗の積で定まる。ところが、負荷抵抗の値を大
きくするとメモリセルの動作速度が遅くなシ、保持電流
を大きくすると４！導体記憶装置全体の消費電力の増大
會招くという問題がある。また、負荷抵抗に並列にトラ
ンジスタの過飽防止用ＳＢＤが接続されている場合、上
記保持電流と負荷抵抗の積はＳＢＤによるクランプ電圧
以上にすることは無駄であ、９、ＳＢＤによるクランプ
電圧は例えば０．４　Ｖといった一足値以上にはできな
い。
発明の目的 本発明の目的は、ＳＢＤにコンデンサを並列に接続する
ことによシ、負荷抵抗や保持′に流を増大することなく
メモリの保持状態を安定化した″Ｐ導体記憶装置ｆヲ提
供することにある。
発明の実施例 以下、本発明の実施例を図面によって説明する。
第１図は本発明の一実施例による＃導体記憶装置に含ま
れる１メモリセル會示す回路図でおる。
図において、メモリセルは２つのマルチエミッタＮＰＮ
　トランジスタＴ１及びＴ！を備えておシ、トランジス
タＴｌのベース及びコレクタはトランジスタＴ８のコレ
クタ及びベースにそれぞれ接続されている。トランジス
タＴ１のコレクタとワード線−一の間にショットキ障壁
付ダイオード５ＢＤＩと抵抗Ｒ，との並列回路なる負荷
が接続されている。トランジスタＴ２のコレクタとワー
ド線Ｗ＋の間にも、５ＢＤ２と抵抗Ｒ２との並列回路か
らなる負荷が接続されている。トランジスタＴ１及びＴ
２のＷ、１エミツタＥ１及びＥ、は保持電流源（図示せ
ず）に接続された保持電流Ｗ−に接続されている。トラ
ンジスタＴ１及びＴ、の第２エミツタＥ２及びＥ４はそ
れぞれピット線対の一方ＢＬ及び他方ＢＬに接続されて
いる。本発明により、ＳＢＤ、及びＳＢＤ、に並列に、
メモリ動作安定化のためのコンデンサＣ及びＣｐ！がそ
れぞれ接１ 続されている。Ｃｆ□及びＣｆ！はそれぞれ、トランジ
スタＴｌのコレクター基板間及びコレクターベース間の
浮遊容ｔを示している。Ｃｆ３及びＣ７４もそれぞれ、
トランジスタＴ２のコレクター基板間及びコレクターベ
ース間の浮遊容量を示している。
今、トランジスタＴＩが導通状態、トランジスタＴ２が
遮断状態にメモリセルの記憶状態が保持されているとす
る。この時、ワード線Ｗ＋から、負荷抵抗ＲＬ、又は５
ＢＤｉ　Ｎ　ＦランラスタＴ１のコレクタＣ１及びエミ
ッタＥｌを通って保持電流線Ｗ−に保持電流ＬＨが流れ
ている。一方、トランジスタＴ２は遮断しているので、
負荷抵抗ＲＬ２には殆んど電流は流れず、且つ、ＳＢＤ
、は遮断している。こうして、トランジスタＴ！はその
ベース電位が負荷抵抗ＲＬ、によジグルアツノされてハ
イレベルにあるため導通状態が保持され、トランジスタ
Ｔ２はそのベース電位が負荷抵抗ＲＬ１による電圧降下
分或いはＳＢＤ、によるクラン７″電圧Ｖ、だけワード
線Ｗ＋の電位よシ低いローレベルにおるため遮断状態に
保持されている。負荷抵抗ＲＬ、の両端電圧が５ＢＤＩ
のクランプ電圧ｖｆを越えようとすると５ＢＤＩが４通
し、こうして、トランジスタＴｌのコレクタ電圧は一定
値以下にはならないように、すなわちトランジスタＴｌ
が過飽和にならないようにして、メモリセル選択時の高
速動作を保証している。
上記保持状態において、例えばピッ）ｉＢ　Ｌの電位を
低下させるノイズが発生すると、遮断中のトランジスタ
Ｔ２が導通しようとする。トランジスタＴ１とＴ２のベ
ース電位の差が少ない場合、或いは接合容ｔ　ＣＩｔ　
＋　ｃ、　、　ｃ、３．　ｃ、、が小さい場合、上記ノ
イズによってトランジスタＴ２が導通し、上記ｄ口惜状
態が容易に反転してしまう。負荷抵抗ＲＬ、の抵抗値を
Ｒとすると、上記ベース電位の差は、５ＢＤ１　のり２
ンゾ電圧Ｖ、を越えない限シ１Ｈ−Ｒにほぼ等しい。従
って、メモリセルの保持状態の安定度は１Ｈ−Ｒが大き
い根太である。ところが、保持電流ＬＨを大きくすると
、記憶装置全体の消費電力が増大するので好ましくない
。また、負荷抵抗ＲＬ、の抵抗値を大きくするとメモリ
セル選択時のメモリ動作速度が遅くなるので好ましくな
い。さらにＺ　ｕ−Ｈの値をＶ、を越える値に設定して
もＳＢＤ、が常に導通することになるので無意味である
。一方、接合容量Ｃｆ１〜Ｃ，４＊増大すればやはシメ
モリ動作速度の低下やトランジスタの特性悪化を招くの
でやはシ好ましくない。
トランジスタＴ１が遮断状態、トランジスタＴ２が導通
状態にある保持状態についても上記と同様のことがいえ
る。
本発明では、ＳＢＤ！及びＳＢＤ＊にそれぞれ並列にメ
モリ動作安定用のコンデンサＣ及びＣ９２をｔ 接続したことによシ、メモリセル選択時における高速動
作を損うことなくメモリセルの保、待状態を安定化でき
る。すなわち、トランジスタＴ１が導通状態、トランジ
スタＴ２が遮断状態にあるときは、コンデンサＣ１１は
保持電流によって充電されておシ、コンデンサＣ１２に
は保持電流が供給されないので電荷が蓄積されていない
。この保持状態でトランジスタＴ２を非導通状態に反転
させようとするノイズが発生しても、コンデンサＣＰｉ
の電荷を放電させ、且つコンデンサＣ９２を充電し終う
ない限シ、保持状態は反転しない。これらの放電及び充
電には時間を要するため、メモリセルの記憶保時状態は
安定化する。メモリセルの選択時、すなわち胱出し又は
書込み時には、コンデンサＣｐｔ及びＣＰ、を設けたこ
とによシ選択動作は多少遅くなるが、読出し又は書込時
においてはワード線Ｗ＋は電源電圧よシ高いノ・イレベ
ルになるのでトランジスタＴ１及びＴ２のコレクタ電位
がコンデンサＣ１１及びＣ１２を介してワード線Ｗ　の
電位に直ちに追随する一方、ビット線の駆動能力を増大
させれば選択動作の遅延は問題とはならない。
さらに、コンデンサＣ及びＣ２２を付加したことｌ によ、ｂトランジスタＴ１及びＴ２の状態反転が前述の
如く起シにくくなうたので、書込み時にノイズによる書
込み誤シは発生しにくくなるという利点もある。
第２図は第１図に示したメモリセルの構造の一部を示す
断面図である。同図においては、トランジスタＴ！と５
ＢＤｌ　と負荷抵抗ＲＬ２が示されている。Ｐ形牛導体
基板１上にトランジスタＴＩのコレクタＣ１の領域とな
るＮ＋形埋込層２が形成されておシ、その上にＮ形エピ
タキシャル層３が形成されている。Ｎ形エピタキシャル
層３０表面にトランジスタＴｌのベースＢｌの領域とな
るＰ形拡啼 散層４が形成されておシ、その表面にエミッタＥｌ　、
Ｅ２の領域となるＮ＋形拡散領域５及び６が形成されて
いる。Ｎ形エピタキシャル層３０表面で且つＰ膨拡散層
４に接触させて負荷抵抗ＲＬ２となるＰ膨拡散層７が形
成されている。８は絶縁酸化膜、図に点線で示したＰ影
領域９及び１０は５ＢＤｌのガードリング部、１１，１
２．及び１３はそれぞれ保持電流線Ｗ−、ビット、Ｖ３
ＩＢＬ１及びワード線ｒとなる配線層の一部、１４は絶
縁分離領域を示している。
本発明によシ設けられたコンデンサＣ２ｌは、ＳＢＤ　
、の高級度Ｐ形領域９及び１０にＰ形不純物の高濃度拡
散を行ってＰ影領域１５及び１６を形成し、このＰ　影
領域１５及び１６を１形埋込層２に接触させることによ
って形成される。すなわち、Ｐ＋形領領域１５び１６と
Ｎ＋形埋込層２の間のＰＮ接合は濃度勾配が大きいので
大容量のコンデンサＣ及びＣが形成され、このコンデン
サ ｐａｔ　ｐＩ２ Ｃ１１□とＣ１１２を合成したものが第１図のコンデン
サＣとなる。
１ 第１図に示したコンデンサＣＧｉｔも第２図に示した構
造と同様の構造によシ実現できる。
発明の詳細 な説明したように、本発明によれば、負荷にＳＢＤを含
むバイポーラメモリセルにおいて、ＳＢＤに並列にコン
デンサを付加したことによシ、メモリの高速動作及び低
消費電力を損うことなく記憶保持状態を安定化した半導
体記憶装置が得られる。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体記憶装置に含ま
れる１メモリセルを示す回路図、第２図は第１図に示し
たメモリセルの一部の構造倉示す断面図である。 １−・・・ワード線、ＢＬ、ＢＬ・・・ビット線対、Ｔ
、。 Ｔ２・・・ＮＰＮ　）ランジスタ、５ＢＤ１　、５ＢＤ
２・・・ショットキ障壁付ダイオード、ＲＬＩ＊　ＢＬ
２・・・負荷抵抗、Ｃ、Ｃ・・・コンデンサ、２・・・
高濃度Ｎ形埋込層、ｐＩ　ｐ２ ３・・・Ｎ形エピタキシャル層、９．１０・・・高濃度
Ｐ影領域。

Claims (1)

  1. 【特許請求の範囲】 １、複数のワード線と複数のビットｉｔ対の各交差部に
    配置されたバイポーラメモリセルを備え、該バイポーラ
    メモリセルの各々は第１ＯＮＰＮ　）ランジスタ、第２
    のＮＰＮ　）ランジスタ、及び該ＮＰＮトランジスタの
    各々のコレクタと該ワード線の１つとの間に接続された
    負荷を備え、該第１のＮＰＮトランジスタのベース及び
    コレクタは該第２ＯＮＰＮ　トランジスタのコレクタ及
    びベースにそれぞれ接続されておシ、該負荷はＦＮＰＮ
    トランジスタの過飽和防止用ショットキ障壁付ダイオー
    ドと該ＮＰＮ　トランジスタのベース電位プルアップ用
    負荷抵抗とを並列接続してなってお）、更に、該ショッ
    トキ障壁付ダイｌオードに並列に、メ゛モリ動作安定化
    のだめのコンデンサを接続したこと？！ｌ−％倣とする
    手導体ｉ己惚装置。 ２、ｄ　ＮＰＮ　）ランジスタの各々はコレクタ領域と
    なるＮ形エピタキシャル層に接触する高濃度Ｎ形埋込層
    を有し、該ショットキ障壁付ダイオードは該Ｎ形エピタ
    キシャル層の表面に形成され、該コンデンサは筒譲度Ｐ
    形不純物領域を深く形成して該埋込層に接触させて形成
    されている特許請求の範囲第１項記載の生導体記憶装置
    。
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EP84402756A EP0149401A3 (en) 1983-12-29 1984-12-28 Semiconductor memory device
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