JP2980106B2 - 集積ｍｏｓパワー・トランジスタを電圧勾配から保護するための構成部品 - Google Patents
集積ｍｏｓパワー・トランジスタを電圧勾配から保護するための構成部品Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Description
【０００１】
【発明の属する技術分野】本発明は、同一基板において
縦型拡散ＭＯＳパワー・トランジスタ（ＶＤＭＯＳ）と
論理回路とを結合する構成部品に関する。より詳細に
は、本発明は、ＶＤＭＯＳトランジスタと論理回路の両
方を持つ回路用の保護回路に関する。
縦型拡散ＭＯＳパワー・トランジスタ（ＶＤＭＯＳ）と
論理回路とを結合する構成部品に関する。より詳細に
は、本発明は、ＶＤＭＯＳトランジスタと論理回路の両
方を持つ回路用の保護回路に関する。
【０００２】
【従来の技術】図１に、ＶＤＭＯＳトランジスタと論理
回路とを組み合せた構成部品の一部分を概略的に示す。
この構成部品は、一般にはＮ型基板２上にＮ型エピタキ
シャル層１を形成して製作されるＮ型基板を含む。パワ
ー・トランジスタは右側の部分に、論理ウェルは左側の
部分にそれぞれ形成される。
回路とを組み合せた構成部品の一部分を概略的に示す。
この構成部品は、一般にはＮ型基板２上にＮ型エピタキ
シャル層１を形成して製作されるＮ型基板を含む。パワ
ー・トランジスタは右側の部分に、論理ウェルは左側の
部分にそれぞれ形成される。
【０００３】パワー・トランジスタは、セル３など、互
いに接続された１組の同一セルを含む。各セルは、中央
部５に他の部分より高濃度のドーピングが施されたＰ型
ウェル４を含む。Ｎ型リング６は、ウェルの上側部分中
に形成される。Ｎ型リングの外周部をＰ型ウェルの外周
部から分離する部分は、絶縁ゲート８で被覆されてい
る。Ｎ型リング６ならびにウェル中央部５は、メタライ
ゼーション９で被覆されている。ゲート８はすべて、ゲ
ート端子Ｇに接続され、メタライゼーション９はすべ
て、ソース端子Ｓに接続される。構造の裏面は、ドレイ
ン・メタライゼーションＤで被覆されている。したがっ
て、ゲート信号を印加すると、電流が端子Ｄから端子Ｓ
へ流れることになる。より具体的には、電流は絶縁ゲー
トの下に形成されたチャネルを介して、Ｎ領域１および
２からＮ領域６へ流れることになる。一般にはこの構造
が用いられており、その結果ドレインはソースに対して
正の電位にバイアスされる。
いに接続された１組の同一セルを含む。各セルは、中央
部５に他の部分より高濃度のドーピングが施されたＰ型
ウェル４を含む。Ｎ型リング６は、ウェルの上側部分中
に形成される。Ｎ型リングの外周部をＰ型ウェルの外周
部から分離する部分は、絶縁ゲート８で被覆されてい
る。Ｎ型リング６ならびにウェル中央部５は、メタライ
ゼーション９で被覆されている。ゲート８はすべて、ゲ
ート端子Ｇに接続され、メタライゼーション９はすべ
て、ソース端子Ｓに接続される。構造の裏面は、ドレイ
ン・メタライゼーションＤで被覆されている。したがっ
て、ゲート信号を印加すると、電流が端子Ｄから端子Ｓ
へ流れることになる。より具体的には、電流は絶縁ゲー
トの下に形成されたチャネルを介して、Ｎ領域１および
２からＮ領域６へ流れることになる。一般にはこの構造
が用いられており、その結果ドレインはソースに対して
正の電位にバイアスされる。
【０００４】同一「セル」について先に述べたが、パワ
ー・トランジスタは、ディジット構造を持つことがあ
る。その場合、領域６は「リング」にならない。しかし
ながら、考察を簡単にするために、以下もこの用語をそ
のまま用いる。
ー・トランジスタは、ディジット構造を持つことがあ
る。その場合、領域６は「リング」にならない。しかし
ながら、考察を簡単にするために、以下もこの用語をそ
のまま用いる。
【０００５】論理回路は、１つまたは複数のウェル１０
中に形成される。ウェル１０の中には、ドレインｄ、ソ
ースｓ、およびゲート端子ｇを持つ基本的なＭＯＳトラ
ンジスタを示した。これは、論理ウェル中に形成される
可能性が高い構成部品の例にすぎない。
中に形成される。ウェル１０の中には、ドレインｄ、ソ
ースｓ、およびゲート端子ｇを持つ基本的なＭＯＳトラ
ンジスタを示した。これは、論理ウェル中に形成される
可能性が高い構成部品の例にすぎない。
【０００６】スイッチ・モード電源などいくつかの応用
例では、オフ状態へのスイッチング段階において、ＭＯ
Ｓパワー・トランジスタのドレインとソースの間に高い
電圧勾配が生じる可能性が高い。
例では、オフ状態へのスイッチング段階において、ＭＯ
Ｓパワー・トランジスタのドレインとソースの間に高い
電圧勾配が生じる可能性が高い。
【０００７】図２に、スイッチ・モード電源回路の例を
示す。変圧器の１次側２０には入力電圧ＶINが印加さ
れ、２次側２１は、ダイオード２３を介してコンデンサ
２２に接続される。出力電圧ＶOUT は、コンデンサ２２
の両端間で利用可能となる。１次側の第２端子２０は、
縦型ＭＯＳパワー・トランジスタＴＰと論理回路２７と
を含む集積構成部品２５を介して、電源の接地側に接続
される。この論理回路は、図１の構成部品の裏面に相当
するパワー・トランジスタのドレイン端子に接続された
端子と、接地側に接続された端子と、制御信号を受信す
る少なくとも１つの入力端子２８とを含む。この論理回
路２７はとりわけ、パワー・トランジスタのゲートを制
御することを意図したものである。
示す。変圧器の１次側２０には入力電圧ＶINが印加さ
れ、２次側２１は、ダイオード２３を介してコンデンサ
２２に接続される。出力電圧ＶOUT は、コンデンサ２２
の両端間で利用可能となる。１次側の第２端子２０は、
縦型ＭＯＳパワー・トランジスタＴＰと論理回路２７と
を含む集積構成部品２５を介して、電源の接地側に接続
される。この論理回路は、図１の構成部品の裏面に相当
するパワー・トランジスタのドレイン端子に接続された
端子と、接地側に接続された端子と、制御信号を受信す
る少なくとも１つの入力端子２８とを含む。この論理回
路２７はとりわけ、パワー・トランジスタのゲートを制
御することを意図したものである。
【０００８】
【発明が解決しようとする課題】スイッチ・モード電源
の動作は、当業者には周知である。その動作は、パワー
・トランジスタＴＰの周期的なスイッチングからなる。
パワー・トランジスタＴＰをオフ状態にスイッチングす
るごとに電力消費が高くなるが、これはできる限り高速
であることが有効性の点で望ましい。寄生構成部品が介
在し、しかもパワー・トランジスタＴＰの両端間の電圧
が回路の常規最大電圧を超えていない場合ですら、図１
のタイプの集積構成部品は、特定の環境下において損傷
を受けると思われる。この現象についてはこれまで明ら
かにされておらず、この現象を解析し、その原因を解明
し、さらにそれに対して改善をもたらすことが本発明の
役割である。
の動作は、当業者には周知である。その動作は、パワー
・トランジスタＴＰの周期的なスイッチングからなる。
パワー・トランジスタＴＰをオフ状態にスイッチングす
るごとに電力消費が高くなるが、これはできる限り高速
であることが有効性の点で望ましい。寄生構成部品が介
在し、しかもパワー・トランジスタＴＰの両端間の電圧
が回路の常規最大電圧を超えていない場合ですら、図１
のタイプの集積構成部品は、特定の環境下において損傷
を受けると思われる。この現象についてはこれまで明ら
かにされておらず、この現象を解析し、その原因を解明
し、さらにそれに対して改善をもたらすことが本発明の
役割である。
【０００９】
【課題を解決するための手段】したがって、本発明は、
縦型ＭＯＳパワー・トランジスタ（ＶＤＭＯＳ）と論理
回路とを含むモノリシック構成部品を電圧勾配から保護
する装置を提供する。構成部品の基板は、第１導電型で
あり、ＭＯＳトランジスタのドレインに相当する。論理
構成部品は、基板の上面に形成された第２導電型の少な
くとも１つのウェル中に形成する。論理構成部品の第１
導電型の領域（３１）は、抵抗（４０）を介して接地又
は接地に対して低インピーダンスの前記論理構成部品の
ノードに接続される。
縦型ＭＯＳパワー・トランジスタ（ＶＤＭＯＳ）と論理
回路とを含むモノリシック構成部品を電圧勾配から保護
する装置を提供する。構成部品の基板は、第１導電型で
あり、ＭＯＳトランジスタのドレインに相当する。論理
構成部品は、基板の上面に形成された第２導電型の少な
くとも１つのウェル中に形成する。論理構成部品の第１
導電型の領域（３１）は、抵抗（４０）を介して接地又
は接地に対して低インピーダンスの前記論理構成部品の
ノードに接続される。
【００１０】本発明の実施例によれば、前記領域に接続
されていない抵抗の端子は、ウェル上の接点に接続し、
ウェルそのものは接地側に接続する。
されていない抵抗の端子は、ウェル上の接点に接続し、
ウェルそのものは接地側に接続する。
【００１１】本発明の実施例によれば、抵抗は酸化物層
上に形成されたポリシリコン領域に相当し、また酸化物
層は、本発明の実施例によれば厚い(厚膜)酸化物層であ
る。
上に形成されたポリシリコン領域に相当し、また酸化物
層は、本発明の実施例によれば厚い(厚膜)酸化物層であ
る。
【００１２】本発明の上記の目的、特徴および利点につ
いては、以下の本発明の特定の実施例についての非限定
的な説明において、添付図面を参照しながら詳細に論じ
る。
いては、以下の本発明の特定の実施例についての非限定
的な説明において、添付図面を参照しながら詳細に論じ
る。
【００１３】
【発明の実施の形態】各添付図では、同一の要素は同じ
符号で参照する。さらに、半導体構成部品の各断面図で
は通例に従い、様々な寸法を一定の縮尺で示すのではな
く、図面をわかりやすくするために任意に拡大して示
す。
符号で参照する。さらに、半導体構成部品の各断面図で
は通例に従い、様々な寸法を一定の縮尺で示すのではな
く、図面をわかりやすくするために任意に拡大して示
す。
【００１４】図１に示す論理ウェル１０は、ＭＯＳトラ
ンジスタを含み、そのソースは接地側に接続される。さ
らに、ウェル１０は一般に接地され、組立体を接地する
ウェル１０との接触領域として用いられるオーバードー
プされたＰ型領域３２とＮ型ソース領域３１とを接続す
るメタライゼーション３０がある。論理ウェル１０中に
は、１つ以上のＭＯＳトランジスタを形成することがで
きる。
ンジスタを含み、そのソースは接地側に接続される。さ
らに、ウェル１０は一般に接地され、組立体を接地する
ウェル１０との接触領域として用いられるオーバードー
プされたＰ型領域３２とＮ型ソース領域３１とを接続す
るメタライゼーション３０がある。論理ウェル１０中に
は、１つ以上のＭＯＳトランジスタを形成することがで
きる。
【００１５】したがって、図３に示すように、パワー・
トランジスタＴＰと並列に寄生トランジスタｔｌが存在
するが、そのコレクタはパワー・トランジスタＴＰのド
レイン端子に相当し、そのエミッタはＮ型領域３１に相
当し、そのベースはＰ型領域３２に相当する。どのよう
なトランジスタの場合とも同じように、ベースとエミッ
タの間には、抵抗ＲBEで示したベース抵抗がある。同様
に、どのようなトランジスタの場合とも同じように、コ
レクタとベースの間には、コンデンサＣで示した漂遊容
量がある。したがって、ドレイン電圧ＶＤが急速に上昇
すると、コンデンサＣは短絡したと見なされ、電流は抵
抗ＲBEを貫流することになるが、これは一定のしきい値
を超えるとトランジスタｔｌを作動させる。トランジス
タｔｌは寸法が小さいため、コレクタ電圧ＶＤが非常に
高い（そのなだれ電圧に近い）場合は、作動したときに
トランジスタｔｌが破損する可能性がきわめて高い。
トランジスタＴＰと並列に寄生トランジスタｔｌが存在
するが、そのコレクタはパワー・トランジスタＴＰのド
レイン端子に相当し、そのエミッタはＮ型領域３１に相
当し、そのベースはＰ型領域３２に相当する。どのよう
なトランジスタの場合とも同じように、ベースとエミッ
タの間には、抵抗ＲBEで示したベース抵抗がある。同様
に、どのようなトランジスタの場合とも同じように、コ
レクタとベースの間には、コンデンサＣで示した漂遊容
量がある。したがって、ドレイン電圧ＶＤが急速に上昇
すると、コンデンサＣは短絡したと見なされ、電流は抵
抗ＲBEを貫流することになるが、これは一定のしきい値
を超えるとトランジスタｔｌを作動させる。トランジス
タｔｌは寸法が小さいため、コレクタ電圧ＶＤが非常に
高い（そのなだれ電圧に近い）場合は、作動したときに
トランジスタｔｌが破損する可能性がきわめて高い。
【００１６】この問題を解決するために、またトランジ
スタｔｌのトリガリングを防止するために、本発明では
まず、いくつかの要素のドーピング・レベルとよく考え
抜かれたトランジスタのエミッタ・ベース間ディジット
の形状とを最適化することにより、ベース・エミッタ間
抵抗ＲBEをできる限り低く抑えることを試みた。しかし
ながら、この解決策では問題を解決することはできず、
ドレイン端子の電圧が急激に上昇した場合（高電圧傾度
ｄＶ／ｄｔ）、論理ウェル中に実現された、縦型ＭＯＳ
パワー・トランジスタと論理回路とを結合するモノリシ
ック構造の破壊が依然として認められた。
スタｔｌのトリガリングを防止するために、本発明では
まず、いくつかの要素のドーピング・レベルとよく考え
抜かれたトランジスタのエミッタ・ベース間ディジット
の形状とを最適化することにより、ベース・エミッタ間
抵抗ＲBEをできる限り低く抑えることを試みた。しかし
ながら、この解決策では問題を解決することはできず、
ドレイン端子の電圧が急激に上昇した場合（高電圧傾度
ｄＶ／ｄｔ）、論理ウェル中に実現された、縦型ＭＯＳ
パワー・トランジスタと論理回路とを結合するモノリシ
ック構造の破壊が依然として認められた。
【００１７】この問題を解決するために、出願者は、接
点を設けるのに望ましい領域と接点自体との間に絶縁さ
れた抵抗素子を追加することにより、ウェル電位と接地
とに接続された端子を持つ論理回路の素子を改良する。
点を設けるのに望ましい領域と接点自体との間に絶縁さ
れた抵抗素子を追加することにより、ウェル電位と接地
とに接続された端子を持つ論理回路の素子を改良する。
【００１８】図４に、本発明の実施例を示す。この図に
は、ウェル１０の中に形成したＭＯＳトランジスタを示
した。このトランジスタは、絶縁ゲートｇで被覆された
基板の領域によって分離されたＮ型ドレインとソース領
域とを含む。ソース領域は符号３１で、ウェル接触領域
は符号３２でそれぞれ示す。領域３１と領域３２との接
続は、たとえば領域３１と領域３２を分離する厚い酸化
物層４１の上に配置される、抵抗層４０の部分を介す
る。たとえば、層４０は、領域３１と領域３２との接触
領域の間の抵抗率が１０〜１００オーム程度になるよう
に適切にドーピングされたポリシリコンで製作する。次
いで、領域３２との接触は、接触メタライゼーション４
２などで従来通りに行う。メタライゼーション４２は、
接点４２と領域３１の間に所定の値の抵抗を組み込むよ
うに、層４０上の領域３１との接触領域から離れた位置
に配置する。
は、ウェル１０の中に形成したＭＯＳトランジスタを示
した。このトランジスタは、絶縁ゲートｇで被覆された
基板の領域によって分離されたＮ型ドレインとソース領
域とを含む。ソース領域は符号３１で、ウェル接触領域
は符号３２でそれぞれ示す。領域３１と領域３２との接
続は、たとえば領域３１と領域３２を分離する厚い酸化
物層４１の上に配置される、抵抗層４０の部分を介す
る。たとえば、層４０は、領域３１と領域３２との接触
領域の間の抵抗率が１０〜１００オーム程度になるよう
に適切にドーピングされたポリシリコンで製作する。次
いで、領域３２との接触は、接触メタライゼーション４
２などで従来通りに行う。メタライゼーション４２は、
接点４２と領域３１の間に所定の値の抵抗を組み込むよ
うに、層４０上の領域３１との接触領域から離れた位置
に配置する。
【００１９】図５に、本発明による改良型の構造の相当
図を示す。図を見れば、層４０がエミッタ抵抗ＲE に相
当することがわかる。
図を示す。図を見れば、層４０がエミッタ抵抗ＲE に相
当することがわかる。
【００２０】当然のことながら、このエミッタ抵抗に様
々な改変、修正、および改良を施すことは当業者なら可
能であろう。たとえば、メタライゼーション層を、抵抗
とするのに十分な長さにすることが考えられる。抵抗物
質の層はまた、酸化物４１、領域３１の表面を抵抗物質
の第１側面に接続する第１メタライゼーション、および
領域３２の表面を抵抗物質の第２側面に接続する第２メ
タライゼーションの上に形成することもできよう。
々な改変、修正、および改良を施すことは当業者なら可
能であろう。たとえば、メタライゼーション層を、抵抗
とするのに十分な長さにすることが考えられる。抵抗物
質の層はまた、酸化物４１、領域３１の表面を抵抗物質
の第１側面に接続する第１メタライゼーション、および
領域３２の表面を抵抗物質の第２側面に接続する第２メ
タライゼーションの上に形成することもできよう。
【００２１】さらに、別法として、抵抗の第２端子（ソ
ースに接続されていない方）を領域３２および接地側に
接続するのではなく、接地側に対して低インピーダンス
の回路のノードに接続する。
ースに接続されていない方）を領域３２および接地側に
接続するのではなく、接地側に対して低インピーダンス
の回路のノードに接続する。
【００２２】したがって、先と同様に、ドレイン端子Ｄ
に急速な電圧上昇が生じた場合、電流は抵抗ＲBEからコ
ンデンサＣを貫流することになるが、これは事実上、短
絡に相当する。しかしながら、トランジスタｔｌのトリ
ガリングしきい値は、抵抗ＲE の存在が原因で一層高く
なり、このトランジスタが作動状態にある場合ですら、
そこを貫流する電流は、抵抗ＲE の存在によって制限さ
れることになる。したがって、本発明は、その中を流れ
る電流の流れを制限することにより、トランジスタｔｌ
を保護する。
に急速な電圧上昇が生じた場合、電流は抵抗ＲBEからコ
ンデンサＣを貫流することになるが、これは事実上、短
絡に相当する。しかしながら、トランジスタｔｌのトリ
ガリングしきい値は、抵抗ＲE の存在が原因で一層高く
なり、このトランジスタが作動状態にある場合ですら、
そこを貫流する電流は、抵抗ＲE の存在によって制限さ
れることになる。したがって、本発明は、その中を流れ
る電流の流れを制限することにより、トランジスタｔｌ
を保護する。
【００２３】好ましい実施形態では、抵抗ＲE の値は、
通常動作において、論理回路の性能を損なうことがない
ように、たとえば１００ｍＶ以下など、その中の電圧降
下がほとんど無視できるように選定する。
通常動作において、論理回路の性能を損なうことがない
ように、たとえば１００ｍＶ以下など、その中の電圧降
下がほとんど無視できるように選定する。
【００２４】本発明は、広く解釈すべきであり、改変、
修正、および改良は本開示の一部であり、また本発明の
精神および範囲に含まれるものとする。したがって、上
記の説明は、例示のために示したものにすぎず、本発明
を限定するものではない。本発明は、特許請求の範囲お
よびその均等物で定義されるとおりにのみ限定される。
修正、および改良は本開示の一部であり、また本発明の
精神および範囲に含まれるものとする。したがって、上
記の説明は、例示のために示したものにすぎず、本発明
を限定するものではない。本発明は、特許請求の範囲お
よびその均等物で定義されるとおりにのみ限定される。
【図１】縦型ＭＯＳトランジスタと論理回路とを含む構
成部品の簡略の部分断面図である。
成部品の簡略の部分断面図である。
【図２】図１の構成部品の使用例を示す図である。
【図３】図１の回路の要素の相当図である。
【図４】本発明による改良型の論理構成部品の部分断面
図である。
図である。
【図５】本発明による改良型の構成部品を含む構造の相
当図である。
当図である。
１ Ｎ型エピタキシャル層 ２ Ｎ型基板 ３ セル ４ Ｐ型ウェル ５ Ｐ型ウェル中央部 ６ Ｎ型リング ８ 絶縁ゲート ９、３０、４２ メタライゼーション １０ ウェル ２０ 変圧器の１次側 ２１ 変圧器の２次側 ２２ コンデンサ ２３ ダイオード ２５ 集積構成部品 ２７ 論理回路 ３１ Ｎ型ソース領域 ３２ Ｐ型領域 ４０ 抵抗層 ４１ 厚い酸化物層 Ｃ コンデンサ Ｄ ドレイン端子 ｄ ドレイン Ｇ ゲート端子 ｇ 絶縁ゲート ＲBE 抵抗 ＲE 抵抗 Ｓ ソース端子 ｓ ソース ｔｌ 寄生トランジスタ ＴＰ 縦型ＭＯＳパワー・トランジスタ ＶＤ ドレイン電圧、コレクタ電圧 ＶIN 入力電圧 ＶOUT 出力電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエトロ フィケラ フランス国， 13080 リュイネ， パ ルク セザンヌ， バティマン セー （番地なし) (56)参考文献 特開 平８−102539（ＪＰ，Ａ) 特開 平６−224436（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 27/088 H01L 27/04
Claims (4)
- 【請求項１】 縦型ＭＯＳパワー・トランジスタ（ＶＤ
ＭＯＳ）と論理回路とを含み、構成部品の第１導電型の
基板（１および２）がＭＯＳトランジスタのドレインに
相当し、基板の上面に形成した第２導電型の少なくとも
１つのウェル（１０）中に論理構成部品が実現されたモ
ノリシック構成部品を該構成部品に印加される電圧の勾
配から保護する装置であって、 論理構成部品の第１導電型の領域（３１）が、抵抗（４
０）を介して接地又は接地に対して低インピーダンスの
前記論理構成部品のノードに接続されることを特徴とす
る装置。 - 【請求項２】 前記領域（３１）に接続されていない方
の抵抗の端子が、ウェル上の接点（３２）に接続され
て、接地に接続されることを特徴とする請求項１に記載
の装置。 - 【請求項３】 前記抵抗が酸化物層上に形成したポリシ
リコン領域に相当することを特徴とする請求項１に記載
の装置。 - 【請求項４】 前記酸化物層が厚い酸化物層であること
を特徴とする請求項３に記載の装置。
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