JP3018417B2 - 集積回路用保護装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に静電破壊用保護
素子の構造に関する。

〔従来の技術〕

従来の半導体集積回路に形成される保護素子として
は、第３図に示すようにＮ型エピタキシャル層４とＰ型
半導体基板１、P⁺型埋込み領域13及びP⁺型絶縁分離領域
10で形成されるPNダイオードを使用し、Ｎ型エピタキシ
ャル層４をN⁺型領域６を介してアルミニウム電極９で外
部端子（ボンディングパッド）および集積回路の内部素
子に接続し、Ｐ型半導体基板1,P⁺型埋込み領域13,P⁺型
絶縁分離領域10をアルミニウム電極８にてGND端子（接
地端子）に接続する構成および、第４図に示すようにP⁺
型絶縁分離領域10,P⁺型埋込み領域13で分離されたＮ型
エピタキシャル層４とＰ型領域12で形成されるPNダイオ
ードを使用し、Ｎ型エピタキシャル層４をN⁺型領域６を
介してアルミニウム配線11で静電源端子に接続し、Ｐ型
領域12をアルミニウム配線９で外部端子および集積回路
の内部素子に接続する構成が一般に用いられていた。

〔発明が解決しようとする課題〕

一般に保護素子の静電破壊に対する保護効果を上げる
には、保護用PNダイオードの動作抵抗を小さくする必要
がある。しかし上述した第３図，第４図に示す従来の構
造では、いずれもＮ型エピタキシャル層４の抵抗が大き
く、動作抵抗を小さくするためには、第３図に示す従来
構造の場合には、Ｎ型エピタキシャル層４と半導体基板
１との接合面積を大きくする必要があり、第４図に示す
従来構造の場合には、Ｐ型領域12の面積を大きくしなけ
ればならない問題点がある。

また接合面積の増大は、PN接合による接合容量の増大
となるため、保護素子としての寄生容量が増大し、高速
動作を行なわせる場合などに特性を悪化させる問題点が
ある。

〔課題を解決するための手段〕

本発明の集積回路用保護装置は、Ｐ（又はＮ）型半導
体基板上に形成されたＮ（又はＰ）型エピタキシャル層
の境界部に選択的に形成されたN⁺（又はP⁺）型埋込み領
域と、前記N⁺（又はP⁺）型埋込み領域上に選択的に形成
されたP⁺（又はN⁺）型埋込み領域と、前記Ｎ（又はＰ）
型エピタキシャル層内に前記P⁺（又はN⁺）型埋込み領域
に達するように形成されたP⁺（又はN⁺）領域及びＰ（又
はＮ）型半導体基板に接する他のP⁺（又はN⁺）型埋込み
領域に達するように形成されたP⁺（又はN⁺）型絶縁分離
領域と、前記N⁺（又はP⁺）型埋込み領域に接する前記Ｎ
（又はＰ）型エピタキシャル層と、前記P⁺（又はN⁺）型
領域と接続しさらに外部端子に接続される電極と、前記
P⁺（又はN⁺）型絶縁分離領域と接地端子を接続する電極
とを備えている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示す半導体チップの
断面図である。

Ｐ型半導体基板１にN⁺型埋込み領域2,P⁺型埋込み領域
3,13を形成するための原領域（図示しない）を設け、Ｎ
型エピタキシャル層４を成長させ、N⁺型埋込み領域２で
Ｐ型半導体基板１より分離されたP⁺型埋込み領域３に達
するようにP⁺型領域5aおよびＰ型半導体基板１に接する
P⁺型埋込み領域13に達するようにP⁺型絶縁分離領域10を
Ｎ型エピタキシャル層４内に拡散によって形成する。次
にN⁺型埋込み領域２に接しているＮ型エピタキシャル層
４にN⁺型領域６を拡散によって形成し、P⁺型絶縁分離領
域10および、P⁺型領域5,N⁺型領域６上の絶縁層７を除去
してコンタクト窓を設け、さらに、N⁺型領域６とP⁺型領
域５とを外部端子に接続する電極９およびP⁺型絶縁分離
領域10と接地端子とを接続する電極８を設ける。

以上のような手段によって構成される構造の等価回路
は第５図に示すような構成となる。

すなわち、P⁺型埋込み領域３をエミッタ、N⁺型埋込み
領域２をベース、Ｐ型半導体基板１をコレクタとするPN
Pトランジスタのベースとエミッタ間に、N⁺型埋込み領
域２とN⁺型領域６に接するＮ型エピタキシャル層４によ
り形成される抵抗22が接続された構成となる。

第５図に示すような構成におけるエミッタ，コレクタ
間の電圧，電流特性は第６図に示すようにスイッチバッ
ク特性（負性抵抗特性）を示し、集積回路の電源電圧
（以下Vccと記す）以上にブレークダウン電圧V_Bを設定
することで通常では、カットオフ状態となり、静電気な
どブレークダウン電圧V_Bを越える高電圧が印加された場
合には、ON状態となって、スイッチバック特性によっ
て、短時間に低電圧にて大電流を流すことが可能とな
る。このため実質上動作抵抗が小さくなったのと等価の
効果を有し、面積の増大を伴なわずに、静電破壊に対す
る十分な保護効果を得るころができる。

第２図は本発明の第２の実施例を示す半導体チップの
断面図である。

この実施例は、P⁺型領域5bを形成する時にＮ型エピタ
キシャル層４と分離したＮ型エピタキシャル層14を設け
られるように拡散を行い、N⁺型領域６を形成する時同時
にＮ型エピタキシャル層14にN⁺型領域16を形成し、N⁺型
領域16上の絶縁層７を除去し、N⁺型領域16と正電源端子
とを接続する電極11を設けたものである。

この実施例は、正電源と外部端子間に接続する保護素
子（PNダイオード）を同時に形成した場合の実施例であ
るが、GND端子側のPNPトランジスタの上方にPNダイオー
ドを設けてあるので、保護素子全体の面積を小さくでき
る。

以上、Ｐ型半導体基板上のＮ型エピタキシャル層を有
する場合について説明したが、導電型及び電圧の極性を
逆にすれば、Ｎ型半導体基板にＰ型エピタキシャル層を
有する場合にそのままあてはまる。

〔発明の効果〕

以上説明したように本発明は、P⁺（又はN⁺）型埋込み
領域3,N⁺（又はP⁺）型埋込み領域2,P（又はＮ）半導体
基板１によって形成されるPNP（又はNPN）トランジスタ
に、Ｎ（又はＰ）型エピタキシャル層４により形成され
る抵抗が、前述のPNP（又はNPN）トランジスタのベー
ス，エミッタ間に接続された構造であるため、スイッチ
バック特性を有し、従来のPNダイオードにる保護素子に
比較して、実質上動作抵抗が小さくなるため、面積の増
大を伴なわずに、静電破壊に対する十分な保護効果を得
ることができる効果を有している。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す断面図、第２図は
第２の実施例を示す断面図、第３図,4図は従来の保護素
子の断面図、第５図は本発明の保護素子の等価回路図、
第６図は本発明の保護素子の電圧−電流特性を示す図で
ある。 １……Ｐ型半導体基板、２……N⁺型埋込み領域、3,13…
…P⁺型埋込み領域、4,14……Ｎ型エピタキシャル層、5
a,5b……P⁺型領域、6,16……N⁺領域、７……絶縁層、８
……GND電極、９……外部端子に接続される電極、10…
…P⁺型絶縁分離領域、11……正電源電極、12……Ｐ型領
域、21……PNPトランジスタ、22……Ｎ型エピタキシャ
ル層の等価抵抗。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/06 H01L 27/08 H01L 21/822 H01L 21/8232 H01L 27/04 H01L 23/60 - 23/62

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】Ｐ（又はＮ）型半導体基板上に形成された
   Ｎ（又はＰ）型エピタキシャル層の境界部に選択的に形
   成されたN⁺（又はP⁺）型埋込み領域と、前記N⁺（又は
   P⁺）型埋込み領域上に選択的に形成されたP⁺（又はN⁺）
   型埋込み領域と、前記Ｎ（又はＰ）型エピタキシャル層
   内に前記P⁺（又はN⁺）型埋込み領域に達するように形成
   されたP⁺（又はN⁺）領域及びＰ（又はＮ）型半導体基板
   に接する他のP⁺（又はN⁺）型埋込み領域に達するように
   形成されたP⁺（又はN⁺）型絶縁分離領域と、前記N⁺（又
   はP⁺）型埋込み領域に接する前記Ｎ（又はＰ）型エピタ
   キシャル層と、前記P⁺（又はN⁺）型領域と接続しさらに
   外部端子に接続される電極と、前記P⁺（又はN⁺）型絶縁
   分離領域と接地端子を接続する電極とを備えていること
   を特徴とする集積回路用保護装置。