JPH0456465B2 - - Google Patents
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- JPH0456465B2 JPH0456465B2 JP57057120A JP5712082A JPH0456465B2 JP H0456465 B2 JPH0456465 B2 JP H0456465B2 JP 57057120 A JP57057120 A JP 57057120A JP 5712082 A JP5712082 A JP 5712082A JP H0456465 B2 JPH0456465 B2 JP H0456465B2
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- Japan
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- protection circuit
- conductivity type
- substrate
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- 238000009792 diffusion process Methods 0.000 claims description 69
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000000463 material Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はMOS集積回路に於ける保護回路に関
するものであつて、その目的は性能の向上化に有
る。
するものであつて、その目的は性能の向上化に有
る。
以下図面に基づいて詳細に説明すると、第１図
は従来の保護回路の構造を示す平面図、第２図は
従来の保護回路の構造を示す断面図である。
は従来の保護回路の構造を示す平面図、第２図は
従来の保護回路の構造を示す断面図である。
第１図、第２図に於て、外部端子１の第１のコ
ンタクト部２はＮ型基板１１内に設けられたＰ型
拡散抵抗層３と接続される。該Ｐ型拡散抵抗層３
の他端の第２のコンタクト部４は配線材５と接続
され、該配線材５の第３のコンタクト部６はＰ型
拡散層７の内に設けられたＮ型拡散層８と接続さ
れ、更に保護回路外の回路部分（図示せず）に接
続される。
ンタクト部２はＮ型基板１１内に設けられたＰ型
拡散抵抗層３と接続される。該Ｐ型拡散抵抗層３
の他端の第２のコンタクト部４は配線材５と接続
され、該配線材５の第３のコンタクト部６はＰ型
拡散層７の内に設けられたＮ型拡散層８と接続さ
れ、更に保護回路外の回路部分（図示せず）に接
続される。
前記Ｐ型拡散抵抗層３及び前記Ｐ型拡散層７の
周囲には電位維持のためのＮ型拡散層９が設けら
れ、該Ｎ型拡散層９は電源の高電位側Vddに接続
される。
周囲には電位維持のためのＮ型拡散層９が設けら
れ、該Ｎ型拡散層９は電源の高電位側Vddに接続
される。
前記Ｎ型拡散層８の周囲には電位維持のための
Ｐ型拡散層１０が前記Ｐ型拡散層７と接続するよ
うに設けられ、該Ｐ型拡散層１０は電源の低電位
側Vssに接続される。尚１６は酸化絶縁膜であ
る。
Ｐ型拡散層１０が前記Ｐ型拡散層７と接続するよ
うに設けられ、該Ｐ型拡散層１０は電源の低電位
側Vssに接続される。尚１６は酸化絶縁膜であ
る。
上記した基本的な保護回路の等価回路図は通常
第３図に示す如く示される。該保護回路は外部端
子１に過大な電圧が印加された場合、ダイオード
１１，１２を介して電流が流れ、抵抗体１３（す
なわち第１図及び第２図のＰ型拡散抵抗層３）に
より電圧降下が生ずる事により、他の回路部分に
過大電圧が印加されない様に構成されたものであ
るから、前記ダイオード１１，１２の電流容量は
十分に大きい事が必要であり、この電流容量を得
るために、前記Ｐ型拡散抵抗層３及びＮ型拡散層
８の面積を大きく取る必要が有り、そのため保護
回路全体の面積が大きくなつてしまう欠点が有つ
た。
第３図に示す如く示される。該保護回路は外部端
子１に過大な電圧が印加された場合、ダイオード
１１，１２を介して電流が流れ、抵抗体１３（す
なわち第１図及び第２図のＰ型拡散抵抗層３）に
より電圧降下が生ずる事により、他の回路部分に
過大電圧が印加されない様に構成されたものであ
るから、前記ダイオード１１，１２の電流容量は
十分に大きい事が必要であり、この電流容量を得
るために、前記Ｐ型拡散抵抗層３及びＮ型拡散層
８の面積を大きく取る必要が有り、そのため保護
回路全体の面積が大きくなつてしまう欠点が有つ
た。
しかし第３図に示した等価回路は正確ではな
く、実際には第２図に於て、前記Ｎ型拡散層８を
エミツタとし、前記Ｐ型拡散層７をベースとし、
前記Ｎ型基板１１をコレクタとする寄生縦型
NPNトランジスタが存在するため、正確な等価
回路は第４図の如くとなる。即ち第３図に於ける
ダイオード１２は第４図に於けるトランジスタ１
４のベース、エミツタ間接合となる。従つて前記
外部端子１にVssよりも低い電圧が印加された場
合、前記トランジスタ１４のベース、エミツタ間
に電流が流れる事になり、該電流のhFE倍の電流
がVddより前記外部端子１に向つて流れる。即ち
第３図に於けるダイオード１２の電流容量は寄生
トランジスタ１４による増巾率分だけ小さくする
事が出来る。即ち前記Ｎ型拡散層８の面積を小さ
くしても十分に機能が保てる。しかるに前記ダイ
オード１１には寄生トランジスタが存在しないた
め、上記の如き改善は出来ない。
く、実際には第２図に於て、前記Ｎ型拡散層８を
エミツタとし、前記Ｐ型拡散層７をベースとし、
前記Ｎ型基板１１をコレクタとする寄生縦型
NPNトランジスタが存在するため、正確な等価
回路は第４図の如くとなる。即ち第３図に於ける
ダイオード１２は第４図に於けるトランジスタ１
４のベース、エミツタ間接合となる。従つて前記
外部端子１にVssよりも低い電圧が印加された場
合、前記トランジスタ１４のベース、エミツタ間
に電流が流れる事になり、該電流のhFE倍の電流
がVddより前記外部端子１に向つて流れる。即ち
第３図に於けるダイオード１２の電流容量は寄生
トランジスタ１４による増巾率分だけ小さくする
事が出来る。即ち前記Ｎ型拡散層８の面積を小さ
くしても十分に機能が保てる。しかるに前記ダイ
オード１１には寄生トランジスタが存在しないた
め、上記の如き改善は出来ない。
更に従来技術の欠点を述べると、前記外部端子
１に正の高電圧を印加した場合、第８図の断面図
に示す如く、前記Ｐ型拡散抵抗層３から前記Ｎ型
基板１１に向つてキヤリアが放出されるが、この
キヤリアは完全に捕捉される必要が有る。このた
め前記Ｎ型拡散層９は前記Ｐ型拡散抵抗層３より
十分離れた位置に設けなければならなかつた。も
しこの距離が十分でないと第８図に示す如く、放
出されたキヤリアの一部は前記Ｎ型拡散層９に捕
えられずに発散し、電位が十分に固定されていな
いＰ型拡散層（図示せず）に達してラツチアツプ
現象を引き起す原因となつてしまう。
１に正の高電圧を印加した場合、第８図の断面図
に示す如く、前記Ｐ型拡散抵抗層３から前記Ｎ型
基板１１に向つてキヤリアが放出されるが、この
キヤリアは完全に捕捉される必要が有る。このた
め前記Ｎ型拡散層９は前記Ｐ型拡散抵抗層３より
十分離れた位置に設けなければならなかつた。も
しこの距離が十分でないと第８図に示す如く、放
出されたキヤリアの一部は前記Ｎ型拡散層９に捕
えられずに発散し、電位が十分に固定されていな
いＰ型拡散層（図示せず）に達してラツチアツプ
現象を引き起す原因となつてしまう。
以上の理由により従来の保護回路はどうしても
大きくなり、チツプサイズへ与える影響は大きか
つた。
大きくなり、チツプサイズへ与える影響は大きか
つた。
そこで本発明は前記ダイオード１１のかわりに
寄生トランジスタを付加する事により、保護回路
の小型化又は性能向上を計るものである。
寄生トランジスタを付加する事により、保護回路
の小型化又は性能向上を計るものである。
第５図は本発明の実施例のMOS構造の酸化膜
を静電破壊から保護するための保護回路構造を示
す平面図であり、第６図はその構造断面図であ
る。即ち外部端子１の第１のコンタクト部２は、
第１導伝型基板１１(N)に設けられた第２導伝型拡
散層３(P)と接続される。該第２導伝型拡散層３の
他端の第２のコンタクト部４は配線材５に接続さ
れ、該配線材５の第３のコンタクト部６は第２導
伝型拡散層７内に設けられた第１導伝型拡散層８
に接続される。該第２導伝型拡散層７は伸張され
て、その端面は前記第２導伝型拡散層３の端面
と、高濃度第１導伝型拡散層を介する事なく隣接
している。また該第２導伝型拡散層７内には、該
拡散層７の分布抵抗値を下げ、また配線部材との
接触をよくして、前記拡散層７の電位を安定化す
るために、高濃度の第２導電型拡散層１０が設け
られ、前記拡散層７は該拡散層１０を介して電源
（Vss）に接続されている。更に保護回路全体を
囲む形で前記基板１１の電位安定化のため第１導
電型拡散層９が設けられていおり、前記基板１１
は前記拡散層９を介して電源（Vdd）に接続され
ている。前記拡散層１０，９は補助的な役割を受
け持つのであつて、本発明の趣旨と直接関係する
ものではない。相補型MOS集積回路に於いては、
前記拡散層１０は第２導電型チヤネルのMOSト
ランジスターのドレイン、ソースと同一のプロセ
スで形成され、前記拡散層９は第１導電型チヤネ
ルのMOSトランジスターのドレイン、ソースと
同一のプロセスで形成されるのが一般的である。
また前記拡散層７は第５図、第６図の例では第２
導電型チヤネルのMOSトランジスターを形成す
るためのウエルと同一のプロセスで作成する場合
を想定している。
を静電破壊から保護するための保護回路構造を示
す平面図であり、第６図はその構造断面図であ
る。即ち外部端子１の第１のコンタクト部２は、
第１導伝型基板１１(N)に設けられた第２導伝型拡
散層３(P)と接続される。該第２導伝型拡散層３の
他端の第２のコンタクト部４は配線材５に接続さ
れ、該配線材５の第３のコンタクト部６は第２導
伝型拡散層７内に設けられた第１導伝型拡散層８
に接続される。該第２導伝型拡散層７は伸張され
て、その端面は前記第２導伝型拡散層３の端面
と、高濃度第１導伝型拡散層を介する事なく隣接
している。また該第２導伝型拡散層７内には、該
拡散層７の分布抵抗値を下げ、また配線部材との
接触をよくして、前記拡散層７の電位を安定化す
るために、高濃度の第２導電型拡散層１０が設け
られ、前記拡散層７は該拡散層１０を介して電源
（Vss）に接続されている。更に保護回路全体を
囲む形で前記基板１１の電位安定化のため第１導
電型拡散層９が設けられていおり、前記基板１１
は前記拡散層９を介して電源（Vdd）に接続され
ている。前記拡散層１０，９は補助的な役割を受
け持つのであつて、本発明の趣旨と直接関係する
ものではない。相補型MOS集積回路に於いては、
前記拡散層１０は第２導電型チヤネルのMOSト
ランジスターのドレイン、ソースと同一のプロセ
スで形成され、前記拡散層９は第１導電型チヤネ
ルのMOSトランジスターのドレイン、ソースと
同一のプロセスで形成されるのが一般的である。
また前記拡散層７は第５図、第６図の例では第２
導電型チヤネルのMOSトランジスターを形成す
るためのウエルと同一のプロセスで作成する場合
を想定している。
第５図、第６図で明らかな如く、前記Ｐ型拡散
抵抗層３をエミツタ、前記Ｎ型基板１１をベース
前記Ｐ型拡散層７をコレクタとするラテラル
PNPトランジスタ（PNP横型トランジスタ）が
形成されるため、本発明による保護回路の等価回
路は第７図に示す如くとなる。従つて外部端子１
に正の高電圧が印加された時、トランジスタ１５
の存在により、電流容量はhFE倍大きくなるため
保護機能が大巾に向上される。
抵抗層３をエミツタ、前記Ｎ型基板１１をベース
前記Ｐ型拡散層７をコレクタとするラテラル
PNPトランジスタ（PNP横型トランジスタ）が
形成されるため、本発明による保護回路の等価回
路は第７図に示す如くとなる。従つて外部端子１
に正の高電圧が印加された時、トランジスタ１５
の存在により、電流容量はhFE倍大きくなるため
保護機能が大巾に向上される。
更に本発明によれば第９図の断面図に示す如
く、前記Ｐ型拡散抵抗層３から放出されたキヤリ
アは近接したＰ型拡散層７によつて大多数が捕捉
されてしまうため、キヤリアが保護回路外へ拡散
する恐れがなくなるため、前記Ｎ型拡散層９は可
能な限り前記Ｐ型拡散層７に近接させる事が出来
るので、全体として小型化が可能となる。
く、前記Ｐ型拡散抵抗層３から放出されたキヤリ
アは近接したＰ型拡散層７によつて大多数が捕捉
されてしまうため、キヤリアが保護回路外へ拡散
する恐れがなくなるため、前記Ｎ型拡散層９は可
能な限り前記Ｐ型拡散層７に近接させる事が出来
るので、全体として小型化が可能となる。
以上述べた如く、本発明によれば全体に小型で
あつて保護機能が高く、かつラツチアツプも起し
にくい極めて性能の良い保護回路が提供出来、そ
の効果は極めて大である。
あつて保護機能が高く、かつラツチアツプも起し
にくい極めて性能の良い保護回路が提供出来、そ
の効果は極めて大である。
なお上記説明中、前記Ｐ型拡散抵抗層３と前記
Ｐ型拡散層７は異るプロセスであるかの如く図示
したが、両者は同一のプロセスで作つても良い
し、又ラテラルトランジスタのコレクタとしての
Ｐ型拡散層７と、縦型トランジスタのベースとし
てのＰ型拡散層７を共通とせず、別個に作つても
良い。この場合、第７図に示す如く、コレクタを
Vddに接続しても良い。更に第５図、第６図で拡
散層９，７，１０は閉じたリング状で示したが、
これらは必ずしも閉じている必要はなく、本発明
の主旨を生かしたままで他の実施形態を取る事も
可能である。更に上記したPNPラテラルトラン
ジスタのベース厚みに関しては特に限定はしな
い。
Ｐ型拡散層７は異るプロセスであるかの如く図示
したが、両者は同一のプロセスで作つても良い
し、又ラテラルトランジスタのコレクタとしての
Ｐ型拡散層７と、縦型トランジスタのベースとし
てのＰ型拡散層７を共通とせず、別個に作つても
良い。この場合、第７図に示す如く、コレクタを
Vddに接続しても良い。更に第５図、第６図で拡
散層９，７，１０は閉じたリング状で示したが、
これらは必ずしも閉じている必要はなく、本発明
の主旨を生かしたままで他の実施形態を取る事も
可能である。更に上記したPNPラテラルトラン
ジスタのベース厚みに関しては特に限定はしな
い。
前述の如く、ラテラルトランジスタ１５のコレ
クタとなるべき拡散層（以下７′とする）は、上
記説明においては縦型トランジスタ１４のベース
となる拡散層７と同一の場合を示したが、該拡散
層７と同一の工程で別個に設けても良いし、他の
工程によつて形成しても良い。
クタとなるべき拡散層（以下７′とする）は、上
記説明においては縦型トランジスタ１４のベース
となる拡散層７と同一の場合を示したが、該拡散
層７と同一の工程で別個に設けても良いし、他の
工程によつて形成しても良い。
本発明の実施の結果、該拡散層３から前記基板
１１に吸引できる電流量は大幅に増加するから、
前記拡散層３によつて形成される抵抗は従来より
も小さくする事が可能となり、場合によつては配
線やコンタクト部分に寄生する抵抗のみで代用で
きる。この場合は前記拡散層３は、前記基板１１
との接合を有すれば良いのであつて、抵抗体とし
て機能させる必要はなく、集積回路の速度向上に
良い結果を生ずる。
１１に吸引できる電流量は大幅に増加するから、
前記拡散層３によつて形成される抵抗は従来より
も小さくする事が可能となり、場合によつては配
線やコンタクト部分に寄生する抵抗のみで代用で
きる。この場合は前記拡散層３は、前記基板１１
との接合を有すれば良いのであつて、抵抗体とし
て機能させる必要はなく、集積回路の速度向上に
良い結果を生ずる。
また上記説明では第１導伝型をＮ、第２導伝型
をＰとして説明したが、もちろん第１導伝型を
Ｐ、第２導伝型をＮとしても良いことは明かで、
この場合は説明文中のＮをＰに、ＰをＮに読み替
え、またVddとVssを入れ換えれば良い。
をＰとして説明したが、もちろん第１導伝型を
Ｐ、第２導伝型をＮとしても良いことは明かで、
この場合は説明文中のＮをＰに、ＰをＮに読み替
え、またVddとVssを入れ換えれば良い。
第１図は従来の保護回路の構造を示す平面図、
第２図は従来の保護回路の構造を示す断面図、第
３図は従来の等価回路、第４図は第１図及び第２
図に示す構造の新規な解釈による等価回路図、第
５図は本発明の保護回路の構造を示す平面図、第
６図は本発明の保護回路の構造を示す断面図、第
７図は本発明の保護回路の等価回路図、第８図は
従来の保護回路を説明するための構造を模式的に
示す断面図である。第９図は本発明の保護回路を
説明するための構造を模式的に示す断面図であ
る。 １……外部端子、３……Ｐ型拡散抵抗層、５…
…配線材、７，９……Ｐ型拡散層、８……Ｎ型拡
散層、１１……Ｎ型基板、１５……PNP横型ト
ランジスタ。
第２図は従来の保護回路の構造を示す断面図、第
３図は従来の等価回路、第４図は第１図及び第２
図に示す構造の新規な解釈による等価回路図、第
５図は本発明の保護回路の構造を示す平面図、第
６図は本発明の保護回路の構造を示す断面図、第
７図は本発明の保護回路の等価回路図、第８図は
従来の保護回路を説明するための構造を模式的に
示す断面図である。第９図は本発明の保護回路を
説明するための構造を模式的に示す断面図であ
る。 １……外部端子、３……Ｐ型拡散抵抗層、５…
…配線材、７，９……Ｐ型拡散層、８……Ｎ型拡
散層、１１……Ｎ型基板、１５……PNP横型ト
ランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 単一の第１導伝型を有する半導体基板１１上
に選択拡散により、ウエル、ドレイン、ソースを
設ける相補型MOS集積回路の保護回路であつて、 外部端子１を前記基板１１に設けた第２導伝型
の拡散層３に接続するとともに、前記基板１１に
設けた第２導伝型の拡散層７内に設けた第１導伝
型の拡散層８に接続し、前記基板１１を第１の電
源に接続し、前記拡散層７を第２の電源に接続す
ることにより、前記外部端子１が前記拡散層３と
前記基板１１とで構成されるダイオードを介して
前記第１の電源に接続されるとともに、前記外部
端子１が接続される前記拡散層８が、前記第１の
電源線に接続された前記基板１１をコレクター、
前記第２の電源線に接続された拡散層７をベース
とする縦型トランジスター１４のエミツターを形
成する如く構成した保護回路において、 前記拡散層３に、高濃度の第１導伝型層を介す
る事無く近接して第２導伝型の拡散層７′を設け、
該拡散層７′を前記第１、第２の電源線のいずれ
か一方に接続することにより、前記外部端子１が
接続される前記拡散層３が前記第１の電源に接続
された基板１１をベースとし、前記第１または第
２の電源線に接続された拡散層７′をコレクター
とする横型トランジスター１５のエミツターを形
成する如く構成したことを特徴とする相補型
MOS集積回路の保護回路。 ２ 前記拡散層７′は前記縦型トランジスター１
４のベースを形成する前記拡散層７と同一の工程
で形成する事を特徴とする特許請求の範囲第１項
記載の保護回路。 ３ 前記拡散層７′は前記縦型トランジスター１
４のベースを形成する前記拡散層７と同一の拡散
層である事を特徴とする特許請求の範囲第２項記
載の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057120A JPS58173866A (ja) | 1982-04-06 | 1982-04-06 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057120A JPS58173866A (ja) | 1982-04-06 | 1982-04-06 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58173866A JPS58173866A (ja) | 1983-10-12 |
| JPH0456465B2 true JPH0456465B2 (ja) | 1992-09-08 |
Family
ID=13046681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57057120A Granted JPS58173866A (ja) | 1982-04-06 | 1982-04-06 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58173866A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138381A (ja) * | 1983-01-28 | 1984-08-08 | Nec Corp | 集積回路装置 |
| JPS622656A (ja) * | 1985-06-28 | 1987-01-08 | Nec Corp | 半導体保護装置 |
| JPS63316475A (ja) * | 1987-06-18 | 1988-12-23 | Toshiba Corp | 入力保護回路 |
| JPH05267586A (ja) * | 1992-03-18 | 1993-10-15 | Sanyo Electric Co Ltd | 出力保護回路 |
-
1982
- 1982-04-06 JP JP57057120A patent/JPS58173866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58173866A (ja) | 1983-10-12 |
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