JPS63316475A - 入力保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はＭＯ８型半導体集積回路の入力段トランジス
タを高電圧サージによる破壊から保護する入力保護回路
に関する。

（従来の技術） ＭＯＳトランジスタによって構成されたＭＯ３型半導体
集積回路では、信号入力端子に印加される外部ノイズに
よるＮｉ！圧サージにより、入力段トランジスタの絶縁
ゲート電極が絶縁破壊されることが知られている。この
ため、ＭＯ８型半導体集積回路ではこのような絶縁破壊
を防止するため入力保護回路が設けられている。

第５図は従来の入力保護回路の一例を示すものであり、
入力端子６１には入力保護抵抗６２を介して入力段トラ
ンジスタ６３のゲートが接続されている。

また、入力保護抵抗６２の入力段トランジスタ側と高電
位の電源ＶＣＣとの間にはダイオード６４が図示の極性
で接続されており、同法に入力保護抵抗６２の入力段ト
ランジスタ側と低電位の電源ＶＳＳとの間にはダイオー
ド６５が図示の極性で接続されている。

このような保護回路において、電源ＶＣＣとＶＳＳとが
正常に供給されているとき、入力端子６１にＶ。Ｃより
もはるかに高いサージ電圧が印加されると、ダイオード
６４が順方向バイアス状態となり、このダイオード６４
を介してこのサージ電圧がｆｆ１ＦＡＶｃｃ側に吸収さ
れ、トランジスタ６３のゲート破壊が防止される。他方
、入力端子６１にＶＳＳよりもはるかに低い負慢性のサ
ージ電圧が印加された場合には、ダイオード６５が順方
向バイアス状態となり、このダイオード６５を介してサ
ージ電圧がＮ源Ｖ９９側に吸収される。このため、やは
りトランジスタ６３のゲート破壊が防止される。

第６図は上記とは異なる従来の入力保護回路を示すもの
であり、上記ダイオード６４の代わりにＰチャネルＭＯ
８ｔ−ランジスタロ６を、ダイオード６５、の代わりに
ＮチャネルＭＯＳトランジスタ６７をそれぞれ用いるよ
うにしたものである。

この保護回路では、電源Ｖｃｃ、Ｖｓｓが正常に供給さ
れているとき、入力端子６１にＶＣＣよりもはるかに高
いサージ電圧が印加されると、ゲートに電源Ｖｃｃが印
加されているＰチャネルＭＯ８ｔ−ランジスタロ６がオ
ンし、このトランジスタ６６を介してサージ電圧が電＋
１！Ｖｃｃ側に吸収される。他方、入力端子６１にＶｓ
ｓよりもはるかに低い負極性のサージ電圧が印加された
場合には、ゲートに電源Ｖｓｓが印加されているＮチャ
ネルＭＯＳトランジスタ６７がオンし、このトランジス
タ６７を介してサージ電圧が１８ｆＶｓｓ側に吸収され
る。なお、第６図中のダイオード６８．６９はＭＯＳト
ランジスタ６６．６７による寄生ダイオードであり、こ
れらのダイオードもサージ電圧をＶｃｃ側もしくはＶｃ
ｃ側に吸収する働きをする。

上記従来の入力保護回路は、電源ＶＣＣ１Ｖ８９を供給
しているＮ源配線が共に低抵抗であるときにのみ、正負
両極性のサージ電圧が印加された場合に瞬時にＮ源Ｖｃ
　ｃ　ｓ　Ｖｓ　ｓに吸収され、トランジスタ６３のゲ
ート保護を行なうことができる。ところが、Ｖｃｃ、Ｖ
ｓｓを供給しているいずれか一方のＮｉ！！配線にある
程度の抵抗成分が存在している場合、その電源に吸収さ
れるべき正又は負極性のサージ電圧のうち、どちらか一
方は瞬時に電源に吸収されなくなるため、十分なゲート
保護が行われなくなってしまう。

例えば第５図の従来回路でそのパターンレイアウト上又
はその他の制限で、電源ＶＳＳを供給している電源配線
にある抵抗成分が存在している場合、負極性のサージ電
圧が印加されると、そのサージ電圧は瞬時には電＃ＩＶ
ｓｓ側には吸収されず、トランジスタ６３のゲートに直
接印加される。このため、素子のｗ１ｍ化が進み、ＭＯ
Ｓトランジスタのゲート酸化躾厚が薄くなってくると、
トランジスタ６３はゲート破壊を起こすことになる。

（発明が解決しようとする問題点） このように従来の入力保護回路では、２種類の１ｉ１１
を供給している電源配線が共に極めて低抵抗でなければ
、入力段トランジスタのゲートに外部サージ電圧が直接
に印加され、トランジスタのゲート破壊が起こるという
問題がある。

そこで、この発明は２種類の電源のいずれか一方を供給
するｍｉ配線が低抵抗にされていれば、サージによる入
力段トランジスタのゲート破壊が防止できる入力保護回
路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明の入力保護回路は、入力端子と、上記入力端子
にエミッタが接続され第１の電源にコレクタが接続され
第２の電源にベースが接続された第１極性のトランジス
タと、上記入力端子にエミッタが接続され第２の電源に
コレクタが接続され第１の電源にベースが接続された第
２罎性のトランジスタとから構成されている。

さらにこの発明の入力保護回路は、入力端子と、上記入
力端子にソース、ドレイン間の一端が接続され第１の電
源にソース、ドレイン間の他端が接続され第２のｉ！源
にゲートが接続された第１極性のＭＯＳトランジスタと
、上記入力端子にソース。

ドレイン間の一端が接続され第２の電源にソース。

ドレイン間の他端が接続され第１の電源にゲートが接続
された第２極性のＭＯＳトランジスタとから構成されて
いる。

（作用） この発明の入力保護回路では、正極性のサージ電圧が印
加されると、第１楊性のトランジスタもしくはＭＯＳト
ランジスタを介して第１の電源に、かつ寄生ダイオード
を介して第２の電源に吸収される。

また負極性のサージ電圧が印加されると、２４４ｉ性の
トランジスタもしくはＭＯＳトランジスタを介して第２
の電源に、かつ寄生ダイオードを介して第１の電源に吸
収される。つまり、正、又は負極性のサージ電圧が印加
されると、どちらも第１、第２の電源に吸収される。

（実施例） 以下、図面を参照してこの発明を実施例を用いて説明す
る。

第１図はこの発明に係る入力保護回路の一実施例の構成
を示す回路図である。入力端子１１には入力保護抵抗１
２を介して入力段トランジスタ１３のゲートが接続され
ている。また、入力端子１１にはＰＮＰトランジスタ１
４のエミッタが接続されており、このトランジスタ１４
のベースは高電位の電源Ｖｃｃに、コレクタは低電位の
電源ＶＳＳにそれぞれ接続されている。さらに、入力端
子１１にはＮＰＮトランジスタ１５のエミッタが接続さ
れており、このトランジスタ１５のベースは低電位の電
源ＶＳＳに、コレクタは高電位の電源ＶＣＣにそれぞれ
接続されている。なお、入力端子１１と電源ＶＣＣとの
間に接続されているダイオード１６は上記ＰＮＰトラン
ジスタ１４のベース、エミッタ間のＰＮ接合による寄生
ダイオードであり、又、入力端子１１ど電ＩＶｓｓとの
間に接続されているダイオード１７は上記ＮＰＮトラン
ジスタ１５のベース。

エミッタ間のＰＮ接合による奇生ダイオードである。

第２図は上記ＰＮＰトランジスタ１４及びＮＰＮトラン
ジスタ１５それぞれの素子構造を示す断面図である。Ｎ
型領域２０にはＰ型つェル領滅２１が形成されており、
ＰＮＰトランジスタ１４のコレクタ。

エミッタ領域はＮ型領域２０上に形成された一対のＰ４
″型領域２２．２３で構成されている。そして、Ｐ４″
型領域２２．２３の周囲には電源ＶＣＣに接続されたベ
ース領域としてのＮ＋型領領域２４２５が設けられてい
る。

ＮＰＮトランジスタ１５のエミッタ、コレクタ領域はＰ
型ウェル領域２１上に形成された一対のＮ＋型領領域２
６２７で構成されている。そして、Ｎ＋型領領域２６２
７の周囲には電ＪｉＶｓｓに接続されたベース領域とし
てのＰ９型領域２８．２９が設けられている。

この保護回路において、入力端子１１に正極性のサージ
電圧が印加されると、前記第５図に示す従来回路のとき
と同様に、ダイオード１６を介して順方向に電流が流れ
、サージ電圧はＶｃｃ電諒側に吸収される。つまり、第
２図中のＰ＋型ｗＡ域２３が正極性の電位になり、Ｐ＋
型領域２３からＮ型領域２０に向かって電流が流れ、Ｎ
′型領領域２４介して１！３１２Ｖｃｃに吸収される。

この電流はトランジスタ１４のベース電流ともなるため
、このトランジスタ１４がオン状態になるのに十分ムベ
ース電流が流れると、正極性のサージ電圧は電ＩＶｓａ
にも吸収される。

入力端子１１に負極性のサージ電圧が印加された場合に
は、前記第５図に示す従来回路のときと同様にダイオー
ド１７を介して順方向に電流が流れ、Ｖａｓ電源側に吸
収される。つまり、第２図中のＮ＋型領領域２６負極性
の電位になると、Ｐ型ウェル領域２１はＰ０型領域２８
．２９でＶｓｓ電位にバイアスされているため、Ｐ型ウ
ェル領域２１からＮ＋型領［２６に向かって電流が流れ
、負極性のサージ電圧は電源ＶＳＳに吸収される。この
電流はトランジスタ１５のベース電流ともなるため、こ
のトランジスタ１５がオン状態になるのに十分なベース
電流が流れると、負極性のサージ電圧は電１１ｉＶｃｃ
にも吸収される。

このように上記実施例の保護回路によれば、正、負両極
性のサージ電圧が印加されても電ｉｍｖ　　、、、ｖ３
゜の両方にサージ電圧を吸収させることができる。この
ため、例えば、保護回路がパターンレイアウト上、又は
その他の制限で電源Ｖ。０、ＶＳＳのうち、いずれか一
方の電源を供給する電源配線のみしか低抵抗にすること
ができないような場合でも、もう片方の電源が正常な電
圧で供給されていれば、正、又は負極性のサージ電圧が
印加されても、そのほとんどのサージ電圧はその低抵抗
の電源配線側に吸収される。

第３図はこの発明に係る入力保護回路の他の実施例の構
成を示す回路図である。この実施例回路では、上記実施
例回路中のＰＮＰトランジスタ１４′の代わりにＰチャ
ネルＭｏＳトランジスタ３４を、ＮＰＮトランジスタ１
５の代わりにＮチャネルＭＯＳトランジスタ３５をそれ
ぞれ設けるようにしたものである。すなわち、Ｐチャネ
ルＭｏＳトランジスタ３４のソースは入力端子１１に接
続され、ドレインは電源ＶＳＳに、ゲートは電源ＶＣＣ
にそれぞれ接続されている。また、ＮチャネルＭＯＳト
ランジスタ３５のソースは入力端子１１に接続され、ド
レインはＮａＶｃｃに、ゲートは電源ＶＳＳにそれぞれ
接続されている。なお、入力端子１１と電源ＶＣＣとの
間に接続されているダイオード３６は上記ＰチャネルＭ
ｏＳトランジスタ３４のドレインとバックゲートと呼ば
れている基板電極との間のＰＮ接合による寄生ダイオー
ドであり、入力端子１１と電源ＶＳＳとの間に接続され
ているダイオード３７は上記ＮチャネルＭＯＳトランジ
スタ３５のドレインとバックゲートと呼ばれている基板
電極との間のＰＮ接合による奇生ダイオードである。

第４図は上記ＰチャネルＭＯＳトランジスタ３４及びＮ
チャネルＭＯＳトランジスタ３５それぞれの素子構造を
示す断面図である。Ｎ型頭［４０にはＰ型ウェル領域４
１が形成されており、ＰチャネルＭＯＳトランジスタ３
４のドレイン、ソース領域はＮ型領域４０上に形成され
た一対のＰ＋型領域４２゜４３で構成されている。そし
て、Ｐ１型領域４２．４３の周囲にはｌ！ｌｌ！Ｖｃｃ
に接続されたバックゲートとしてのＮ＋型領領域４４４
５．が設けられている。また、上記内領域４２．４３上
には絶縁ゲート電？４Ｊ４６が設けられている。

ＮチャネルＭＯＳトランジスタ３５のソース、ドレイン
＊［はＰ型ウェル領域４１上に形成された一対のＮ＋型
領領域４７４８で構成されている。そして、Ｎ＋型領領
域４７４８の周囲には電＃ＲＶｓｓに接続されたバック
ゲートとしてのＰ＋型領域４９．５０が設けられている
。また、上記内領域４７．４８上には絶縁ゲートｌ１ｉ
ｉ５１が設けられている。

このような構成でなる保護回路では第４図の断面図に示
すように、ＰチャネルＭＯＳトランジスタ３４側では一
対のＰ＋型領域４２．４３間のチャネル上に絶縁ゲート
電極４６が設けられ、ＮチャネルＭＯＳトランジスタ３
５側では一対のＮ＋型領領域４７４８間のチャネル上に
絶縁ゲート電極５１がそれぞれ設けられている点が異な
るだけであり、通常、ＭＯＳトランジスタ３４．３５は
オフ状態にされている。

従って、この実施例回路は第１図の実施例回路の場合と
同様に寄生的なバイポーラトランジスタもしくはダイオ
ードにより、正負両極性のサージ電圧が電源ｖｃｃ、ｖ
ｓｓに吸収される。

しかし、この実施例回路では絶縁ゲート電極４６゜５１
が存在しているため、例えばＰチャネルＭＯＳトランジ
スタ３４は入力端子１１に接続されたＰ＋型領域４３と
絶縁ゲート電極４６と間にＰチャネルＭＯＳトランジス
タの閾値電圧を越える正極性のサージ電圧が印加される
とオン状態になり、正極性のサージ電圧は電源Ｖｓｓに
吸収される。また、ＮチャネルＭＯＳトランジスタ３５
は入力端子１１に接続されたＮ４″型領域４７と絶縁ゲ
ート電極５１と間にＮチャネルＭＯＳトランジスタの閾
値電圧を越える負極性のサージ電圧が印加されるとオン
状態になり、負極性のサージ電圧は電源Ｖｓｓに吸収さ
れる。

すなわち、第３図の実施例回路は第１図の実施例回路に
比べ、さらにＭＯＳトランジスタ３４．３５がオン状態
になることで、サージ電圧をｉｌ源Ｖｃ　Ｃｓ　ｖｓ　
８に吸収させる働きが＾められている。

なお、この発明は上記実施例に限定されるものではなく
、例えば上記実施例ではトランジスタ１４゜１５のベー
スもしくはＭｏＳトランジスタ３４．３５のドレインを
入力端子１１に直接接続する場合について説明したが、
これは入力保護抵抗１２を介してそれぞれ接続するよう
にしてもよい。

［発明の効果〕 以上説明したようにこの発明によれば、正、又は負ル性
のどちらかのサージ電圧が印加されても、周片に第１、
第２の電源の両方に吸収されるため、正、又は負極性の
サージ電圧が印加された場合、第１、第２の両電源のう
ちどちらか一方の電源だけでそのサージ電圧を吸収する
ことができ、入力段トランジスタのゲート破壊が防止で
きる入力保護回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図はその要部の素子構造を示す断面図、第３図はこの発
明の他の実施例の構成を示す回路図、第４図はその要部
の素子構造を示す断面図、第５図及び第６図はそれぞれ
従来回路の回路図である。 １１・・・入力端子、１２・・・入力保護抵抗、１３・
・・入力段トランジスタ、１４・・・ＰＮＰトランジス
タ、　１５・・・ＮＰＮトランジスタ、１Ｇ、　＋７．
３６．３７・・・ダイオード、２０．４０・・・Ｎ型頭
滅、２１．４１・・・Ｐ型ウェル領域、２２、２３．４
２．４３・・・Ｐ＋型領域、２６．２７．４７．４８・
・・Ｎ＋型領領域３４・・・ＰチャネルＭＯＳトランジ
スタ、３５・・・ＮチャネルＭＯ８トランジスタ。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３図 ４０′ 第４図

Claims (2)

【特許請求の範囲】
1. （１）入力端子と、上記入力端子にエミッタが接続され
   第１の電源にコレクタが接続され第２の電源にベースが
   接続された第１極性のトランジスタと、上記入力端子に
   エミッタが接続され第２の電源にコレクタが接続され第
   １の電源にベースが接続された第２極性のトランジスタ
   とを具備したことを特徴とする入力保護回路。
2. （２）入力端子と、上記入力端子にソース、ドレイン間
   の一端が接続され第１の電源にソース、ドレイン間の他
   端が接続され第２の電源にゲートが接続された第１極性
   のＭＯＳトランジスタと、上記入力端子にソース、ドレ
   イン間の一端が接続され第２の電源にソース、ドレイン
   間の他端が接続され第１の電源にゲートが接続された第
   ２極性のＭＯＳトランジスタとを具備したことを特徴と
   する入力保護回路。