JP2878817B2 - 静電保護回路 - Google Patents
静電保護回路Info
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- JP2878817B2 JP2878817B2 JP2269923A JP26992390A JP2878817B2 JP 2878817 B2 JP2878817 B2 JP 2878817B2 JP 2269923 A JP2269923 A JP 2269923A JP 26992390 A JP26992390 A JP 26992390A JP 2878817 B2 JP2878817 B2 JP 2878817B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特にモノリシックIC端子に接続されるトラ
ンジスタのベース，エミッタ間接合、あるいはゲート，
ソース間をサージ電圧から保護する静電保護回路に関す
る。
ンジスタのベース，エミッタ間接合、あるいはゲート，
ソース間をサージ電圧から保護する静電保護回路に関す
る。
（従来の技術） 第９図に従来の静電保護回路の構成を示す。端子101
にはダイオード102のカソード、ダイオード103のアノー
ド、トランジスタ104のエミッタが接続されている。ト
ランジスタ104のエミッタは抵抗105を介して接地電圧GN
Dに接続されている。一方、トランジスタ104のコレクタ
は電源電圧VCCに接続され、ベースは他回路と接続され
ている。
にはダイオード102のカソード、ダイオード103のアノー
ド、トランジスタ104のエミッタが接続されている。ト
ランジスタ104のエミッタは抵抗105を介して接地電圧GN
Dに接続されている。一方、トランジスタ104のコレクタ
は電源電圧VCCに接続され、ベースは他回路と接続され
ている。
端子101から負のサージ電圧が入力されるとする。こ
の場合、端子101と接地電圧GNDとの間に接続されるダイ
オード102によりサージ電圧が吸収される。端子101から
正サージ電圧が入力されるとする。この場合、端子101
と電源電圧VCCとの間に接続されるダイオード103により
サージ電圧が吸収される。このようにして、トランジス
タ104のベース，エミッタ間ジャンクションを保護す
る。
の場合、端子101と接地電圧GNDとの間に接続されるダイ
オード102によりサージ電圧が吸収される。端子101から
正サージ電圧が入力されるとする。この場合、端子101
と電源電圧VCCとの間に接続されるダイオード103により
サージ電圧が吸収される。このようにして、トランジス
タ104のベース，エミッタ間ジャンクションを保護す
る。
上記第９図の回路においてIC内の周辺を考慮した等価
回路を第10図に示す。トランジスタ104のベースはIC内
では他回路に接続されているため、任意のインピーダン
スZ1を介し、GNDに接続されていると考えられる。同様
に電源ライン106にも外部電源のインピーダンスZ2の
他、IC内でも種々のインピーダンスが接続されている
が、これらをまとめてインピーダンスZ3とすると電源ラ
イン106もZ2,Z3を介してGNDに接続されているものと考
えられる。
回路を第10図に示す。トランジスタ104のベースはIC内
では他回路に接続されているため、任意のインピーダン
スZ1を介し、GNDに接続されていると考えられる。同様
に電源ライン106にも外部電源のインピーダンスZ2の
他、IC内でも種々のインピーダンスが接続されている
が、これらをまとめてインピーダンスZ3とすると電源ラ
イン106もZ2,Z3を介してGNDに接続されているものと考
えられる。
いま、端子101に負のサージ電圧が印加される時、端
子101の電位がGNDのレベルよりもダイオード102の順方
向電圧VD分だけ下がると、ダイオード102が導通する。
これにより、サージ電流は主にダイオード102に流れ、
接地電圧GND−インピーダンスZ1−トランジスタ104のベ
ース，エミッタ−端子101の回路系にはほとんどサージ
電流は流れない。
子101の電位がGNDのレベルよりもダイオード102の順方
向電圧VD分だけ下がると、ダイオード102が導通する。
これにより、サージ電流は主にダイオード102に流れ、
接地電圧GND−インピーダンスZ1−トランジスタ104のベ
ース，エミッタ−端子101の回路系にはほとんどサージ
電流は流れない。
一方、端子101に正のサージ電圧が印加される時につ
いて説明する。外部電源のインピーダンスZ2が小さい場
合、サージ電流はダイオード103、インピーダンスZ2,Z3
を介し、接地電圧GNDに抜ける。小さいインピーダンスZ
2のために端子101とGNDとの間には、ほぼダイオード103
の順方向電圧しか発生しない。この経路内にインピーダ
ンスZ1及びトランジスタ104のエミッタ，ベース間があ
るため、トランジスタ104のエミッタ，ベース間はブレ
イクダウンせず、サージ電流はダイオード103の導通に
より抜ける。
いて説明する。外部電源のインピーダンスZ2が小さい場
合、サージ電流はダイオード103、インピーダンスZ2,Z3
を介し、接地電圧GNDに抜ける。小さいインピーダンスZ
2のために端子101とGNDとの間には、ほぼダイオード103
の順方向電圧しか発生しない。この経路内にインピーダ
ンスZ1及びトランジスタ104のエミッタ，ベース間があ
るため、トランジスタ104のエミッタ，ベース間はブレ
イクダウンせず、サージ電流はダイオード103の導通に
より抜ける。
このようにトランジスタ104のベース，エミッタ間ジ
ャンクションは保護されるのであるが、正のサージ電圧
で外部電源のインピーダンスZ2が大きな時には問題が生
じる。特に電源がオープン状態の場合などはサージ電流
がダイオード103、インピーダンスZ3を介して流れる。
端子101とGNDとの間にはダイオード103の順方向電圧に
加えて（インピーダンスZ3）×（サージ電流）の電圧が
発生する。
ャンクションは保護されるのであるが、正のサージ電圧
で外部電源のインピーダンスZ2が大きな時には問題が生
じる。特に電源がオープン状態の場合などはサージ電流
がダイオード103、インピーダンスZ3を介して流れる。
端子101とGNDとの間にはダイオード103の順方向電圧に
加えて（インピーダンスZ3）×（サージ電流）の電圧が
発生する。
この電圧がインピーダンスZ1からトランジスタ104の
エミッタ，ベース間回路系に印加されるためトランジス
タ104のエミッタ，ベース間がブレイクダウンし、破壊
に至るという恐れがある。
エミッタ，ベース間回路系に印加されるためトランジス
タ104のエミッタ，ベース間がブレイクダウンし、破壊
に至るという恐れがある。
（発明が解決しようとする課題） このように従来技術では、外部電源のインピーダンス
すなわち電源ラインに接続されるインピーダンスによ
り、サージに対する保護効果が影響を受け、サージ保護
用のダイオードが本来の機能を果たさなくなるという欠
点がある。
すなわち電源ラインに接続されるインピーダンスによ
り、サージに対する保護効果が影響を受け、サージ保護
用のダイオードが本来の機能を果たさなくなるという欠
点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、電源ラインのインピーダンスによ
り、その保護機能が劣化しないサージ保護回路を提供す
ることにある。
であり、その目的は、電源ラインのインピーダンスによ
り、その保護機能が劣化しないサージ保護回路を提供す
ることにある。
［発明の構成］ （課題を解決するための手段） この発明の静電保護回路は、ICを構成する半導体基板
内に設けられ外部端子と接続を持つトランジスタと、前
記ICを構成する半導体基板内に選択的に形成された第１
導電型の島状領域と、前記島状領域内に設けられ前記ト
ランジスタの制御電極に接続されたICの正常な回路動作
に寄与しない第２導電型の第１の拡散領域と、前記島状
領域内に設けられ前記トランジスタの電流通路の一端に
接続されたICの正常な回路動作時に寄与しない、または
ICの正常な回路動作時に抵抗素子として寄与する第２導
電型の第２の拡散領域と、前記島状領域内に設けられた
この島状領域を所定の電位に保持する電圧印加領域とを
具備し、前記電圧印加領域を制御端とし前記第１拡散領
域と第２の拡散領域が電流通路として作用する寄生バイ
ポーラトランジスタを形成したことを特徴としている。
内に設けられ外部端子と接続を持つトランジスタと、前
記ICを構成する半導体基板内に選択的に形成された第１
導電型の島状領域と、前記島状領域内に設けられ前記ト
ランジスタの制御電極に接続されたICの正常な回路動作
に寄与しない第２導電型の第１の拡散領域と、前記島状
領域内に設けられ前記トランジスタの電流通路の一端に
接続されたICの正常な回路動作時に寄与しない、または
ICの正常な回路動作時に抵抗素子として寄与する第２導
電型の第２の拡散領域と、前記島状領域内に設けられた
この島状領域を所定の電位に保持する電圧印加領域とを
具備し、前記電圧印加領域を制御端とし前記第１拡散領
域と第２の拡散領域が電流通路として作用する寄生バイ
ポーラトランジスタを形成したことを特徴としている。
（作 用） この発明では、外部端子からサージ電圧が印加された
ときに寄生バイポーラトランジスタにより、トランジス
タの制御端子と電流通路の一端をショートさせサージ保
護を達成する。この寄生バイポーラトランジスタは電源
ラインからの所定の電位が制御端子に与えられているだ
けでよく、電源ラインに接続されるインピーダンスによ
りサージ電圧保護機能が影響を受けることがない。
ときに寄生バイポーラトランジスタにより、トランジス
タの制御端子と電流通路の一端をショートさせサージ保
護を達成する。この寄生バイポーラトランジスタは電源
ラインからの所定の電位が制御端子に与えられているだ
けでよく、電源ラインに接続されるインピーダンスによ
りサージ電圧保護機能が影響を受けることがない。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の一実施例によるIC内の静電保護回
路の構成を示す回路図である。
路の構成を示す回路図である。
端子11はダイオード12のカソード及びNPNトランジス
タ13のエミッタに接続されると共にＰ型拡散領域14に接
続される。一方、トランジスタ13のコレクタは電源（V
CC）端子15に接続され、ベースはＰ型拡散領域16に接続
されると共に他回路に接続される。上記Ｐ型拡散領域1
4,16はＮ型の抵抗島領域17内に形成されている。この抵
抗島領域17の電圧印加領域18は電源（VCC）ライン19に
接続されている。また、ダイオード12のアノードは接地
（GND）端子20に接続される。
タ13のエミッタに接続されると共にＰ型拡散領域14に接
続される。一方、トランジスタ13のコレクタは電源（V
CC）端子15に接続され、ベースはＰ型拡散領域16に接続
されると共に他回路に接続される。上記Ｐ型拡散領域1
4,16はＮ型の抵抗島領域17内に形成されている。この抵
抗島領域17の電圧印加領域18は電源（VCC）ライン19に
接続されている。また、ダイオード12のアノードは接地
（GND）端子20に接続される。
上記第１図の回路においてIC内の周辺を考慮した等価
回路を第２図に示す。トランジスタ13のベースはIC内で
は他回路に接続されているため、任意のインピーダンス
Z1を介し、GNDに接続されていると考えられる。電源端
子15には外部電源のインピーダンスZ2が接続されZ2はGN
D端子20に接続される。また、IC内部で電源ライン19に
接続されるインピーダンスをZ3とする。
回路を第２図に示す。トランジスタ13のベースはIC内で
は他回路に接続されているため、任意のインピーダンス
Z1を介し、GNDに接続されていると考えられる。電源端
子15には外部電源のインピーダンスZ2が接続されZ2はGN
D端子20に接続される。また、IC内部で電源ライン19に
接続されるインピーダンスをZ3とする。
さらに、Ｎ型の抵抗島領域17内におけるＰ型拡散領域
16、電圧印加領域18、Ｐ型拡散領域16は寄生PNPトラン
ジスタ21を形成する。すなわち、Ｐ型拡散領域16がコレ
クタ、電圧印加領域18がベース、Ｐ型拡散領域16がエミ
ッタとして働く。また、Ｐ型拡散領域16は抵抗22を形成
し、インピーダンスZ4を介して（または直接に）接地さ
れている。
16、電圧印加領域18、Ｐ型拡散領域16は寄生PNPトラン
ジスタ21を形成する。すなわち、Ｐ型拡散領域16がコレ
クタ、電圧印加領域18がベース、Ｐ型拡散領域16がエミ
ッタとして働く。また、Ｐ型拡散領域16は抵抗22を形成
し、インピーダンスZ4を介して（または直接に）接地さ
れている。
第２図において、端子11に正のサージ電圧が印加され
た場合について説明する。端子11がサージ電圧により、
電源端子15の電位から寄生PNPトランジスタ21のオン電
圧VBEだけ上がると寄生トランジスタ21はオンする。サ
ージ電流Isは図中破線のように端子11から寄生トランジ
スタ21のコレクタ側へと流れ、インピーダンスZ1を介し
てGNDに逃げる。インピーダンスZ1が大きいとき、また
サージ電流Isが大きいときには、インピーダンスZ1に生
ずる電圧（Z1×Is）により寄生トランジスタ21が飽和す
る。これにより、トランジスタ13のベース，エミッタを
ショートさせ、かつサージ電流Isを吸収するので、トラ
ンジスタ13のベース・エミッタ間接合を確実に保護す
る。
た場合について説明する。端子11がサージ電圧により、
電源端子15の電位から寄生PNPトランジスタ21のオン電
圧VBEだけ上がると寄生トランジスタ21はオンする。サ
ージ電流Isは図中破線のように端子11から寄生トランジ
スタ21のコレクタ側へと流れ、インピーダンスZ1を介し
てGNDに逃げる。インピーダンスZ1が大きいとき、また
サージ電流Isが大きいときには、インピーダンスZ1に生
ずる電圧（Z1×Is）により寄生トランジスタ21が飽和す
る。これにより、トランジスタ13のベース，エミッタを
ショートさせ、かつサージ電流Isを吸収するので、トラ
ンジスタ13のベース・エミッタ間接合を確実に保護す
る。
また、電源ライン19には寄生トランジスタ21のベース
電流だけ流れればよく、サージ電流は主に寄生トランジ
スタ21が吸収することから、従来のように電源ライン19
のインピーダンスにより保護効果が影響を受けることは
ない。また、＋側のサージ保護用のダイオード（第９図
の103）が省略できるという利点がある。
電流だけ流れればよく、サージ電流は主に寄生トランジ
スタ21が吸収することから、従来のように電源ライン19
のインピーダンスにより保護効果が影響を受けることは
ない。また、＋側のサージ保護用のダイオード（第９図
の103）が省略できるという利点がある。
なお、負のサージ電圧が印加された場合については従
来と同様であり、サージ電流は主にダイオード12に流
れ、ICの回路系は保護される。
来と同様であり、サージ電流は主にダイオード12に流
れ、ICの回路系は保護される。
このような構成によれば、電源ラインに接続されるイ
ンピーダンスによりサージ電圧保護機能が影響を受ける
ことなく、寄生素子によりサージ保護が達成できる。
ンピーダンスによりサージ電圧保護機能が影響を受ける
ことなく、寄生素子によりサージ保護が達成できる。
第３図はこの発明の第１の応用例であり、端子11がト
ランジスタ13のベースに接続された場合の構成を示す。
第１図と同一箇所には同一符号を付して説明は省略す
る。トランジスタ13のベースに印加される正のサージ電
圧はサージ電流として寄生トランジスタ31が吸収する。
すなわち、エミッタとしてのＰ型拡散領域16、Ｎ型電圧
印加領域18でVCCに接続されるベースとしてのＮ型の抵
抗島領域17、コレクタとしてのＰ型拡散領域14によりサ
ージ電流をGNDに吸収させる。
ランジスタ13のベースに接続された場合の構成を示す。
第１図と同一箇所には同一符号を付して説明は省略す
る。トランジスタ13のベースに印加される正のサージ電
圧はサージ電流として寄生トランジスタ31が吸収する。
すなわち、エミッタとしてのＰ型拡散領域16、Ｎ型電圧
印加領域18でVCCに接続されるベースとしてのＮ型の抵
抗島領域17、コレクタとしてのＰ型拡散領域14によりサ
ージ電流をGNDに吸収させる。
第４図はこの発明の第２の応用例であり、第１図の構
成の回路において、NPNトランジスタ13をPNPトランジス
タ41に変更した場合を示す。端子11に負のサージ電圧が
印加されれば、サージダイオード12が働き、端子11に正
のサージ電圧が印加されれば、寄生PNPトランジスタ42
によりトランジスタ41のベース，エミッタ間をショート
させ、かつサージ電流をGNDに吸収する。これにより、
トランジスタ41のベース・エミッタ間接合を確実に保護
する。
成の回路において、NPNトランジスタ13をPNPトランジス
タ41に変更した場合を示す。端子11に負のサージ電圧が
印加されれば、サージダイオード12が働き、端子11に正
のサージ電圧が印加されれば、寄生PNPトランジスタ42
によりトランジスタ41のベース，エミッタ間をショート
させ、かつサージ電流をGNDに吸収する。これにより、
トランジスタ41のベース・エミッタ間接合を確実に保護
する。
第５図はこの発明の第３の応用例であり、第３図の構
成の回路において、NPNトランジスタ13をPNPトランジス
タ51に変更した場合を示す。端子11に負のサージ電圧が
印加されれば、サージダイオード12が働き、端子11に正
のサージ電圧が印加されれば、寄生PNPトランジスタ52
によりトランジスタ51のベース，エミッタ間をショート
させ、かつサージ電流をVCCに吸収する。これにより、
トランジスタ51のベース・エミッタ間接合を確実に保護
する。
成の回路において、NPNトランジスタ13をPNPトランジス
タ51に変更した場合を示す。端子11に負のサージ電圧が
印加されれば、サージダイオード12が働き、端子11に正
のサージ電圧が印加されれば、寄生PNPトランジスタ52
によりトランジスタ51のベース，エミッタ間をショート
させ、かつサージ電流をVCCに吸収する。これにより、
トランジスタ51のベース・エミッタ間接合を確実に保護
する。
第６図はこの発明の第２の実施例を示す回路図であ
り、複数の端子を保護する構成である。一端が複数のNP
Nトランジスタ61の各ベースにそれぞれ接続された各端
子62のもう一端はＮ型の抵抗島領域63内の各Ｐ型拡散領
域64にそれぞれ対応して接続されている。一端が上記複
数のNPNトランジスタ61のエミッタにそれぞれ接続され
た各端子65のもう一端はＮ型の抵抗島領域63内の各Ｐ型
拡散領域66にそれぞれ対応して接続されている。この抵
抗島領域63は電圧印加領域67によって電源（VCC）ライ
ン68に接続されている。複数の各端子62,65において、
いずれの端子にサージ電圧が印加されても、対応する寄
生PNPトランジスタ69が働き、トランジスタ61のベー
ス，エミッタ間をショートさせ、トランジスタ61を保護
する。
り、複数の端子を保護する構成である。一端が複数のNP
Nトランジスタ61の各ベースにそれぞれ接続された各端
子62のもう一端はＮ型の抵抗島領域63内の各Ｐ型拡散領
域64にそれぞれ対応して接続されている。一端が上記複
数のNPNトランジスタ61のエミッタにそれぞれ接続され
た各端子65のもう一端はＮ型の抵抗島領域63内の各Ｐ型
拡散領域66にそれぞれ対応して接続されている。この抵
抗島領域63は電圧印加領域67によって電源（VCC）ライ
ン68に接続されている。複数の各端子62,65において、
いずれの端子にサージ電圧が印加されても、対応する寄
生PNPトランジスタ69が働き、トランジスタ61のベー
ス，エミッタ間をショートさせ、トランジスタ61を保護
する。
第７図は第６図の応用例を示す回路図であり、第６図
の構成の回路において、NPNトランジスタ61をPNPトラン
ジスタ71に変更した場合を示す。一端が複数のPNPトラ
ンジスタ71の各ベースにそれぞれ接続された各端子72の
もう一端はＮ型の抵抗島領域73内の各Ｐ型拡散領域74に
それぞれ対応して接続されている。一端が上記複数のPN
Pトランジスタ71のエミッタにそれぞれ接続された各端
子75のもう一端はＮ型の抵抗島領域73内の各Ｐ型拡散領
域76にそれぞれ対応して接続されている。この抵抗島領
域73は電圧印加領域77によって電源（VCC）ライン78に
接続されている。複数の各端子72,75において、いずれ
の端子にサージ電圧が印加されても、対応する寄生PNP
トランジスタ79が働き、トランジスタ71のベース，エミ
ッタ間をショートさせ、トランジスタ71を保護する。
の構成の回路において、NPNトランジスタ61をPNPトラン
ジスタ71に変更した場合を示す。一端が複数のPNPトラ
ンジスタ71の各ベースにそれぞれ接続された各端子72の
もう一端はＮ型の抵抗島領域73内の各Ｐ型拡散領域74に
それぞれ対応して接続されている。一端が上記複数のPN
Pトランジスタ71のエミッタにそれぞれ接続された各端
子75のもう一端はＮ型の抵抗島領域73内の各Ｐ型拡散領
域76にそれぞれ対応して接続されている。この抵抗島領
域73は電圧印加領域77によって電源（VCC）ライン78に
接続されている。複数の各端子72,75において、いずれ
の端子にサージ電圧が印加されても、対応する寄生PNP
トランジスタ79が働き、トランジスタ71のベース，エミ
ッタ間をショートさせ、トランジスタ71を保護する。
第８図はこの発明の第３の実施例を示す回路図であ
り、プッシュ・プル型の出力トランジスタの静電保護回
路の構成である。プルアップ用のNPNトランジスタ81の
コレクタはVCC端子82に接続され、エミッタは端子83に
接続されている。プルダウン用のPNPトランジスタ84の
コレクタはGND端子85に接続され、エミッタは端子83に
接続されている。GND端子85と端子83との間にはダイオ
ード86のアノード，カソード間が接続されている。
り、プッシュ・プル型の出力トランジスタの静電保護回
路の構成である。プルアップ用のNPNトランジスタ81の
コレクタはVCC端子82に接続され、エミッタは端子83に
接続されている。プルダウン用のPNPトランジスタ84の
コレクタはGND端子85に接続され、エミッタは端子83に
接続されている。GND端子85と端子83との間にはダイオ
ード86のアノード，カソード間が接続されている。
トランジスタ81のベースはIC内の他回路に接続される
と共にＰ型拡散領域87に接続されている。また、トラン
ジスタ84のベースはIC内の他回路に接続されると共にＰ
型拡散領域88に接続されている。トランジスタ81,84の
両エミッタはＰ型拡散領域89に接続されている。これら
Ｐ型拡散領域87,88,89はＮ型の抵抗島領域90内に形成さ
れている。抵抗島領域90のN+型の電圧印加領域91は各Ｐ
型拡散領域87,88,89を隔てるように形成されており、電
源（VCC）ライン92に接続されている。このような構成
により、端子83にサージ電圧が印加されても、対応する
寄生PNPトランジスタ93,94が働き、トランジスタ81また
は84のベース，エミッタ間をショートさせ、トランジス
タ81,84を保護する。
と共にＰ型拡散領域87に接続されている。また、トラン
ジスタ84のベースはIC内の他回路に接続されると共にＰ
型拡散領域88に接続されている。トランジスタ81,84の
両エミッタはＰ型拡散領域89に接続されている。これら
Ｐ型拡散領域87,88,89はＮ型の抵抗島領域90内に形成さ
れている。抵抗島領域90のN+型の電圧印加領域91は各Ｐ
型拡散領域87,88,89を隔てるように形成されており、電
源（VCC）ライン92に接続されている。このような構成
により、端子83にサージ電圧が印加されても、対応する
寄生PNPトランジスタ93,94が働き、トランジスタ81また
は84のベース，エミッタ間をショートさせ、トランジス
タ81,84を保護する。
上記各実施例回路によれば、バイポーラトランジスタ
を保護する例を示したがこれに限定されず、MOS型のト
ランジスタにも適用できることはいうまでもない。
を保護する例を示したがこれに限定されず、MOS型のト
ランジスタにも適用できることはいうまでもない。
［発明の効果］ 以上説明したようにこの発明によれば、寄生バイポー
ラトランジスタのベース電流を供給するだけで寄生バイ
ポーラによる保護動作が行われるので電源ラインのイン
ピーダンスにより、その保護機能が劣化しないサージ保
護回路を提供することができる。また、＋側のサージ保
護用のダイオードが省略でき面積的にも縮小される。
ラトランジスタのベース電流を供給するだけで寄生バイ
ポーラによる保護動作が行われるので電源ラインのイン
ピーダンスにより、その保護機能が劣化しないサージ保
護回路を提供することができる。また、＋側のサージ保
護用のダイオードが省略でき面積的にも縮小される。
第１図はこの発明の一実施例による構成を示す回路図、 第２図は第１図の回路においてIC内の周辺を考慮した等
価回路図、 第３図はこの発明の第１の応用例による構成を示す回路
図、 第４図はこの発明の第２の応用例による構成を示す回路
図、 第５図はこの発明の第３の応用例による構成を示す回路
図、 第６図はこの発明の第２の実施例による構成を示す回路
図、 第７図は第６図の応用例による構成を示す回路図、 第８図はこの発明の第３の実施例による構成を示す回路
図、 第９図は従来の静電保護回路の構成を示す回路図、 第10図は第９図の回路においてIC内の周辺を考慮した等
価回路図 である。 11……端子、12……ダイオード、13……NPNトランジス
タ、14,16……Ｐ型拡散領域、15……電源（VCC）端子、
17……Ｎ型の抵抗島領域、18……電圧印加領域、19……
電源（VCC）ライン、20……接地（GND）端子。
価回路図、 第３図はこの発明の第１の応用例による構成を示す回路
図、 第４図はこの発明の第２の応用例による構成を示す回路
図、 第５図はこの発明の第３の応用例による構成を示す回路
図、 第６図はこの発明の第２の実施例による構成を示す回路
図、 第７図は第６図の応用例による構成を示す回路図、 第８図はこの発明の第３の実施例による構成を示す回路
図、 第９図は従来の静電保護回路の構成を示す回路図、 第10図は第９図の回路においてIC内の周辺を考慮した等
価回路図 である。 11……端子、12……ダイオード、13……NPNトランジス
タ、14,16……Ｐ型拡散領域、15……電源（VCC）端子、
17……Ｎ型の抵抗島領域、18……電圧印加領域、19……
電源（VCC）ライン、20……接地（GND）端子。
Claims (3)
- 【請求項１】ICを構成する半導体基板内に設けられ外部
端子と接続を持つトランジスタと、 前記ICを構成する半導体基板内に選択的に形成された第
１導電型の島状領域と、 前記島状領域内に設けられ前記トランジスタの制御電極
に接続されたICの正常な回路動作に寄与しない第２導電
型の第１の拡散領域と、 前記島状領域内に設けられ前記トランジスタの電流通路
の一端に接続されたICの正常な回路動作に寄与しない、
またはICの正常な回路動作時に抵抗素子として寄与する
第２導電型の第２の拡散領域と、 前記島状領域内に設けられたこの島状領域を所定の電位
に保持する電圧印加領域とを具備し、 前記電圧印加領域を制御端とし前記第１拡散領域と第２
の拡散領域が電流通路として作用する寄生バイポーラト
ランジスタを形成したことを特徴とする静電保護回路。 - 【請求項２】前記トランジスタはバイポーラトランジス
タであり、前記寄生バイポーラトランジスタはPNPトラ
ンジスタであることを特徴とする請求項１記載の静電保
護回路。 - 【請求項３】前記トランジスタはMOS型電界効果トラン
ジスタであり、前記寄生バイポーラトランジスタはPNP
トランジスタであることを特徴とする請求項１記載の静
電保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269923A JP2878817B2 (ja) | 1990-10-08 | 1990-10-08 | 静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269923A JP2878817B2 (ja) | 1990-10-08 | 1990-10-08 | 静電保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04145652A JPH04145652A (ja) | 1992-05-19 |
| JP2878817B2 true JP2878817B2 (ja) | 1999-04-05 |
Family
ID=17479091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269923A Expired - Fee Related JP2878817B2 (ja) | 1990-10-08 | 1990-10-08 | 静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878817B2 (ja) |
-
1990
- 1990-10-08 JP JP2269923A patent/JP2878817B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04145652A (ja) | 1992-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |