JP2006303110A

JP2006303110A - 半導体装置

Info

Publication number: JP2006303110A
Application number: JP2005121428A
Authority: JP
Inventors: Yasuyuki Morishita; 泰之森下
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-04-19
Filing date: 2005-04-19
Publication date: 2006-11-02
Also published as: US20060232898A1; CN1855494A; TW200644212A; TWI308386B; US7495265B2

Abstract

【課題】静電保護回路のトリガ電流が流れる経路の寄生容量を小さくし、これにより当該静電保護回路の誤動作を防止する。
【解決手段】本発明による半導体装置は、Ｐ型半導体基板１に形成されたＮウェル５と、Ｎウェル５に形成されたＮ^＋拡散層６及びＰ^＋拡散層７と、Ｐ型半導体基板１のＮウェル５以外の部分に形成されたＮ^＋拡散層８及びＰ^＋拡散層９と、トリガ回路として機能するＮＭＯＳトランジスタ１３とを備えている。Ｐ^＋拡散層７は、Ｉ／Ｏパッド１０に接続され、Ｐ^＋拡散層９は、接地端子１２に接続されている。ＮＭＯＳトランジスタ１３は、Ｉ／Ｏパッド１０にサージが印加されたとき、Ｎウェル５からトリガ電流を引き出す役割をする。ＮＭＯＳトランジスタ１３は、抵抗素子３１を介してＮ^＋拡散層６に接続されている。
【選択図】図３

Description

本発明は、半導体装置に関し、特に、ＥＳＤ（electrostatic discharge）その他のサージの印加による内部回路の破壊を防止するための静電保護回路を搭載する半導体装置に関する。

半導体集積回路には、入出力パッドに印加されるサージに対して内部回路を保護するために静電保護回路が搭載される。静電保護回路の公知の回路トポロジーの一つが、サイリスタを使用する回路トポロジーである。特開２００３−２０３９８５号公報（特許文献１）は、サイリスタを使用する静電保護回路を開示している。図１は、この文献に開示されている静電保護回路の構造を示す断面図である。

図１に示されているように、公知のその静電保護回路は、Ｐ型半導体基板１に集積化されたサイリスタ領域２とトリガ回路領域３とを備えている。トリガ回路領域３は、絶縁体のＳＴＩ層４によってサイリスタ領域２から分離されている。

サイリスタ領域２には、Ｎウェル５が形成され、そのＮウェル５の表面部には、Ｎ^＋拡散層６とＰ^＋拡散層７とが形成されている。サイリスタ領域２のうちのＮウェル５の外側の部分には、更に、Ｎ^＋拡散層８とＰ^＋拡散層９とが形成されている。Ｎ^＋拡散層６、Ｐ^＋拡散層７、Ｎ^＋拡散層８、及びＰ^＋拡散層９は、絶縁体のＳＴＩ層１０によって互いに分離されている。Ｐ^＋拡散層７と、Ｎウェル５と、Ｐ型半導体基板１の表面近傍の部分と、及びＮ^＋拡散層８は、ｐｎｐｎ構造を有するサイリスタとして機能する；より具体的には、Ｐ^＋拡散層７はサイリスタのアノードとして機能し、Ｎウェル５はベースとして機能し、Ｎ^＋拡散層８はカソードとして機能する。一方、Ｎ^＋拡散層６及びＰ^＋拡散層９は、それぞれ、Ｎウェル５及びＰ型半導体基板１への電気的接続を実現するためのコンタクト層として機能する。Ｐ^＋拡散層７は、内部回路（図示されない）に信号を入出力するためのＩ／Ｏパッド１１に接続され、Ｎ^＋拡散層８及びＰ^＋拡散層９は、接地端子１２に共通に接続されている。

トリガ回路領域３は、Ｉ／Ｏパッド１１にサージが印加されたときに上述のサイリスタをターンオンするためのトリガ回路が形成される領域であり、図１の静電保護回路では、ソースとゲートが接地端子１２に共通接続されたＮＭＯＳトランジスタ１３がトリガ回路として使用されている。詳細には、Ｐ型半導体基板１の表面部にはＮ^＋導電型のソース領域１４とドレイン領域１５とが形成されている。更にゲート絶縁層１６がＰ型半導体基板１の表面に形成され、ゲート絶縁層１６の上にゲート電極１７が形成されている。ゲート電極１７は、典型的には、ポリシリコン層１７ａと、その上に形成されたシリサイド層１７ｂで構成される。シリサイド層１７ｂとしては、例えば、チタンシリサイド層、コバルトシリサイド層、タングステンシリサイド層が使用され得る。ドレイン領域１５は、メタル配線１８を介してサイリスタ領域２のＮ^＋拡散層６に電気的に接続されている。ソース領域１４及びゲート電極１７は、接地端子１２に接続されている。

図２は、図１に図示されている静電保護回路の等価回路図である。図１に図示されている静電保護回路は、等価的に、ＰＮＰトランジスタ２１、ＮＰＮトランジスタ２２、基板抵抗Ｒ_ＳＵＢ、Ｎウェル抵抗Ｒ_ＮＷ、及びＮＭＯＳトランジスタ１３とからなる回路として機能する。ＰＮＰトランジスタ２１のエミッタはＩ／Ｏパッド１１に接続され、コレクタは基板抵抗Ｒ_ＳＵＢを介して接地端子１２に接続され、更に、ベースはＮＰＮトランジスタ２２のコレクタに接続されている。ＮＰＮトランジスタ２２のベースはＰＮＰトランジスタ２１のコレクタに接続され、エミッタは接地端子１２に接続されている。トリガ回路として機能するＮＭＯＳトランジスタ１３は、そのドレインがＮウェル抵抗Ｒ_ＮＷ、及びメタル配線１８を介してＰＮＰトランジスタ２１のベースに接続され、ソース及びゲートが接地端子１２に接続されている。

Ｉ／Ｏパッド１１にサージ電圧が印加されると、図１に図示されている静電保護回路は、下記のように動作して内部回路を保護する：Ｉ／Ｏパッド１１にサージ電圧が印加されると、ＰＮＰトランジスタ２１のエミッタ及びベースを通じてＮＭＯＳトランジスタ１３のドレインにサージ電圧が印加される。このサージ電圧によってＮＭＯＳトランジスタ１３がブレークダウンすると、ＰＮＰトランジスタ２１のベースから接地端子１２に向けてトリガ電流が流れ、ＰＮＰトランジスタ２１がターンオンする。ＰＮＰトランジスタ２１のターンオンにより、ＰＮＰトランジスタ２１のエミッタからコレクタにエミッタ−コレクタ電流が流れる。エミッタ−コレクタ電流は、基板抵抗Ｒ_ＳＵＢを介して接地端子１２に流れ込む。エミッタ−コレクタ電流が基板抵抗Ｒ_ＳＵＢを流れると、基板抵抗Ｒ_ＳＵＢの電圧降下によってＮＰＮトランジスタ２２のベース電位が上昇する。ベース電位の上昇により、ベース電流がＮＰＮトランジスタ２２に流れ、ＮＰＮトランジスタ２２がターンオンする。ＮＰＮトランジスタ２２がターンオンすることにより、Ｉ／Ｏパッド１１に印加されたサージ電圧がＮＰＮトランジスタ２２を介して放電され、内部回路が保護される。

図１の静電保護回路の利点は、サイリスタとトリガ回路とが分離されているため、高い放電能力と低いトリガ電圧とを両立できることである。第１に、図１の静電保護回路では、サイリスタとトリガ回路とが分離されているため、サイリスタのベース長を短く設計できる。これは、静電保護回路の放電能力を向上させる。更に、図１の静電保護回路では、トリガ回路をサイリスタとは無関係に設計できるため、トリガ電圧を任意に設計することができる。これは、図１の静電保護回路では、高い放電能力と低いトリガ電圧とを両立できることを意味している。
特開２００３−２０３９８５号公報

しかしながら、図１に図示されている静電保護回路には、トリガ電流が流れる経路に寄生する容量が必然的に大きくなることに起因して、不必要な時に静電保護回路が動作してしまう事態が発生し得るという課題がある。トリガ電流が流れる経路に寄生する容量は、主として、ＮＭＯＳトランジスタ１３のドレイン容量である。ＮＭＯＳトランジスタ１３は、それ自体がサージ電圧によって破壊されてはならないためサイズが大きい必要があり、従って、ＮＭＯＳトランジスタ１３のドレイン容量、即ち、トリガ電流が流れる経路に寄生する容量は大きくならざるを得ない。しかし、トリガ電流が流れる経路に寄生する寄生容量が大きくなると、急峻に立ち上がる電圧パルスがＩ／Ｏパッド１１に印加されたときに不必要に静電保護回路が動作してしまうことがある。なぜなら、ＰＮＰトランジスタ２１のベースに流れるトリガ電流Ｉは、下記式：
Ｉ＝Ｃ・（ｄＶ／ｄｔ），
で表され、Ｉ／Ｏパッド１１の電圧の時間変化ｄＶ／ｄｔ及び寄生容量Ｃに比例して増大するからである。Ｉ／Ｏパッド１１の電圧の時間変化ｄＶ／ｄｔが大きいと、Ｉ／Ｏパッド１１に印加される電圧パルスの電圧レベルが正常な範囲であっても、大きなトリガ電流が流れて静電保護回路が動作してしまう。このような静電保護回路の誤動作は、防止されることが望ましい。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明による半導体装置は、パッド（１０）に接続される第１ｐ型半導体領域（７）と、第１ｐ型半導体領域（７）に接合された第１ｎ型半導体領域（５、６）と、第１ｎ型半導体領域（５）に接合され、且つ、接地端子（１２）に接続された第２ｐ型半導体領域（１、９）と、前記第２ｐ型半導体領域（１、９）に接合され、且つ、接地端子に接続された第２ｎ型半導体領域（８）と、パッド（１０）にサージが印加されたとき、前記第１ｎ型半導体領域（５）からトリガ電流を引き出すように構成されたトリガ回路（１３、３２〜３４、３６、３６ａ、３６ｂ、３７ａ、３７ｂ、３８ａ〜３８ｃ）とを備えている。トリガ回路（１３他）は、抵抗素子（３１）を介して第１ｎ型半導体領域（５、６）に接続されている。

このような半導体装置では、第１ｎ型半導体領域（５、６）とトリガ回路（１３他）との間の電気的接続に抵抗素子（３１）が使用されているため、トリガ回路（１３他）自身の静電破壊が起こりにくい。このため、トリガ回路（１３他）は、そのサイズが小さい、言い換えれば寄生容量が小さいことが許容される。従って、本発明による半導体装置は、トリガ電流が流れる経路の寄生容量が大きいことに起因する静電保護回路の誤動作を抑制することができる。

本発明によれば、トリガ電流が流れる経路の寄生容量を小さくし、これにより静電保護回路の誤動作を防止することができる。

以下、添付図面を参照しながら、本発明の実施の形態が詳細に説明される。図面において、同一又は類似の構成要素は、同一又は対応する符号によって参照されていることに留意されたい。

図３は、本発明の実施の一形態に係る半導体装置に搭載される静電保護回路の構成を示す断面図である。本実施形態に係る静電保護回路と、図１に図示されている従来の静電保護回路との相違点は、サイリスタ領域２のＮ^＋拡散層６とＮＭＯＳトランジスタ１３のドレイン領域１５とが抵抗素子３１を介して接続されていることにある；本実施形態に係る静電保護回路の他の部分の構成は、図１に図示されている静電保護回路と同一である。本実施形態では、抵抗素子３１として、ＳＴＩ層４の上に形成されたポリシリコン層３１ａと、ポリシリコン層３１ａの上に形成されたシリサイド層３１ｂとの積層体が使用される。シリサイド層３１ｂとしては、例えば、チタンシリサイド層、コバルトシリサイド層、タングステンシリサイド層が使用され得る。

図４は、本実施形態に係る静電保護回路の等価回路図である。本実施形態に係る静電保護回路の等価回路は、ＮＭＯＳトランジスタ１３のドレイン領域１５が、抵抗素子３１を介してＮウェル抵抗Ｒ_ＮＷに接続されることを除けば、図１に図示されている静電保護回路の等価回路と同一であり、従って、本実施形態に係る静電保護回路の動作は、図１に図示されている静電保護回路と同様である。Ｉ／Ｏパッド１１にサージ電圧が印加されると、ＰＮＰトランジスタ２１のエミッタ及びベース、並びに抵抗素子３１を通じてＮＭＯＳトランジスタ１３のドレインにサージ電圧が印加される。このサージ電圧によってＮＭＯＳトランジスタ１３がブレークダウンすると、ＰＮＰトランジスタ２１のベースから接地端子１２に向けてトリガ電流が流れ、ＰＮＰトランジスタ２１がターンオンする。ＰＮＰトランジスタ２１のターンオンにより、ＰＮＰトランジスタ２１のエミッタからコレクタにエミッタ−コレクタ電流が流れる。エミッタ−コレクタ電流は、基板抵抗Ｒ_ＳＵＢを介して接地端子１２に流れ込む。エミッタ−コレクタ電流が基板抵抗Ｒ_ＳＵＢを流れると、基板抵抗Ｒ_ＳＵＢの電圧降下によってＮＰＮトランジスタ２２のベース電位が上昇する。ベース電位の上昇により、ベース電流がＮＰＮトランジスタ２２に流れ、ＮＰＮトランジスタ２２がターンオンする。ＮＰＮトランジスタ２２がターンオンすることにより、Ｉ／Ｏパッド１１に印加されたサージ電圧がＮＰＮトランジスタ２２を介して放電され、内部回路が保護される。

本実施形態の静電保護回路の最も重要な特徴は、Ｎ^＋拡散層６とＮＭＯＳトランジスタ１３のドレイン領域１５とが抵抗素子３１を介して接続されているために、ＮＭＯＳトランジスタ１３自身の静電破壊が起こりにくいことである。静電破壊が起こりにくいため、本実施形態の静電保護回路ではＮＭＯＳトランジスタ１３のサイズを小さくする、即ち、ＮＭＯＳトランジスタ１３のドレイン容量を小さくすることができる。したがって、本実施形態の静電保護回路は、トリガ電流が流れる経路の寄生容量を小さくすることができる。これは、静電保護回路の誤動作の抑制に有効である。

抵抗素子３１としては、ポリシリコン層３１ａとシリサイド層３１ｂの積層体の代わりに、他の構造を有する抵抗素子が使用可能である。例えば、抵抗素子３１は、単一のポリシリコン層で形成され得る。また、抵抗素子３１は、単層のタングステンシリサイド層で形成されることが可能であり、又は、タングステンシリサイド層と窒化チタン層との積層体で形成されることも可能である。

ただし、抵抗素子３１として単一のポリシリコン層、又は、ポリシリコン層とシリサイド層の積層体が使用されることは、製造工程の簡便化の点で好ましい。単一のポリシリコン層、又は、ポリシリコン層とシリサイド層の積層体を抵抗素子３１として使用する場合には、抵抗素子３１をＭＯＳトランジスタのゲートと同時に形成することが可能である。これは、抵抗素子３１を形成するための専用の工程を不必要にし、製造工程を簡便化する。

既述のように抵抗素子３１は様々な構造が許容されるが、抵抗素子３１としてＰ型半導体基板１に形成された拡散抵抗が使用されることは好ましくない；言い換えれば、抵抗素子３１は、Ｐ型半導体基板１の外部に形成されていることが好ましい。拡散抵抗を使用するとｐｎ接合がＰ型半導体基板１に形成され、従って、トリガ電流が流れる経路の寄生容量を増大させる。これは、静電保護回路の誤動作の抑制の効果を失わせる。

抵抗素子３１は、そのシート抵抗が１．０Ω／□以上の層又は積層体で形成されることが好適であり、５．０Ω／□以上の層又は積層体で形成されることがより好適である。シート抵抗が低すぎると、ＮＭＯＳトランジスタ１３がサージ電圧から充分に保護されない。この場合、抵抗素子３１を構成する層又は積層体のシート抵抗は、１．０ｋΩ／□以下であることが好ましい。シート抵抗が大きすぎると、サージ電圧が印加されたときにＮＭＯＳトランジスタ１３がターンオンしにくくなり、内部回路が充分に保護されない。

サイリスタをターンオンさせるためのトリガ回路の構成は様々に変更され得る。図５Ａ〜図５Ｇは、トリガ回路として使用可能な回路の構成を示す回路図である。図５Ａ〜図５Ｇにおいて、符号３１ｃは、抵抗素子３１に接続される抵抗素子接続ノードを示していることに留意されたい。

図５Ａに示されているように、ソース及びゲートが抵抗素子３１に、ドレインが接地端子１２に接続されたＰＭＯＳトランジスタ３２がトリガ回路として使用され得る。

また、図５Ｂに示されているように、ＮＭＯＳトランジスタ３３とインバータ３４とで構成されるトリガ回路も使用され得る。ＮＭＯＳトランジスタ３３は、ドレインが抵抗素子３１に接続され、ソースが接地端子１２に接続される。インバータ３４は、電源端子３５と接地端子１２との間に直列に接続されたＰＭＯＳトランジスタ３４ａとＮＭＯＳトランジスタ３４ｂとで構成される。インバータ３４の出力（即ち、ＰＭＯＳトランジスタ３４ａとＮＭＯＳトランジスタ３４ｂのドレイン）は、ＮＭＯＳトランジスタ３３のゲートに接続され、インバータ３４の入力（即ち、ＰＭＯＳトランジスタ３４ａとＮＭＯＳトランジスタ３４ｂのゲート）は、電源端子３５に接続される。

図５Ｂに図示されているトリガ回路の一つの特徴は、ＮＭＯＳトランジスタ３３が完全にオフしないために、静電保護回路を動作させるサージ電圧を低くできる点である。静電保護回路を搭載する半導体装置に電源が投入されていない状態では、電源端子３５はフローティングであり、インバータ３４のＰＭＯＳトランジスタ３４ａ及びＮＭＯＳトランジスタ３４ｂは、いずれも完全にはオンしていない。従って、インバータ３４の出力に接続されているＮＭＯＳトランジスタ３３のゲートはフローティングであり、ＮＭＯＳトランジスタ３３は完全にはオフされない。これは、接地端子１２に対して正極性のサージ電圧がＩ／Ｏパッド１１に印加されたときに、静電保護回路を動作させやすくする。

また、図５Ｃに示されているように、ドレインとゲートが抵抗素子３１に、ソースが接地端子１２に接続されたＮＭＯＳトランジスタ３６がトリガ回路として使用されることも可能である。図５Ｃに図示されているトリガ回路の一つの特徴は、静電保護回路を動作させるサージ電圧を低くできる点である。図５Ｃのトリガ回路は、Ｉ／Ｏパッド１１にサージ電圧が印加されると、そのサージ電圧がＮＭＯＳトランジスタ３６のゲートに印加されるため、ＮＭＯＳトランジスタ３６がターンオンしやすい。

図５Ｃに示されているトリガ回路は、ＮＭＯＳトランジスタ３６を介して流れるリーク電流が大きい点が問題になり得る。リーク電流の問題を回避するためには、ＮＭＯＳトランジスタ３６のゲート長が充分に増大されることが望ましい。他のアプローチとしては、図５Ｄに示されているように、直列に接続された複数のＮＭＯＳトランジスタが、トリガ回路として使用されることも可能である；図５Ｄには、２つのＮＭＯＳトランジスタ３６ａ、３６ｂが直列に接続されたトリガ回路が図示されている。各ＮＭＯＳトランジスタのドレイン及びゲートは、直接に、又は他のＮＭＯＳトランジスタを介して抵抗素子３１に接続され、各ＮＭＯＳトランジスタのソースは、直接に、又は他のＮＭＯＳトランジスタを介して接地端子１２に接続される。図５Ｄの例では、ＮＭＯＳトランジスタ３６ａのドレイン及びゲートが直接に抵抗素子３１に接続され、ＮＭＯＳトランジスタ３６ｂのドレイン及びゲートはＮＭＯＳトランジスタ３６ａを介して抵抗素子３１に接続される。更に、ＮＭＯＳトランジスタ３６ａのソースがＮＭＯＳトランジスタ３６ｂを介して接地端子１２に接続され、ＮＭＯＳトランジスタ３６ｂのソースは、直接に接地端子１２に接続される。

更に、図５Ｅに示されているように、ソースが抵抗素子３１に、ドレインとゲートが接地端子１２に接続されたＰＭＯＳトランジスタ３７がトリガ回路として使用されることも可能である。図５Ｅに図示されているトリガ回路の一つの特徴は、静電保護回路を動作させるサージ電圧を低くできる点である。図５Ｅのトリガ回路は、ＰＭＯＳトランジスタ３７のゲートが接地端子１２に接続されているため、ＰＭＯＳトランジスタ３７がターンオンしやすい。

図５Ｃに示されているトリガ回路と同様に、図５Ｅに示されているトリガ回路は、ＰＭＯＳトランジスタ３７を介して流れるリーク電流が大きい点が問題になり得る。リーク電流の問題を回避するためには、ＰＭＯＳトランジスタ３７のゲート長が充分に増大されることが望ましい。他のアプローチとしては、図５Ｆに示されているように、直列に接続された複数のＰＭＯＳトランジスタが、トリガ回路として使用されることも可能である；図５Ｆには、２つのＰＭＯＳトランジスタ３７ａ、３７ｂが直列に接続されたトリガ回路が図示されている。各ＰＭＯＳトランジスタのソースは、直接に、又は他のＰＭＯＳトランジスタを介して抵抗素子３１に接続され、各ＰＭＯＳトランジスタのドレイン及びゲートは、直接に、又は他のＰＭＯＳトランジスタを介して接地端子１２に接続される。図５Ｆの例では、ＰＭＯＳトランジスタ３７ａのソースが直接に抵抗素子３１に接続され、ＰＭＯＳトランジスタ３７ｂのソースは、ＰＭＯＳトランジスタ３７ａを介して抵抗素子３１に接続される。更に、ＰＭＯＳトランジスタ３７ａのドレイン及びゲートは、ＰＭＯＳトランジスタ３７ｂを介して接地端子１２に接続され、ＰＭＯＳトランジスタ３７ｂのドレイン及びゲートは、直接に接地端子１２に接続される。

また、図５Ｇに示されているように、抵抗素子３１から接地端子１２に向けて順方向に直列に接続された複数のダイオードが、トリガ回路として使用され得る；図５Ｇには、３つの直列に接続されたダイオード３８ａ〜３８ｃからなるトリガ回路が図示されている。図５Ｇに図示されているトリガ回路では、静電保護回路が動作するサージ電圧、及び、トリガ回路を流れるリーク電流を、ダイオードの個数で調節可能である。

図１は、従来の静電保護回路の構造を示す断面図である。図２は、従来の静電保護回路の等価回路の回路図である。図３は、本発明による半導体装置の実施の一形態に係る静電保護回路の構造を示す断面図である。図４は、本実施形態に係る静電保護回路の等価回路の回路図である。図５Ａは、トリガ回路の他の構成を示す回路図である。図５Ｂは、トリガ回路の更に他の構成を示す回路図である。図５Ｃは、トリガ回路の更に他の構成を示す回路図である。図５Ｄは、トリガ回路の更に他の構成を示す回路図である。図５Ｅは、トリガ回路の更に他の構成を示す回路図である。図５Ｆは、トリガ回路の更に他の構成を示す回路図である。図５Ｇは、トリガ回路の更に他の構成を示す回路図である。

符号の説明

１：Ｐ型半導体基板
２：サイリスタ領域
３：トリガ回路領域
４：ＳＴＩ層
５：Ｎウェル
６：Ｎ^＋拡散層
７：Ｐ^＋拡散層
８：Ｎ^＋拡散層
９：Ｐ^＋拡散層
１０：ＳＴＩ層
１１：Ｉ／Ｏパッド
１２：接地端子
１３：ＮＭＯＳトランジスタ
１４：ソース領域
１５：ドレイン領域
１６：ゲート絶縁層
１７：ゲート電極
１７ａ：ポリシリコン層
１７ｂ：シリサイド層
１８：メタル配線
３１：抵抗素子
３１ａ：ポリシリコン層
３１ｂ：シリサイド層
３２：ＰＭＯＳトランジスタ
３３：ＮＭＯＳトランジスタ
３４：インバータ
３４ａ：ＰＭＯＳトランジスタ
３４ｂ：ＮＭＯＳトランジスタ
３５：電源端子
３６、３６ａ、３６ｂ：ＮＭＯＳトランジスタ
３７、３７ａ、３７ｂ：ＰＭＯＳトランジスタ
３８ａ、３８ｂ、３８ｃ：ダイオード

Claims

パッドに接続される第１ｐ型半導体領域と、
前記第１ｐ型半導体領域に接合された第１ｎ型半導体領域と、
前記第１ｎ型半導体領域に接合され、且つ、接地端子に接続された第２ｐ型半導体領域と、
前記第２ｐ型半導体領域に接合され、且つ、接地端子に接続された第２ｎ型半導体領域と、
前記パッドにサージが印加されたとき、前記第１ｎ型半導体領域からトリガ電流を引き出すように構成されたトリガ回路
とを備え、
前記トリガ回路は、抵抗素子を介して前記第１ｎ型半導体領域に接続された
半導体装置。
請求項１に記載の半導体装置であって、
前記第１ｐ型半導体領域、前記第１ｎ型半導体領域、前記第２ｐ型半導体領域、及び前記第２ｎ型半導体領域は、半導体基板に集積化され、
前記抵抗素子は、前記半導体基板の外部に形成されている
半導体装置。
請求項２に記載の半導体装置であって、
前記抵抗素子は、ポリシリコン層を含む構造体で形成された
半導体装置。
請求項１に記載の半導体装置であって、
前記抵抗素子は、シート抵抗が１．０Ω／□以上の層、又は積層体で形成された
半導体装置。
請求項１に記載の半導体装置であって、
前記第１ｎ型半導体領域は、前記半導体基板に形成されたＮウェルであり、
前記第１ｐ型半導体領域は、前記Ｎウェルに形成されたＰ^＋拡散層であり、
前記第２ｐ型半導体領域は、前記半導体基板の一部であるＰ型領域であり、
前記第２ｎ型半導体領域は、前記半導体基板に形成されたＮ^＋拡散層である
半導体装置。
請求項１乃至請求項５のいずれか一項に記載の半導体装置であって、
前記トリガ回路は、ドレインが前記抵抗素子を介して前記第１ｎ型半導体領域に接続されたＮＭＯＳトランジスタを備える
半導体装置。
請求項６に記載の半導体装置であって、
前記ＮＭＯＳトランジスタのゲート及びソースは、接地端子に接続された
半導体装置。
請求項６に記載の半導体装置であって、
前記ＮＭＯＳトランジスタのソースは接地端子に接続され、
前記ＮＭＯＳトランジスタのゲートは、少なくとも一のＭＯＳトランジスタを介して電源端子に接続され、少なくとも一のＭＯＳトランジスタを介して接地端子に接続された
半導体装置。
請求項６に記載の半導体装置であって、
前記ＮＭＯＳトランジスタのゲートが前記抵抗素子を介して前記第１ｎ型半導体領域に接続された
半導体装置。
請求項１乃至請求項５のいずれか一項に記載の半導体装置であって、
前記トリガ回路は、ソースが前記抵抗素子を介して前記第１ｎ型半導体領域に接続されたＰＭＯＳトランジスタを備える
半導体装置。
請求項１０に記載の半導体装置であって、
前記ＰＭＯＳトランジスタのゲートが前記抵抗素子を介して前記第１ｎ型半導体領域に接続された
半導体装置。
請求項１０に記載の半導体装置であって、
前記ＰＭＯＳトランジスタのゲートがドレインに接続され、
前記ＰＭＯＳトランジスタのドレインが直接に、又は他のＰＭＯＳトランジスタを介して接地端子に接続された
半導体装置。
請求項１乃至請求項５のいずれか一項に記載の半導体装置であって、
前記トリガ回路は、前記抵抗素子から接地端子に向けて順方向に直列に接続された複数のダイオードを備える
半導体装置。