JP4295370B2 - 半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、本発明は半導体素子に係り、特に、ＭＯＳトランジスタで構成される内部回路を静電破壊から保護する保護回路を構成するＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
一般的に、ＭＯＳトランジスタは、論理回路を構成する用途以外に、しばしば入出力部において、外部からの静電気等による素子破壊を防止する、保護回路を構成する素子としても用いられる。図１０に保護回路の一例を示す。同図において、ＭＯＳトランジスタにより構成された論理回路等の内部回路の入力側に設けられた保護回路は、ＰＭＯＳトランジスタ２００とＮＭＯＳトランジスタ２０２を有している。ＰＭＯＳトランジスタ２００のドレインはＮＭＯＳトランジスタ２０２のドレインに接続されている。ＰＭＯＳトランジスタ２００のソース、ゲート及び基板は共通接続されて電源電圧ＶDDが供給され、ＮＭＯＳトランジスタ２０２のソース、ゲート及び基板は共通接続され接地電位に維持されている。
【０００３】
またＰＭＯＳトランジスタ２００及びＮＭＯＳトランジスタ２０２の接続点Ｐはパッド２０４及び内部回路に接続されている。
【０００４】
ＭＯＳトランジスタにはその素子の構造上、ソース（バイポーラトランジスタのエミッタに相当する。）、基板（バイポーラトランジスタのベースに相当する。）、ドレイン（バイポーラトランジスタのコレクタに相当する。）で構成されるバイポーラトランジスタが寄生的に存在している。図１０において保護素子として用いるＭＯＳトランジスタの動作は、ＮＭＯＳトランジスタ２０２を例にとると、例えば、接続点Ｐを介してＮ型ドレイン拡散層に静電気による＋極性のサージ電圧が印加された場合、Ｎ型ドレイン拡散層とＰ型基板とのＰＮ接合がアバランシェブレークダウンする。このとき基板中に流れるアバランシェ電流は、基板の電位を上昇させるため、Ｎ型ソース拡散層とＰ型基板との接合が導通し、保護素子として用いるＮＭＯＳトランジスタ２０２により形成されるＮＰＮ寄生パイポーラトランジスタが導通状態となる。この結果、保護素子の耐圧は寄生バイポーラトランジスタのエミッタ−コレクタ間の耐圧、すなわちエミッタ−コレクタ間耐圧（ＢＶｃｅｏ）を示すようになる。このエミッタ−コレクタ間耐圧は、内部回路のＭＯＳトランジスタの耐圧（ＢＶｓｄ）より低くなるように設定されているため、サージ電圧によるブレークダウンは保護素子のみで起きるようになる。この結果、サージ電圧により生ずるサージ電流はＮＭＯＳトランジスタ２０２を介して接地側に流れる。
【０００５】
このようにＭＯＳトランジスタを用いた保護素子は、寄生バイポーラトランジスタを利用して内部回路をサージ電圧から保護している。
【０００６】
【発明が解決しようとする課題】
上述した保護素子は、サージ電流がゲート幅（ベース長）方向に分散して流れるため、ゲート幅を拡げて単位ゲート幅当たりの電流密度を小さくすることにより、電流集中による熱暴走を防ぎ、静電破壊耐量を向上することができる。
【０００７】
しかしながら、ＪＩＳ等の規格により定められている静電破壊耐量を満足するためには数百μｍものゲート幅が必要であるため、保護素子の面積が大きくなるという問題があった。このため集積回路のパターン設計者は、図１１に示すように保護素子を櫛歯状に形成する等により素子面積の縮小化を図るが、ソース、ドレイン、基板、ゲート電極の各々と配線とを接続するコンタクトホールが多数あり、ソース領域及びドレイン領域等は、これらに通じるコンタクトホールを形成する時の合わせ余裕等を考慮した寸法にする必要があった。図１１において、２１０はゲート電極、２１２はソース領域、ゲート電極及び基板が共通接続された共通配線、２１４はドレイン領域に接続されるドレイン配線であり、これらが櫛歯状に形成されている。
【０００８】
本発明は、保護素子として用いる、素子面積の縮小を図った半導体素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、第１導電型の半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された制御電極層と、前記制御電極層上の離間した位置に前記制御電極層を貫通して前記半導体基板表面まで到達するように形成された第１、第２のコンタクトホールと、前記第１のコンタクトホール内の前記半導体基板の表層に形成された第２導電型ソース領域と、前記第２のコンタクトホール内の前記半導体基板の表層に形成された第２導電型ドレイン領域とを有し、前記第１のコンタクトホール内に形成された配線を介して前記制御電極層と前記ソース領域とが電気的に接続され、かつ第２のコンタクトホール側壁に絶縁膜が形成されており、外部から電気信号が入力される入力パッドと、内部回路と、の間に接続される保護回路の保護素子におけるＰＭＯＳトランジスタまたは、ＮＭＯＳトランジスタである。
【００１６】
請求項１に記載の半導体素子によれば、制御電極層上の離間した位置に制御電極層を貫通して半導体基板表面まで到達する２つのコンタクトホールを形成し、これら２つのコンタクトホール内の半導体基板の表層にソース領域及びドレイン領域をそれぞれ形成し、かつドレイン領域に通じるコンタクトホールの側壁に絶縁膜を形成するようにしたので、ソース領域及びドレイン領域を自己整合的に形成することができ、２つの各コンタクトホールとソース領域、ドレイン領域との合わせ余裕が不要となり、素子面積を縮小化することが可能となる。
【００１９】
請求項２に記載の発明は、請求項１に記載の半導体素子において、第２導電型ソース電極、前記制御電極層及び前記第１導電型半導体基板は同電位に設定されることを特徴とする。
【００２０】
請求項２に記載の半導体素子によれば、請求項１に記載の半導体素子において、第２導電型ソース電極、前記制御電極層及び前記第１導電型半導体基板を同電位に設定するようにしたので、素子面積の縮小を図った保護素子として機能させることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の第１の実施の形態にかかる半導体素子の構造を図１及び図２に示す。図１は本実施の形態に係る半導体素子の平面図であり、図２は図１におけるＡ−Ａ’切断線による断面図である。
【００２２】
これらの図において、Ｐ型の半導体基板１０の表層には互いに離間した位置にＮ型のソース領域１２及びＮ型のドレイン領域１４が形成されている。Ｎ型ドレイン領域１４上、Ｎ型ドレイン領域１４とＮ型ソース領域１２間のＰ型半導体基板１０上及びＮ型ソース領域１２にはゲート酸化膜３０が形成されており、Ｎ型ドレイン領域１４とＮ型ソース領域１２間に形成されたゲート酸化膜３０上にゲート電極１６が形成されている。ゲート電極１６は例えば、ポリシリコンで形成される。
【００２３】
Ｐ型半導体基板１０のＮ型ソース領域１２上にはゲート酸化膜３０を貫通してＮ型ソース領域１２に通じるコンタクトホール１８がゲート電極１６に接触するようにＮ型ソース領域１２のＮ型ドレイン領域１４側に寄るように形成されており、Ｎ型ドレイン領域１４上にはＮ型ドレイン領域１４に通じるコンタクトホール２０が形成されている。３２は絶縁酸化膜、３４は素子分離酸化膜である。
コンタクトホール１８、２０内にはアルミ配線２２、２４がそれぞれ、形成されており、ゲート電極１６とＮ型ソース領域１２とがアルミ配線２２により電気的に接続されている。
【００２４】
本実施の形態ではＮ型ソース領域１２とアルミ配線２２のゲート電極側での余裕がないので、アルミ配線２２がゲート電極１６のエッジ部分で半導体基板１０と電気的に短絡する懸念が有るが、本発明ではソース領域、ゲート電極及び半導体基板を同電位に設定して保護素子として機能させるので問題はない。換言すれば、本発明はソース領域、ゲート電極及び半導体基板を同電位にすることにより実現できる素子構造としている。この点は本実施の形態に限らず、他の実施の形態についても同様である。
【００２５】
ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に相当し、Ｎ型ソース領域１２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域１４は本発明の第２導電型ドレイン領域に、ゲート電極１６は本発明の制御電極層に、ゲート酸化膜３０は本発明の絶縁膜に、それぞれ相当する。
【００２６】
本発明の第１の実施の形態に係る半導体素子によれば、ゲート酸化膜を貫通してソース領域に通じるコンタクトホールがゲート電極に接触するように形成され、コンタクトホール内に形成された配線を介してゲート電極とソース領域とが電気的に接続されるように構成したので、ソース領域及びゲート電極にそれぞれ、接続するための配線を設けるためのコンタクトホールは１つ配置するだけで済み、それ故素子面積の縮小化が図れる。
【００２７】
またソース領域側のコンタクトホールをソース領域のドレイン領域側に寄るように形成できるので、ＭＯＳトランジスタによる寄生バイポーラトランジスタのエミッタ抵抗が低減でき、その結果、ドレイン領域とソース領域との間でサージ電流が流れ易くなり、静電破壊耐量の向上が図れる。
【００２８】
次に本発明の第２の実施の形態に係る半導体素子の構造を図３及び図４に示す。図３は本実施の形態に係る半導体素子の平面図であり、図４は図３におけるＢ−Ｂ’切断線による断面図である。これらの図において、Ｐ型半導体基板１０の表層にはＮ型ドレイン領域４４が形成されており、Ｎ型ドレイン領域４４を含むＰ型半導体基板１０上にはゲート酸化膜６０が形成されている。更にゲート酸化膜６０上にＮ型ドレイン領域４４の端部からＮ型ドレイン領域４４以外の領域に向かう方向に延在するようにゲート電極４６が形成されている。
このゲート電極４６は例えば、ポリシリコンで形成される。
【００２９】
またＰ型半導体基板１０表面に沿ってＮ型ドレイン領域４４から離間した領域に、ゲート電極４６及びゲート酸化膜６０を貫通してＰ型半導体基板１０表面に到達するコンタクトホール４８が形成され、かつコンタクトホール４８内のＰ型半導体基板１０の表層にＮ型ソース領域４２が形成されている。更にＮ型ドレイン領域４４上にはＮ型ドレイン領域４４に通じるコンタクトホール５０が形成され、コンタクトホール４８、５０内にはそれぞれ、アルミ配線５２、５４が形成されており、ゲート電極４６とＮ型ソース領域４２とがアルミ配線５２により電気的に接続されている。６２は絶縁酸化膜、６４は素子分離酸化膜である。
ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に、Ｎ型ソース領域４２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域４４は本発明の第２導電型ドレイン領域に、ゲート電極４６は本発明の制御電極層に、ゲート酸化膜６０は本発明の絶縁膜に、それぞれ相当する。
【００３０】
本発明の第２の実施の形態に係る半導体素子によれば、ソース領域に通じるコンタクトホールをゲート電極及びゲート酸化膜を貫通するように形成し、コンタクトホールを介してソース領域を形成するようにしたので、ソース領域をコンタクトホールを介して自己整合的に形成できると共に、請求項１に記載の半導体素子に比して更に素子面積の縮小化が図れる。
【００３１】
次に本発明の第３の実施の形態に係る半導体素子の構造を図５に示す。本実施の形態に係る半導体素子が第２の実施の形態に係る半導体素子と構成上、異なるのはソース領域に通じるコンタクトホール側壁に高抵抗導電膜を形成し、ゲート電極とソース領域に通じるコンタクトホール内に形成された配線との間に高抵抗を介在させるようにした点であり、その他の構成は同一であるので、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３２】
図５において、Ｐ型半導体基板１０表面に沿ってＮ型ドレイン領域４４から離間した領域に、ゲート電極４６を貫通してＰ型半導体基板１０表面に到達するコンタクトホール４８が形成され、かつコンタクトホール４８内のＰ型半導体基板１０の表層にＮ型ソース領域４２が形成されている。このコンタクトホール４８の側壁には例えば、窒化チタン等の高抵抗導電膜７０が形成され、高抵抗導電膜７０を介してＮ型ソース領域４２とゲート電極４６とを電気的に接続するアルミ配線５２が形成されている。
【００３３】
更にドレイン領域４４上に形成されたドレイン領域４４に通じるコンタクトホール５０の側壁にも窒化チタン等の高抵抗導電膜７０が形成され、コンタクトホール５０内にはドレイン領域４４に接続されるアルミ配線５４が形成されている。このドレイン領域４４に通じるコンタクトホール５０の側壁に形成されている高抵抗導電膜７０はソース領域側のコンタクトホール４８の側壁に高抵抗導電膜７０を形成する際に製造工程上、同時に形成されるものであり、本発明では構成上、不要であるが、特に不都合は生じないのでコンタクトホール５０の側壁にも残存させている。ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に、Ｎ型ソース領域４２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域４４は本発明の第２導電型ドレイン領域に、ゲート電極４６は本発明の制御電極層に、ゲート酸化膜６０は本発明の絶縁膜に、それぞれ相当する。
【００３４】
本発明の第３の実施の形態に係る半導体素子によれば、ソース領域に通じるコンタクトホール側壁に形成された高抵抗導電膜及び配線を介してゲート電極とソース領域とを電気的に接続するようにしたので、ゲート酸化膜を介してゲート電極からドレイン領域に流れるサージ電流を低減できるため、サージ電流によるゲート酸化膜が絶縁破壊するのを防止でき、静電破壊耐量の向上が図れる。
【００３５】
次に本発明の第４の実施の形態に係る半導体素子の構造を図６及び図７に示す。図６は本実施の形態に係る半導体素子の平面図、図７は図６におけるＣ−Ｃ’切断線による断面図である。これらの図において、Ｐ型半導体基板１０上にゲート酸化膜１００が形成されており、このゲート酸化膜１００上に形成されたゲート電極８６上の離間した位置にゲート電極８６を貫通して半導体基板１０表面まで到達する２つのコンタクトホール８８、９０が形成されている。
【００３６】
またコンタクトホール８８内のＰ型半導体基板１０の表層にＮ型ソース領域８２が、コンタクトホール９０内のＰ型半導体基板１０の表層にはＮ型ドレイン領域８４が、それぞれ形成されている。コンタクトホール８８内にはＮ型ソース領域８２とゲート電極８６とを電気的に接続するアルミ配線９２が形成されている。
【００３７】
一方、コンタクトホール９０の側壁には絶縁膜１１０が形成されており、コンタクトホール９０内にはＮ型ドレイン領域８４に接続されるアルミ配線９４が形成されている。ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に、Ｎ型ソース領域８２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域８４は本発明の第２導電型ドレイン領域に、ゲート電極８６は本発明の制御電極層に、ゲート酸化膜１００は本発明の絶縁膜に、それぞれ相当する。
【００３８】
本発明の第４の実施の形態に係る半導体素子によれば、ゲート電極上の離間した位置にゲート電極を貫通して半導体基板表面まで到達する２つのコンタクトホールを形成し、これら２つのコンタクトホール内の半導体基板の表層にソース領域及びドレイン領域をそれぞれ形成し、かつドレイン領域に通じるコンタクトホールの側壁に絶縁膜を形成するようにしたので、ソース領域及びドレイン領域を自己整合的に形成することができ、２つの各コンタクトホールとソース領域、ドレイン領域との合わせ余裕が不要となり、請求項２に記載の半導体素子より素子面積を縮小化することが可能となる。
【００３９】
次に本発明の第５の実施の形態に係る半導体素子の構造を図８及び図９に示す。図８は本実施の形態に係る半導体素子の平面図、図９は図８におけるＤ−Ｄ’切断線による断面図である。これらの図において、Ｐ型半導体基板１０の表層にはＮ型ソース領域１２２及びＮ型ドレイン領域１２４が互いに離間して形成されている。
【００４０】
またＮ型ドレイン領域１２４上及びＮ型ドレイン領域１２４とＮ型ソース領域１２２間のＰ型半導体基板１０上にゲート酸化膜１４０が形成され、ゲート酸化膜１４０及びソース領域上にゲート電極１２６が形成されており、ゲート電極１２６はＮ型ソース領域１２２と電気的に接続されている。ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に、Ｎ型ソース領域１２２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域１２４は本発明の第２導電型ドレイン領域に、ゲート電極１２６は本発明の制御電極層に、ゲート酸化膜１４０は本発明の絶縁膜に、それぞれ相当する。
【００４１】
本発明の第５の実施の形態に係る半導体素子によれば、ゲート電極自体をゲート電極とソース領域とを直接、電気的に接続する配線として使用するようにしたので、ゲート電極とソース領域とを接続する配線が不要となり、ドレイン領域側の配線のパターンレイアウトの制約をなくすことができる。したがって、多層配線を用いなくても、保護素子をパッドからのアルミ配線直下やパッド直下に配置することができ、ＩＣのチップ面積を縮小することができる。
【００４２】
尚、上述した各実施の形態では保護回路に使用するＭＯＳトランジスタとしてＮＭＯＳトランジスタを例にして説明したが、ソース領域、ドレイン領域をＰ型とし、半導体基板をＮ型とすることによりＰＭＯＳトランジスタにも適用することが可能である。
【００４３】
また各実施の形態は、一対のソース領域及びドレイン領域を有するＭＯＳトランジスタを例にして説明したが、図１１の従来例のようにソース領域、ドレイン領域及びゲート電極を櫛歯状に形成することにより素子面積をより縮小できることは明らかである。
【００４４】
更に第３の実施の形態では高抵抗導電膜７０をコンタクトホール４８の側壁に形成するが、これは一般的なサイドウォール形成技術により形成することができる。この際にドレイン領域のコンタクトホール側壁にも高抵抗導電膜が形成されるが、ドレイン領域のコンタクトホールの側壁は絶縁膜であるため問題はない。
【００４５】
第４の実施の形態におけるドレイン領域領域に通じるコンタクトホールの側壁に形成される絶縁膜は、通常の絶縁膜形成技術及びパターニング技術を用いることにより形成することができる。
【００４６】
各実施の形態に係る半導体素子におけるソース領域とドレイン領域との間隔は、保護素子のソース領域、ドレイン領域間のパンチスルー耐圧が内部回路より低下しないだけの寸法があればよい。
【００４７】
また第２の実施の形態、第３の実施の形態ではソース領域に通じるコンタクトホールをドレイン領域と平行に長方形状に延在させることにより、。寄生バイポーラトランジスタのベース幅を拡げることができ、静電破壊耐量の向上が図れる。同様に第４の実施の形態においてもソース領域及びドレイン領域にそれぞれ、通じるコンタクトホールを対向して延在させることにより静電破壊耐量の向上が図れる。
【００４８】
【発明の効果】
以上説明したように請求項１に記載の半導体素子によれば、制御電極層上の離間した位置に制御電極層を貫通して半導体基板表面まで到達する２つのコンタクトホールを形成し、これら２つのコンタクトホール内の半導体基板の表層にソース領域及びドレイン領域をそれぞれ形成し、かつドレイン領域に通じるコンタクトホールの側壁に絶縁膜を形成するようにしたので、ソース領域及びドレイン領域を自己整合的に形成することができ、２つの各コンタクトホールとソース領域、ドレイン領域との合わせ余裕が不要となり、素子面積を縮小化することが可能となる。
【００５３】
請求項２に記載の半導体素子によれば、請求項１に記載の半導体素子において、第２導電型ソース電極、前記制御電極層及び前記第１導電型半導体基板を同電位に設定するようにしたので、素子面積の縮小を図った保護素子として機能させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体素子の平面図。
【図２】図１におけるＡ−Ａ’切断線による断面図。
【図３】本発明の第２の実施の形態に係る半導体素子の平面図。
【図４】図３におけるＢ−Ｂ’切断線による断面図。
【図５】本発明の第３の実施の形態に係る半導体素子の断面図。
【図６】本発明の第４の実施の形態に係る半導体素子の平面図。
【図７】図６におけるＣ−Ｃ’切断線による断面図。
【図８】本発明の第５の実施の形態に係る半導体素子の平面図。
【図９】図８におけるＤ−Ｄ’切断線による断面図。
【図１０】ＭＯＳトランジスタを使用した入力保護回路の構成の一例を示す回路図。
【図１１】保護素子としての複数のＭＯＳトランジスタが形成された集積回路のパターン例を示す説明図。
【符号の説明】
１０ Ｐ型半導体基板
１２ ソース領域
１４ ドレイン領域
１６ ゲート電極
１８ コンタクトホール
２０ コンタクトホール
２２ アルミ配線
２４ アルミ配線
３０ ゲート酸化膜
３２ 絶縁酸化膜
３４ 素子分離酸化膜
【発明の属する技術分野】
本発明は、本発明は半導体素子に係り、特に、ＭＯＳトランジスタで構成される内部回路を静電破壊から保護する保護回路を構成するＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
一般的に、ＭＯＳトランジスタは、論理回路を構成する用途以外に、しばしば入出力部において、外部からの静電気等による素子破壊を防止する、保護回路を構成する素子としても用いられる。図１０に保護回路の一例を示す。同図において、ＭＯＳトランジスタにより構成された論理回路等の内部回路の入力側に設けられた保護回路は、ＰＭＯＳトランジスタ２００とＮＭＯＳトランジスタ２０２を有している。ＰＭＯＳトランジスタ２００のドレインはＮＭＯＳトランジスタ２０２のドレインに接続されている。ＰＭＯＳトランジスタ２００のソース、ゲート及び基板は共通接続されて電源電圧ＶDDが供給され、ＮＭＯＳトランジスタ２０２のソース、ゲート及び基板は共通接続され接地電位に維持されている。
【０００３】
またＰＭＯＳトランジスタ２００及びＮＭＯＳトランジスタ２０２の接続点Ｐはパッド２０４及び内部回路に接続されている。
【０００４】
ＭＯＳトランジスタにはその素子の構造上、ソース（バイポーラトランジスタのエミッタに相当する。）、基板（バイポーラトランジスタのベースに相当する。）、ドレイン（バイポーラトランジスタのコレクタに相当する。）で構成されるバイポーラトランジスタが寄生的に存在している。図１０において保護素子として用いるＭＯＳトランジスタの動作は、ＮＭＯＳトランジスタ２０２を例にとると、例えば、接続点Ｐを介してＮ型ドレイン拡散層に静電気による＋極性のサージ電圧が印加された場合、Ｎ型ドレイン拡散層とＰ型基板とのＰＮ接合がアバランシェブレークダウンする。このとき基板中に流れるアバランシェ電流は、基板の電位を上昇させるため、Ｎ型ソース拡散層とＰ型基板との接合が導通し、保護素子として用いるＮＭＯＳトランジスタ２０２により形成されるＮＰＮ寄生パイポーラトランジスタが導通状態となる。この結果、保護素子の耐圧は寄生バイポーラトランジスタのエミッタ−コレクタ間の耐圧、すなわちエミッタ−コレクタ間耐圧（ＢＶｃｅｏ）を示すようになる。このエミッタ−コレクタ間耐圧は、内部回路のＭＯＳトランジスタの耐圧（ＢＶｓｄ）より低くなるように設定されているため、サージ電圧によるブレークダウンは保護素子のみで起きるようになる。この結果、サージ電圧により生ずるサージ電流はＮＭＯＳトランジスタ２０２を介して接地側に流れる。
【０００５】
このようにＭＯＳトランジスタを用いた保護素子は、寄生バイポーラトランジスタを利用して内部回路をサージ電圧から保護している。
【０００６】
【発明が解決しようとする課題】
上述した保護素子は、サージ電流がゲート幅（ベース長）方向に分散して流れるため、ゲート幅を拡げて単位ゲート幅当たりの電流密度を小さくすることにより、電流集中による熱暴走を防ぎ、静電破壊耐量を向上することができる。
【０００７】
しかしながら、ＪＩＳ等の規格により定められている静電破壊耐量を満足するためには数百μｍものゲート幅が必要であるため、保護素子の面積が大きくなるという問題があった。このため集積回路のパターン設計者は、図１１に示すように保護素子を櫛歯状に形成する等により素子面積の縮小化を図るが、ソース、ドレイン、基板、ゲート電極の各々と配線とを接続するコンタクトホールが多数あり、ソース領域及びドレイン領域等は、これらに通じるコンタクトホールを形成する時の合わせ余裕等を考慮した寸法にする必要があった。図１１において、２１０はゲート電極、２１２はソース領域、ゲート電極及び基板が共通接続された共通配線、２１４はドレイン領域に接続されるドレイン配線であり、これらが櫛歯状に形成されている。
【０００８】
本発明は、保護素子として用いる、素子面積の縮小を図った半導体素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、第１導電型の半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された制御電極層と、前記制御電極層上の離間した位置に前記制御電極層を貫通して前記半導体基板表面まで到達するように形成された第１、第２のコンタクトホールと、前記第１のコンタクトホール内の前記半導体基板の表層に形成された第２導電型ソース領域と、前記第２のコンタクトホール内の前記半導体基板の表層に形成された第２導電型ドレイン領域とを有し、前記第１のコンタクトホール内に形成された配線を介して前記制御電極層と前記ソース領域とが電気的に接続され、かつ第２のコンタクトホール側壁に絶縁膜が形成されており、外部から電気信号が入力される入力パッドと、内部回路と、の間に接続される保護回路の保護素子におけるＰＭＯＳトランジスタまたは、ＮＭＯＳトランジスタである。
【００１６】
請求項１に記載の半導体素子によれば、制御電極層上の離間した位置に制御電極層を貫通して半導体基板表面まで到達する２つのコンタクトホールを形成し、これら２つのコンタクトホール内の半導体基板の表層にソース領域及びドレイン領域をそれぞれ形成し、かつドレイン領域に通じるコンタクトホールの側壁に絶縁膜を形成するようにしたので、ソース領域及びドレイン領域を自己整合的に形成することができ、２つの各コンタクトホールとソース領域、ドレイン領域との合わせ余裕が不要となり、素子面積を縮小化することが可能となる。
【００１９】
請求項２に記載の発明は、請求項１に記載の半導体素子において、第２導電型ソース電極、前記制御電極層及び前記第１導電型半導体基板は同電位に設定されることを特徴とする。
【００２０】
請求項２に記載の半導体素子によれば、請求項１に記載の半導体素子において、第２導電型ソース電極、前記制御電極層及び前記第１導電型半導体基板を同電位に設定するようにしたので、素子面積の縮小を図った保護素子として機能させることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の第１の実施の形態にかかる半導体素子の構造を図１及び図２に示す。図１は本実施の形態に係る半導体素子の平面図であり、図２は図１におけるＡ−Ａ’切断線による断面図である。
【００２２】
これらの図において、Ｐ型の半導体基板１０の表層には互いに離間した位置にＮ型のソース領域１２及びＮ型のドレイン領域１４が形成されている。Ｎ型ドレイン領域１４上、Ｎ型ドレイン領域１４とＮ型ソース領域１２間のＰ型半導体基板１０上及びＮ型ソース領域１２にはゲート酸化膜３０が形成されており、Ｎ型ドレイン領域１４とＮ型ソース領域１２間に形成されたゲート酸化膜３０上にゲート電極１６が形成されている。ゲート電極１６は例えば、ポリシリコンで形成される。
【００２３】
Ｐ型半導体基板１０のＮ型ソース領域１２上にはゲート酸化膜３０を貫通してＮ型ソース領域１２に通じるコンタクトホール１８がゲート電極１６に接触するようにＮ型ソース領域１２のＮ型ドレイン領域１４側に寄るように形成されており、Ｎ型ドレイン領域１４上にはＮ型ドレイン領域１４に通じるコンタクトホール２０が形成されている。３２は絶縁酸化膜、３４は素子分離酸化膜である。
コンタクトホール１８、２０内にはアルミ配線２２、２４がそれぞれ、形成されており、ゲート電極１６とＮ型ソース領域１２とがアルミ配線２２により電気的に接続されている。
【００２４】
本実施の形態ではＮ型ソース領域１２とアルミ配線２２のゲート電極側での余裕がないので、アルミ配線２２がゲート電極１６のエッジ部分で半導体基板１０と電気的に短絡する懸念が有るが、本発明ではソース領域、ゲート電極及び半導体基板を同電位に設定して保護素子として機能させるので問題はない。換言すれば、本発明はソース領域、ゲート電極及び半導体基板を同電位にすることにより実現できる素子構造としている。この点は本実施の形態に限らず、他の実施の形態についても同様である。
【００２５】
ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に相当し、Ｎ型ソース領域１２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域１４は本発明の第２導電型ドレイン領域に、ゲート電極１６は本発明の制御電極層に、ゲート酸化膜３０は本発明の絶縁膜に、それぞれ相当する。
【００２６】
本発明の第１の実施の形態に係る半導体素子によれば、ゲート酸化膜を貫通してソース領域に通じるコンタクトホールがゲート電極に接触するように形成され、コンタクトホール内に形成された配線を介してゲート電極とソース領域とが電気的に接続されるように構成したので、ソース領域及びゲート電極にそれぞれ、接続するための配線を設けるためのコンタクトホールは１つ配置するだけで済み、それ故素子面積の縮小化が図れる。
【００２７】
またソース領域側のコンタクトホールをソース領域のドレイン領域側に寄るように形成できるので、ＭＯＳトランジスタによる寄生バイポーラトランジスタのエミッタ抵抗が低減でき、その結果、ドレイン領域とソース領域との間でサージ電流が流れ易くなり、静電破壊耐量の向上が図れる。
【００２８】
次に本発明の第２の実施の形態に係る半導体素子の構造を図３及び図４に示す。図３は本実施の形態に係る半導体素子の平面図であり、図４は図３におけるＢ−Ｂ’切断線による断面図である。これらの図において、Ｐ型半導体基板１０の表層にはＮ型ドレイン領域４４が形成されており、Ｎ型ドレイン領域４４を含むＰ型半導体基板１０上にはゲート酸化膜６０が形成されている。更にゲート酸化膜６０上にＮ型ドレイン領域４４の端部からＮ型ドレイン領域４４以外の領域に向かう方向に延在するようにゲート電極４６が形成されている。
このゲート電極４６は例えば、ポリシリコンで形成される。
【００２９】
またＰ型半導体基板１０表面に沿ってＮ型ドレイン領域４４から離間した領域に、ゲート電極４６及びゲート酸化膜６０を貫通してＰ型半導体基板１０表面に到達するコンタクトホール４８が形成され、かつコンタクトホール４８内のＰ型半導体基板１０の表層にＮ型ソース領域４２が形成されている。更にＮ型ドレイン領域４４上にはＮ型ドレイン領域４４に通じるコンタクトホール５０が形成され、コンタクトホール４８、５０内にはそれぞれ、アルミ配線５２、５４が形成されており、ゲート電極４６とＮ型ソース領域４２とがアルミ配線５２により電気的に接続されている。６２は絶縁酸化膜、６４は素子分離酸化膜である。
ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に、Ｎ型ソース領域４２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域４４は本発明の第２導電型ドレイン領域に、ゲート電極４６は本発明の制御電極層に、ゲート酸化膜６０は本発明の絶縁膜に、それぞれ相当する。
【００３０】
本発明の第２の実施の形態に係る半導体素子によれば、ソース領域に通じるコンタクトホールをゲート電極及びゲート酸化膜を貫通するように形成し、コンタクトホールを介してソース領域を形成するようにしたので、ソース領域をコンタクトホールを介して自己整合的に形成できると共に、請求項１に記載の半導体素子に比して更に素子面積の縮小化が図れる。
【００３１】
次に本発明の第３の実施の形態に係る半導体素子の構造を図５に示す。本実施の形態に係る半導体素子が第２の実施の形態に係る半導体素子と構成上、異なるのはソース領域に通じるコンタクトホール側壁に高抵抗導電膜を形成し、ゲート電極とソース領域に通じるコンタクトホール内に形成された配線との間に高抵抗を介在させるようにした点であり、その他の構成は同一であるので、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３２】
図５において、Ｐ型半導体基板１０表面に沿ってＮ型ドレイン領域４４から離間した領域に、ゲート電極４６を貫通してＰ型半導体基板１０表面に到達するコンタクトホール４８が形成され、かつコンタクトホール４８内のＰ型半導体基板１０の表層にＮ型ソース領域４２が形成されている。このコンタクトホール４８の側壁には例えば、窒化チタン等の高抵抗導電膜７０が形成され、高抵抗導電膜７０を介してＮ型ソース領域４２とゲート電極４６とを電気的に接続するアルミ配線５２が形成されている。
【００３３】
更にドレイン領域４４上に形成されたドレイン領域４４に通じるコンタクトホール５０の側壁にも窒化チタン等の高抵抗導電膜７０が形成され、コンタクトホール５０内にはドレイン領域４４に接続されるアルミ配線５４が形成されている。このドレイン領域４４に通じるコンタクトホール５０の側壁に形成されている高抵抗導電膜７０はソース領域側のコンタクトホール４８の側壁に高抵抗導電膜７０を形成する際に製造工程上、同時に形成されるものであり、本発明では構成上、不要であるが、特に不都合は生じないのでコンタクトホール５０の側壁にも残存させている。ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に、Ｎ型ソース領域４２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域４４は本発明の第２導電型ドレイン領域に、ゲート電極４６は本発明の制御電極層に、ゲート酸化膜６０は本発明の絶縁膜に、それぞれ相当する。
【００３４】
本発明の第３の実施の形態に係る半導体素子によれば、ソース領域に通じるコンタクトホール側壁に形成された高抵抗導電膜及び配線を介してゲート電極とソース領域とを電気的に接続するようにしたので、ゲート酸化膜を介してゲート電極からドレイン領域に流れるサージ電流を低減できるため、サージ電流によるゲート酸化膜が絶縁破壊するのを防止でき、静電破壊耐量の向上が図れる。
【００３５】
次に本発明の第４の実施の形態に係る半導体素子の構造を図６及び図７に示す。図６は本実施の形態に係る半導体素子の平面図、図７は図６におけるＣ−Ｃ’切断線による断面図である。これらの図において、Ｐ型半導体基板１０上にゲート酸化膜１００が形成されており、このゲート酸化膜１００上に形成されたゲート電極８６上の離間した位置にゲート電極８６を貫通して半導体基板１０表面まで到達する２つのコンタクトホール８８、９０が形成されている。
【００３６】
またコンタクトホール８８内のＰ型半導体基板１０の表層にＮ型ソース領域８２が、コンタクトホール９０内のＰ型半導体基板１０の表層にはＮ型ドレイン領域８４が、それぞれ形成されている。コンタクトホール８８内にはＮ型ソース領域８２とゲート電極８６とを電気的に接続するアルミ配線９２が形成されている。
【００３７】
一方、コンタクトホール９０の側壁には絶縁膜１１０が形成されており、コンタクトホール９０内にはＮ型ドレイン領域８４に接続されるアルミ配線９４が形成されている。ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に、Ｎ型ソース領域８２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域８４は本発明の第２導電型ドレイン領域に、ゲート電極８６は本発明の制御電極層に、ゲート酸化膜１００は本発明の絶縁膜に、それぞれ相当する。
【００３８】
本発明の第４の実施の形態に係る半導体素子によれば、ゲート電極上の離間した位置にゲート電極を貫通して半導体基板表面まで到達する２つのコンタクトホールを形成し、これら２つのコンタクトホール内の半導体基板の表層にソース領域及びドレイン領域をそれぞれ形成し、かつドレイン領域に通じるコンタクトホールの側壁に絶縁膜を形成するようにしたので、ソース領域及びドレイン領域を自己整合的に形成することができ、２つの各コンタクトホールとソース領域、ドレイン領域との合わせ余裕が不要となり、請求項２に記載の半導体素子より素子面積を縮小化することが可能となる。
【００３９】
次に本発明の第５の実施の形態に係る半導体素子の構造を図８及び図９に示す。図８は本実施の形態に係る半導体素子の平面図、図９は図８におけるＤ−Ｄ’切断線による断面図である。これらの図において、Ｐ型半導体基板１０の表層にはＮ型ソース領域１２２及びＮ型ドレイン領域１２４が互いに離間して形成されている。
【００４０】
またＮ型ドレイン領域１２４上及びＮ型ドレイン領域１２４とＮ型ソース領域１２２間のＰ型半導体基板１０上にゲート酸化膜１４０が形成され、ゲート酸化膜１４０及びソース領域上にゲート電極１２６が形成されており、ゲート電極１２６はＮ型ソース領域１２２と電気的に接続されている。ここでＰ型半導体基板１０は本発明の第１導電型の半導体基板に、Ｎ型ソース領域１２２は本発明の第２導電型ソース領域に、Ｎ型ドレイン領域１２４は本発明の第２導電型ドレイン領域に、ゲート電極１２６は本発明の制御電極層に、ゲート酸化膜１４０は本発明の絶縁膜に、それぞれ相当する。
【００４１】
本発明の第５の実施の形態に係る半導体素子によれば、ゲート電極自体をゲート電極とソース領域とを直接、電気的に接続する配線として使用するようにしたので、ゲート電極とソース領域とを接続する配線が不要となり、ドレイン領域側の配線のパターンレイアウトの制約をなくすことができる。したがって、多層配線を用いなくても、保護素子をパッドからのアルミ配線直下やパッド直下に配置することができ、ＩＣのチップ面積を縮小することができる。
【００４２】
尚、上述した各実施の形態では保護回路に使用するＭＯＳトランジスタとしてＮＭＯＳトランジスタを例にして説明したが、ソース領域、ドレイン領域をＰ型とし、半導体基板をＮ型とすることによりＰＭＯＳトランジスタにも適用することが可能である。
【００４３】
また各実施の形態は、一対のソース領域及びドレイン領域を有するＭＯＳトランジスタを例にして説明したが、図１１の従来例のようにソース領域、ドレイン領域及びゲート電極を櫛歯状に形成することにより素子面積をより縮小できることは明らかである。
【００４４】
更に第３の実施の形態では高抵抗導電膜７０をコンタクトホール４８の側壁に形成するが、これは一般的なサイドウォール形成技術により形成することができる。この際にドレイン領域のコンタクトホール側壁にも高抵抗導電膜が形成されるが、ドレイン領域のコンタクトホールの側壁は絶縁膜であるため問題はない。
【００４５】
第４の実施の形態におけるドレイン領域領域に通じるコンタクトホールの側壁に形成される絶縁膜は、通常の絶縁膜形成技術及びパターニング技術を用いることにより形成することができる。
【００４６】
各実施の形態に係る半導体素子におけるソース領域とドレイン領域との間隔は、保護素子のソース領域、ドレイン領域間のパンチスルー耐圧が内部回路より低下しないだけの寸法があればよい。
【００４７】
また第２の実施の形態、第３の実施の形態ではソース領域に通じるコンタクトホールをドレイン領域と平行に長方形状に延在させることにより、。寄生バイポーラトランジスタのベース幅を拡げることができ、静電破壊耐量の向上が図れる。同様に第４の実施の形態においてもソース領域及びドレイン領域にそれぞれ、通じるコンタクトホールを対向して延在させることにより静電破壊耐量の向上が図れる。
【００４８】
【発明の効果】
以上説明したように請求項１に記載の半導体素子によれば、制御電極層上の離間した位置に制御電極層を貫通して半導体基板表面まで到達する２つのコンタクトホールを形成し、これら２つのコンタクトホール内の半導体基板の表層にソース領域及びドレイン領域をそれぞれ形成し、かつドレイン領域に通じるコンタクトホールの側壁に絶縁膜を形成するようにしたので、ソース領域及びドレイン領域を自己整合的に形成することができ、２つの各コンタクトホールとソース領域、ドレイン領域との合わせ余裕が不要となり、素子面積を縮小化することが可能となる。
【００５３】
請求項２に記載の半導体素子によれば、請求項１に記載の半導体素子において、第２導電型ソース電極、前記制御電極層及び前記第１導電型半導体基板を同電位に設定するようにしたので、素子面積の縮小を図った保護素子として機能させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体素子の平面図。
【図２】図１におけるＡ−Ａ’切断線による断面図。
【図３】本発明の第２の実施の形態に係る半導体素子の平面図。
【図４】図３におけるＢ−Ｂ’切断線による断面図。
【図５】本発明の第３の実施の形態に係る半導体素子の断面図。
【図６】本発明の第４の実施の形態に係る半導体素子の平面図。
【図７】図６におけるＣ−Ｃ’切断線による断面図。
【図８】本発明の第５の実施の形態に係る半導体素子の平面図。
【図９】図８におけるＤ−Ｄ’切断線による断面図。
【図１０】ＭＯＳトランジスタを使用した入力保護回路の構成の一例を示す回路図。
【図１１】保護素子としての複数のＭＯＳトランジスタが形成された集積回路のパターン例を示す説明図。
【符号の説明】
１０ Ｐ型半導体基板
１２ ソース領域
１４ ドレイン領域
１６ ゲート電極
１８ コンタクトホール
２０ コンタクトホール
２２ アルミ配線
２４ アルミ配線
３０ ゲート酸化膜
３２ 絶縁酸化膜
３４ 素子分離酸化膜
Claims (2)
- 第１導電型の半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された制御電極層と、
前記制御電極層上の離間した位置に前記制御電極層を貫通して前記半導体基板表面まで到達するように形成された第１、第２のコンタクトホールと、
前記第１のコンタクトホール内の前記半導体基板の表層に形成された第２導電型ソース領域と、
前記第２のコンタクトホール内の前記半導体基板の表層に形成された第２導電型ドレイン領域とを有し、
前記第１のコンタクトホール内に形成された配線を介して前記制御電極層と前記ソース領域とが電気的に接続され、かつ第２のコンタクトホール側壁に絶縁膜が形成されており、外部から電気信号が入力される入力パッドと、内部回路と、の間に接続される保護回路の保護素子におけるＰＭＯＳトランジスタまたは、ＮＭＯＳトランジスタである半導体素子。 - 第２導電型ソース電極、前記制御電極層及び前記第１導電型半導体基板は同電位に設定されることを特徴とする請求項１に記載の半導体素子。
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