KR100336154B1

KR100336154B1 - 반도체장치

Info

Publication number: KR100336154B1
Application number: KR1019970039624A
Authority: KR
Inventors: 가쓰히로 가또; 히데까즈 기꾸찌
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1996-08-21
Filing date: 1997-08-20
Publication date: 2002-06-20
Also published as: DE69733388T2; US5962902A; KR19980018812A; EP0827206A2; EP0827206B1; JPH1065020A; EP0827206A3; TW334625B; DE69733388D1

Abstract

기판전위 발생회로를 구비하고 있어도 동작속도를 저하시키지 않으면서도, 래치업 (latch up) 내성 및 정전파괴 내성의 확보를 도모할 수 있는 반도체 장치를 제공한다.

P 형 기판 (10) 에 전위를 인가하는 기판전위 발생회로 (80), CMOS 내부회로 (12), 정전파괴방지 보호소자 (74) 및 래치업 방지 보호소자 (84) 를 구비하고 있으며, 이 보호소자 (84) 는 P형 기판 (10) 에 N형의 제 1 확산영역 (90)을 구비하며, 이 제 1 확산영역 (90) 에 입력단자에 접속된 N 형의 제 2 확산영역 (92) 및 전원전압 (V_CC) 이 인가된 P형의 제 3 확산영역 (94) 을 구비하고, 이 제 1 확산영역 (96) 의 주위에, 접지전압 (V_SS) 이 인가된 N 형의 제 4 확산영역 (96) 을 평면패턴으로 보아 당해 제 1 확산영역 (90) 을 둘러싸듯이 설치되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 래치업 방지 보호소자를 구비한 반도체 장치에 관한 것이다.

CMOS (Comprementry Metal Oxide Semiconductor) 내부회로와 이 CMOS 내부회로에의 입력신호가 입력선을 통하여 입력되는 입력회로에 설치되는 정전파괴방지 보호소자를 구비한 반도체 장치에서는, 입력선에서 정전파괴방지 보호소자를 통하여 CMOS 내부회로에 서지 (surge) 가 유입되면, 이 서지가 트리거 (trigger) 되어 래치업이 발생하는 일이 있다. 따라서, 이 래치업의 발생을 억제하기 위해 래치업 방지 보호회로가 설치되어 있다. 이러한 래치업 방지 보호회로로서는 정전파괴방지 보호소자의 주위에, 이것을 둘러싸듯이 불순물의 확산영역 (이하, 주위확산영역이라고도 함) 이 형성되어 있다. 이 주위확산영역 및 정전파괴방지 보호소자는 멀티 컬렉터 (multi collector) 형의 기생 바이폴러 트랜지스터를 형성한다. 그 결과, 후술하는 비교예 1 에서 설명하는 바와 같이, 입력선에서 유입된 서지의 일부분을 컬렉터전류로서 주위확산영역으로 유출할 수 있기 때문에, CMOS 내부회로에 유입된 서지의 비율을 줄일 수 있다. 따라서, CMOS 내부회로에서의 래치업의 발생을 억제할 수 있다.

그러나, CMOS 내부회로를 구비한 6반도체 장치 중, 예컨대, DRAM (Dynamic Random Access Memory) 으되는 반도체 기억장치에서는, 이 CMOS 내부회로의 최적동작을 확보하기 위하여 반도체 장치의 기판에 기판전위가 인가된다. 이러한 기판전위를 얻기 위한 기판전위 발생회로는 통상 반도체 장치에 내장된다. 이것은 기판전위가 그 반도체 장치의 기능을 실현하는데 필요불가결한 것이기 때문에,기판전위 발생회로를 내장함으로써, 반도체 장치를 용이하게 사용하기 위한 것이다. 그리고, 기판전위 발생회로에서 발생된 기판전위는 기판전위 공급용의 확산영역을 통하여 기판에 공급된다.

그러나, 이 확산역역과 래치업 방지 보호회로의 주위확산영역이 동일도전형으로 전기적으로 연결되어 버리면, 다음과 같은 문제가 발생한다. 기판전위 발생회로는 일반적으로 전류공급량이 적고, 또한 전원으로서의 내부 임피던스 (impedance) 가 크다. 따라서, 입력선으로부터의 서지가 이 주위확산영역을 통하여 기판전위 발생회로에 유입되면, 기판전위가 용이하게 변화해 버린다. 그 결과, 후술하는 비교예 2 에서 설명하는 바와 같이, CMOS 내부회로에서 래치업이 발생하기 쉬워진다. 따라서, 기판전위 발생회로를 내장한 반도체 장치에, 종래의 멀티 컬렉터형의 기생 바이폴러 트랜지스터를 형성하는 래치업 방지 보호회로를 설치하면, 오히려 래치업의 발생을 억제하는 것이 곤란해지는 즉, 래치업 내성이 저하되는 문제가 발생한다.

따라서, 멀티 컬렉터형의 기생 바이폴러 트랜지스터가 형성되지 않도록 정전파괴방지 보호소자를 제거하여, 입력선과 CMOS 내부회로의 사이에 서지의 CMOS 내부회로에의 도달을 지연시키기 위해 보호저항을 삽입하는 것을 생각할 수 있다. 이 보호저항의 저항치는 충분히 크게 할 필요가 있다.

그러나, 보호저항의 저항치를 크게 하면, 반도체 장치의 정상 동작시의 입력신호의 도달도 지연되기 때문에, 고속동작이 요구되는 반도체 장치에서는, 이 보호저항의 저항치를 충분히 크게 할 수 없다. 따라서, 보호저항을 이용한 경우는 충분한 정전파괴 내성을 얻는 것이 곤란해지는 문제점이 있었다.

따라서, 기판전위 발생회로를 구비한 반도체 장치로서, 동작속도를 저하시키지 않고, 래치업 내성 및 정전파괴 내성의 확보를 도모할 수 있는 반도체 장치의 실현이 요구되고 있었다.

도 1 은 실시예 1 의 반도체 장치의 설명에 이용되는 단면 모식도.

도 2 는 실시예 1 의 반도체 장치의 설명에 이용되는 요부 평면패턴.

도 3 은 실시예 2 의 반도체 장치의 설명에 이용되는 단면모식도.

도 4 는 실시예 2 의 반도체 장치의 설명에 이용되는 요부 평면패턴.

도 5 는 실시예 3 의 반도체 장치의 설명에 이용되는 단면모식도.

도 6 은 실시예 3 의 반도체 장치의 설명에 이용되는 요부 평면패턴.

도 7 은 실시예 4 의 반도체 장치의 설명에 이용되는 단면모식도.

도 8 은 실시예 4 의 반도체 장치의 설명에 이용되는 요부 평면패턴.

도 9 는 실시예 5 의 반도체 장치의 설명에 이용되는 단면모식도.

도 10 은 실시예 5 의 반도체 장치의 설명에 이용되는 요부 평면패턴.

도 11 은 실시예 6 의 반도체 장치의 설명에 이용되는 단면모식도.

도 12 는 실시예 6 의 반도체 장치의 설명에 이용되는 요부 평면패턴.

도 13 은 실시예 7 의 반도체 장치의 설명에 이용되는 요부 평면패턴.

도 14a 는 도 13 의 A-A 선에 따른 단면도이고, 도 14b 는 도 13 의 A-A 선에 따른 단면모식도.

도 15 는 도 13 의 B-B 선에 따른 단면도.

도 16 은 실시예 8 의 반도체 장치의 설명에 이용되는 요부 평면패턴.

도 17a 는 도 16 의 A-A 선에 따른 단면도이고, 도 17b 는 도 16 의 A-A 선에 따른 단면모식도.

도 18 은 도 16 의 B-B 선에 따른 단면도.

도 19 는 비교예 1 의 반도체 장치의 설명에 이용되는 단면모식도.

도 20 은 비교예 1 의 반도체 장치의 설명에 이용되는 회로도.

도 21 은 비교예 2 의 반도체 장치의 설명에 이용되는 단면모식도.

도 22 는 비교예 2 의 반도체 장치의 설명에 이용되는 회로도.

도 23 은 비교예 3 의 반도체 장치의 설명에 이용되는 단면모식도.

도 24 는 비교예 3 의 반도체 장치의 설명에 이용되는 회로도.

*도면의 주요부분에 대한 부호의 설명*

10 : P 형 기판 12 : CMOS 내부회로

14 : 입력회로 16 : P 형 MOS 트랜지스터 (PMOSTr)

18 : N 웰 20 : 소스

22 : 드레인

24 : N 형의 고농도 불순물 확산영역 (n+)

26 : N 형 MOS 트랜지스터 (NMOSTr)

28 : 게이트전극 30 : 소스

32 : 드레인

34 : P 형의 고농도 불순물 확산영역 (p+)

36 : 정전파괴방지 보호소자 38 : 래치업 방지 보호회로

40 : 제 1 다이오드 (P 형 다이오드)

42 : 제 2 다이오드 (N 형 다이오드)

44 : N 웰 46 : 고농도 불순물 확산영역 (n+)

48 : P 형의 불순물 확산영역 (p+)

50 : 고농도 불순물 확산영역 (p+)

52 : N 형의 불순물 확산영역 (n+)

54 : P 형의 불순물 확산영역

56 : N 형의 불순물 확산영역

58 : 제 3 기생 트랜지스터 (제 3 기생 Tr)

60 : 제 4 기생 트랜지스터 (제 4 기생 Tr)

62 : 입력단자

64 : 제 1 기생 트랜지스터 (제 1 기생 Tr)

66 : 웰저항 (R1)

68 : 제 2 기생 트랜지스터 (제 2 기생 Tr)

70 : 기판저항 (R2) 72 : 제 1 입력보호회로

74 : 제 2 입력보호회로 76 : 제 1 N 형의 불순물 확산영역

78 : 제 2 N 형의 불순물 확산영역

80 : 기판전위 발생회로

82 : 제 3 N 형의 불순물 확산영역

84 : 제 1 의 npn 형 바이폴러 트랜지스터

86 : 제 2 의 npn 형 바이폴러 트랜지스터

88 : 래치업 방지 보호소자 (보호소자)

90 : 제 1 확산영역 (N 웰) 92 : 제 2 확산영역 (n+)

94 : 제 3 확산영역 (p+) 96 : 제 4 기생역역 (N 웰)

98 : 고농도 불순물 확산영역 (n+)

100 : 제 3 기생 트랜지스터 (제 3 기생 Tr)

102 : 제 4 기생 트랜지스터 (제 3 기생 Tr)

104 : 고농도 불순물 확산영역 (p+)

106 : 필드산화막 120 : N 형 기판

122 : CMOS 내부회로 124 : 내정전파괴소자

126 : 래치업 방지 보호소자 128 : N 형 MOS 트랜지스터 (NMOSTr)

130 : P 웰 132 : 드레인

134 : 소스

136 : P 형의 고농도 불순물 확산영역 (p+)

138 : P 형 MOS 트랜지스터 (PMOSTr)

140 : 게이트전극 142 : 드레인

144 : 소스

146 : 제 1 P 형의 불순물 확산영역

148 : 제 2 P 형의 불순물 확산영역

150 : N 형의 불순물 확산영역

152 : 제 5 기생 트랜지스터 (제 5 기생 Tr)

154 : 제 3 기생 트랜지스터 (제 3 기생 Tr)

156 : 제 4 기생 트랜지스터 (제 4 기생 Tr)

158 : 제 1 확산영역 (P 웰) 160 : 제 2 확산영역 (p+)

162 : 제 3 확산영역 (n+) 164 : 제 4 확산영역

166 : P 형의 고농도 불순물 확산영역 (p+)

168 : 제 1 기생 트랜지스터 (제 1 기생 Tr)

170 : 웰저항 (R1)

172 : 제 2 기생 트랜지스터 (제 2 기생 Tr)

174 : 게이트전극 180 : 제어배선

182 : 제 1 접속공 184 : 입력선

186 : 제 2 접속공 188 : 정전파괴방지 보호저항

190 : V_SS접속용 금속배선 192 : V_CC접속용 금속배선

194 : 층간 절연막 196 : 접속공

198 : 표면보호막

본 출원에 관련되는 제 1 구성의 반도체 장치에 따르면, 제 1 도전형의 기판에 전위를 인가하기 위한 기판전위 발생회로와 CMOS 내부회로와, 이 CMOS 내부회로가 정전파괴되는 것을 방지하기 위해 설치되어 있는 정전파괴 방지 보호소자와, 이 CMOS 내부회로의 래치업을 방지하기 위한 래치업 방지 보호소자를 구비한 반도체 장치로서,

래치업 방지 보호소자는,

기판에 설치된 제 2 도전형의 제 1 확산영역과,

이 제 1 확산영역에 설치된 당해 제 1 확산영역의 불순물 농도보다도 높은 불순물 농도를 갖는 제 2 도전형의 제 2 확산영역과,

이 제 1 확산영역에 이 제 2 확산영역과 이격되게 설치된 제 1 도전형의 제 3 확산영역과,

이 제 1 확산영역의 주위의 기판에 당해 제 1 확산영역과 이격되게, 평면패턴으로 보아 당해 제 1 확산영역을 실질적으로 둘러싸듯이 설치된 제 2 도전형의 제 4 확산영역을 구비하고 있으며,

제 2 확산영역은 제 1 전원선에 전기적으로 접속되어 있고,

제 3 확산영역은 입력선에 전기적으로 접속되어 있으며,

제 4 확산영역은 제 1 전원선의 전위와는 다른 전위의 제 2 전원선에 전기적으로 접속되어 있어,

기판전위 발생회로에서 발생한 전위가 인가되는 내부전위 발생선이 래치업 방지 보호소자의 외측에서, 기판에 전기적으로 접속되어 이루어지는 것을 특징으로 한다.

제 1 구성의 반도체 장치에 따르면, 래치업 보호소자에 형성된 기생 바이폴러 트랜지스터로 이루어지는 SCR (Semiconductor Controlled Rectifier) 소자를 통하여, 입력선에서 이 서지를 제 1 전원선 또는 제 2 전원선으로 유출할 수 있다. 그 결과, CMOS 내부회로에 흐르는 서지를 저감할 수 있기 때문에, 동작속도를 저하시키지 않고, 래치업 내성 및 정전파괴 내성의 확보를 도모할 수 있다.

또, 제 1 구성의 반도체 장치에서, 바람직하게는, 제 2 확산영역과 제 3 확산영역의 사이의 제 1 확산영역 부분상에, MOS 형 트랜지스터의 게이트 전극을 구비하고 있는 것이 필요하다.

제 2 확산영역과 제 3 확산영역을 게이트 전극으로 분리하면, 양 확산영역의 거리를 필드산화막으로 분리하는 경우보다도 가깝게 할 수 있기 때문에, 래치업 방지 보호소자의 점유면적을 작게 할 수 있다.

또, 제 1 구성의 반도체 장치에서, 바람직하게는, 정전파괴 방지 보호소자로서, 바이폴러 트랜지스터를 구비하고, 제 4 확산영역이 이 바이폴러 트랜지스터의 컬렉터를 구성하여 이루어지는 것이 필요하다.

제 4 확산영역이 정전파괴 방지 보호소자로서의 이 바이폴러 트랜지스터의 컬렉터를 겸하면, 정전파괴 내성 및 래치업 내성을 유지하면서, 정전방지 보호소자 및 래치업 방지 보호소자가 점유하는 면적을 작게 할 수 있다.

또, 제 1 구성의 반도체 장치에서, 바람직하게는, 정전파괴 방지 보호소자로서, 제 3 확산영역의 일부분으로 구성된 정전파괴 방지 보호저항을 구비하여 이루어지는 것이 필요하다.

제 3 확산영역의 일부분을 정전파괴 방지 보호저항으로 하면, 간단한 구성으로 래치업 내성 및 정전파괴 내성의 확보를 도모할 수 있다. 또, 정전파괴 방지 보호저항은, 래치업 방지 보호소자의 영역의 내부에 설치되므로, 정전파괴 방지 보호저항이 래치업 트리거 전류의 새로운 주입원이 되는 것을 방지할 수 있다.

또, 제 1 구성의 반도체 장치에서, 바람직하게는, CMOS 내부회로의 게이트 전류에 전기적으로 접속되어 있는 제어배선이, 제 3 확산영역에, 입력선과 별개로 전기적으로 접속되어 있고, 제 3 확산영역 중의 제어선이 접속되어 있는 위치와 입력선이 접속되어 있는 위치의 사이의 영역으로 이루어지는 정전파괴 방지 보호저항을 정전파괴방지 보호소자로 구성하는 것이 필요하다.

제 3 확산영역의 일부분을 정전파괴방지 보호저항으로 하면, 간단한 구성으로 래치업 내성 및 정전파괴 내성의 확보를 도모할 수 있다. 또, 정전파괴방지 보호저항은 래치업방지 보호소자의 영역의 내부에 설치되므로, 정전파괴방지 보호저항이 래치업 트리거 전류의 새로운 주입원이 되는 것을 방지할 수 있다.

본 출원에 관련되는 제 2 구성의 반도체 장치에 따르면, 제 1 도전형의 기판에 전위를 인가하기 위한 기판전위 발생회로와 CMOS 내부회로와, 이 CMOS 내부회로가 정전파괴되는 것을 방지하기 위해 설치된 정전파괴방지 보호소자와, 이 CMOS 내부회로의 래치업을 방지하기 위한 래치업을 방지하기 위한 래치업방지 보호소자를 구비한 반도체 장치로서,

래치업 방지 보호소자로서는,

기판과,

이 기판에 설치되어 제 1 전원선에 전기적으로 접속된 제 2 도전형의 제 1 확산영역과,

이 제 1 확산영역에 설치되어 입력선에 전기적으로 접속된 제 2 확산영역과,

이 제 1 확산영역의 주위의 기판에 당해 제 1 확산영역과 이격되게, 평면패턴으로 보아 당해 제 1 확산영역을 실질적으로 둘러싸듯이 설치되어, 제 1 전원선의 전위와 다른 전위의 제 2 전원선에 전기적으로 접속된 제 2 도전형의 제 3 확산영역으로 구성된 SCR (Semiconductor Controlled Rectifier) 소자를 구비하고,

기판전위 발생회로에서 발생한 전위가 인가되는 내부전위 발생선이 SCR 소자의 외측에서 기판에 전기적으로 접속되어 이루어지는 것을 특징으로 한다.

제 2 구성의 반도체 장치에 따르면, 래치업 보호소자에 형성된 기생 바이폴러 트랜지스터로 이루어지는 SCR (Semiconductor Controlled Rectifier) 소자를 통하여, 입력선에서의 서지를 제 1 전원선 또는 제 2 전원선으로 유출할 수 있기 때문에, CMOS 내부회로로 흐르는 서지를 저감할 수 있다. 따라서, 동작속도를 저하시키지 않고, 래치업 내성 및 정전파괴 내성의 확보를 도모할 수 있다.

또, 제 2 구성의 반도체 장치에서, 바람직하게는, 정전파괴방지 보호소자로서, 바이폴러 트랜지스터를 구비하고, 제 3 확산영역이 이 바이폴러 트랜지스터를 구성하여 이루어지는 것이 필요하다.

제 3 확산영역이 정전파괴방지 보호소자로서의 이 바이폴어 트랜지스터의 컬렉터를 겸하면, 정전파괴 내성 및 래치업 내성을 유지하면서, 정전방지 보호소자 및 래치업 방지 보호소자가 점유하는 면적을 작게 할 수 있다.

또, 제 2 구성의 반도체 장치에서, 바람직하게는, 정전파괴방지 보호소자로서 제 2 확산영역의 일부분으로 구성된 정전파괴방지 보호저항을 구비하여 이루어지는 것이 필요하다.

제 2 확산영역의 일부분을 정전파괴 방지 보호저항으로 하면, 간단한 구성으로 래치업 내성 및 정전파괴 내성의 확보를 도모할 수 있다. 또, 정전파괴 방지 보호저항은 래치업 방지 보호소자의 영역의 내부에 설치되므로, 정전파괴 방지 보호저항이 래치업트리거 전류의 새로운 주입원이 되는 것을 방지할 수 있다.

또, 제 2 구성의 반도체 장치에서, 바람직하게는, CMOS 내부회로의 게이트 전류에 전기적으로 접속되어 있는 제어배선이 제 2 확산영역에 입력선과 별개로 전기적으로 접속되어 있고, 제 2 확산영역 중의 제어선이 접속되어 있는 위치와 입력선이 접속되어 있는 위치와의 사이의 영역으로 이루어지는 정전파괴 방지 보호저항이 정전파괴방지 보호소자로 이루어지는 것이 필요하다.

제 2 확산영역의 일부분을 정전파괴방지 보호저항으로 하면, 간단한 구성으로 래치업 내성 및 정전파괴 내성의 확보를 도모할 수 있다. 또, 정전파괴방지 보호저항은 래치업방지 보호소자의 영역의 내부에 설치되므로, 정전파괴방지 보호저항이 래치업 트리거 전류의 새로운 주입원이 되는 것을 방지할 수 있다.

이하, 도면을 참조하여, 본 출원에 관련되는 제 1 및 제 2 구성의 반도체 장치의 실시예에 대하여 설명한다. 또한, 참조하는 도면은 본 발명을 이해할 수 있는 정도로 각 구성성분의 크기, 형태 및 배치관계를 개략적으로 나타내고 있는데에 불과하다. 따라서, 본 발명은 도시된 예에 한정되는 것은 아니다. 또, 도면 중, 도면의 이해를 용이하게 하기 위해 단면부분의 해칭 (hatching) 을 일부 생략한다.

본 발명의 실시예의 설명에 앞서, 발명의 이해를 용이하게 하기위해, 비교예 1 , 비교예 2 및 비교예 3 에 대하여 간단하게 설명한다.

(비교예 1)

먼저, 도 19 및 도 20 을 참조하여, 기판전위 발생회로를 구비하고 있지 않은 경우의 종래의 멀티 컬렉터형의 기생 바이폴러 트랜지스터에 의한 래치업방지 보호회로를 구비한 반도체 장치의 예에 대하여 비교예 1 로 설명한다. 도 19 는 비교예 1 의 반도체 장치의 설명에 이용하는 단면모식도이다. 도 19 에서는 반도체 장치의 확산영역과 함께, 배선 및 기생회로도 나타내고 있다. 또, 도 20 은 비교예 1 의 반도체 장치의 설명에 이용하는 회로도이다.

비교예 1 에서는 P 형 기판 (10) 에 CMOS 내부회로 (12) 및 입력회로 (14)를 구비하고 있다. 이 입력회로는 정전파괴방지 보호소자 (36) 및 래치업 방지 보호회로 (38) 로 구성되어 있다. 또, P 형 기판 (10) 에는 도시된 CMOS 내부회로 (12) 이외에도 복수의 CMOS 내부회로가 설치되어 있다.

또, CMOS 내부회로 (이하, 「내부회로」라고도 지칭함) (12) 를 구성하는 P형 MOS 트랜지스터 (이하, 「PMOSTr」라고도 표기함) (16) 은 P형 기판 (10) 에 형성된 N 웰 (「Nwell」 라고도 표기함) (18) 에 형성되어 있다. 그리고, PMOSTr (16) 의 소스 (p+) (20) 및 N 웰 (18) 에는, 3.0 V 의 전원전압 (V_CC) 가 인가되어 있다. 또한, 전원전압 (V_CC) 은 불순물농도가 N 웰 (18) 보다도 높은 N 형의 고농도 불순물 확산영역 (n+) (24) 을 통하여 N 웰 (18) 에 인가되어 있다.

또, CMOS 내부회로 (12) 를 구성하는 N형 MOS 트랜지스터 (이하, 「NMOSTr」 이라고도 표기함) (26) 는 P 형 기판 (10) 에 형성되어 있다. 그리고, NMOSTr (26) 의 드레인 (n+) (32) 및 P 형 기판 (10) 에는 0 V 의 전원전압 (V_CC) 이 인가되어 있다. 또한, 전원전압 (V_CC) 은 불순물농도가 P 형 기판 (10) 보다도 높은 P 형의 고농도 불순물 확산영역 (p+) (34) 을 통하여 인가되어 있다.

또, 정전파괴방지 보호소자 (36) 를 구성하는 제 1 의 pn 접합 다이오드 (이하, 「P 형 다이오드」라고도 지칭함) (40) 은 P 형 기판 (10) 에 형성된 N 웰 (44) 에 형성되어 있다. 그리고, N 웰 (44) 에는 3.0 V 의 전원전압 (V_CC) 이 인가되어 있다. 또한, 전원전압 (V_CC) 은 N 형의 불순물 농도가 N 웰 (38) 보다도 높은 고농도 불순물 확산영역 (n+) (46) 을 통하여 N 웰 (44) 에 인가되어 있다. 또, P 형 다이오드 (40) 는 N 웰 (44) 에 P 형의 불순물 확산영역 (p+) (48) 을 구비하고 있다. 이 P 형의 불순물 확산영역 (p+) (48) 은 입력선을 통하여 입력단자 (62) 에 접속되어 있다. 그리고, P 형의 불순물 확산영역 (48) 과 N 웰 (44) 과의 계면에서 pn 접합을 형성하고 있다. 이 P 형 다이오드 (40) 는 전원전압 (V_CC) 이 인가되는 단자에 대하여 순방향 접속으로 되어 있다.

또, 정전파괴방지 보호소자 (36) 을 구성하는 제 2 의 pn 의 접합 다이오드 (이하, 「N 형 다이오드」라고도 지칭함) (42) 는 P 형 기판 (10) 에 형성되어 있다. 그리고, P 형 기판 (10) 에는 0 V 의 접지전압 (V_SS) 이 인가되어 있다. 이 접지전압 (V_SS) 은 P 형의 불순물농도가 P 형 기판 (10) 보다도 높은 고농도 불순물 확산영역 (p+) (50) 을 통하여 P 형 기판 (10) 에 인가되어 있다. 또 N 형 다이오드 (42) 는 P 형 기판에 N 형의 불순물 확산영역 (n+) (52)을 구비하고 있다. 이 N 형의 불순물 확산영역 (n+) (52) 은 입력선을 통하여 입력단자 (62) 에 접속되어 있다. 그리고, 이 N 형의 불순물 확산영역 (52) 과 P 형 기판 (10) 의 계면에서 pn 접합을 형성하고 있다. 이 N 형 다이오드 (52) 는 접지전압 (V_SS) 이 인가되는 단자에 대하여 역방향 접속으로 되어 있다.

그리고, 비교예 1 에서는, 래치업 방지 보호회로로서, P 형의 불순물 확산영역 (p+) (54) 및 N 형의 불순물 확산영역 (n+) (56)을 설치하고 있다. 이 P 형의 불순물 확산영역 (p+) (54) 은 P 형 다이오드 (40)을 포위하듯이 설치되어있다. 또, 이 P 형의 불순물 확산영역 (p+) (54) 에는 0 V 의 접지전압 (V_SS) 이 인가되어 있다.

또, N 형의 불순물 확산영역 (n+) (56) 은 N 형 다이오드 (42) 를 포위하듯이 설치되어 있다. 또, 이 N 형 불순물 확산영역 (n+)(56) 에는 3.0 V 의 전원전압 (V_CC) 이 인가되어 있다.

또, 입력선은 보호저항 (RP) 을 통하여 불특정의 CMOS 내부회로의 게이트 전극 (도 19 에서는 「G」라 표시하고 있음) 에 접속되어 있다. 또한, 이 게이트 전극은 도 19 에 나타낸 CMOS 내부회로 (12) 의 게이트 전극 (28) 에 한정되는 것은 아니다.

또, 도 20 에 나타낸 용량 (C) 은 주로, CMOS 내부회로 (12) 의 NMOSTr (26) 의 소스 (32) 와 PMOSTr (12) 이 형성되어 있는 N 웰 (18) 의 접합용량이다.

다음으로, 비교예 1 의 반도체 장치의 기생회로에 대하여 설명한다. 비교예 1 의 반도체 장치에서는, 반도체 장치를 구성하는, P 형 기판이나 P 형 불순물 확산영역 및 N 웰이나 N 형 불순물 확산영역이 조합됨으로써, 기생회로가 형성된다.

예를 들면, 내부회로 (12) 의 PMOSTr (16) 의 소스 (p+) (20), N 웰 (18) 및 P 형 기판 (10) 이 각각 이미터 (emitter), 베이스 및 컬렉터에 대응하여, pnp 형의 제 1 기생 트랜지스터 (이하, 「제 1 기생 Tr」으로도 표기함) (64)를 구성한다. 또, 이 제 1 기생 Tr 의 베이스 (64) 는 내부회로 (12) 의 N 웰(18) 중의 N 형의 고농도 불순물 확산영역 (n+) (24)을 통하여, 전원전압에 연결되어 있다. 그리고, 베이스와 이 n+24 와의 사이에는, 웰 저항 (R1 ; 66) 이 기생적으로 발생하고 있다.

또, 내부회로 (12) 의 NMOSTr (26) 의 드레인 (n+) (32), P 형 기판 (10) 및 N 웰 (18) 이 각각 이미터, 베이스 및 컬렉터에 대응하여, npn 형의 제 2 기생 트랜지스터 (이하, 「제 2 기생 Tr」 으로도 표기함) (68) 를 구성한다.

또, 내부회로 (12) 의 P 형 기판 (10) 에 설치된 P 형의 고농도 불순물 확산영역 (p+) (34) 와 P 형 기판 (10) 의 사이에는, 기판저항 (R2 ; 70) 이 기생적으로 발생하고 있다.

또, 정전파괴방지 보호소자 (36) 의 P 형 다이오드 (40) 의 P 형의 불순물 확산영역 (p+) (48), N 형의 고농도 불순물 확산영역 (n+) (46) 및 P 형 기판 (10) 이 각각 이미터, 베이스 및 컬렉터에 대응하여, pnp 형의 제 3 기생 트랜지스터 (이하, 「제 3 기생 Tr」 으로도 표기함) (58) 을 구성하고 있다. 그리고, 제 3 기생 Tr (58) 의 컬렉터는 P 형 기판 (10)을 통하여, 래치업 방지 보호회로의 P 형의 불순물 확산영역 (p+) (54) 및 내부회로 (12) 의 P 형의 고농도 불순물 확산영역 (p+) (34) 각각에 연결되어 있다. 이 때문에 제 3 기생 Tr (58) 은 멀티컬렉터형이 된다.

또, 정전파괴방지 보호소자 (36) 의 N 형 다이오드 (42) 의 N 형의 불순물 확산영역 (n+) (52), P 형 기판 (10) 및 래치업 방지 보호회로의 N 형의 불순물 확산영역 (n+) (56) 이 각각 이미터, 베이스 및 컬렉터에 대응하여, pnp 형의WP 4 RKTOD 트랜지스터 (이하, 「제 4 기생 Tr」 으로도 표기함) (60)를 구성하고 있다. 또한, CMOS 내부회로 (12) 의 N 웰 (18) 도 제 4 기생 Tr (60) 의 컬렉터를 구성하고 있다. 따라서, 제 4 기생 Tr (60) 은 멀티 컬렉터형이 된다.

다음으로, 비교예 1 의 반도제장치에 입력단자 (62)에서 양극의 서지전압이 인가된 경우를 예로, 래치업 현상과 래치업 방지 보호회로의 동작에 대하여 설명한다.

입력단자 (62) 에서 유입된 서지전류는, 제 3 기생 Tr (58) 의 이미터인 P 형의 불순물 확산영역 (p+) (48) 에서 반도체 장치에 유입된다. 이 서지전류는 제 3 기생 Tr (58) 의 베이스전류로서 N 형의 고농도 불순물 확산영역 (46) 에서 전원전압원 (V_CC) 으로 흘러가는 것 외에, 제 3 기생 Tr (58) 의 컬렉터전류로서 P 형 기판 (10) 으로 흐른다. P 형 기판 (10) 으로 흐른 서지전류의 일부는 래치업 방지 보호회로 (38) P 형의 불순물 확산영역 (54) 에서 접지전압원 (도 19 및 도 20 에서는, 「V_SS」로 표시하고 있음) 으로 흐른다. 또, 서지전류의 남은 부분은 내부회로 (12) 의 P 형의 고농도 불순물 확산영역 (34) 에서 접지전압원으로 흐른다.

이때, 래치업 방지 보호회로의 P 형의 불순물 확산영역 (54) 으로 흐르는 서지전류 (i1) 가 충분히 많아, 내부회로 (12) 의 P형의 고농도 불순물 확산영역 (34) 으로 흐르는 서지전류 (i2) 가 충분히 적으면, 내부회로에서의 래치업의 발생을 방지할 수 있다.

그러나, 만약 내부회로 (12) 의 P 형의 고농도 불순물 확산영역 (34) 으로 흐르는 서지전류 (i2) 가 많아지면, 이 서지전류 (i2) 가 트리거되어, 아래와 같이 내부회로 (12) 에서 래치업이 발생한다.

서지전류 (i2) 가 많아지면, 기판저항 (R2) 의 양단의 전위차가 확대된다. 그리고, 기판저항 (R2) 의 양단의 전위차가 제 2 기생 Tr (68) 의 베이스 이미터간을 순방향 바이패스하는 레벨에 도달하면, 제 2 기생 Tr (68) 의 베이스전류가 흐르기 때문에, 이 제 2 기생 Tr (68) 이 ON 상태로 된다. 그 결과, 제 2 기생 트랜지스터 (68) 의 컬렉터 전류가 전원전압 (V_CC) 에서 공급된다. 이 때, 이 컬렉터 전류는 웰 저항 (R1)을 통하여 전원전압 (V_CC) 에서 공급된다. 이 때문에, 이 컬렉터 전류에 의해 웰 저항 (R1) 의 양단의 전위차가 확대된다. 그리고, 웰 저항 (R1) 의 양단의 전위차가 제 1 기생 Tr (64) 의 베이스 이미터간을 순방향 바이패스하는 레벨에 달하면, 제 1 기생 Tr (64) 의 베이스전류가 흐르기 때문에, 이 제 1 기생 Tr (64) 가 ON 상태로 된다. 그 결과, 제 1 기생 Tr (64) 및 제 2 기생 Tr (68) 의 베이스전류와 컬렉터전류가 서로 양의 귀환을 교대함으로써 래치업이 발생한다.

따라서, 비교예 1 에서는, 상기 바와 같이 래치업 방지 보호회로 (38) 를 설치함으로써, 내부회로 (12) 로 흐르는 서지전류 (i2)를 저감하여, 래치업의 발생을 억제하고 있다.

또한, 비교예 1 에서는 입력회로 (14) 에 형성되는 기생 바이폴러 트랜지스터는 모두 멀티 컬렉터형이 되므로, 이하, 이 래치업 방지 보호회로를 멀티 컬렉터형 래치업 방지 보호회로라고도 지칭한다.

또, 입력단자에 음극의 서지전압이 인가된 경우에는, 서지가 제 4 기생 Tr (60) 의 이미터인 N 형의 불순물 확산영역 (52) 에서 반도체 장치로 유입된다 (전류의 방향은 역방향이 된다). 이 경우는 서지의 일부를 래치업 방지 보호회로 (38) 의 N 형의 고농도 불순물 확산영역 (56) 으로 흐르게 함으로써, 내부회로 (12) 로 흐르는 서지를 저감할 수 있다. 그 결과, 내부회로 (12) 에서의 래치업의 발생을 억제할 수 있다.

(비교예 2)

다음으로, 도 21 및 도 22를 참조하여 상기 비교예 1 의 반도체 장치에서, 기판전위 발생회로를 설치한 경우에 대하여 비교예 2 로 설명한다. 도 21 은 비교예 2 의 반도체 장치의 설명에 사용하는 단면모식도이다. 도 21 에서는 회로의 확산영역과 함께, 회로 및 기생회로도 나타내고 있다. 또, 도 22 는 비교예 2 의 반도체 장치의 설명에 사용하는 회로도이다. 또한, 비교예 2 에서는 비교예 1 과 동일한 구성요소에 대해서는, 동일한 부호를 달아 그 설명을 생략한다.

비교예 2 의 반도체 장치에서는, 기판전위 발생회로 (80) 를 구비하고 있다. 그리고, 이 기판전위 발생회로 (80) 에서 발생한 기판전위 (V_BB) 는 내부발생 전위선을 통하여, 내부회로 (12) 의 P 형의 고농도 불순물 확산영역 (p+) (34) 및래치업 방지 보호회로의 P 형의 불순물 확산영역 (p+) (54) 에 각각 인가되어 있다. 기판전위 발생회로 (80)에서 P 형 기판 (10) 에 인가되는 기판전위 (V_BB) 는 접지전위 (V_SS) 보다도 낮은 전위로 설정되어 있다.

또, 도 22 에 나타낸 용량 (C1) 은 주로, CMOS 내부회로 (12) 의 NMOSTr (26) 의 소스 (32) 와, P 형 기판 (10) 의 접합용량이다. 이 접합용량은 소스 (32) 에 접지전압 (V_SS) 이 인가되어 있기 때문에 필연적으로 형성된다.

또, 도 22 에 나타낸 용량 (C2) 은 주로, CMOS 내부회로 (12) 의 PMOSTr (16) 이 형성되어 있는 N 웰 (18) 과 P 형 기판 (10) 의 접합용량이다. 이 접합용량은 N 웰 (18) 에 N 형의 고농도 불순물 확산영역 (24) 을 통하여 전원전압 (V_CC) 이 인가되어 있기 때문에 필연적으로 형성된다.

그러나, 기판전위 발생회로 (80) 를 설치한 비교예 2 에서는, 비교예 1 의 경우와 같이 기생 바이폴러 트랜지스터를 멀티 컬렉터형으로서 래치업의 발생을 억제할 수 없다. 이하, 그 이유를 설명한다.

먼저, 비교예 2 의 반도체 장치에 단자 (62) 에서 양극의 서지전압이 인가된 경우의 동작에 대하여 설명한다. 입력단자 (62) 에서 유입된 서지전류는 제 3 기생 Tr (58) 의 이미터인 P 형의 불순물 확산영역 (p+) (48) 에서 반도체 장치로 유입된다. 이 서지전류는 제 3 기생 Tr (58) 의 베이스전류로서 N 형의 고농도 불순물 확산영역 (46) 에서 전원전압원 (도 21 및 도 22 에서는 「V_CC」로표시하고 있음) 으로 흐르는 것 외에, 제 3 기생 Tr (58) 의 컬렉터전류로서 P 평 기판 (10) 으로 흐른다. P 형 기판 (10) 으로 흐른 서지전류의 일부분은 P 형의 불순물 확산영역 (54)에서 기판전위 발생회로 (80) 로 흐른다.

그러나, 이 기판전위 발생회로 (80) 는 그 전류공급 능력이 원래 작고, 또한 전원으로서의 내부 임피던스가 크다. 이 때문에, 서지전류가 P 형의 불순물 확산영역 (54) 에서 기판전위 발생회로 (80) 에 유입되면, 기판전위 (V_BB) 자체가 쉽게 고전위측으로 상승되어 버린다. 그 결과, 이 기판전위 (V_BB) 가 접지전위 (V_SS) 보다 PN 접합의 순방향전압 (Vf) 분 만큼 더 높게 하면, P 형 기판 (10) 과 내부회로 (12) 의 NMOSTr (26) 의 드렌인 (32) 으로 형성되는 PN 접합이 순방향 바이패스된다.

그 결과, 비교예 1에서 설명한 바와 같이, 제 2 기생 Tr (68) 의 베이스전류가 흘러, 이 제 2 기생 Tr (68) 이 ON 상태로 되기 때문에, 제 2 기생 Tr (68) 의 컬렉터전류가 전원전압원 (V_CC) 에서 공급된다. 이 때, 이 컬렉터 전류는 웰 저항 (R1) 을 통하여 전원전압 (V_CC) 에서 공급된다. 이 때문에, 컬렉터 전류에 의해 웰 저항 (R1) 의 양단의 전위차가 확대된다. 그리고, 웰 저항 (R1) 의 양단의 전위차가 제 1 기생 Tr (64) 의 베이스 이미터 사이를 순방향 바이패스하는 레벨에 도달하면, 제 1 기생 Tr (64) 의 베이스전류가 흐르기 때문에, 이 제 1 기생 Tr (64) 이 ON 상태로 된다. 그 결과, 제 1 기생 Tr (64) 및 제 2기생 Tr (68) 의 베이스전류와 컬렉터전류가 서로 양의 귀환을 교대함으로써 래치업이 발생한다.

이와 같이, 기판전위 발생회로 (80) 를 설치한 경우에는, 서지전류에 의해 기판전위 (V_BB) 가 용이하게 상승되어 버린다. 이 때문에, 기판전위 발생회로 (80) 를 설치한 경우에는, 래치업 방지 보호회로를 설치하여도 래치업의 발생을 억제하는 것이 곤란해진다.

또, 기판전위 (V_BB) 를 반도체 장치가 형성된 칩 전체에 공급하는 금속 배선 (내부발생 전위차) 은 다른 복수의 CMOS 내부회로에도 배치되어 있다. 어느 CMOS 내부회로에서나, PMOSTr 과 NMOSTr 이 가능한 한 좁은 간격 (최소간격) 으로 배치되어 있다. 이 때문에, 이들의 CMOS 내부회로에서는 npn 형의 기생 바이폴러 트랜지스터 (비교예 2 의 제 2 기생 Tr 에 상당) 의 베이스폭도 최소가 된다. 이 때문에, 기생 바이폴러 트랜지스터의 전류증폭률 (hFE) 이 주변회로부 보다도 크게 된다. 따라서, 내부의 CMOS 내부회로에서는, 주변부의 CMOS 내부회로 보다도 래치업이 발생하기 쉽다. 이것은 기판전위 발생회로를 설치한 (내장한) 반도체 장치에서, 일단 기판전위 (V_BB) 가 상승되면, 불특정의 CMOS 내부회로에서 래치가 발생할 가능성이 있는 것을 의미한다.

다시 말하면, 기판전위 발생회로를 반도체 장치에, 기판전위 발생회로를 내장하지 않은 반도체 장치에 사용되는 멀티 컬렉터형의 래치업 방지 보호회로를 부가하는 것은, 양극 서지에 의한 기판전위 (V_BB) 가 상승되는 것을 초래한다.상승된 기판전위 (V_BB) 는 금속배선을 통하여, 내부의 CMOS 내부회로로 전송 운반된다. 그 결과, 내부의 CMOS 내부회로의 래치업을 발생시켜, 결과적으로 주변부의 CMOS 내부회로에서의 래치업이 발생하는 경우보다도, 오히려 래치업 내성이 저하되어 버린다.

또한, 기판전위 발생회로를 내장한 반도체 장치에서, 래치업 방지 보호회로를 아무것도 설치하지 않으면, 서지전류가 CMOS 내부회로에 용이하게 유입된다. 그 결과, 입력회로에 접근한 주변부의 CMOS 내부회로에서 용이하게 래치업이 발생해 버린다.

따라서, 래치업의 발생을 방지하기 위해, CMOS 내부회로의 PMOSTr 과 NMOSTr 의 간격을 확대하여, 기생 바이폴러 트랜지스터 중의 npn 형 트랜지스터의 베이스 길이를 확대하는 것을 생각해 볼 수 있다. 그러나, 이 경우에는 모든 CMOS 내부회로의 기생 npn 형 트랜지스터의 베이스 길이를 확대하지 않으면 안된다. 이는, CMOS 내부 트랜지스터 중의 PMOSTr 과 NMOSTr 과의 간격이 최소화 정도에 따라서 반도체 장치 전체의 래치업 내성이 결정되어 버리기 때문이다. 따라서, 베이스 길이를 확대함으로써 래치업의 억제를 도모하면, 칩 면적이 증대하여 칩 코스트가 증가되어 버린다.

따라서, 기판전위 발생회로를 내장한 반도체 장치에서는, 상기 비교예 1에서 설명한 P 형 다이오드를 사용하지 않은 입력회로가 이용된다. P 형 다이오드는 기생 바이폴러 트랜지스터의 형성을 피할 수 없기 때문이다. 이 때문에,이 입력회로는 N 형 다이오드만으로 실질적으로 구성되어 있다. 그러나, N 형 다이오드만을 사용한 보호회로에서는, 충분한 정전파괴 내성을 얻을 수 없다. 이 점에 대하여 아래의 비교예 3 에서 설명한다.

(비교예 3)

다음으로, 도 23 및 도 24 를 참조하여, 비교예 3 으로 상기 비교예 2 의 반도체 장치에서 정전파괴 방지 보호회로로서 N 형 다이오드로 구성되는 제 1 입력보호회로 (72) 및 제 2 입력보호회로 (74) 를 설치한 경우에 대하여 설명한다. 도 23 은 비교예 3 의 반도체 장치의 설명에 사용되는 단면모식도이다. 도 23 에서는 회로의 확산영역과 함께, 회로 및 기생회로도 나타내고 있다. 또, 도 24 는 비교예 3 의 반도체 장치의 설명에 사용되는 회로도이다. 또한, 비교예 3 에서는 비교예 1 또는 비교예 2 와 동일한 구성성분에 대해서는 동일한 부호를 달아 그 설명을 생략한다.

비교예 3 의 반도체 장치에서는 CMOS 내부회로 (12) 외에, 제 1 입력보호회로 (72) 및 제 2 입력보호회로 (74)를 설치하고 있다.

제 1 입력보호회로 (72) 는 P 형 기판 (10) 에 제 1 N 형의 불순물 확산영역 (n+) (76) 및 제 2 N 형의 불순물 확산영역 (n+)(78)을 구비하고 있다. 이 제 1 N 형의 불순물 확산영역은 입력선을 통하여 입력단자에 접속되어 있다. 또, 제 2 N 형의 불순물 확산영역 (78) 에는 전원전압 (V_CC) 이 인가되어 있다.

그리고, 제 1 N 형의 불순물 확산영역 (76), P 형 기판 (10) 및 제 2 N 형의 불순물 확산영역 (78) 이 각각 제 1 npn 형 바이폴러 트랜지스터 (이하, 「제 1 보호 Tr」으로도 표기함) (84) 의 이미터, 베이스 및 컬렉터에 대응하고 있다.

또, 제 2 입력보호회로 (74) 는 P 형 기판 (10) 에, 제 1 N 형의 불순물 확산영역 (n+) (76) 및 제 3 N 형의 불순물 확산영역 (n+) (82) 을 구비하고 있다. 이 제 1 N 형의 불순물 확산영역은 입력선을 통하여 입력단자에 접속되어 있다. 또, 제 3 N 형의 불순물 확산영역 (82) 에는, 접지전압 (V_SS) 이 인가되어 있다. 그리고, 제 1 N 형의 불순물 확산영역 (76), P 형 기판 (10) 및 제 3 N 형의 불순물 확산영역 (82) 이 각각 제 2 의 npn 형 바이폴러 트랜지스터 (이하, 「제 2 보호 Tr」으로도 표기함) (86) 의 이미터, 베이스 및 컬렉터에 대응하고 있다.

다음으로, 비교예 3 의 반도체 장치에 입력단자 (62)에서 음극의 정전서지 (음극서지라고도 함) 전압이 인가된 경우의 동작에 대하여 설명한다.

입력단자 (62)에서 유입된 음극서지는 제 1 보호소자 (72) 및 제 1 보호소자 (74) 각각의 제 1 N형의 불순물 확산영역 (76) 에서 반도체 장치에 유입된다. 이 음극서지의 방향은 상기 제 1 보호 Tr (84) 및 제 2 보호 Tr (86) 의 응답이 지연된다. 이 응답이 늦어지고 있는 동안은, CMOS 내부회로의 게이트에 서지전압이 인가된다. 그 결과, 최악의 경우에는, 서지전압이 인가된 게이트 산화막이 파괴되어 버리게 된다.

따라서, 통상은, 이 응답이 늦어지고 있는 동안, CMOS 내부회로의 게이트에 서지전압이 인가되는 것을 지연시키기 위해, 보호저항 (RP) 이 설치되어 있다.이 보호저항 (RP) 은 입력단자와 CMOS 내부회로의 게이트와의 사이에 삽입되어 있다.

그러나, 보호저항 (RP) 의 저항치를 크게 하면, 정상 동작시의 입력신호의 전달에도 지연이 걸려 버린다. 이 때문에, 고속동작이 요구되는 반도체 장치에서는 충분한 크기의 저항치를 갖는 보호저항 (RP) 을 설치할 수 없다.

따라서, 보호저항 (RP) 의 저항치를 크게하는 대신에, 입력보호회로로서 P 형 다이오드를 이용한 pnp 형 바이폴러 트랜지스터를 설치하는 것을 생각할 수 있다. 이 pnp 형 바이폴러 트랜지스터이면, 양극 서지에 대하여 pn 접합의 순방향 전압으로 응답할 수 있다. 이 때문에 양극 서지에 대한 정전파괴 내성을 확보할 수 있다.

그러나, pnp 형 바이폴러 트랜지스터야 말로, 상기 비교예 2에서 설명된, 제 3 기생 Tr (58) 의 형성을 피할 수 없는 P 형 다이오드이다. 이 때문에, pnp 형 바이폴러 트랜지스터를 설치하면, 이번에는 기판점위 (V_BB) 가 상승하여 래치업 내성을 확보하는 것이 곤란해진다.

이와 같이, 기판전위 발생회로를 내장한 반도체 장치의 입력보호회로에서 P 형 기판을 이용하는 경우에는, P 형 다이오드를 이용하면 서지에 대한 정전파괴 내성은 확보할 수 있지만, 래치업 내성은 확보할 수 없다. 또한, P 형 다이오드를 이용하지 않으면, 래치업 내성은 확보할 수 있지만, 정전파괴 내성은 동작속도를 희생하지 않으면 확보할 수 없다.

또, N 형 기판을 이용하는 경우에는, N 형 다이오드를 이용하면 서지에 대한 정전파괴 내성은 확보할 수 있지만, 래치업 내성은 확보할 수 없다. 또한, N 형 다이오드를 이용하지 않으면, 래치업 내성은 확보할 수 있지만, 정전파괴 내성은 동작속도를 희생하지 않으면 확보할 수 없다.

(실시예 1)

다음으로, 도 1 및 도 2를 참조하여, 제 1 및 제 2 구성의 반도체 장치의 실시예 1 에 대하여 함께 설명한다. 도 1 은 실시예 1 의 반도체 장치의 설명에 이용되는 단면모식도이다. 도 1 에서는 회로의 확대영역과 함께, 회로 및 기생회로도 모식적으로 나타내고 있다. 또한, 도 1 에서는, 도면의 이해를 용이하게 하기 위해, 단면부분의 해칭을 일부 생략하고 있다. 또, 도 2 는 실시예 1 의 반도체 장치의 설명에 이용된은 요부평면 패턴이다. 도 1 중의 정전파괴 방지 보호소자 (74) 및 래치업 방지 보호소자 (88) 의 부분은 도 2 의 X-X 선에 따른 절개구에서의 단면에 상당한다. 또, 도 2 에서는, 확산영역의 평면패턴에서의 배치관계를 나타내기 때문에, 기판상의 필드 산화막이나 배선 등의 도시를 생략하고 있다. 또, 도 1 에서는 도면의 이해를 용이하게 하기 위해, 단면부분은 아니지만 일부분을 해칭하여 도시하였다.

또한, 실시예 1 에서는, 상기 비교예 1, 비교예 2 또는 비교예 3 과 동일한 구성성분에 대해서는, 동일한 부호를 달아 그 상세한 설명을 생략한다.

실시예 1 의 반도체 장치에서는, P 형 기판 (10) 에 전위를 인가하기 위한 기판전위 발생회로 (80) 와, CMOS 내부회로 (12) 와, 이 CMOS 내부회로 (12) 가정전파괴되는 것을 방지하기 위해 설치되어 있는 정전파괴방지 보호소자 (이하, 「내정전파괴소자」 로도 지칭함) (74) 와, 이 CMOS 내부회로 (12) 의 래치업을 방지하기 위한 래치업 방지 보호소자 (이하, 「보호소자」 로도 지칭함) (88) 를 구비하고 있다. 또한, CMOS 내부회로 (12) 의 구성은 상기 비교예 1 의 것과 동일하므로, 그 상세한 설명을 생략한다. 또, 내정전파괴소자 (74) 는 상기 비교예 3 에서의 제 2 입력보호회로 (74) 와 동일하고, 그 기생회로인 제 1 보호 Tr (86) 도 비교예 3 에서의 것과 동일하므로, 이들의 상세한 설명은 생략한다.

또, 이 래치업 방지 보호소자 (88) 는 P 형 기판 (10) 에 N 형의 제 1 확산영역 (N 웰) (90) 을 구비하고, 또, 이 제 1 확산영역 (90) 에 당해 제 1 확산영역 (90) 의 불순물농도보다도 높은 불순물농도를 갖는 N 형의 제 2 확산영역 (n+) (92) 를 구비하며, 또, 제 1 확산영역 (90) 에 이 제 2 확산영역 (92) 과 사이를 두어 설치된, P 형의 제 3 확산영역 (p+) (94) 를 구비하고, 또, 이 제 1 확산영역 (90) 의 주위의 P 형 기판 (10) 에, 당해 제 1 확산영역 (90) 과 사이를 두어, 평면패턴으로 보아 당해 제 1 확산영역 (90) 을 실질적으로 둘러싸듯이 설치된 N 형의 제 4 확산영역 (N 웰) (96) 을 구비하고 있다. 도 2 의 평면패턴에서는 제 4 확산영역 (96) 은 제 1 확산영역 (N 웰) (90) 을 둘러싸듯이 ? 자 형상으로 형성되어 있다.

또, 제 3 확산영역 (94) 은 입력선에 접속되어 있다. 또, 제 2 확산영역 (n+)(92) 은 3.0 V 의 전원전압 (V_CC) 이 인가된 제 1 전원선에 접속되어 있다.또, 제 4 확산영역 (N 웰) (96) 은 0 V 의 접지전압 (V_SS) 이 인가된 제 2 전원선에 접속되어 있다. 또한, 접지전압 (V_SS) 은 불순물농도가 제 4 확산영역 (96) 보다도 높은 고농도 불순물 확산영역 (n+) (98) 을 통하여 제 4 확산영역 (96) 에 인가되어 있다.

또, 이 실시예에서는, 기판전위 발생회로 (80) 에서 발생한 기판전위 (V_BB) 가 인가되는 내부전위 발생선이 래치업방지 보호소자 (88) 의 외측에서, P 형의 고농도 불순물 확산영역 (p+) (34) 를 통하여 P 형 기판 (10) 에 접속되어 있다. 이 P 형 기판 (10) 의 기판전위 (V_BB) 는 접지전압 (V_SS) 보다도 저전위측으로 하강되어 있다.

다음으로, 실시예 1 의 반도체회로의 기생회로에 대하여 설명한다. 또한, 내부회로 (12) 및 내정전파괴소자 (74) 에 형성되는 기생회로는 비교예 1 또 비교예 3 의 경우와 동일하므로, 그 상세한 설명을 생략한다.

또, 래치업 방지 보호소자에서는, 제 3 확대영역 (p+) (94), 제 1 확산영역 (N 웰) (90) 및 P 형 기판 (10) 이 각각 이미터, 베이스 및 컬렉터에 대응하여 pnp 형의 제 3 기생 트랜지스터 (제 3 기생 Tr) (100) 를 구성하고 있다.

또, 제 4 확산영역 (N 웰) (96), P 형 기판 (10) 및 제 1 확산영역 (N 웰) (90) 이 각각 이미터, 베이스 및 컬렉터에 대응하여, npn 형의 제 4 기생 트랜지스터 (제 4 기생 Tr) (102) 를 구성하고 있다. 또한, 도 1 에서는, 제 4 기생 Tr (102) 을 2개소에 나타내고 있다.

그리고, P 형의 제 3 확산영역 (94), 제 2 확산영역 (92) 을 함유하는 N 형의 제 1 확산영역 (90), P 형 기판 (10) 및 제 4 확산영역 (96) 은 SCR (Semiconductor Controlled Rectifier) 소자를 구성하고 있다. 즉, 제 3 기생 Tr (100) 및 제 4 기생 Tr (102) 은 기생 SCR 을 구성하고 있다.

다음으로, 실시예 1 의 반도체 장치에 입력단자 (62) 에서 양극의 서지전압이 인가된 경우를 예로, 래치업 현상 및 래치업 방지 보호소자의 동작에 대하여 설명한다.

입력단자에서 유입된 양극의 서지전류는 보호소자 (88) 의 제 3 확산영역 (p+) (94) 에서 반도체 장치에 유입된다. 이때, 제 3 확산영역 (p+) (94) 과 제 1 확산영역 (N 웰) (90) 의 PN 접합은 양극 서지에 대하여 순방향에 상당한다. 이 때문에, 이 PN 접합은 제 3 확산영역 (p+) (94) 의 전위가 제 1 확산영역 (N 웰) (90) 의 전위보다도 순방향 전압 (Vf) 분 만큼 상승된 시점에서 응답한다. 그 결과, 서지전류를 제 3 기생 Tr (100) 의 베이스전류로서 전원전압원 (V_CC) 으로 신속하게 내보낼 수 있기 때문에, 상기 비교예 3에서 설명한 바와 같은 브레이크 다운 (break down) 까지의 과도전압이 게이트에 인가되는 것을 억제할 수 있다. 따라서, 이 실시예의 반도체 장치에 따르면, 저항이 큰 보호저항을 부착하지 않아도 우수한 정전파괴 내성을 얻을 수 있다.

또, 서지전류의 일부분은, 제 3 기생 Tr (100) 의 컬렉터전류로서 P 형 기판 (10) 으로 흐른다. 이 전류에 의해 P 형 기판 (10) 의 전위가 상승하고,제 4 확산영역 (96) 의 전위보다도 순방향 전압 (Vf) 분 만큼 상승하면, 제 4 기생 Tr 의 베이스 이미터 접합이 순방향으로 바이패스되고, 제 4 기생 Tr 에 베이스전류가 흐른다. 즉, P 형 기판 (10) 으로 유입된 서지전류는 제 4 기생 Tr 의 베이스전류로서 고농도 불순물 확산영역 (n+) (98)을 통하여 접지전압원 (V_CC) 으로 인출된다. 이 제 4 확산영역 (96) 은 제 3 확산영역 (p+)(94) 가 형성된 제 1 확산영역 (N 웰) (90) 을 둘러싸듯이 설치하고 있다. 이 때문에, P 형 기판 (10) 으로 흐른 서지전류는 거의 전부 제 4 확산영역 (96) 에서 인출된다 (이 인출되는 전류가 상기 비교예 1 에서의 전류 (i1) 에 상당한다). 그 결과, 서지전류가 유입됨으로써 기판전위 (V_BB) 가 상승하는 영역은, 제 4 확산영역 (96) 에 둘러싸인 영역에 실질적으로 한정된다. 따라서, 래치업 방지 보호소자 (88) 의 외측에서 기판전위 발생장치 (80) 에 접속되어 있는 P 형의 고농도 불순물 확산영역 (p+) (34) 의 기판전위가 상승하는 것을 억제할 수 있다.

이상 설명한 바와 같이, 입력단자에서 유입된 양극서지는 그 대부분이 래치업 방지 보호소자 (88) 의 내측에서 전류 (i1) 로서 인출된다. 그 결과, 내부회로 (12) 로 흐르는 전류 (i2) 를 작게할 수 있으므로, CMOS 내부회로에서 래치가 발생하는 것을 억제할 수 있다.

또, 입력단자에서 음극의 서지전압이 인가된 경우는, 상기 비교예 3 에서 서술한 바와 같이, 내정전파괴소자 (74) 에 의해 음극의 서지전류가 신속하게 달아나게 된다. 또, 이 내정전파괴소자 (74) 에는 종래의 멀티 컬렉터형의 래치업 보호회로를 부착할 수 있으므로, 래치업의 발생도 방지할 수 있다.

따라서, 실시예 1 의 반도체 장치에 따르면, 양극 및 음극의 어느 서지에 대해서도, 정전파괴 내성 및 래치업 내성의 확립을 도모할 수 있다.

(실시예 2)

다음으로, 도 3 및 도 4 를 참조하여, 제 1 및 제 2 구성의 반도체 장치의 실시예 2 에 대하여 함께 설명한다. 도 3 은 실시예 2 의 반도체 장치의 설명에 이용되는 단면모식도이다. 도 3 에서는 회로의 확산영역과 함께, 회로 및 기생회로도 모식적으로 나타내고 있다. 또한, 도 3 에서는, 도면의 이해를 용이하게 하기 위해, 단면부분의 해칭을 일부 생략하고 있다. 또, 도 4 는 실시예 2 의 반도체 장치의 설명에 이용되는 요부평면 패턴이다. 도 3 중의 정전파괴 방지 보호소자 (124) 및 래치업 방지 보호소자 (126) 의 부분은, 도 4 의 X-X 선에 따른 절개구에서의 단면에 상당한다. 또, 도 4 에서는, 확산영역의 평면패턴에서의 배치관계를 나타내기 때문에, 기판상의 필드 산화막이나 배선 등의 도시를 생략하고 있다. 또, 도 4 에서는 도면의 이해를 용이하게 하기 위해, 단면부분은 아니지만 일부분을 해칭하여 도시하였다.

실시예 2 의 반도체 장치는 실시예 1 에서 P 형과 N 형을 교체하고, 또한, 전원전압 (V_CC) 과 접지전압 (V_SS) 의 접속을 교체한 것이다.

제 2 실시예의 반도체 장치에서는, N 형 기판 (120) 에 전위를 인가하기 위한 기판전위 발생회로 (80) 와, CMOS 내부회로 (이하, 「내부회로」라고도 지칭함) (122) 와, 이 CMOS 내부회로 (122) 가 정전파괴되는 것을 방지하기 위해 설치된 정전파괴방지 보호소자 (이하, 「내정전파괴소자」로도 지칭함) (124) 와, 이 CMOS 내부회로 (122) 의 래치업을 방지하기 위한 래치업 방지 보호소자 (이하, 「보호소자」로도 지칭함) (126) 을 구비하고 있다. 또한, N 형 기판 (12) 에는 도시된 내부회로 (122) 이외에도 통상, 복수의 내부회로가 설치되어 있다.

이 CMOS 내부회로 (122) 를 구성하는 N 형 MOS 트랜지스터 (NMOSTr 로도 표기함) (128) 는 N 형 기판 (120) 에 형성된 P 웰 (「Pwe11」 로도 표기함) (130) 에 형성되어 있다. 그리고, NMOSTr (128) 의 드레인 (n+) (132) 및 P 웰 (130) 에는, 0 V 의 접지전압 (V_SS) 이 인가되어 있다. 또한, 접지전압 (V_SS) 은 불순물농도가 P 웰 (130) 보다도 높은 P 형의 고농도 불순물 확산영역 (p+) (136) 을 통하여 P 웰 (130) 에 인가되어 있다.

또, CMOS 내부회로 (122) 를 구성하는 P 형 MOS 트랜지스터 (「PMOSTr」로도 표기함) (138) 은 N 형 기판 (120) 에 형성되어 있다. 그리고, PMOSTr (138) 의 소스 (p+) (144) 및 N 형 기판 (120) 에는 3.0 V 의 전원전압 (V_CC) 가 인가되어 있다. 또, 기판전위 (V_BB) 는 불순물농도가 N 형 기판 (120) 보다도 높은 N 형의 고농도 불순물 확산영역 (n+) (150) 을 통하여 N 형 기판 (120) 에 인가되어 있다.

또, 이 내정전파괴소자 (124) 는 N 형 기판 (120) 에, 제 1 P 형의 불순물 확산영역 (p+) (146) 및 제 2 P 형의 불순물 확산영역 (p+) (148) 을 구비하고 있다. 이 제 1 P 형의 불순물 확산영역 (146) 은 입력선을 통하여 입력단자에 접속되어 있다. 또, 제 2 P 형의 불순물 확산영역 (148) 은 3.0 V 의 전원전압 (V_CC) 이 인가되어 있다.

그리고, 이 래치업 방지 보호소자 (126) 는 N 형 기판 (120) 에 P 형의 제 1 확산영역 (P 웰) (158) 을 구비하고, 또, 이 제 1 확산영역 (158) 에 당해 제 1 확산영역 (158) 의 불순물 농도보다도 높은 불순물 농도를 갖는 P 형의 제 2 확산영역 (p+) (160) 을 구비하며, 또, 제 1 확산영역 (158) 에 이 제 2 확산영역 (160) 과 이격되게 설치된 N 형의 제 3 확산영역 (n+) (162) 을 구비하고, 또, 이 제 1 확산영역 (158) 의 주위의 N 형 기판 (120) 에, 당해 제 1 확산영역 (158) 과 이격되게 평면패턴으로 보아 당해 제 1 확산영역 (158) 을 실질적으로 둘러싸듯이 설치된 P 형의 제 4 확산영역 (P 웰) (164) 을 구비하고 있다.

또, 제 3 확산영역 (162) 은 입력선에 접속되어 있다. 또, 제 2 확산영역 (p+) (160) 은 0 V 의 전원전압 (V_SS) 이 인가된 제 1 전원선으로서의 접지전압선에 접속되어 있다. 또, 제 4 확산영역 (P 웰) (164) 은 3.0 V 의 접지전압 (V_CC) 이 인가된 제 2 전원선으로서의 전원전압선에 접속되어 있다. 또한, 전원전압 (V_CC) 은 불순물농도가 제 4 확산영역 (164) 보다도 높은 P 형의 고농도 불순물 확산영역 (p+) (166) 을 통하여 제 4 확산영역 (164) 에 인가되어 있다.

또, 이 실시예에서는, 기판전위 발생회로 (80) 에서 발생한 기판전위(V_BB) 가 인가되는 내부전위 발생선이 래치업방지 보호소자 (126) 의 외측에서, N형의 고농도 불순물 확산영역 (n+) (150) 을 통하여 N 형 기판 (120) 에 접속되어 있다. 이 N 형 기판 (120) 의 기판전위 (V_BB) 는 접지전압 (V_CC) 보다도 고전위측으로 상승되어 있다.

다음으로, 실시예 2 의 반도체회로의 기생회로에 대하여 설명한다. 또한, 실시예 2 에서 형성되는 기생회로는 실시예 1 에서 형성된 기생회로와 npn 형과 pnp 형이 교체되어 있다.

실시예 2 에서는 내부회로 (122) 의 NMOSTr (128) 의 드레인 (n+) (132), P 웰 (130) 및 N 형 기판 (120) 이 각각 이미터, 베이스 및 컬렉터에 대응하여, npn 형의 제 1 기생 트랜지스터 (제 1 기생 Tr) (168) 를 구성하고 있다. 이 제 1 기생 Tr (168) 의 베이스는 내부회로 (122) 의 P 웰 (130) 중의 P 형의 고농도 불순물 확산영역 (p+) (136)을 통하여 접지전압에 연결되어 있다. 그리고, 베이스와 이 P 형의 고농도 불순물 확산영역 (p+) (136) 의 사이에는 웰 저항 (R1) (170) 이 기생적으로 발생하고 있다.

또, 내부회로 (122) 의 PMOSTr (138) 의 소스 (n+) (144), N 형 기판 (120) 및 P 웰 (130) 이 각각 이미터, 베이스 및 컬렉터에 대응하여, pnp 형의 제 2 기생 트랜지스터 (제 2 기생 Tr) (172) 를 구성하고 있다.

또, 내정전파괴소자 (124) 의 제1 P 형의 불순물 확산영역 (p+) (146), N 형 기판 및 제 2 P 형의 불순물 확산영역 (p+) (148) 이 각각 pnp 형의 기생 바이폴러 트랜지스터 (152) 의 이미터, 베이스 및 컬렉터에 대응하고 있다. 여기에서는 이 기생 바이폴러 트랜지스터를 제 5 기생 트랜지스터 (제 5 기생 Tr) (152) 라 칭한다.

또, 래치업 방지 보호소자에서는, 제 3 확대영역 (n+) (162), 제 1 확산영역 (P 웰) (158) 및 N 형 기판 (120) 이 각각 이미터, 베이스 및 컬렉터에 대응하여 npn 형의 제 3 기생 트랜지스터 (제 3 기생 Tr) (154) 를 구성하고 있다.

또, 제 4 확산영역 (P 웰) (164), N 형 기판 (120) 및 제 1 확산영역 (P 웰) (158) 이 각각 이미터, 베이스 및 컬렉터에 대응하여, pnp 형의 제 4 기생 트랜지스터 (제 4 기생 Tr) (156) 를 구성하고 있다.

그리고, N 형의 제 3 확산영역 (n+) (162), 제 2 확산영역 (p+) (160) 을 함유하는 P 형의 제 1 확산영역 (158) (P 웰), N 형 기판 (120) 및 P 형의 제 4 확산영역 (P 웰) (164) 은 SCR 소자를 구성하고 있다. 즉, 이 제 3 기생 Tr (154) 및 제 4 기생 Tr (156) 은 기생 SCR (Semiconductor Controlled Rectifier) 을 구성하고 있다.

다음으로, 실시예 2 의 반도체 장치에 입력단자에서 음극의 서지전압이 인가된 경우를 예로, 래치업 현상 및 래치업 방지 보호소자의 동작에 대하여 설명한다. 또한, 도 3 에서는, 음극의 서지전압이 인가된 경우의 서지전류를 나타낸 (i1) 및 (i2) 의 방향을 도 1 과는 역방향으로 하고 있다.

입력단자에서 유입된 음극 서지는 보호소자 (126) 의 제 3 확산영역 (n+) (162) 에서 반도체 장치에 유입된다. 이 때, 제 3 확산영역 (n+) (162) 과 제1 확산영역 (P 웰) (158) 의 PN 접합은 음극 서지에 대하여 순방향으로 상당한다. 이 때문에, 이 PN 접합은 제 3 확산영역 (n+) (162) 의 전위가 제 1 확산영역 (P 웰) (158) 의 전위보다도 순방향 전압 (Vf) 분 만큼 강하된 시점에서 응답한다. 그 결과, 서지전류를 제 3 기생 Tr (154) 의 베이스전류로서 접지전압원 (V_SS) 으로 신속하게 내보낼 수 있기 때문에, 상기 비교예 3 에서 설명한 바와 같은 브레이크 다운 (break down) 까지의 과도전압이 게이트에 인가되는 것을 억제할 수 있다. 그 결과, 이 실시예의 반도체 장치에 따르면, 저항치가 큰 보호저항을 부착하지 않아도 우수한 정전파괴 내성을 얻을 수 있다.

또, 서지전류의 일부분은, 제 3 기생 Tr (154) 의 컬렉터전류로서 N 형 기판 (120) 으로 흐른다. 이 전류에 의해 N 형 기판 (120) 의 전위가 강하하고, 제 4 확산영역 (164) 의 전위보다도 순방향 전압 (Vf) 분 만큼 강하하면, 제 4 기생 Tr 의 베이스 이미터 접합이 순방향으로 바이패스되고, 제 4 기생 Tr 에 베이스전류가 흐른다. 즉, N 형 기판 (120) 으로 유입된 서지전류는 제 4 기생 Tr 의 베이스전류로서 고농도 불순물 확산영역 (p+) (166) 을 통하여 전원전압원 (V_CC) 으로 인출된다. 이 제 4 확산영역 (164) 은 제 3 확산영역 (n+) (162) 가 형성된 제 1 확산영역 (P 웰) (158) 을 둘러싸듯이 설치되어 있다. 이 때문에, N 형 기판 (120) 으로 흐른 서지전류는 거의 전부 제 4 확산영역 (164) 에서 인출된다 (이 인출되는 전류는 상기 비교예 1 에서의 전류 (i1) 에 상당한다). 그 결과, 서지전류가 유입됨으로써 기판전위 (V_BB) 가 강하되는 영역은, 제 4 확산영역(164) 에 둘러싸인 영역에 실질적으로 한정된다. 따라서, 래치업 방지 보호소자 (126) 의 외측의 영역에서 기판전위 발생장치 (80) 에 접속되어 있는 N 형의 고농도 불순물 확산영역 (n+) (150) 의 기판전위가 강하되는 것을 억제할 수 있다.

이상 설명한 바와 같이, 입력단자에서 유입된 음극서지는 그 대부분이 래치업 방지 보호소자 (126) 의 내측에서 전류 (i1) 로서 인출된다. 그 결과, 내부회로 (122) 로 흐르는 전류 (i2) 를 작게할 수 있으므로, CMOS 내부회로에서 래치가 발생하는 것을 억제할 수 있다.

다음으로, 실시예 2 의 반도체 장치에 입력단자에서 양극의 서지전압이 인가된 경우의 동작에 대하여 설명한다.

입력단자에서 유입된 양극서지는 내정전파괴소자 (124) 의 제 1 P 형의 불순물 확산영역 (146)에서 반도체 장치에 유입된다. 이 양극서지의 방향은 제 5 기생 Tr (152) 의 베이스 이미터 접합에서 순방향에 상당하기 때문에, 양극서지에 의해 제 1 P 형의 불순물 확산영역 (146) 의 전위가 N 형 기판 (120) 보다도 순방향 전압분 만큼 상승하는 것만으로, 제 5 기생 Tr (152) 이 ON 상태로 된다. 이 때문에, 양극서지를 제 5 기생 Tr (152) 의 컬렉터전류로서 전원전압원 (도 3 에서는 V_CC로 표시) 으로 신속하게 내보낼 수 있다. 따라서, 정전파괴 내성의 확립을 도모할 수 있다. 또, 이 내정전파괴소자에는 종래의 멀티 컬렉터형의 래치업 보호회로를 부착할 수 있으므로, 양극의 서지전압이 인가된 경우의 래치업의 발생도 방지할 수 있다.

따라서, 실시예 2 의 반도체 장치에 따르면, 양극 및 음극의 어느 서지에 대해서도, 정전파괴내성 및 래치업 내성의 확립을 도모할 수 있다.

(실시예 3)

다음으로, 도 5 및 도 6을 참조하여, 제 1 및 제 2 구성의 반도체 장치의 실시예 3 에 대해서는 합하여 설명한다. 도 5 는 실시예 3 의 반도체 장치의 설명에 이용되는 단면모식도이다. 도 5 에서는 회로의 확산영역과 함께, 회로 및 기생회로도 모식적으로 나타내고 있다. 또한, 도 5 에서는 도면의 이해를 용이하게 하기 위해 단면부분의 해칭을 일부 생략하고 있다. 또, 도 6 은 실시예 3 의 반도체 장치의 설명에 이용되는 요부평면 패턴이다. 도 5 중의 정전파괴 방지 보호소자 (74) 및 래치업 방지 보호소자 (88) 의 부분은, 도 6 의 X-X 선에 따른 절개구에서의 단면에 상당한다. 또, 도 6 에서는, 확산영역의 평면패턴에서의 배치관계를 나타내기 때문에, 기판상의 필드 산화막 (106) 이나 배선 등의 도시를 생략하고 있다. 또, 도 6 에서는 도면의 이해를 용이하게 하기 위해, 단면부분은 아니지만 일부분을 해칭하여 도시하였다.

실시예 3 의 반도체 장치는 래치업 방지 보호소자의 제 2 확산영역 (92) 과 제 3 확산영역 (94) 의 사이의 제 1 확산영역 (90) 부분상에, 게이트 산화막 (도시하지 않음) 을 통하여 MOS 형 트랜지스터의 게이트전극 (174)를 구비하고 있는 점을 제외하고는, 실시예 1 의 반도체 장치와 동일한 구성이다. 이 때문에, 실시예 3 에서는 실시예 1 와 동일한 구성성분에 대해서는 동일한 부호를 달아 그 상세한 설명을 생략한다. 또, 서지전압이 인가된 경우의 실시예 3 의 반도체장치의 동작도 실시예 1 의 경우의 동작과 동일하므로 그 상세한 설명을 생략한다.

실시예 3 에서는 제 2 확산영역 (92) 및 제 3 확산영역 (94) 이 각각 MOS 트랜지스터의 소스, 드레인과 유사한 구조로 된다. 그리고, 게이트전극 (174) 에는 3.0 V 의 전원전압 V_CC가 인가되어 있고, 이 게이트전극 바로 아래의 채널은 닫힌 상태로 유지된다. 따라서, 제 2 확산영역 (92) 과 제 3 확산영역 (94) 은 게이트 전극 (174) 에 의해 분산되어 있다.

제 2 확산영역 (92) 과 제 3 확산영역 (94) 의 분리에 필요한 거리는 게이트전극 (174) 을 설치함으로써, 실시예 1 에서 필드 산화막 (106) 을 설치한 경우와 비교하여 짧게 할 수 있다. 그 결과, 래치업 방지 보호소자가 점유하는 면적을 작게 할 수 있다.

(실시예 4)

다음으로, 도 7 및 도 8 을 참조하여, 제 1 및 제 2 구성의 반도체 장치의 실시예 4 에 대하여 설명한다. 도 7 은 실시예 4 의 반도체 장치의 설명에 이용되는 단면모식도이다. 도 7 에서는 회로의 확산영역과 함께, 회로 및 기생회로도 모식적으로 나타내고 있다. 또한, 도 7 에서는 도면의 이해를 용이하게 하기 위해 단면부분의 해칭을 일부 생략하고 있다. 또, 도 8 은 실시예 4 의 반도체 장치의 설명에 이용되는 요부평면 패턴이다. 도 7 중의 정전파괴 방지 보호소자 (124) 및 래치업 방지 보호소자 (126) 의 부분은, 도 8 의 X-X 선에 따른 절개구에서의 단면에 상당한다. 또, 도 8 에서는, 확산영역의 평면패턴에서의 배치관계를 나타내기 때문에, 기판상의 필드 산화막 (106) 이나 배선 등의 도시를 생략하고 있다. 또, 도 8 에서는 도면의 이해를 용이하게 하기 위해, 단면부분은 아니지만 일부분을 해칭하여 도시하였다.

실시예 4 의 반도체 장치는 래치업 방지 보호소자의 제 2 확산영역 (160) 과 제 3 확산영역 (162) 의 사이의 제 1 확산영역 (158) 부분상에 게이트 산화막 (188) 을 통하여 MOS 형 트랜지스터의 게이트전극 (174) 를 구비하고 있는 점을 제외하고는, 실시예 2 의 반도체 장치와 동일한 구성이다. 이 때문에, 실시예 4 에서는 실시예 2 와 동일한 구성성분에 대해서는 동일한 부호를 달아 그 상세한 설명을 생략한다. 또, 서지전압이 인가된 경우의 실시예 4 의 반도체 장치도 실시예 2 와 동일하므로 그 상세한 설명을 생략한다.

실시예 4 에서는 제 2 확산영역 (160) 및 제 3 확산영역 (162) 이 각각 MOS 트랜지스터의 소스, 드레인과 유사한 구조로 된다. 그리고, 게이트전극 (174) 에는 0 V 의 전원전압 V_SS가 인가되어 있고, 이 게이트전극 바로 아래의 채널은 닫힌 상태로 유지된다. 따라서, 제 2 확산영역 (16) 과 제 3 확산영역 (162) 은 게이트 전극 (174) 에 의해 분리되어 있다.

제 2 확산영역 (160) 과 제 3 확산영역 (162) 의 분리에 필요한 거리는 게이트전극 (174)을 설치함으로써, 실시예 1 에서 필드 산화막을 설치한 경우와 비교하여 짧게 할 수 있다. 그 결과, 래치업 방지 보호소자가 점유하는 면적을 작게 할 수 있다.

(실시예 5)

다음으로, 도 9 및 도 10 을 참조하여, 제 1 및 제 2 구성의 반도체 장치의 실시예 5 에 대해서 함께 설명한다. 도 9 는 실시예 5 의 반도체 장치의 설명에 이용되는 단면모식도이다. 도 9 에서는 회로의 확산영역과 함께, 회로 및 기생회로도 모식적으로 나타내고 있다. 또한, 도 9 에서는 도면의 이해를 용이하게 하기 위해 단면부분의 해칭을 일부 생략하고 있다. 또, 도 10 은 실시예 5 의 반도체 장치의 설명에 이용되는 요부평면 패턴이다. 도 9 중의 정전파괴 방지 보호소자 (74) 및 래치업 방지 보호소자 (88) 의 부분은, 도 10 의 X-X 선에 따른 절개구에서의 단면에 상당한다. 또, 도 10 에서는, 확산영역의 평면패턴에서의 배치관계를 나타내기 때문에, 기판상의 필드 산화막 (106) 이나 배선 등의 도시를 생략하고 있다. 또, 도 10 에서는 도면의 이해를 용이하게 하기 위해, 단면부분은 아니지만 일부분을 해칭하여 도시하였다.

실시예 5 의 반도체 장치는 래치업 방지 보호소자 (88) 의 제 4 확산영역 (96) 이 npn 형의 기생 바이폴러 트랜지스터의 컬렉터를 구성하고 있는 점을 제외하고는, 실시예 1 의 반도체 장치와 동일한 구성이다. 이 때문에, 실시예 5 에서는 실시예 1 과 동일한 구성성분에 대해서는 동일한 부호를 달아 그 상세한 설명을 생략한다. 또, 서지전압이 인가된 경우의 실시예 5 의 반도체 장치의 동작도 실시예 1 의 경우의 동작과 동일하므로 그 상세한 설명을 생략한다.

실시예 5 에서는 고농도 불순물 확산영역 (98) 을 통하여 접지전압원 (V_SS)에 접속되어 있는 래치업 방지 보호소자 (88) 의 제 4 확산영역 (96) 이 실시예 1에서의 내정전파괴소자 (74) 의 제 2 N 형의 불순물 확산영역 (82)를 겸하고 있다. 그리고, 제 1 N 형의 불순물 확산영역 (76), P 형 기판 (10) 및 제 4 확산영역 (96) 이 각각 이미터, 베이스 및 컬렉터에 대응하여, npn 형의 기생 바이폴러 트랜지스터 (86a) 를 구성하고 있다. 이 기생 바이폴러 트랜지스터 (86a) 는 입력단자에서 유입되는 음극의 서지에 대하여 순방향 접합이 된다. 따라서, 이 기생 바이폴러 트랜지스터의 동작은 실시예 1 에서의 내정전파괴소자 (74) 의 동작과 동일하다.

이와 같이, 실시예 5 에서는 실시예 1 에서의 제 4 확산영역 (94) 과 제 2 N 형의 불순물 확산영역 (82) 을 합하고 있다. 따라서, 정전파괴내성 및 래치업내성을 유지함으로써, 래치업 방지 보호소자 및 내정전내성소자가 점유하는 면적을 실시예 1 의 경우보다도 작게 할 수 있다.

(실시예 6)

다음으로, 도 11 및 도 12 를 참조하여, 제 1 및 제 2 구성의 반도체 장치의 실시예 6 에 대해서 함께 설명한다. 도 11 은 실시예 6 의 반도체 장치의 설명에 이용되는 단면모식도이다. 도 11 에서는 회로의 확산영역과 함께, 회로 및 기생회로도 모식적으로 나타내고 있다. 또한, 도 11 에서는 도면의 이해를 용이하게 하기 위해 단면부분의 해칭을 일부 생략하고 있다. 또, 도 12 는 실시예 6 의 반도체 장치의 설명에 이용되는 요부평면 패턴이다. 도 11 중의 정전파괴 방지 보호소자 (124) 및 래치업 방지 보호소자 (126) 의 부분은, 도12 의 X-X 선에 따른 절개구에서의 단면에 상당한다. 또, 도 12 에서는, 확산영역의 평면패턴에서의 배치관계를 나타내기 때문에, 기판상의 필드 산화막 (106) 이나 배선 등의 도시를 생략하고 있다. 또, 도 12 에서는 도면의 이해를 용이하게 하기 위해, 단면부분은 아니지만 일부분을 해칭하여 도시하였다.

실시예 6 의 반도체 장치는 래치업 방지 보호소자 (126) 의 제 4 확산영역 (162) 이, pnp 형의 기생 바이폴러 트랜지스터의 컬렉터를 구성하고 있는 점을 제외하고는, 실시예 2 의 반도체 장치와 동일한 구성이다. 이 때문에, 실시예 6 에서는 실시예 2 와 동일한 구성성분에 대해서는 동일한 부호를 달아 그 상세한 설명을 생략한다. 또, 서지전압이 인가된 경우의 실시예 6 의 반도체 장치의 동작도 실시예 2 의 경우의 동작과 동일하므로 그 상세한 설명을 생략한다.

실시예 6 에서는 고농도 불순물 확산영역 (166) 을 통하여 전원전압원 (V_CC) 에 접속되어 있는 래치업 방지 보호소자 (126) 의 제 4 확산영역 (164) 이 실시예 2 에서의 내정전파괴소자 (124) 의 제 2 P 형의 불순물 확산영역 (148)를 겸하고 있다. 그리고, 제 1 P 형의 불순물 확산영역 (146), N 형 기판 (120) 및 제 4 확산영역 (164) 이 각각 이미터, 베이스 및 컬렉터에 대응하여, pnp 형의 기생 바이폴러 트랜지스터 (152a) 를 구성하고 있다. 이 기생 바이폴러 트랜지스터 (152a) 는 입력단자에서 유입되는 양극의 서지에 대하여 순방향 접합이 된다. 따라서, 이 기생 바이폴러 트랜지스터 (152a) 의 동작은 실시예 2 에서의 내정전파괴소자 (124) 의 동작과 동일하다.

이와 같이, 실시예 6 에서는 실시예 2 에서의 제 4 확산영역 (164) 과 제 2 N 형의 불순물 확산영역 (82) 을 합하고 있다. 따라서, 정전파괴내성 및 래치업내성을 유지하기 때문에, 래치업 방지 보호소자 및 내정전내성소자가 점유하는 면적을 실시예 2 의 경우보다도 작게 할 수 있다.

(실시예 7)

다음으로, 도 13 ∼ 도 15 를 참조하여, 제 1 및 제 2 구성의 반도체 장치의 실시예 7 에 대하여 함께 설명한다.

도 13 은 실시예 7 의 반도체 장치의 설명에 이용되는 요부평면 패턴이다. 또한, 도 13 에서는 회로의 확산영역과 함께, 회로 및 기생회로도 모식적으로 나타내고 있다. 또, 도 13 에서는 확산영역의 평면패턴에서의 배치관계를 나타내기 위해 기판상의 필드 산화막 (106) 이나 배선등의 도시를 생략하고 있다. 또, 도 13 에서는 도면의 이해를 용이하게 하기 위해, 단면부분은 아니지만 일부분을 해칭하여 도시하였다.

또, 도 14a 는 도 13 의 A-A 선에 따른 단면도이다. 또, 도 14b 는 도 13 의 A-A 선에 따른 단면모식도이다. 또한, 도 14b 에서는 회로의 확산영역과 함께 회로 및 기생회로도 모식적으로 나타내고 있다.

또, 도 15 는 도 13 의 B-B 선에 따른 단면도이다. 또한, 도 13 및 도 14 에서는 도면의 이해를 용이하게 하기 위해 단면부분의 해칭을 일부 생략하고 있다.

도 7 의 실시예의 반도체 장치에서는 정전파괴방지 보호소자로서 래치업 방지 보호소자의 제 3 확산영역의 일부로 구성된 정전파괴방지 보호저항을 구비하고 있는 점을 제외하고는, 상기 실시예 1 과 동일한 구성이다. 이 때문에 실시예 7 에서는 실시예 1 과 동일한 구성성분에 대해서는 동일한 부호를 달아 그 상세한 설명을 생략한다. 또, 서지전압이 인가된 경우의 실시예 7 의 반도체 장치의 동작도 실시예 1 의 경우의 동작과 동일하므로 그 상세한 설명을 생략한다.

실시예 7 에서는 CMOS 내부회로의 제이트전극으로 전기적으로 접속되어 있는 제어배선 (180) 이 래치업 방지 보호소자 (88) 의 제 3 확산영역 (94) 에 전기적으로 접속되어 있다. 제어배선 (게이트 접속용 금속배선) (180) 은 제 1 접속공 (182) 에서 제 3 확산영역 (94) 에 접속되어 있다. 또, 제 3 확산영역 (94) 에는 입력단자에 접속되어 있는 입력선 (184) 이 전기적으로 접속되어 있다. 입력선 (184) 은 제 2 접속공 (186)에서 제 3 확산영역 (94) 에 접속되어 있다.

그리고, 제 3 확산영역 (94) 중, 이 제 1 접속공 (182) 과 제 2 접속공 (186) 의 사이의 영역으로 이루어지는 정전파괴방지 보호저항 (「입력보호저항」 으로도 지칭함) (188)을 정전파괴방지 보호소자 (188) 로 이용하고 있다.

이와 같이 실시예 7 에서는 정전파괴방지 보호소자 (188) 로서 가장 간단한 구조인 입력보호저항 (188) 을 이용하고 있다. 그리고, 이 입력보호저항 (188) 을 제 3 확산영역 (94) 과 연속된 확산영역으로 형성하고 있다.

양극서지가 인가된 경우에는 이 입력보호저항 (188) 에 의해 양극서지가 CMOS 내부회로의 게이트 절연막에 인가되는 것을 지연시킬 수 있다. 또, 이 입력보호저항 (188) 은 치수를 조정함으로써, 정상동작시의 신호전달에 실질적인악영향을 미치지 않는 범위에 지연시간을 설정하는 것이 가능하다.

또, 도 13, 도 14a 및 도 15 에서는 접지전압원에 접속되어 있는 V_SS접속용 금속배선 (190) 및, 전원전압원에 접속되어 있는 V_CC접속용 금속배선 (192) 을 나타내고 있다. V_SS접속용 금속배선 (190) 은 층간절연막 (194) 에 개구된 접속공 (196) 을 통하여 제 4 확산영역 (98) 과 접속되어 있다. 또, V_CC접속용 금속배선 (192) 은 층간절연막 (194) 에 개구된 접속공 (196) 을 통하여 제 2 확산영역 (92) 과 접속되어 있다. 또, 최상층에는 표면보호막 (198) 이 설치되어 있다.

또, 도 14b 에 나타난 바와 같이, 실시예 7 에서도 제 3 기생 Tr (100) 및 제 4 기생 Tr (102) 가 형성된다.

또, 실시예 7 의 반도체 장치에서는 래치업 방지 보호회로 (88) 의 내부에, 정전파괴방지 보호소자를 설치하고 있으므로, 이 입력보호저항 (188) 이 래치업 트리거 전류의 새로운 주입원이 되는 것을 방지할 수 있다.

이와 같이 실시예 7 에 따르면, 래치업 방지 보호소자 (88) 의 제 3 확산영역 (94) 과 정전파괴방지 보호소자로서 가장 간단한 구성인 입력보호저항 (188) 을 연속된 불순물 확산영역에 형성하고 있으므로, 래치업내성을 저하시키는 일 없이, 정전파괴내성의 확보를 도모할 수 있다.

(실시예 8)

다음으로, 도 16 ∼ 도 18 을 참조하여, 제 1 및 제 2 구성의 반도체 장치의 실시예 8 에 대하여 함께 설명한다.

도 16 은 실시예 8 의 반도체 장치의 설명에 이용되는 요부평면 패턴이다. 또한, 도 16 에서는 회로의 확산영역과 함께, 회로 및 기생회로도 모식적으로 나타내고 있다. 또, 도 16 에서는 확산영역의 평면패턴에서의 배치관계를 나타내기 위해 기판상의 필드 산화막 (106) 이나 배선등의 도시를 생략하고 있다. 또, 도 16 에서는 도면의 이해를 용이하게 하기 위해, 일부 비단면부분을 해칭하여 도시하였다.

또, 도 17a 는 도 16 의 A-A 선에 따른 단면도이다. 또, 도 17b 는 도 16 의 A-A 선에 따른 단면모식도이다. 또한, 도 17b 에서는 회로의 확산영역과 함께 회로 및 기생회로도 모식적으로 나타내고 있다.

또, 도 18 은 도 16 의 B-B 선에 따른 단면도이다. 또한, 도 16 및 도 17 에서는 도면의 이해를 용이하게 하기 위해 단면부분의 해칭을 일부 생략하고 있다.

도 8 의 실시예의 반도체 장치에서는 정전파괴방지 보호소자로서 래치업 방지 보호소자의 제 3 확산영역의 일부로 구성된 정전파괴방지 보호저항을 구비하고 있는 점을 제외하고는, 상기 실시예 2 와 동일한 구성이다. 이 때문에 실시예 8 에서는 실시예 2 와 동일한 구성성분에 대해서는 동일한 부호를 달아 그 상세한 설명을 생략한다. 또, 서지전압이 인가된 경우의 실시예 8 의 반도체 장치의 동작도 실시예 1 의 경우의 동작과 동일하므로 그 상세한 설명을 생략한다.

실시예 8 에서는 CMOS 내부회로의 제이트전극으로 전기적으로 접속되어 있는제어배선 (180) 이 래치업 방지 보호소자 (126) 의 제 3 확산영역 (162) 에 전기적으로 접속되어 있다. 제어배선 (게이트 접속용 금속배선) (180) 은 제 1 접속공 (182) 에서 제 3 확산영역 (162) 에 접속되어 있다. 또, 제 3 확산영역 (162) 에는 입력단자에 접속되어 있는 입력선 (184) 이 전기적으로 접속되어 있다. 입력선 (184) 은 제 2 접속공 (186) 에서 제 3 확산영역 (162) 에 접속되어 있다.

그리고, 제 3 확산영역 (162) 중에서, 이 제 1 접속공 (182) 과 제 2 접속공 (186) 의 사이의 영역으로 이루어지는 정전파괴방지 보호저항 (「입력보호저항」 으로도 지칭함) (188) 을 정전파괴방지 보호소자 (188) 로 이용하고 있다.

이와 같이 실시예 8 에서는 정전파괴방지 보호소자 (188) 로서 가장 간단한 구조인 입력보호저항 (188) 을 이용하고 있다. 그리고, 이 입력보호저항 (188) 을 제 3 확산영역 (162) 과 연속된 확산영역으로 형성하고 있다.

양극서지가 인가된 경우에는 이 입력보호저항 (126) 에 의해 양극서지가 CMOS 내부회로의 게이트 절연막에 인가되는 것을 지연할 수 있다. 또, 이 입력보호저항 (188) 은 치수를 조정함으로써, 정상동작시의 신호전달에 실질적인 악영향을 미치지 않는 범위에 지연시간을 설정하는 것이 가능하다.

또, 도 16, 도 17a 및 도 18 에서는 접지전압원에 접속되어 있는 V_SS접속용 금속배선 (190) 및, 전원전압원에 접속되어 있는 V_CC접속용 금속배선 (192) 을 나타내고 있다. V_SS접속용 금속배선 (190) 은 층간절연막 (162) 에 개구한 접속공 (196) 을 통하여 제 2 확산영역 (160) 과 접속되어 있다. 또, V_CC접속용 금속배선 (192) 은 층간절연막 (162) 에 개구한 접속공 (196) 을 통하여 제 4 확산영역 (166) 과 접속되어 있다. 또, 최상층에는 표면보호막 (198) 이 설치되어 있다.

또, 도 17b 에 나타난 바와 같이, 실시예 8 에서도 제 3 기생 Tr (154) 및 제 4 기생 Tr (156) 이 형성된다.

또, 실시예 8 의 반도체 장치에서는 래치업 방지 보호회로 (126) 의 내부에, 정전파괴방지 보호소자를 설치하고 있으므로, 이 입력보호저항 (126) 이 래치업 트리거 전류의 새로운 주입원이 되는 것을 방지할 수 있다.

이와 같이, 실시예 8 에 따르면, 래치업 방지 보호소자 (126) 의 제 3 확산영역 (162) 과 정전파괴방지 보호소자로서 가장 간단한 구성인 입력보호저항 (126) 을 연속된 불순물 확산영역에 형성하고 있으므로, 래치업내성을 저하시키는 일 없이 정전파괴내성의 확보를 도모할 수 있다.

상기 각 실시예에서는 본 발명을 특정한 조건으로 구성한 예에 대해서만 설명하였지만, 이들의 발명은 많은 변경 및 변형을 실시할 수 있다. 예컨대, 상기 실시예에서는 제 1 확산영역의 주위 전체를 둘러싸듯이 제 4 확산영역을 설치하였지만, 본 발명에서는 제 4 확산영역은 반드시 제 1 확산영역의 주위 전체를 둘러싸듯이 설치할 필요가 없으며, 예컨대, 평면패턴으로 보아 Ⅳ 자 형상으로 설치할 수도 있다.

제 1 및 제 2 구성의 반도체 장치에 따르면, 래치업 방지 보호소자에 형성된 기생 바이폴러 트랜지스터로 이루어지는 SCR (Semiconductor Controlled Rectifier) 소자를 통하여, 입력선에서 이 서지를 제 1 전원선 또는 제 2 전원선으로 유출할 수 있다. 그 결과, CMOS 내부회로에 흐르는 서지를 저감할 수 있기 때문에, 동작속도를 저하시키지 않고, 래치업 내성 및 정전파괴 내성의 확보를 도모할 수 있다.

또, 제 1 구성에서 제 2 확산영역과 제 3 확산영역을 게이트 전극으로 분리하면, 양확산영역의 거리를 필드 산화막으로 분리하는 경우 보다도 가깝게 할 수 있다. 그 결과, 래치업 방지 보호소자의 점유면적을 작게 할 수 있다.

또, 제 1 구성에서 제 4 확산영역이 정전파괴방지 보호소자로서의 이 바이폴러 트랜지스터의 컬렉터를 겸하면, 정전파괴내성 및 래치업내성을 유지하면서, 정전방지 보호소자 및 래치업 보호소자가 점유하는 면적을 작게 할 수 있다.

또, 제 1 발명에서 제 3 확산영역의 일부분을 정전파괴방지 보호저항으로 하면, 간단한 구성으로 래치업내성 및 정전파괴내성의 확보를 도모할 수 있다. 또, 정전파괴방지 보호저항은 래치업 방지 보호소자의 영역의 내부에 설치되므로, 정전파괴방지 보호저항이 래치업 트리거 전류의 새로운 주입원이 되는 것을 방지할 수 있다.

또, 제 2 구성에서 제 3 확산영역이 정전파괴방지 보호소자로서의 이 바이폴러 트랜지스터의 컬렉터를 겸하면, 정전파괴내성 및 래치업내성을 유지하면서, 정전방지 보호소자 및 래치업 방지보호소자가 점유하는 면적을 작게 할 수 있다.

또, 제 2 구성에서 제 2 확산영역의 일부분을 정전파괴방지 보호저항으로하면, 간단한 구성으로 래치업내성 및 정전파괴내성의 확보를 도모할 수 있다. 또, 정전파괴방지 보호저항은 래치업 방지 보호소자의 영역의 내부에 설치되므로, 정전파괴방지 보호저항이 래치업 트리거 전류의 새로운 주입원이 되는 것을 방지할 수 있다.

Claims

제 1 도전형의 기판에 전위를 인가하기 위한 기판전위 발생회로와 CMOS 내부회로와, 이 CMOS 내부회로가 정전파괴되는 것을 방지하기 위해 설치되어 있는 정전파괴 방지 보호소자와, 이 CMOS 내부회로의 래치업을 방지하기 위한 래치업 방지 보호소자를 구비한 반도체 장치로서,

상기 래치업 방지 보호소자는,

상기 기판에 설치된 제 2 도전형의 제 1 확산영역과,

상기 제 1 확산영역에 설치된, 상기 제 1 확산영역의 불순물 농도보다도 높은 불순물 농도를 갖는 제 2 도전형의 제 2 확산영역과,

상기 제 1 확산영역에 상기 제 2 확산영역과 이격되게 설치된 제 1 도전형의 제 3 확산영역과,

상기 제 1 확산영역의 주위의 기판에, 상기 제 1 확산영역과 이격되게, 평면패턴으로 보아 당해 제 1 확산영역을 둘러싸듯이 설치된 제 2 도전형의 제 4 확산영역을 구비하고 있으며,

상기 제 2 확산영역은 제 1 전원선에 전기적으로 접속되어 있고,

상기 제 3 확산영역은 상기 입력선에 전기적으로 접속되어 있으며,

상기 제 4 확산영역은 상기 제 1 전원선의 전위와는 다른 전위의 제 2 전원선에 전기적으로 접속되어 있고,

상기 기판전위 발생회로에서 발생한 전위가 인가되는 내부전위 발생선이 상기 래치업 방지 보호소자의 외측에서, 상기 기판에 전기적으로 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서, 상기 제 2 확산영역과 상기 제 3 확산영역 사이의 상기 제 1 확산영역 부분상에 MOS 형 트랜지스터의 게이트 전극을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서, 상기 정전파괴방지 보호장치로서 바이폴러 트랜지스터를 구비하고, 상기 제 4 확산영역이 이 바이폴러 트랜지스터의 컬렉터를 구성하여 이루어지는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서, 상기 정전파괴방지 보호소자로서 상기 제 3 확산영역의 일부분으로 구성된 정전파괴방지 보호저항을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서, 상기 CMOS 내부회로의 게이트전극에 전기적으로 접속되어 있는 제어배선이 상기 제 3 확산영역에 상기 입력선과 별개로 전기적으로 접속되어 있고,

상기 제 3 확산영역 중의 상기 제어선이 접속되어 있는 위치와 상기 입력선이 접속되어 있는 위치의 사이의 영역으로 이루어지는 정전파괴방지 보호저항을상기 정전파괴방지 보호소자로서 구성하고 있는 것을 특징으로 하는 반도체 장치.
제 1 도전형의 기판에 전위를 인가하기 위한 기판전위 발생회로와 CMOS 내부회로와, 이 CMOS 내부회로가 정전파괴되는 것을 방지하기 위해 설치된 정전파괴방지 보호소자와, 이 CMOS 내부회로의 래치업을 방지하기 위한 래치업방지 보호소자를 구비한 반도체 장치로서,

상기 래치업 방지 보호소자로서,

상기 기판과,

상기 기판에 설치되어 제 1 전원선에 전기적으로 접속된 제 2 도전형의 제 1 확산영역과,

상기 제 1 확산영역에 설치되어 상기 입력선에 전기적으로 접속된 제 2 확산영역과,

상기 제 1 확산영역의 주위의 기판에, 상기 제 1 확산영역과 이격되게, 평면패턴으로 보아 상기 제 1 확산영역을 둘러싸듯이 설치되고, 상기 제 1 전원선의 전위와는 다른 전위의 제 2 전원선에 전기적으로 접속된 제 2 도전형의 제 3 확산영역으로 구성된 SCR (Semiconductor Controlled Rectifier) 소자를 구비하고,

상기 기판전위 발생회로에서 발생한 전위가 인가되는 내부전위 발생선이 상기 SCR 소자의 외측에서 상기 기판에 전기적으로 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
제 6 항에 있어서, 상기 정전파괴방지 보호소자로서 바이폴러 트랜지스터를 구비하고, 상기 제 3 확산영역이 이 바이폴러 트랜지스터의 컬렉터를 구성하여 이루어지는 것을 특징으로 하는 반도체 장치.
제 6 항에 있어서, 상기 정전파괴방지 보호소자로서 상기 제 2 확산영역의 일부분으로 구성된 정전파괴방지 보호저항을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치.
제 6 항에 있어서, 상기 CMOS 내부회로의 게이트전극으로 전기적으로 접속되어 있는 제어배선이 상기 제 2 확산영역에 상기 입력선과 별개로 전기적으로 접속되어 있고,

상기 제 2 확산영역 중의 상기 제어선이 접속되어 있는 위치와 상기 입력선이 접속되어 있는 위치의 사이의 영역으로 이루어지는 정전파괴방지 보호저항을 상기 정전파괴방지 보호소자로서 구성하고 있는 것을 특징으로 하는 반도체 장치.