KR20010029964A - 반도체 집적회로용 입출력 보호 장치 - Google Patents

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    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements

Abstract

본 발명에 따른 측면 바이폴라 형 입출력 보호 장치는 예를 들면, 정전하 방전에 의한 과도 전압 펄스 및/또는 과도 전류 펄스에 대하여 빠르게 응답한다. 제 1 도전형의 (제 4 확산층) 반도체 기판 영역 내에, 제 1 도전형과는 반대인 제 2 도전형의 제 1 확산층을 형성하고, 입출력 단자에 접속한다. 고정된 전위를 갖는 전극 배선에 접속되도록 제 2 도전형의 제 2 확산층을 형성한다. 제 2 확산층의 하부면에 제 2 도전형의 제3 확산층을 형성하고, 제 2 확산층에 접속한다. 제 1 확산층은 제 3 확산층에 의해 원형으로 둘러 싸인다. 고압이 입출력 단자에 인가되면, 콜렉터로서 작용하는 제 1 확산층, 에미터로서 작용하는 제 2 및 제 3 확산층, 및 베이스로서 작용하는 제 1 도전형의 영역 또는 제 4 확산층을 포함하는 측면 바이폴라 트랜지스터가 동작하게 된다.

Description

반도체 집적회로용 입출력 보호 장치{AN INPUT/OUTPUT PROTECTION DEVICE FOR A SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로용 입출력 보호 장치에 관한 것이다.
일반적으로 반도체 집적회로에 포함되는 CMOS 트랜지스터는 점점 소형화되기 때문에, 반도체 집적회로용 입출력 보호 장치가 정전하 방전 (ESD) 에 대비하여 장치를 보호하기가 갈수록 어려워지고 있다. 즉, 게이트 산화막을 포함하는 CMOS 트랜지스터가 소형화되면, 막이 얇아지므로 막의 유전 내력이 감소된다. 최근에는, 확산층을 가진 그러한 트랜지스터의 기생 저항을 감소시키기 위해, 확산층의 메탈 실리사이데이션을 적용한다. 또한, 이것도 ESD 내력을 감소시킨다.
이전에는, 종래 기술의 CMOS를 포함한 반도체 집적회로로서 기생 측면 형 (parasitic lateral type) 바이폴라 트랜지스터를 사용하였다. 이런 종류의 다양한 기법들이 일본특허공개공보 제 8-51188 호, 및 제 7-122715 호와 같은 다양한 문서에서 제안되었다.
도 5a 및 5b를 참조하여, 종래 기술인 기생 측면 형 바이폴라 트랜지스터를 포함하는 입출력 보호 장치의 대표적 사례를 설명하겠다.
도 5a는 입출력 보호 장치의 평면도이다. 도 5b는 도 5a의 선 X-Y로 절단한 단면도이다. 도 5b에 도시된 바와 같이, 이 구성은 P형 실리콘 기판 (101) 의 표면 상에 P형 웰층 (102) 을 포함한다. P형 웰 (102) 의 기판 상에 소자 분리막 (103) 을 선택적으로 제조한다.
또한, P형 웰층 (102) 상에 N형 제 1 확산층 (104) 을 형성하고, P형 웰층 (102) 의 다른 표면 상에 N형 제 2 확산층 (105) 을 형성한다. 또한, 이 구성은 P형 리드 확산층 (106) 을 포함한다. CMOS 트랜지스터의 소오스-드레인 영역으로서 확산층을 형성하는 공정에서 제 1 및 제 2 확산층들 (104 및 105) 을 형성한다.
이 구조에서, 제 1 확산층 (104) 은 입출력 단자 (107) 에 접속된다. 제 2 확산층 (105) 및 확산층 (106) 은 접지 단자 (108) 에 접속된다.
상술한 바와 같은 입출력 보호 장치에서, 포지티브 고압 펄스가 입출력 단자 (107) 에 인가되면, 제 1 확산층 (104) 및 P형 웰층 (102) 사이의 접합 영역에서 에벌런치 브레이크다운이 발생한다. 이것은 브레이크다운 전류를 입출력 단자 (107) 에서 확산층 (106) 으로 흐르게 한다. 브레이크다운 전류는 국소적으로 P형 웰층 (102) 의 전위를 증가시킴으로써, 콜렉터로서 작용하는 제 1 확산층 (104), 에미터로서 작용하는 제 2 확산층 (105) 및 베이스로서 작용하는 P형 웰층 (102) 을 포함하는 측면형의 바이폴라 트랜지스터를 동작시킨다. 이 트랜지스터 즉, 기생 바이폴라 트랜지스터의 동작결과, ESD 전류는 입출력 단자 (107) 로부터 에미터로서 작용하는 제 2 확산층 (105) 을 통해 접지 단자 (108) 로 흐른다.
반도체 집적회로의 집적도가 증가하고, 동작 속도가 높아지기 때문에, 이들 회로의 반도체 소자들은 소형화되고, 밀도가 높아진다. 일반적으로, 이것은 결국 정전하 방전 (ESD) 때문에 반도체 소자내의 결함을 증가시킨다.
기생 측면 형 바이폴라 트랜지스터는 고속 또는 급경사의 상승 에지를 갖는 포지티브 고압에 적절하게 응답할 수 없다. 결국, 보호 장치가 그 기능을 시작하기 전에, 많은 경우 그 내부 회로의 게이트 산화막이 파괴될 수 있다. 반도체 집적회로의 크기가 축소됨에 따라, 게이트 산화막은 보다 얇아지기 때문에 파괴되기가 더욱 용이해 진다.
상술한 측면형 바이폴라 입출력 보호 장치에서, 에벌런치 브레이크다운 이후 브레이크다운 전류는 P형 실리콘 기판 (101) 보다 낮은 저항을 가진 P형 웰층 (102) 영역으로 흐른다. 그러므로, 바이폴라 트랜지스터의 베이스로서 작용하는 P형 웰층 (102) 의 전위는 빠르게 증가할 수 없다. 이것이 입출력 보호 장치의 반응 속도를 느리게 한다. 본 발명의 목적은 과전압 펄스 및/또는 과전류에 빠르게 응답하는 측면 형 바이폴라 입출력 보호 장치를 제공하는 것이다.
따라서, 본 발명의 목적은 예컨대 ESD 현상에 관련하여, 과전압 펄스 및/또는 과전류 펄스에 빠르게 응답하는 측면 바이폴라 형 입출력 보호 장치를 제공하는 것이다.
도 1a 및 1b는 본 발명에 따른 반도체 집적 회로용 입출력 보호 장치의 제 1 실시예를 설명하기 위한 평면도 및 단면도.
도 2는 본 발명의 제 1 실시예를 설명하기 위한 불순물 농도의 분포를 나타낸 그래프.
도 3a 및 3b는 본 발명에 따른 반도체 집적회로용 입출력 보호 장치의 제 2 실시예를 설명하기 위한 평면도 및 단면도.
도 4는 본 발명에 따른 제 3 실시예를 설명하기 위한 입출력 보호 장치의 평면도.
도 5a 및 5b는 종래 기술에 따른 입출력 보호 장치의 제 1 실시예를 설명하기 위한 평면도 및 단면도.
*도면의 주요 부분에 대한 부호의 명칭
1... 반도체 기판 2,2a...제 4 확산층
3...소자 분리막 4...제 1 확산층
5...제 2 확산층 6...P형 리드 확산층
7...제 3 확산층 8...입출력 단자
9...접지 10...게이트 전극
본 발명에 따라, 제 1 도전형의 기판, 내부 회로, 입출력 단자, 전극 배선, 및 신호 배선을 포함하는 반도체 집적 회로용 입출력 보호 장치를 제공한다. 장치는 제 1 도전형의 반도체 기판의 영역 내에 제조되며, 제 1 도전형과는 반대인 제 2 도전형을 가지며, 입출력 단자에 연결된 제 1 확산층; 소정의 전위를 갖는 전극 배선에 접속된 제 2 도전형으로 된 제 2 확산층; 제 2 확산층 바닥에 제조되며, 제 2 확산층에 접속되며, 제 2 도전형으로 된 제 3 확산층을 포함한다. 제 1 확산층은 제 2 및 제 3 확산층들로 둘러싸여 있다.
상술한 구성에서, 제 1 도전형의 반도체 기판 영역은 반도체 기판의 불순물 농도보다 높은 불순물 농도를 가진 제 4 확산층을 포함한다. 제 4 확산층의 불순물 농도는 반도체 기판 표면에서 내부 방향으로 단조 감소한다. 제 3 확산층의 깊이는 제 4 확산층의 깊이 이상이다.
고압이 입출력 단자에 인가되면, 콜렉터로서 작용하는 제 1 확산층, 에미터로서 작용하는 제 2 및 제 3 확산층, 베이스로서 작용하는 제 4 확산층 또는 제 1 도전형의 영역을 포함하는 측면 바이폴라 트랜지스터가 형성되고, 동작한다.
본 발명에 따른 반도체 집적회로용 입출력 장치에서, 제 1 및 제 2 확산층들은 반도체 기판 표면 상의 장치 분리층에 의해 서로 분리되어 있다. 또는, 제 1 및 제 2 확산층들은 반도체 기판 표면 상에 배치되는 게이트 전극과 함께 제조된다. 상술한 구조에서는, 장치 분리층 또는 게이트 전극은 원형 경로로 제조된다.
또한, 게이트 전극을 반도체 집적 회로의 내부 회로의 신호 배선에 접속한다. 게이트 전극은 소정의 전위에 고정된다.
상술한 반도체 집적회로용 입출력 보호 장치에서, 제 1 도전형은 P형이고, 제 2 도전형은 N형이거나, 또는 제 1 도전형은 N형이고, 제 2 도전형은 P형이다. 소정의 전위는 전원의 전위이다.
상술한 바와 같이, 본 발명에 따른 반도체 집적 회로용 입출력 보호 장치에서, 기생 측면 바이폴라 트랜지스터의 콜렉터 영역으로 작용하는 제 1 확산층은 제 3 확산층에 의해 둘러 싸여 있다. 결과적으로, 제 1 확산층과 제 1 도전형의 영역 사이의 접합 영역에서 에벌런치 브레이크다운이 발생할 때 흐르는 브레이크다운 전류는 제 3 확산층 내에서 측면 방향으로 흐른다. 그러나, 이 전류는 반도체 기판의 내부 영역의 깊은 곳에서 흐른다. 낮은 불순물 농도때문에 높은 저항을 갖게되는 보통의 반도체 기판에서, 브레이크다운 전류가 기판의 내부 영역에서 흐르면, 전류에 의한 전압 강하가 일어난다. 결과적으로, 베이스 영역 즉, 제 4 확산층 또는 제 1 도전형의 전위는 쉽게 증가될 수 있다. 이것은 바이폴라 트랜지스터의 동작을 가능케한다. 따라서, 입출력 보호 장치는 예컨대 ESD 현상에의한 과도 전압 펄스 또는 과도 전류 펄스에 빠르게 응답할 수 있다. 따라서, 이 장치는 반도체 집적회로가 소형화되더라도 충분히 만족스럽게 보호 작용을 할 수 있다.
(바람직한 실시예)
도 1a, 1b, 및 2 를 참조하여, 본 발명에 따른 제 1 실시예를 설명하겠다. 도 1a는 본 발명에 따른 반도체 집적회로용 입출력 보호 장치를 평면도로서 나타낸다. 도 1b는 도 1a에 도시된 입출력 장치를 나타낸 단면도이다. 도 2는 기생 바이폴라 트랜지스터의 베이스로서 작용하는 영역에서의 불순물 농도의 분포를 설명하는 그래프이다.
도 1b에 도시된 바와 같이, 약 1015atoms/㎤ 의 불순물 농도를 갖는 P형 실리콘 기판의 표면 상에, 상술한 종래 기술에서 설명한 것과 유사한 방식으로 제 4 확산층 (2,2a) 을 형성한다. 확산층 (2,2a) 의 불순물 농도는 약 1017이며, 깊이는 약 1 ㎛이다. 제 4 확산층 (2,2a) 의 표면 상에, 도 1a 및 1b에 도시된 바와 같이, 장치 분리층 (3) 을 선택적으로 형성한다. 이미 알려진 국부 실리콘 산화 (LOCOS) 또는 트렌치 아이솔레이션 (trench isolation) 에 의해 형성한다.
제 4 확산층 (2,2a) 표면 상에 N형 제 1 확산층 (4) 및 N형 제 2 확산층5를 형성한다. 도 1a에 도시된 바와 같이, 제 1 확산층 (4) 을 둘러 싸도록 제 2 확산층 (5) 를 형성한다. 또한 P형 리드 확산층 (6) 을 형성한다. CMOS 트랜지스터의 소오스-드레인 영역을 위한 확산층을 형성하는 공정에서 제 1 확산층 (4) 및 제 2 확산층 (5) 를 형성한다. 즉, 확산층은 농도가 약 1020atoms/㎤ 이고, 깊이는 약 0.1 ㎛ 이다. 경우에 따라서, 이들 확산층들 표면 상에 실리사이드층을 형성해도 된다.
본 발명에 따르면, 도 1a 및 1b에 도시된 바와 같이, 제 2 확산층 (5) 와 관련된 영역에 전기 도전형으로서의 제 3 확산층 (7) 을 형성한다. 확산층 (7) 은 제 4 확산층 (2,2a) 보다 깊다. 확산층 (7) 은 제 2 확산층 (5) 의 도전형과 동일한 도전형을 갖는다. 확산층 (7) 은 반도체 장치 제조 공정에서 N형 웰을 형성하는 공정에서 제조된다. 도 1a에서는, 설명을 쉽게 하기 위해 제 3 확산층 (7) 을 빗금으로 나타내었다.
이 구조에서는, 종래 기술과 동일한 방식으로 제 1 확산층 (4) 을 입출력 단자 (8) 에 접속한다. 드로잉 아웃 (drawing out) 이나 피킹 업 (picking up) 을 위해 제 2 확산층 (5) 및 확산층 (6) 을 접지 단자 (9) 와 연결한다.
상술한 바와 같이 구성된 입출력 보호 장치에서는, 포지티브 고압 펄스가 입출력 단자에 인가되면, 제 1 확산층 (4) 과 제 4 확산층 (2a) 사이의 접합부에서 에벌런치 브레이크다운이 발생한다. 본 발명의 구성에서 에벌런치 브레이크다운에 의해 야기된 브레이크다운 전류는 제 1 확산층 (4) 으로부터 제 4 확산층 (2a) 을 통해 실리콘 기판 (1) 으로 경도 방향을 따라 흐른다. 즉, 도 1b에 도시된 바와 같이, 제 3 확산층 (7) 이 제 4 확산층 (2a) 을 둘러 싸고 있기 때문에, 제 4 확산층 (2a) 에서 측면으로 흐르는 브레이크다운 전류는 방해받는다.
상술한 바와 같이, 본 발명에 따르면, 브레이크다운 전류가 실리콘 기판 (1) 을 통해 확산층 (6) 으로 흐른다. 따라서, 브레이크다운 전류는 연장된 경로를 갖는다. 또한, 실리콘 기판 (1) 은 제 4 확산층 (2,2a) 보다 불순물 농도가 낮다.
결과적으로, 에벌런치 브레이크다운의 시작 단계에서, 제 4 확산층 (2a) 의 바닥면과 확산층 (6) 사이의 전압 강하는 증가된다. 이것은 고속으로 제 4 확산층 (2a) 의 전위를 증가시킬 수 있다.
제 4 확산층 (2a) 의 전위가 브레이크다운 전류에 의해 빠르게 증가되므로, 기생 베이스 영역으로 작용하는 제 4 확산층 (2a), 콜렉터로 작용하는 제 1 확산층 (4), 에미터로 작용하는 제 3 확산층 (5) 을 포함하는 측면 바이폴라 트랜지스터는 종래 기술과 비교하여 보다 빠르게 동작할 수 있다.
상기 트랜지스터 동작에 의해, 예를 들면 입출력 단자 (8) 상의 ESD에 의해 야기된 과도 전하는 트랜지스터의 에미터로서 작용하는 제 2 및 제 3 확산층 (5, 7) 을 통해 접지 단자 (9) 로 방전된다.
본 발명에 따르면, 트랜지스터의 기생 베이스 영역으로 작용하는 제 4 확산층 (2a) 은 제 3 확산층 (7) 에 의해 둘러 싸여 있다. 따라서, 제 4 확산층 (2a) 의 전위는 빠르게 증가하여, 과도 전하는 보다 고속으로 방전된다. 즉, 기생 바이폴라 트랜지스터는 신속하게 동작한다. 결과적으로, 반도체 집적 회로는 ESD 현상에 대하여 완벽하게 보호받는다.
도 1b에 도시된 바와 같이, 트랜지스터가 동작한 후, 전류는 경로 l1을 통해 에미터 영역으로 작용하는 제 3 확산층 (7) 으로 흐른다. 이것은 경로 l2가 경로 l1보다 길기 때문이다. 결과적으로, 기생 바이폴라 현상은 제 4 확산층 (2a) 상에서 용이하게 발생할 수 있다. 이하에서는 도 2를 참조하여 상술한 문제를 해결하는 방법을 설명하겠다.
도 2는 제 4 확산층 (2a) 과 제 1 확산층 (4) 사이이 접합면으로부터 실리콘 기판 (1) 까지의 깊이 방향에서의 불순물 농도 분포를 그래프로 나타낸다. 도 2 에 도시된 바와 같이, 제 4 확산층 (2,2a) 의 불순물 농도는 실리콘 기판 (1) 방향으로 단조 감소한다.
제 4 확산층 (2,2a) 구성을 포함하는 회로에서, 측면 바이폴라 트랜지스터가 동작할 때, 트랜지스터는 경로 l2에서 보다 경로 l1에서 더 큰 증폭율 (hFE) 을 보여준다. 따라서, 정전기적 방전 (ESD) 이 깊이 방향에서 빗겨나지 않고 즉, 제 3 확산층 (7) 의 깊이 방향으로 일정하게 발생한다. 결과적으로, 이것은 제 4 확산층 (2a) 의 표면에서 국부적으로 정전기적 방전이 일어날 때 발생하는 강한 열에 의하여 입출력 보호 장치가 파괴되는 것을 방지한다.
도 3a 및 3b를 참조하여, 본 발명의 제 2 실시예를 설명하겠다. 도 3a는 본 발명에 따른 반도체 집적 회로용 입출력 보호 장치의 평면도이다. 도 3b는 도 3a의 선 C-D를 따라 절단한 실시예의 단면도이다. 도 3a 및 3b에서는, 제 1 실시예에 도시된 것과 동일한 구성 요소에 대하여 동일한 참조 번호를 부여한다.
제 1 실시예에서와 같이, 도 3b에는 P형 실리콘 기판 (1) 표면 상에 제 4 확산층 (2,2a) 을 제조하는 것을 나타낸다. 도 3a 및 도 3b에 도시된 바와 같이, 제 4 확산층 (2,2a) 의 표면 상에, 장치 분리층 (3) 을 선택적으로 형성한다.
도 3a 및 3b에 도시된 바와 같이, P형 웰 영역 (2) 상에, 닫힌 링 모양의 게이트 전극 (10) 을 그들 사이의 게이트 분리막과 함께 제조한다. 게이트 전극 (10) 의 패턴에 적합하게 N형 제 1 확산층 (4) 및 N형 제 2 확산층 (5) 을 형성한다. 제 1 확산층 (4) 및/또는 제 2 확산층 (5) 은 MOS 트랜지스터의 소오스-드레인을 위한 확산층으로 작용한다.
상술한 구조는 P형 리드 확산층 (6) 을 더 포함한다. 도 3a 및 3b에 도시된 바와 같이, 제 2 확산층 (5) 의 일부 영역 내에 제 3 확산층 (7a) 을 형성한다. 층 (7a) 은 제 4 확산층 (2,2a) 보다 깊게 형성한다. 제 3 확산층 (7a) 의 도전형은 제 2 확산층 (5) 의 도전형과 동일하다. 도 3a에서, 쉽게 이해할 수 있도록 제 3 확산층 (7a) 에 빗금을 그었다.
이 구성에서는, 제 1 실시예와 거의 동일한 방식으로 제 1 확산층을 입출력 단자 (8) 에 접속한다. 제 2 확산층 (5) 및 확산층 (6) 은 접지 단자 (9) 에 접속된다.
상술한 바와 같이 구성된 입출력 보호 장치에서는, 제 1 실시예에 기술된 바와 같이 포지티브 고압 펄스가 입출력 단자 (8) 에 인가되면, 트랜지스터의 베이스로 작용하는 제 4 확산층 (2a) 의 전위는 상술한 바와 같이 브레이크다운 전류에 의해 빠르게 증가한다. 그 결과, 입출력 단자 (8) 로부터의 과도 전하에 의한 빠른 기생 바이폴라 동작이 가능하다. 따라서, 반도체 집적 회로는 ESD 현상에 대하여 완벽하게 보호된다.
제 2 실시예의 구조에서, 입출력 단자 (8) 이 입력 단자로 사용되면, 게이트 전극 (10) 은 고정된 단자 (11) 에 접속된다. 고정된 단자 (11) 은 접지 전위로 설정된다. 이와는 반대로, 입출력 단자 (8) 이 출력 단자로 사용되면, 게이트 전극 (10) 은 반도체 집적 회로의 내부 회로에 접속된다.
이하에서는, 도 4를 참조하여 제 3 실시예를 설명하겠다. 도 4는 본 발명에 따른 반도체 집적 회로용 입출력 보호 장치의 평면도이다. 제 3 실시예는 평면도 패턴에 있어서 제 1 실시예와 다르다. 이들 실시예는 단면도에 있어서는 제 1 실시예와 거의 동일하다. 도 4에서, 제 1 실시예의 구성 요소와 동일한 요소는 동일한 참조 번호를 부여한다.
제 1 실시예에서와 마찬가지로, 도 4에서는, P형 실리콘 기판 표면 상에 제 4 확산층 (2) 을 형성하고, 제 4 확산층 표면 상에 소자 분리막 (3) 을 선택적으로 형성하는 것을 나타낸다. P형 웰 영역 상에, 도 4에 도시된 바와 같이, 닫힌 링 모양의 소자 분리막 (3a) 을 형성한다. 소자 분리막 (3a) 의 패턴에 적합하도록 N형 제 1 확산층 (4a) 및 N형 제 2 확산층 (5a) 을 형성한다.
상술한 구성은 P형 리드 확산층 (6) 을 더 포함한다. 제 2 확산층 (5a) 를 덮는 영역에 제 3 확산층 (7b) 을 형성한다. 층 (7b) 는 제 4 확산층보다 깊게 형성된다. 제 3 확산층 (7b) 과 제 2 확산층 (5a) 는 서로 도전형이 동일하다. 도 4에서는, 쉬운 설명을 위해, 제 3 확산층 (7b) 에 빗금을 그었다.
이 구조에서는, 제 1 실시예에 도시된 바와 같이, 제 1 확산층 (4a) 을 입출력 단자에 접속한다. 제 2 확산층 (5a) 및 확산층 (6) 은 접지 단자에 연결된다.
제 3 실시예는 제 1 실시예와 유사한 잇점을 갖는다. 이 경우, 제 1 확산층 (4a) 의 가장자리는 원형이다. 따라서, 제 1 실시예에 기술된 에벌런치 브레이크다운은 제 1 확산층 (4a) 의 가장자리에서 발생한다. 따라서, 이것은 제 4 확산층 표면에서의 국부적 정전하 방전을 방지함으로써, 고열에 의한 파괴로부터 입출력 보호 장치를 완벽하게 보호한다.
상술한 설명에서는, P형 실리콘 기판 상에 입출력 보호 장치를 형성한다. 그러나, 이것은 본 발명을 제한하지 않는다. 즉, 본 발명은 N형 실리콘 기판에도 적용할 수 있다. 그러나, 이 경우에 기술된 도전형을 바꿔야 한다. 또한, 접지 단자 (9) 및 고정된 단자 (11) 을 전력 소오스 단자로 교체해야 한다. 이 경우, 네가티브 고압 펄스로부터 반도체 장치를 효율적으로 보호하게 된다. 또한, 본 발명은 P형 웰 또는 N형 웰 내에 입출력 보호 장치를 형성할 때도 적용할 수 있다.
상술한 실시예에서, 제 4 확산층은 실리콘 기판보다 높은 불순물 농도를 갖는다. 그러나, 본 발명은 제 4 확산층이 없는 구조에서도 유사하게 적용할 수 있다. 이 경우, 기생 베이스 영역은 실리콘 기판의 표면 영역이다.
본 발명에 따르면, 제 3 확산층 (7) 및 딥 (deep) 소자 분리막이 제 1 확산층 (4) 을 둘러 싸고 있다. 이 소자 분리막은 소자 분리막 (3) 과는 다르며, 제 3 실시예에 기술된 확산층 (7) 과는 깊이가 거의 동일하다.
또한, 이 경우, 제 1 확산층과 제 1 도전형의 영역 사이의 접합부에서의 에벌런치 브레이크다운에 의한 브레이크다운 전류는 딥 제 3 확산층 (7b) 및 딥 소자 분리막 내에서 측방으로 흐른다. 그러나, 브레이크다운 전류는 흐름이 방해받아서 반도체 기판의 내부 영역에서 깊은 곳으로 흐른다. 결과적으로, 상술한 실시예와 같이, 베이스로서 작용하는 제 1 도전형의 영역의 제 4 확산층의 전위 절대값은 용이하게 증가시킬 수 있다. 즉, 이것은 용이하게 바이폴라 동작을 야기한다.
상술한 바와 같이, 본 발명에 따른 반도체 집적 회로용 입출력 보호 장치에서는, 제 1 도전형의 영역 또는 반도체 기판의 제 4 확산층 내에 제 1 도전형과는 반대인 제 2 도전형의 제 1 확산층을 형성하여, 입출력 단자에 접속하고, 제 2 도전형의 제 2 확산층을 고정된 전위를 갖는 전극 배선에 접속한다. 제 2 확산층 하부면에, 제 2 도전형의 제 3 확산층을 형성하고, 제 2 확산층에 접속한다. 제 1 확산층은 제 2 및 제 3 확산층으로 둘러 싸인다.
고압이 입출력 장치에 인가되면, 콜렉터로서 작용하는 제 1 확산층, 에미터로서 작용하는 제 2 및 제 3 확산층, 및 베이스로서 작용하는 제 4 확산층 또는 제 1 도전형의 영역을 포함하는 측면 바이폴라 트랜지스터가 형성되어 동작하게 된다. 트랜지스터의 동작은 ESD 현상을 야기한다.
따라서, 정전하 방전시, 입출력 보호 장치는 입력 단자에 인가된 과도 전압에 빠르게 응답한다. 이것은 반도체 집적 회로용 보호 장치의 보호 기능을 향상시킨다.
집적도 및/또는 반도체 집적회로 내의 동작 속도를 증가시키기 위해, 반도체 장치의 구성 요소는 소형화되고, 구성 요소의 밀도는 반도체 집적 회로 내에서 증가한다. 이 경우에도, ESD 현상 등에 의해 반도체 장치에 발생하는 결함들을 본 발명에 따라 용이하게 방지할 수 있다.
본 발명이 특정 실시예에 관하여 기술되었으나, 실시예에 국한되는 것은 아니며, 첨부된 특허청구범위에 의해서만 한정된다. 당업자라면 본 발명의 요지내에서 상술한 실시예를 변형하거나 수정할 수 있다는 것을 고려하여야 한다.

Claims (12)

  1. 제 1 도전형의 기판, 내부 회로, 입출력 단자, 전극 배선, 및 신호 배선을 구비하는 반도체 집적 회로용 입출력 보호 장치로서,
    상기 제 1 도전형의 반도체 기판 영역 내에 형성되며, 상기 제 1 도전형과는 반대인 제 2 도전형을 가지며, 입출력 단자에 접속되는 제 1 확산층;
    소정의 전위를 갖는 전극 배선에 접속되는 제 2 도전형의 제2 확산층; 및
    상기 제 2 확산층 하부면에 형성되며 상기 제 2 확산층에 접속되는 제 2 도전형의 제 3 확산층을 포함하며,
    상기 제 1 확산층은 상기 제 3 확산층에 의해 둘러 싸인 것을 특징으로 하는 입출력 보호 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전형의 반도체 기판 영역은 상기 반도체 기판의 불순물 농도보다 높은 불순물 농도를 갖는 제 4 확산층을 포함하는 것을 특징으로 하는 입출력 보호 장치.
  3. 제 2 항에 있어서,
    상기 제 4 확산층의 불순물 농도는 상기 반도체 기판으로부터 그 내부 영역 방향으로 단조 감소하는 것을 특징으로 하는 입출력 보호 장치.
  4. 제 2 항 또는 제 3 항 중 어느 하나의 항에 있어서,
    상기 제 3 확산층의 깊이는 상기 제 4 확산층의 깊이와 같거나 더 깊은 것을 특징으로 하는 입출력 보호 장치.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    콜렉터로서 작용하는 상기 제 1 확산층, 에미터로서 작용하는 상기 제 2 및 제 3 확산층, 및 베이스로 작용하는 상기 제 1 도전형의 영역 또는 상기 제 4 확산층을 포함하는 측면 바이폴라 트랜지스터가 동작하게 되는 것을 특징으로 하는 입출력 보호 장치.
  6. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 제 1 및 제 2 확산층은 상기 반도체 기판 표면 상의 소자 분리막에 의해 서로 분리되는 것을 특징으로 하는 입출력 보호 장치.
  7. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 제 1 및 제 2 확산층은 반도체 기판의 표면 상에 배치되는 게이트 전극과 함께 형성되는 것을 특징으로 하는 입출력 보호 장치.
  8. 제 6 항 또는 제 7 항 중 어느 하나의 항에 있어서,
    상기 소자 분리막 또는 게이트 전극은 원형으로 제조되는 것을 특징으로 하는 입출력 보호 장치.
  9. 제 7 항 또는 제 8 항 중 어느 하나의 항에 있어서,
    상기 게이트 전극은 상기 반도체 집적 회로의 내부 회로의 상기 신호 배선에 접속되는 것을 특징으로 하는 입출력 보호 장치.
  10. 제 7 항 또는 제 8 항 중 어느 하나의 항에 있어서,
    상기 게이트 전극은 소정의 전위에 고정되는 것을 특징으로 하는 입출력 보호 장치.
  11. 제 1 항 내지 제 10항 중 어느 하나의 항에 있어서,
    상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형이며, 상기 소정의 전위는 접지 전위인 것을 특징으로 하는 입출력 보호 장치.
  12. 제 1 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형이며, 상기 소정의 전위는 전원 전위인 것을 특징으로 하는 입출력 보호 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3760945B2 (ja) 2004-04-01 2006-03-29 セイコーエプソン株式会社 半導体装置及びその製造方法
US8363365B2 (en) * 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP3734079A1 (en) 2019-04-30 2020-11-04 Dongguan Evn Electronics Co., Ltd. Fan to be used as a relay node

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
JP2854900B2 (ja) 1989-12-13 1999-02-10 富士通株式会社 半導体装置
JPH07122715A (ja) 1994-04-27 1995-05-12 Toshiba Corp 半導体装置
JPH0851188A (ja) 1994-08-08 1996-02-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW289153B (ko) * 1994-09-26 1996-10-21 Ibm
JPH0936357A (ja) 1995-07-18 1997-02-07 Matsushita Electric Ind Co Ltd 半導体装置
JP3161508B2 (ja) * 1996-07-25 2001-04-25 日本電気株式会社 半導体装置
JP2959528B2 (ja) 1997-06-09 1999-10-06 日本電気株式会社 保護回路
JP4376348B2 (ja) * 1998-05-18 2009-12-02 パナソニック株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101008073B1 (ko) * 2008-06-18 2011-01-13 주식회사 포스코 선재코일 클리닝장치

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