CN100468723C - 用于集成电路中的静电放电保护的电路和方法 - Google Patents

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Abstract

本发明公开了一种用于集成电路中的静电放电保护的电路和方法。该集成电路器件的输出电路包括具有在衬底中的各自相互隔开的源极区和漏极区对的一第一和一第二MOS晶体管，其被排列为使得该第一和第二MOS晶体管的各自的第一和第二沟道相互横向设置。其还包括在衬底中位于该第一与第二MOS晶体管之间的一隔离区。一第一导体连接该第一MOS晶体管的源极区至一电源结点，一第二导体连接该第一MOS晶体管的漏极区至该第二MOS晶体管的源极区。一第三导体连接该第二MOS晶体管的漏极区至集成电路的外部信号焊垫。该隔离区可包括分别包围第一和第二MOS晶体管中的一个的第一和第二绝缘区，及包围并隔开该绝缘区的一保护环。

Description

用于集成电路中的静电放电保护的电路和方法
技术领域
本发明涉及集成电路器件，特别地，涉及用于防止集成电路中的静电放电的电路和方法。
背景技术
集成电路设计的蓬勃发展导致了具有更高工作频率和/或较低功耗的集成电路的发展。通常，集成电路中的有源元件和无源元件的特性，如电阻和寄生电容，确定了以低功耗在高频下工作的集成电路的性能。
参见图1A、1B和1C，为了减小NMOS晶体管10′或PMOS晶体管10″的漏和源的电阻Rd，Rs，利用自对准硅化(以下称为“硅化”)工艺在多晶硅栅GP、源S、和漏D的表面上形成包含低电阻值金属材料以及硅的硅化物层SA。在应用硅化工艺时，一晶体管的放电空间被定义为在设置在多晶硅栅GP附近的隔离层GS下的结上的A区。在连接到源极区S或漏极区D中的一个的焊垫(未示出)处因静电放电(ESD)或电过载(EOS)而出现电瞬变过程时，放电空间A可能未能大到足以防止物理损坏的程度。
通常，将输入/输出电路设计成能够防止集成电路的内部受到因ESD、EOS、峰值电压，电流冲击或噪声造成瞬变过程导致的损伤。通常，其还能提供内部用的电压与外连电路用的电压之间的电压转换，例如，由CMOS的到TTL的信号转换，或由TTL到CMOS的信号转换。输入/输出电路通常还包括具有较大沟道宽度以支撑更大电流的晶体管，所述的更大电流是由其上安装集成电路的印刷电路板(PCB)和把集成电路连到外部系统的电缆的电阻、电感和电容引起的。
例如，可使用图2A所示结构，其包括多个晶体管，这些晶体管具有在包含有源极区S和漏极区D的扩散区1上形成的多个多晶硅栅层3。如图2B的截面图所示，衬底P-sub、源极区S和漏极区D形成了寄生水平NPN双极型晶体管Q1、Q2，其提供一个放电路径。寄生晶体管Q1、Q2基极间的电阻可防止晶体管Q1、Q2同时导通。因此，可能需要相当长的时间导通全部的晶体管Q1、Q2，以提供响应一电瞬变过程的放电路径。图示结构中，全部双极型晶体管Q1、Q2导通的时间通常取决于由多晶硅栅3与漏D间的重叠区的尺寸确定的导通电阻(on-resistance)的值。但是，如上所述，硅化工艺制造的晶体管可提供的导通电阻相对较小，其所能提供的RC延迟时间不充分，无法实现需要的晶体管Q1、Q2的导通电平。其结果为ESD保护不足。
一保护电路，诸如二极管或可控硅整流器(SCR)，可被用于为包含用硅化工艺制成的MOS晶体管的输出驱动电路提供ESD保护。如同通常要求在输出驱动电路的MOS晶体管被击穿之前由保护电路释放过量的瞬变量一样，通常要求提供能在相对较低的电压下激励大电流的保护电路。但是要提供在相对较低的导通电压下具有高电流能力的保护电路很难。
解决该问题的一个方法是提高输出驱动电路的导通电压。例如，通过增大与驱动电路的MOS晶体管关联的寄生LNPN双极型晶体管的基极宽度，来升高导通电压。但是，增大与输出驱动电路MOS晶体管关联的寄生LNPN的基极宽度可导致更大的电路面积的要求以补偿较低的电流驱动能力。
图3示出了另一种方法，用以增大包括PMOS晶体管101和NMOS晶体管102的驱动外部信号焊垫PAD且被保护电路20保护的输出电路100的导通电压。如图所示，可用设置与NMOS晶体管102串联的电阻器Rs来增大NMOS晶体管102的导通电压。这样能抑制寄生LNPN的起动，但是，随着基极宽度的扩大，也将会导致电路面积的增大，以至于由于附加的电阻器而抵消弱电流驱动能力。
如图4A-4F所示，防止NMOS晶体管击穿的另一种技术是将输出电路的导通电压提高至超过保护电路的导通电压。特别地，可以通过串联输出电路110和保护电路120的NMOS晶体管来扩大寄生LNPN的基极宽度。
图4B-4C和图4D-4E分别示出晶体管的两种连接方式。参见图4B和4C，两个NMOS晶体管N1和N2的有源区是隔开的，NMOS晶体管N1的源被用金属线M连接到NMOS晶体管N2的漏，N2接地。图4D和4E示出NMOS晶体管N1的源和NMOS晶体管N2的漏经有源区连接的结构，这样能更有效地利用电路面积。
尽管图4B-4E所示的结构能扩大连接到焊垫PAD(即，寄生LNPN的集电极)的漏与连接到地电压VSS(即，寄生LNPN的发射极)的源之间的基极的宽度，但这些结构不能提供要求的电流增益，因为存在有基极宽度已增大的寄生双极型晶体管Q3(如图4F)。这会导致很差的ESD保护。
图5A、5B，6A和6B示出了用于改善硅化MOS晶体管中的ESD保护的其它技术。在图5A中，通过离子注入在衬底P-sub中形成N+源极区S和漏极区D后，除去在多晶硅栅层GP和源/漏极区顶上形成的绝缘膜41的一部分。之后，形成了开口42，露出部分该栅层GP、该源极区S和该漏极区D。用绝缘膜作掩模进行局部硅化处理后，在栅层以及源/漏极区S、D的暴露的表面上形成硅化物膜44，如图5B所示。图5A和5B所示结构可用来扩展基极宽度，但难以进行，且/或制造成本高，并由于寄生电阻的增大不能提供要求的高频工作。
参见图6A和6B，在衬底P-sub中形成源极区S和漏极区D，用高能离子注入方式在源极区S和漏极区D下面形成扩大的扩散区S′和D′，之后进行硅化处理，由此制成一NMOS晶体管。尽管图6B中所示的双扩散硅化晶体管，由于使用深扩展扩散区S′和D′而具有较宽的放电空间，但晶体管可能会表现出更大的电阻值并且其制造可能需要附加的工艺步骤。此外，这种晶体管可能不具有期望的ESD保护。
发明内容
按本发明的实施例，集成电路器件的输出电路包括在衬底中相应的隔开的源极区和漏极区对的第一和第二MOS晶体管，其被排列为使得该第一和第二MOS晶体管的相应的第一和第二沟道相互平行设置。该输出电路还包括衬底中的一隔离区，该隔离区设置在该第一和第二MOS晶体管之间。一第一导体把该第一MOS晶体管的源极区连接到一电源结点。一第二导体把该第一MOS晶体管的漏极区连接到该第二MOS晶体管的源极区。一第三导体把该第二MOS晶体管的漏极区连接到该集成电路器件的一外部信号焊垫。
某些实施例中，面对该第二MOS晶体管的漏极区的该第一MOS晶体管的源极区的表面小于面对该第一MOS晶体管的漏极区的该第一MOS晶体管的源极区的表面。该隔离区可包括至少一个在该衬底中位于该第一和第二有源区之间的绝缘区。该隔离区还包括一保护区，其具有与该衬底导电类型相同但掺杂程度更高的导电类型，其位于该第一和第二有源区之间，并且连接至该电源结点。
本发明的另一实施例中，一输出电路包括一第一MOS晶体管，它包括一衬底中的一第一源极区，该衬底中的一第一漏极区，以及位于该第一源极区与该第一漏极区之间的一第一栅极，其控制在该第一源极区与该第一漏极区之间延伸的沟道。该第一MOS晶体管的漏极区中的各个漏极区位于该第一MOS晶体管的源极区中的第一与第二源极区之间。该输出电路还包括一第二MOS晶体管，它包括在该衬底中的一第二源极区，在该衬底中的一第二漏极区，以及位于该第二源极区与该第二漏极区之间的一第二栅极，其控制在该第二源极区与该第二漏极区之间延伸的沟道，该电路被配置成该第一漏极区和该第二漏极区相对于该第一源极区按照一第一角和一第二角倾斜设置。设置在该衬底中的一隔离区位于该第二漏极区与该第一源极区之间。一第一导体连接该第一源极区至一电源结点。一第二导体连接该第一MOS晶体管的第一漏极区至该第二源极区。一第三导体连接该第二漏极区至该集成电路器件的一外部信号焊垫。该第二MOS晶体管的漏极区中的各个漏极区位于该第二MOS晶体管的源极区中的第一与第二源极区之间。面对该第二漏极区的该第一源极区的表面小于面对该第一漏极区的该第一源极区的表面。
本发明的又一实施例中，一输出电路包括在一衬底中，包围该衬底中第一和第二有源区的一隔离区。该电路还包括一第一MOS晶体管，它包括，该第一有源区中的多个源极区和多个漏极区，以及该衬底上的位于该第一MOS晶体管的相邻源极区与漏极区的相应的对之间的栅极线，该第一MOS晶体管的源极区连接至一电源结点。该电路还包括一第二MOS晶体管，它包括，该第二有源区中的多个源极区和多个漏极区，以及该衬底上的位于该第二MOS晶体管的相邻源极区和漏极区的相应的对之间的栅极线，该第一MOS晶体管的漏极区连接到该第二MOS晶体管的源极区，该第二MOS晶体管的漏极区连接到该集成电路器件的一外部信号焊垫。
可并行设置该第一和第二有源区，以使该第一MOS晶体管的源极区处于与该第二MOS晶体管的漏极区相对的位置，该第一MOS晶体管的漏极区处于与该第二MOS晶体管的源极区相对的位置。面对该第二MOS晶体管的该第一MOS晶体管的源极区和漏极区的一侧可比该第一MOS晶体管的源极区和漏极区的相邻的一侧窄，面对该第一MOS晶体管的该第二MOS晶体管的源极区和漏极区的一侧可比该第二MOS晶体管的源极区和漏极区的相邻的一侧窄。
本发明还提供了一种半导体器件，包括:沿一个方向设置的彼此隔开的第一和第二有源区；分别形成在该第一和第二有源区中且沿该方向排列的第一和第二晶体管，每个晶体管具有至少一个栅极接线端；连接到该第一晶体管的一漏极的一第一接线端；连接到该第二晶体管的一源极的一第二接线端；连接该第一晶体管的一源极至该第二晶体管的一漏极的一导电层。
附图说明
图1A和1B是NMOS和PMOS晶体管的等效电路图；
图1C是用硅化工艺制造的MOS晶体管的截面图；
图2A和2B分别是输入/输出晶体管的平面图和截面图；
图3另一是常规输出电路的等效电路图；
图4A是另一常规输出电路的等效电路图；
图4B和4C分别是图4A所示电路的设置的平面图和截面图；
图4D和4E分别是图4A所示电路的另一设置的平面图和截面图；
图4F是图4B至4E所示的设置中的寄生双极型晶体管的等效电路图；
图5A和5B示出了用常规的局部硅化工艺制造NMOS晶体管的操作；
图6A和6B示出了用常规的离子注入术制造NMOS晶体管的操作；
图7是根据本发明的某些实施例的被保护的输出电路的电路图；
图8和9分别是根据本发明某些实施例的被保护的输出电路的电路设置的平面图和截面图；
图10是图7至9所示结构中的寄生双极型晶体管的等效电路图；
图11A-11C和12A-12C示出了根据本发明的各个实施例的输出电路。
具体实施方式
下面，将参照示出优选实施例的附图对本发明作更加充分的描述。本发明可按许多不同的形式实施，不应限于这里所述的实施例，提供这些实施例是为了详细和完全地公开本发明，将本发明包括范围完全告知本领域技术人员。附图中，为了清楚展示，各层和各区域的厚度都被放大了。相同的附图标记指示相同的元件。应了解，当诸如层，区域或衬底的元件被称为“在另一元件上”时，可以是说该元件直接在另一元件上，或者也可能存在插在其间的元件。相反，当一元件“直接在另一元件上”时，表示其中没有插入元件。另外，在这里描述的和示出的每个实施例中同样包括与它互补的导电类型的实施例。
图7示出了根据本发明实施例的集成电路器件700的输出电路11，其表现了集成电路700的外部信号焊垫PAD与电源电压结点VDD之间和外部信号焊垫PAD与电源接地电压结点VSS之间的放电路径。该输出电路包括与电源电压结点VDD与电源接地结点VSS之间的PMOS晶体管P1串联连接的第一和第二NMOS晶体管N1、N2。用分别加到PMOS晶体管P1和NMOS晶体管N2的栅极电极的信号PG、NG驱动该输出电路，它相应地驱动集成电路器件700的外部信号焊垫PAD。
当外部信号焊垫PAD与电源电压结点VDD之间存在正瞬变电压时，该瞬变电压可通过包括位于PMOS晶体管P1的源极处的正向偏置的P+/N结的放电路径PDp向电源电压结点VDD放电。当信号焊垫PAD与电源电压结点VDD之间存在负瞬变电压时，该负瞬变电压可通过两个路径放电，包括:通过NMOS晶体管N1的漏极与集成电路700的衬底之间的正向偏置的N+/P结的主要放电路径，和通过连接于电源电压VDD与接地电压VSS之间的电源保护电路60的次要放电路径PDn。
当信号焊垫PAD与电源接地电压结点VSS之间有正瞬变电压时，该正瞬变电压可通过两个路径放电，包括:通过PMOS晶体管P1中的正向偏置的P+/N结的主要放电路径，和通过电源保护电路60(放电路径PSp)的次要放电路径PSp。当信号焊垫PAD与电源接地电压结点VSS之间有负瞬变电压时，该负瞬变电压可通过包括NMOS晶体管N1的漏与衬底之间的正向偏置的N+/P结的放电路径PSn放电。
图8和9分别是根据本发明实施例的输出电路的平面图和截面图。尤其是，图8和9示出了能够实施图7所示的输出电路11的结构。图9包括沿Y1-Y1′切开的NMOS晶体管N2的截面图和沿Y2-Y2′切开的NMOS晶体管N1的截面图。
参见图8和9，NMOS晶体管N1和N2形成在用第一和第二场氧化物绝缘区FOX相互隔开的第一和第二有源区71和72中。第一有源区71包括漏极区D1、D2和源极区S1、S2、S3。栅极电极73、74、75和76设在相邻的源极区和漏极区之间。第二有源区72包括漏极区D3、D4、D5和源极区S4、S5，相邻的源极区和漏极区之间设有栅极电极73′、74′、75′、76′。NMOS晶体管N1的漏极区D1、D2经导电层(或导线)77、78连接至外部信号焊垫PAD，以及NMOS晶体管N2的源极区S4、S5经导电层(或导线)79连接至电源接地电压结点VSS。NMOS晶体管N1的栅极电极73、74、75、76连接至电源电压结点VDD，以及NMOS晶体管N2的栅极电极73′、74′、75′、76′连接至输入信号结点NG。可用，例如硅化工艺，形成NMOS晶体管N1、N2的栅。
第一NMOS晶体管N1的源极区S1、S2、S3经导电层81、82、83连接到第二NMOS晶体管N2的漏极区D3、D4、D5。避免经过公用扩散区的这些区域的连接，可改善ESD保护。就如图所示的实施例而言，第一NMOS晶体管N1的源极区S1、S2、S3和第二NMOS晶体管N2的的漏极区D3、D4、D5的较小(或较窄)的面彼此相对，这也能减小与此结构关联的寄生NPN晶体管的影响。如图所示，P型(P+)保护环GD可包围绝缘区FOX并可连接至电源接地电压结点VSS。由于保护环GD能减小寄生双极型晶体管的基极调制，这种P型保护环GD还能减小寄生双极型晶体管的影响。
如图9所示，寄生NPN双极型晶体管Q1、Q2、Q3、Q4与晶体管N1、N2关联。寄生晶体管Q1的基极-发射极电压是VDD(Vin-0.6)-Vth，其中Vth是晶体管N1的阈值电压。由于晶体管Q1的基极-发射极电压高于寄生NPN晶体管的导通电压，为使其正向导通而增大基极电流不会起动寄生NPN双极型晶体管。
图10是图9所示结构的等效电路，包括图9所示的寄生晶体管Q1、Q2，以及一附加的寄生双极型晶体管Q′，其包括分别连接到信号焊垫PAD和电源接地电压结点VSS的集电极和发射极。晶体管Q1的增益会低于寄生晶体管Q3的增益，如图4F所示，因为连接到外部信号焊垫PAD的漏极区D1和D2和连接到电源接地结点VSS的源极区S4和S5的相对面可以做得比图4D-4F所示的常规设置窄。与图4D所示结构相比，这些面之间的路径相对于晶体管N1、N2的沟道倾斜设置，或者说与其不在一条直线上(在图示的实施例中，这些相对面之间的路径垂直于晶体管N1、N2的沟道)。在第一和第二晶体管N1、N2的源极区和漏极区之间插入P型保护环GD能进一步减小寄生双极型晶体管Q′的增益。
下面将描述图8和9所示电路的制造操作。参见图9，在P型衬底900上形成有场氧化物层FOX，以限定第一和第二有源区71、72。之后，在有源区71、72上形成栅极氧化膜(未示出)。然后，在衬底900上形成导电材料层，例如，掺杂的多晶硅层，之后，构图以形成第一晶体管N1的栅极电极73、74、75、76和第二晶体管N2的栅极电极73′、74′、75′、76′。
之后，利用栅极电极73、74、75、76、73′、74′、75′、76′和场氧化物区FOX作掩模，为第一和第二有源区71、72注入N型杂质，以形成源极区和漏极区S1、S2、S3、S4、S5、D1、D2、D3、D4、D5。用例如给衬底900注入P型杂质，在衬底900中第一和第二有源区71、72周围形成保护环GD。在具有第一和第二晶体管N1和N2的结构上形成层间隔离膜后，在绝缘膜上形成导体77、78、79、80、81、82和83。导体77、78、79、80、81、82和83经穿过层间隔离膜的接触孔电连接至源极区和漏极区S1、S2、S3、S4、S5和D1、D2、D3、D4、D5以及保护环GD。
如图11A、11B和11C所示，可用多种不同的方式连接晶体管N1、N2的栅电极。例如，与图11A所示连接不同，晶体管N1，N2的栅极电极可都连接到信号输入结点，如图11B所示，或者，连接到不同的信号输入结点NG1、NG2，如图11C所示。
令人满意的是，本发明也可用于在外部信号焊垫PAD与电源电压结点VDD之间提供ESD保护，如图12A、12B和12C所示。在本发明的这些实施例中，与图9和8中的那些结构互补的结构(按导电类型)可用于PMOS晶体管P1、P2。如图12A所示，晶体管P1的栅极电极可连接到输入信号结点PG，而晶体管P2的栅极电极连接到电源接地结点VSS或参考电压结点Vref。在其它实施例中，晶体管P1、P2的栅极电极能连接到一个输入信号结点PG，如图12B所示，或者分开的输入信号结点PG1、PG2，如图12C所示，进一步了解，本发明还能用于具有用非硅化工艺形成的栅极的MOS晶体管中，其中通过在隔离的扩散区内形成的双扩散的源极区和漏极区来限制水平双极型回路起动。
尽管在附图和说明书中用具体的方式公开了本发明的典型的优选实施例。但这些实施例只起一般描述作用并不能限制本发明，只有后面的权利要求书才能限定本发明的范围。

Claims (37)

1.一种集成电路器件的输出电路，该输出电路包括:
在衬底中包括各自的隔开的源极区和漏极区对的第一和第二MOS晶体管，其被排列为使得该第一和第二MOS晶体管的各自的第一和第二沟道相互平行设置；
一在衬底中的隔离区，设置在该第一和第二MOS晶体管之间；
一第一导体，连接该第一MOS晶体管的源极区至一电源结点；
一第二导体，连接该第一MOS晶体管的漏极区至该第二MOS晶体管的源极区；以及
一第三导体，连接该第二MOS晶体管的漏极区至该集成电路器件的一外部信号焊垫。
2.根据权利要求1的输出电路，其中，面对该第二MOS晶体管的漏极区的该第一MOS晶体管的源极区的表面小于面对该第一MOS晶体管的漏极区的该第一MOS晶体管的源极区的表面。
3.一种集成电路器件的输出电路，该输出电路包括:
在衬底中包括各自的隔开的源极区和漏极区对的多个第一MOS晶体管和多个第二MOS晶体管，
衬底中的隔离区，设置于所述第一MOS晶体管和第二MOS晶体管之间，
多个第一导体，连接所述第一MOS晶体管的源极区至电源结点；
多个第二导体，连接所述第一MOS晶体管的漏极区至所述第二MOS晶体管的源极区；以及
多个第三导体，连接所述第二MOS晶体管的漏极区至该集成电路器件的外部信号焊垫，
其中，所述第一和第二MOS晶体管设置于衬底中相应的第一和第二有源区中；
其中，该隔离区设置于所述第一与第二有源区之间；
其中，所述第一MOS晶体管包括:
多个位于该第一有源区中的源极区；
多个位于该第一有源区中的漏极区，所述第一MOS晶体管的漏极区的相应一个位于所述第一MOS晶体管的源极区的第一与第二源极区之间；以及
多个栅极电极，各栅极电极位于所述第一MOS晶体管中的各相邻源极区与漏极区之间；以及
其中，所述第二MOS晶体管包括:
多个位于所述第二有源区中的源极区；
多个位于所述第二有源区中的漏极区，所述第二MOS晶体管的漏极区的相应一个位于所述第二MOS晶体管的源极区的第一与第二源极区之间；以及
多个栅极电极，各栅极位于所述第二MOS晶体管中的各相邻源极区与漏极区之间。
4.根据权利要求3的输出电路，其中，该隔离区包括至少一个在衬底中的位于该第一和第二有源区之间的绝缘区。
5.根据权利要求4的输出电路，其中，该衬底具有第一导电类型，其中，该源极区和漏极区具有第二导电类型，以及，其中，该隔离区还包括一保护区，其具有比该衬底的掺杂程度更高的第一导电类型，该保护区位于该第一与第二有源区之间并且连接到该电源结点。
6.根据权利要求5的输出电路:
其中，该至少一个绝缘区包括一包围该第一有源区的第一绝缘区，以及一包围该第二有源区的第二绝缘区；以及
其中，该保护区包括一包围和隔开该第一和第二绝缘区的保护环。
7.根据权利要求1的输出电路，其中，该电源结点是一电源接地结点，或一电源电压结点，或一参考电压结点。
8.一种集成电路器件的输出电路，该输出电路包括:
一第一MOS晶体管，包括:衬底中的一第一源极区、衬底中的一第一漏极区、以及位于其间的一第一栅极电极，该第一栅极电极控制在该第一源极区与该第一漏极区之间延伸的一沟道；
一第二MOS晶体管，包括:衬底中的一第二源极区、衬底中的一第二漏极区、以及位于其间的一第二栅极电极，该第二栅极电极控制在该第二源极区与该第二漏极区之间延伸的一沟道；
一位于衬底中的隔离区，设置在该第二漏极区与该第一源极区之间；
一第一导体，连接该第一源极区至一电源结点；
一第二导体，连接该第一MOS晶体管的该第一漏极区至该第二源极区；以及
一第三导体，连接该第二漏极区至该集成电路器件的一外部信号焊垫。
9.根据权利要求8的输出电路，其中，面对该第二漏极区的该第一源极区的表面小于面对该第一漏极区的该第一源极区的表面。
10.根据权利要求8的输出电路，其中，该第一源极区和该第一漏极区沿一第一线设置，以及，其中，该第一源极区和该第二漏极区沿与该第一线垂直的一第二线设置。
11.根据权利要求8的输出电路，其中，该第一源极区具有为矩形的覆盖区，以及，其中，该第一和第二漏极区位于该第一源极区的相应的第一和第二侧。
12.一种集成电路器件的输出电路，该输出电路包括:
多个第一MOS晶体管，每个第一MOS晶体管包括:衬底中的第一源极区、衬底中的第一漏极区、以及位于其间的第一栅极电极，所述第一栅极电极控制在所述第一源极区与所述第一漏极区之间延伸的沟道；
多个第二MOS晶体管，每个第二MOS晶体管包括:衬底中的第二源极区、衬底中的第二漏极区、以及位于其间的第二栅极电极，所述第二栅极电极控制在所述第二源极区与所述第二漏极区之间延伸的沟道；
位于衬底中的隔离区，设置在所述第二漏极区与所述第一源极区之间；
多个第一导体，连接所述多个第一MOS晶体管的第一源极区至电源结点；
多个第二导体，连接所述多个第一MOS晶体管的该第一漏极区至该多个第二晶体管的第二源极区；以及
多个第三导体，连接所述多个第二晶体管的第二漏极区至该集成电路器件的一外部信号焊垫，
其中，所述第一和第二MOS晶体管位于衬底中相应的第一和第二有源区中；
其中，该隔离区位于该第一与第二有源区之间；
其中，所述第一源极区包括在该第一有源区中；
其中，所述第一漏极区包括在该第一有源区中，所述多个第一MOS晶体管的相应一个的漏极区位于所述多个第一MOS晶体管的两个相邻的源极区之间；
其中，所述第一栅极电极包括多个栅极电极，各个栅极电极位于所述多个第一MOS晶体管中的各相邻源极区与漏极区之间；
其中，所述第二源极区包括在该第二有源区中；
其中，所述第二漏极区包括在该第二有源区中，所述多个第二MOS晶体管的相应一个的漏极区位于所述多个第二MOS晶体管的两个相邻的源极区之间；以及
其中，所述第二栅极电极包括多个栅极电极，各个栅极电极位于所述多个第二MOS晶体管中的各相邻源极区与漏极区之间。
13.根据权利要求12的输出电路，其中，该隔离区包括至少一个在衬底中位于所述第一MOS晶体管与所述第二MOS晶体管之间的绝缘区。
14.根据权利要求13的输出电路，其中，该衬底具有第一导电类型，其中，该第一和第二MOS晶体管的源极区和第一和第二MOS晶体管的漏极区具有第二导电类型，以及，其中，该隔离区还包括一保护区，其具有比该衬底掺杂程度更高的第一导电类型，该保护区位于所述第一MOS晶体管与所述第二MOS晶体管之间并且连接到该电源结点。
15.根据权利要求14的输出电路:
其中，该至少一个绝缘区包括包围所述第一MOS晶体管的一第一绝缘区，以及包围所述第二MOS晶体管的一第二绝缘区；以及
其中，该保护区包括包围并隔开所述第一和第二绝缘区的一保护环。
16.根据权利要求12的输出电路，其中，该电源结点是一电源接地结点，或一电源电压结点，或一参考电压结点。
17.一种集成电路器件的输出电路，该输出电路包括:
一隔离区，在一衬底中，包围该衬底中的多个第一和第二有源区；
多个第一MOS晶体管，每个第一MOS晶体管包括:在该第一有源区中的源极区和漏极区，以及在衬底上位于所述第一MOS晶体管的该源极区和漏极区中相邻源极区和漏极区的各个对之间的各栅极线，该第一MOS晶体管的该源极区连接至一电源结点；以及
多个第二MOS晶体管，每个第二MOS晶体管包括:在该第二有源区中的源极区和漏极区，以及在衬底上位于所述第二MOS晶体管的相邻的源极区和漏极区的各个对之间的各栅极线，所述第一MOS晶体管的该漏极区连接至该第二MOS晶体管的该源极区，所述第二MOS晶体管的该漏极区连接至该集成电路器件的一外部信号焊垫。
18.根据权利要求17的输出电路，其中，按平行方式设置该第一和第二有源区，以使所述第一MOS晶体管的该源极区处于与所述第二MOS晶体管的漏极区相对的位置，并且所述第一MOS晶体管的漏极区处于与所述第二MOS晶体管的源极区相对的位置。
19.根据权利要求18的输出电路，其中，面对所述第二MOS晶体管的该第一MOS晶体管的源极区和漏极区的一侧比该第一MOS晶体管的相邻的源极区和漏极区的一侧窄，以及，其中，面对该第一MOS晶体管的该第二MOS晶体管的源极区和漏极区的一侧比该第二MOS晶体管的相邻的源极区和漏极区的一侧窄。
20.根据权利要求17的输出电路，其中，该隔离区包括至少一个在衬底中位于该第一MOS晶体管与第二MOS晶体管之间的绝缘区。
21.根据权利要求20的输出电路，其中，该衬底具有第一导电类型，其中，该源极区和漏极区具有第二导电类型，以及，其中，该隔离区还包括一保护区，其具有比该衬底掺杂程度更高的第一导电类型，该保护区位于该第一MOS晶体管与第二MOS晶体管之间并且连接至该电源结点。
22.根据权利要求20的输出电路:
其中，该至少一个绝缘区包括包围该第一MOS晶体管的一第一绝缘区和包围该第二MOS晶体管的一第二绝缘区；以及
其中，该保护区包括包围并隔开该第一和第二绝缘区的一保护环。
23.根据权利要求17的输出电路，其中，该电源结点是一电源接地结点，或一电源电压结点，或一参考电压结点。
24.一种制造集成电路的输出电路的方法，该方法包括:
在一衬底上形成一隔离区，以在该衬底中限定出第一和第二有源区；
在该第一有源区中形成一第一MOS晶体管；
在该第二有源区中形成一第二MOS晶体管，排列使得该第二MOS晶体管的一沟道相对于该第一MOS晶体管的一沟道平行设置；
在该衬底上形成一第一导体，其连接该第一MOS晶体管的一源极区至该集成电路的一电源结点；
在该衬底上形成一第二导体，其连接该第一MOS晶体管的一漏极区至该第二MOS晶体管的一源极区；以及
形成一第三导体，以连接该第二MOS晶体管的一漏极区至该集成电路器件的一外部信号焊垫。
25.根据权利要求24的方法，其中，面对该第二MOS晶体管的漏极区的该第一MOS晶体管的源极区的表面小于面对该第一MOS晶体管的漏极区的该第一MOS晶体管的源极区表面。
26.一种制造集成电路的输出电路的方法，该方法包括:
在一衬底中形成一隔离区，以在该衬底中限定出第一和第二有源区；
在该第一有源区中形成多个第一MOS晶体管；
在该第二有源区中形成多个第二MOS晶体管，排列使得所述第二MOS晶体管的沟道相对于所述第一MOS晶体管的沟道平行设置；
在该衬底上形成多个第一导体，其连接多个第一MOS晶体管的源极区至该集成电路的电源结点；
在该衬底上形成多个第二导体，其连接多个第一MOS晶体管的漏极区至所述多个第二MOS晶体管的源极区；以及
形成多个第三导体，以连接该多个第二MOS晶体管的多个漏极区至该集成电路器件的一外部信号焊垫，
其中，每个第一MOS晶体管包括:
位于该第一有源区中的源极区；
位于该第一有源区中的漏极区；以及
栅极电极，
其中所述多个第一MOS晶体管的每个的漏极区位于所述多个第一MOS晶体管的两个相邻的源极区之间，
所述多个第一MOS晶体管的每个的栅极电极位于所述第一MOS晶体管中的各相邻源极区与漏极区之间；以及
其中，每个第二MOS晶体管包括:
位于该第二有源区中的源极区；
位于该第二有源区中的漏极区；以及
栅极电极，
其中所述多个第一MOS晶体管的每个的漏极区位于所述多个第一MOS晶体管的两个相邻的源极区之间，
所述多个第一MOS晶体管的每个的栅极电极位于所述第一MOS晶体管中的各相邻源极区与漏极区之间。
27.根据权利要求26的方法，其中，该衬底具有第一导电类型，其中，该源极区和漏极区具有第二导电类型，以及，其中，形成一隔离区还包括在该衬底中形成一保护区，其具有比该衬底掺杂程度还高的第一导电类型，该保护区位于该第一与第二有源区之间且连接至该电源结点。
28.根据权利要求27的方法，其中，形成一隔离区包括形成包围该第一有源区的一第一绝缘区和形成包围该第二有源区的一第二绝缘区，其中，形成一保护区包括形成包围并隔开该第一和第二绝缘区的一保护环。
29.根据权利要求27的方法，其中，该电源结点是一电源接地结点，或一电源电压结点，或一参考电压结点。
30.一种半导体器件，包括:
沿一个方向设置的彼此隔开的第一和第二有源区；
分别形成在该第一和第二有源区中且沿该方向排列的第一和第二晶体管，每个晶体管具有至少一个栅极接线端；
连接到该第一晶体管的一漏极的一第一接线端；
连接到该第二晶体管的一源极的一第二接线端；
连接该第一晶体管的一源极至该第二晶体管的一漏极的一导电层。
31.根据权利要求30的半导体器件，还包括:一保护环，其位于该第一与第二有源区之间，并包围该第一和第二有源区，该保护环具有与晶体管相同的导电性，并且连接到该第二接线端。
32.根据权利要求30的半导体器件，其中，该第一接线端是一输入/输出焊垫，该第二接线端是一接地电压端。
33.根据权利要求30的半导体器件，其中，该第一接线端是一电源电压接线端，该第二接线端是一输入/输出焊垫。
34.根据权利要求30的半导体器件，其中，该栅极分别连接到一电源电压接线端和一预设内部信号。
35.根据权利要求30的半导体器件，其中，该栅极分别连接到一预设内部信号和一参考电压。
36.根据权利要求30的半导体器件，其中，该栅极共同连接到公共的预设内部信号。
37.根据权利要求30的半导体器件，其中，该栅极分别连接到第一和第二预设内部信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106816864A (zh) * 2015-11-27 2017-06-09 爱思开海力士有限公司 保护电路

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100431066B1 (ko) * 2001-09-27 2004-05-12 삼성전자주식회사 정전 방전 보호 기능을 가진 반도체 장치
US7511932B1 (en) * 2002-11-14 2009-03-31 Altera Corporation ESD protection structure
EP1432035B1 (en) * 2002-12-20 2018-07-25 IMEC vzw Device for electrostatic discharge protection
US7049669B2 (en) * 2003-09-15 2006-05-23 Infineon Technologies Ag LDMOS transistor
US20050110083A1 (en) * 2003-11-21 2005-05-26 Gammel Peter L. Metal-oxide-semiconductor device having improved gate arrangement
EP1617473A1 (en) * 2004-07-13 2006-01-18 Koninklijke Philips Electronics N.V. Electronic device comprising an ESD device
US7250660B1 (en) * 2004-07-14 2007-07-31 Altera Corporation ESD protection that supports LVDS and OCT
JP4757476B2 (ja) * 2004-10-29 2011-08-24 富士通セミコンダクター株式会社 半導体装置
US7518192B2 (en) * 2004-11-10 2009-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetrical layout structure for ESD protection
US7518218B2 (en) * 2005-03-03 2009-04-14 Aeroflex Colorado Springs, Inc. Total ionizing dose suppression transistor architecture
CN100382313C (zh) * 2005-12-07 2008-04-16 威盛电子股份有限公司 静电放电防护电路
US7742266B2 (en) * 2007-09-18 2010-06-22 Ali Corporation ESD/EOS protection circuit and related integrated circuit
JP2010080622A (ja) * 2008-09-25 2010-04-08 Panasonic Corp 半導体集積回路
US8218277B2 (en) * 2009-09-08 2012-07-10 Xilinx, Inc. Shared electrostatic discharge protection for integrated circuit output drivers
KR101068569B1 (ko) * 2010-05-28 2011-09-30 주식회사 하이닉스반도체 반도체 소자의 보호회로
US9548295B2 (en) * 2012-09-25 2017-01-17 Infineon Technologies Ag System and method for an integrated circuit having transistor segments
CN104269440B (zh) * 2014-09-30 2017-10-17 武汉新芯集成电路制造有限公司 堆栈式n型晶体管以及静电保护电路
KR102159924B1 (ko) 2014-10-14 2020-09-25 삼성전자 주식회사 Esd 보호 회로를 포함하는 반도체 장치
CN114898790A (zh) 2016-01-29 2022-08-12 三星电子株式会社 用于选择性地执行隔离功能的半导体器件及其布局替代方法
CN107039070B (zh) 2016-01-29 2022-06-14 三星电子株式会社 用于选择性地执行隔离功能的半导体器件及其布局替代方法
CN107180817B (zh) * 2016-03-09 2019-05-28 中芯国际集成电路制造(上海)有限公司 静电放电保护器件及其形成方法
JP6828588B2 (ja) * 2017-05-22 2021-02-10 株式会社ソシオネクスト 半導体装置
US10366992B2 (en) * 2017-08-30 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including transistors sharing gates
US11387230B2 (en) * 2018-05-16 2022-07-12 Industrial Technology Research Institute System in package structure for perform electrostatic discharge operation and electrostatic discharge protection structure thereof
TWI680560B (zh) * 2018-05-16 2019-12-21 財團法人工業技術研究院 系統封裝結構及其靜電放電防護結構
CN111599806B (zh) * 2020-05-18 2022-06-21 深圳市晶扬电子有限公司 用于esd保护的低功耗双向scr器件和静电防护电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01205560A (ja) * 1988-02-12 1989-08-17 Matsushita Electron Corp 入力保護装置
US5847429A (en) * 1995-07-31 1998-12-08 Integrated Device Technology, Inc. Multiple node ESD devices
US5714784A (en) * 1995-10-19 1998-02-03 Winbond Electronics Corporation Electrostatic discharge protection device
KR100203054B1 (ko) * 1995-12-02 1999-06-15 윤종용 개선된 정전기 방전 능력을 갖는 집적 회로
US5930094A (en) * 1997-08-29 1999-07-27 Texas Instruments Incorporated Cascoded-MOS ESD protection circuits for mixed voltage chips
US6107865A (en) * 1997-10-31 2000-08-22 Stmicroelectronics, Inc. VSS switching scheme for battery backed-up semiconductor devices
JP3237110B2 (ja) * 1998-03-24 2001-12-10 日本電気株式会社 半導体装置
US6184557B1 (en) * 1999-01-28 2001-02-06 National Semiconductor Corporation I/O circuit that utilizes a pair of well structures as resistors to delay an ESD event and as diodes for ESD protection
EP1058308B8 (en) * 1999-06-01 2010-04-07 Imec Intermediate trigger voltage ESD protection device
JP3926975B2 (ja) * 1999-09-22 2007-06-06 株式会社東芝 スタック型ｍｏｓトランジスタ保護回路
US6559508B1 (en) * 2000-09-18 2003-05-06 Vanguard International Semiconductor Corporation ESD protection device for open drain I/O pad in integrated circuits with merged layout structure
US7102195B2 (en) * 2000-12-20 2006-09-05 Winbond Electronics Corporation Transistor structure for electrostatic discharge protection circuit
US6444511B1 (en) * 2001-05-31 2002-09-03 Taiwan Semiconductor Manufacturing Company CMOS output circuit with enhanced ESD protection using drain side implantation
KR100431066B1 (ko) * 2001-09-27 2004-05-12 삼성전자주식회사 정전 방전 보호 기능을 가진 반도체 장치
US6582997B1 (en) * 2002-05-17 2003-06-24 Taiwan Semiconductor Manufacturing Company ESD protection scheme for outputs with resistor loading

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106816864A (zh) * 2015-11-27 2017-06-09 爱思开海力士有限公司 保护电路
CN106816864B (zh) * 2015-11-27 2019-01-18 爱思开海力士有限公司 保护电路
US10418357B2 (en) 2015-11-27 2019-09-17 SK Hynix Inc. Protection circuit including a plurality of protection transistors

Also Published As

Publication number Publication date
DE10245770A1 (de) 2003-04-24
KR100431066B1 (ko) 2004-05-12
US20050205928A1 (en) 2005-09-22
JP4122203B2 (ja) 2008-07-23
KR20030028043A (ko) 2003-04-08
US7354813B2 (en) 2008-04-08
US6914305B2 (en) 2005-07-05
US20030058027A1 (en) 2003-03-27
CN1426108A (zh) 2003-06-25
JP2003179206A (ja) 2003-06-27
DE10245770B4 (de) 2009-01-29

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