CN101364596A - 半导体器件 - Google Patents

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CN101364596A CNA2008101461692A CN200810146169A CN101364596A CN 101364596 A CN101364596 A CN 101364596A CN A2008101461692 A CNA2008101461692 A CN A2008101461692A CN 200810146169 A CN200810146169 A CN 200810146169A CN 101364596 A CN101364596 A CN 101364596A
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Abstract

本发明公开一种“半导体器件”。包括：均设置在内部电路区域中的、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管；以及设置在外部连接端子与内部电路区域之间的用于ESD保护的N型MOS晶体管，其中，用于ESD保护的N型MOS晶体管的栅电极由P型多晶硅形成。

Description

半导体器件
技术领域
本发明涉及具有MOS晶体管的半导体器件，其中N型MOS晶体管用作ESD保护元件。
背景技术
在具有MOS晶体管的半导体器件中，栅电位固定(fix)到地电位(Vss)以便保持截止状态的N型MOS晶体管称作截止晶体管，并用作ESD保护元件，用于防止内部电路由于来自外部连接的焊点的静电引起的击穿。
如图6所示，截止晶体管721的栅电极521由与设置在内部电路区域的内部元件的N型MOS晶体管701和P型MOS晶体管711相同的N型多晶硅膜组成。另外，甚至在配备了具有同极栅结构的CMOS电路、其中的N型MOS晶体管701由N型多晶硅膜形成而P型MOS晶体管711的栅电极由P型多晶硅膜形成的半导体器件中，截止晶体管的栅电极521由与设置在内部电路区域的内部元件的N型MOS晶体管相同的N型多晶硅膜形成。
与形成内部电路、如逻辑电路的MOS晶体管不同，截止晶体管必须突然(all at once)流过静电引起的全部大量电流，因而往往将晶体管宽度(W)设置为大至数百微米。
虽然截止晶体管的栅电位固定到Vss以使截止晶体管保持截止状态，但是，产生在某种程度上与内部电路的N型MOS晶体管的情况相似的亚阈值(subthreshold)电流，因为阈值电压(threshold voltage)小于1伏。如上所述，因为截止晶体管的宽度W很大，所以待机(standby)期间的截止状态泄漏电流相应地也很大，因而存在具有安装于其上的截止晶体管的整个IC的待机期间的电流消耗增加的问题。
作为对此的对策，将多个晶体管设置在电源线(Vdd)与地线(Vss)之间，使得ESD保护元件进入完全截止状态(例如参照日本专利申请公开No.2002-231886)。
但是，如果使W很小、以便降低截止晶体管的截止状态泄漏电流，则截止晶体管无法符合要求地执行保护功能。另外，在如日本专利申请公开No.2002-231886所述的将多个晶体管设置于电源线(Vdd)与地线(Vss)之间、以便保持完全截止状态的半导体器件中，存在多个晶体管的占用面积(occupation area)增加的问题，从而导致半导体器件成本的增加。
发明内容
为了解决上述问题，根据本发明的半导体器件包括以下结构。
半导体器件包括：设置在内部电路区域中的内部元件的至少一个N型MOS晶体管以及设置在外部连接端子与内部电路区域之间的用于ESD保护的N型MOS晶体管，用于ESD保护的N型MOS晶体管用于防止该内部元件的N型MOS晶体管和其它内部元件因ESD引起的击穿(breakdown)。在该半导体器件中，用于ESD保护的N型MOS晶体管的阈值电压设置成高于内部元件的N型MOS晶体管的阈值电压。
ESD保护的N型MOS晶体管的栅电极由P型多晶硅形成。
内部电路区域包括内部元件的N型MOS晶体管和内部元件的P型MOS晶体管。内部元件的N型MOS晶体管的栅电极和内部元件的P型MOS晶体管的栅电极由N型多晶硅形成。
内部电路区域包括内部元件的N型MOS晶体管和内部元件的P型MOS晶体管。内部元件的N型MOS晶体管的栅电极由N型多晶硅形成，而内部元件的P型MOS晶体管的栅电极由P型多晶硅形成。
用于ESD保护的N型MOS晶体管的沟道区中的P型杂质(impurity)的浓度设置成高于内部元件的N型MOS晶体管的沟道区中的P型杂质的浓度。
除了P型衬底的杂质和P型阱区(well region)的杂质这两者其中之一之外，用于ESD保护的N型MOS晶体管的沟道区中的P型杂质还由用于调整在内部电路区域中形成的其它MOS晶体管的沟道浓度的P型杂质以及用于调整内部元件的N型MOS晶体管的沟道浓度的P型杂质形成。
通过对用于ESD保护的N型MOS晶体管的栅电极使用P型多晶硅，由于栅电极材料的逸出功(work function)的差异，与N型多晶硅用于栅电极的常规情况相比，可获得更高的阈值电压，因而可获得具有用于ESD保护的N型MOS晶体管的半导体器件，它可抑制(suppress)截止状态泄漏电流，同时符合要求地执行ESD保护功能，而无需增加工序和占用面积。
附图说明
附图包括：
图1是示意截面图，示出根据本发明的第一实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管；
图2是示意截面图，示出根据本发明的第二实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管；
图3是示意截面图，示出根据本发明的第三实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管；
图4是示意截面图，示出根据本发明的第四实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管；
图-5是示意截面图，示出根据本发明的第五实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管；以及
图6是示意截面图，示出常规半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管。
具体实施方式
(第一实施例)
图1是示意截面图，示出根据本发明的第一实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管。
首先描述ESD保护的N型MOS晶体管721。
在作为第一电导率(conductivity)类型的半导体衬底的P型硅衬底101上形成成对的(a pair of)、用于ESD保护的N型MOS晶体管的源区221和用于ESD保护的N型MOS晶体管的漏区222，它们由N型重掺杂杂质区形成。源区221和漏区222通过与其它元件之间的由浅沟槽(shallow trench)隔离或LOCOS所形成的元件隔离区301来与其它元件电隔离。
在用于ESD保护的N型MOS晶体管的源区221与用于ESD保护的N型MOS晶体管的漏区222之间形成用于ESD保护的N型MOS晶体管的沟道区621。通过栅绝缘膜421在沟道区621之上形成用于ESD保护的N型MOS晶体管的P型栅电极522。P型栅电极522由P型多晶硅膜形成，而栅绝缘膜421由氧化硅膜形成，要注意，源区221经过电连接以便具有与用于ESD保护的N型MOS晶体管的P型栅电极522相同的地电位(Vss)(未示出)，它使用于ESD保护的N型MOS晶体管721保持截止状态，这是所谓的截止晶体管的状态。另外，漏区222与外部连接端子连接。
要注意，为了简洁起见，在图1的示例中，仅示出用于ESD保护的N型MOS晶体管721，它具有由N型重掺杂杂质区形成的所述成对的、用于ESD保护的N型MOS晶体管的源区221和用于ESD保护的N型MOS晶体管的漏区222。但是，由于用于ESD保护的实际N型MOS晶体管需要大晶体管宽度以便流过因静电引起的大量电流，因此，用于ESD保护的实际N型MOS晶体管往往形成为具有多个源区和漏区。
接下来描述内部元件的N型MOS晶体管701和内部元件的P型MOS晶体管711。
首先，对于内部元件的N型MOS晶体管701，在作为第一电导率类型的半导体衬底的P型硅衬底101上形成成对的、内部元件的N型MOS晶体管的源区201和内部元件的N型MOS晶体管的漏区202，它们由N型重掺杂杂质区形成。源区201和漏区202通过与其它元件之间的由浅沟槽隔离或LOCOS所形成的元件隔离区301来与其它元件电隔离。
在内部元件的N型MOS晶体管的源区201与内部元件的N型MOS晶体管的漏区202之间形成内部元件的N型MOS晶体管的沟道区601。通过栅绝缘膜401在沟道区601之上形成内部元件的N型MOS晶体管的N型栅电极501。N型栅电极501由N型多晶硅膜形成，而栅绝缘膜401由氧化硅膜等形成。
随后，对于内部元件的P型MOS晶体管711，在作为第一电导率类型的半导体衬底的P型硅衬底101之上设置的N阱区111上形成成对的、内部元件的P型MOS晶体管的源区211和内部元件的P型MOS晶体管的漏区212，它们由P型重掺杂杂质区形成。源区211和漏区212通过与其它元件之间的由浅沟槽隔离或LOCOS所形成的元件隔离区301来与其它元件电隔离。
在内部元件的P型MOS晶体管的源区211与内部元件的P型MOS晶体管的漏区212之间形成内部元件的P型MOS晶体管的沟道区611。通过栅绝缘膜411在沟道区611之上形成内部元件的P型MOS晶体管的N型栅电极511。N型栅电极511由N型多晶硅膜形成，而栅绝缘膜411由氧化硅膜等形成。
接下来描述本发明的特性，比较用于ESD保护的N型MOS晶体管721、内部元件的N型MOS晶体管701和内部元件的P型MOS晶体管711。
在用于ESD保护的N型MOS晶体管721中，用于ESD保护的N型MOS晶体管的P型栅电极522由P型多晶硅形成，因此，由于形成用于ESD保护的N型MOS晶体管的沟道区621的P型多晶硅与P型硅衬底101之间的逸出功的差异，与内部元件的N型MOS晶体管701的逆变电压(inversion voltage)相比，需要更高的逆变电压。
换言之，用于ESD保护的N型MOS晶体管721具有比内部元件的N型MOS晶体管701更高的阈值电压，因而可将其中栅电位固定到0伏(Vss)的情况下的截止状态泄漏电流抑制到低水平(level)。
ESD保护的N型MOS晶体管721与形成例如逻辑电路等内部电路、包括内部元件的N型MOS晶体管701在内的MOS晶体管不同，并且必须突然流过因静电引起的全部大量电流，因而将晶体管宽度(W)设置为大至数百微米。因此，在减小具有安装于其上的用于ESD保护的N型MOS晶体管721的整个半导体器件的待机期间的电流消耗方面，用于ESD保护的N型MOS晶体管721的截止状态泄漏电流的抑制极为有效。
根据本发明，由于用于ESD保护的N型MOS晶体管的P型栅电极522由P型多晶硅形成，因此，用于ESD保护的N型MOS晶体管721具有比包括由N型多晶硅形成的栅电极的内部元件的N型MOS晶体管701更高的阈值电压，因而可有效地使在栅电位固定到0伏(Vss)的情况下的截止状态泄漏电流很小。这使得能够减小包括具有安装于其上的大W的用于ESD保护的N型MOS晶体管721的整个半导体器件的待机期间的电流消耗。
(第二实施例)
图2是示意截面图，示出根据本发明的第二实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管。
这个实施例与图1所示的第一实施例的不同之处在于，内部元件的P型MOS晶体管711的栅电极由P型多晶硅膜形成。在图2中，将其表示为内部元件的P型MOS晶体管的P型栅电极512。
在图2所示的示例中，内部元件的N型MOS晶体管701的栅电极由N型多晶硅膜形成，而内部元件的P型MOS晶体管711的栅电极由P型多晶硅膜形成。这是一般称作同极栅晶体管的结构。具体来说，这通常用作一种技术，该技术通过在硅衬底表面的侧面(side)上形成P型MOS晶体管的沟道并使泄漏电流很小来使半导体器件的低电压操作成为可能。
根据本发明，内部元件的P型MOS晶体管的P型栅电极512和用于ESD保护的N型MOS晶体管的P型栅电极522由相同的P型多晶硅膜形成。
这使得能够获得具有同极栅的半导体器件，它使第一实施例中所述的截止状态泄漏电流很小，同时符合要求地执行用于ESD保护的N型MOS晶体管721所需的防止静电的功能，而无需增加工序和占用面积。
对于其它构件，相似的标号用来表示图1所示的相似或相同构件，而省略对它们的描述。
(第三实施例)
图3是示意截面图，示出根据本发明的第三实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管。
首先描述用于ESD保护的N型MOS晶体管721。
在作为第一导电率的半导体衬底的P型硅衬底101上形成由N型重掺杂杂质区形成的成对的源区221和漏区222。源区221和漏区222通过与其它元件之间的由浅沟槽隔离或LOCOS所形成的元件隔离区301来与其它元件电隔离。
在源区221与漏区222之间形成用于ESD保护的N型MOS晶体管721的沟道区621。通过氧化硅膜等所形成的栅绝缘膜421来在沟道区621之上形成由多晶硅膜等形成的栅电极532。要注意，源区221经过电连接以便具有与栅电极532(未示出)相同的地电位(Vss)，它使用于ESD保护的N型MOS晶体管721保持截止状态，这是所谓的截止晶体管的状态。另外，漏区222与外部连接端子连接。
要注意，为了简洁起见，在图3的示例中，仅示出用于ESD保护的N型MOS晶体管，它具有由N型重掺杂杂质区形成的成对的源区221和漏区222。但是，用于ESD保护的实际N型MOS晶体管需要大晶体管宽度，以便流过因静电引起的大量电流。因此，用于ESD保护的实际N型MOS晶体管通常形成为具有多个源区和漏区。
接下来描述内部元件的N型MOS晶体管701。
在作为第一导电率的半导体衬底的P型硅衬底101上形成由N型重掺杂杂质区形成的成对的源区201和漏区202。源区201和漏区202通过与其它元件之间的由浅沟槽隔离或LOCOS所形成的元件隔离区301来与其它元件电隔离。
在源区201与漏区202之间形成内部元件的N型MOS晶体管701的沟道区601。通过氧化硅膜等所形成的栅绝缘膜401在沟道区601之上形成由多晶硅膜等形成的栅电极531。要注意，为了简洁起见，仅示出内部元件的N型MOS晶体管701。但是，在实际的IC中，形成半导体电路的多个元件、如P型MOS晶体管被形成。
接下来描述本发明的特性，比较用于ESD保护的N型MOS晶体管721和内部元件的N型MOS晶体管701。
用于ESD保护的N型MOS晶体管721的沟道区621的P型杂质的浓度设置成高于内部元件的N型MOS晶体管701的沟道区601的P型杂质的浓度，由此将用于ESD保护的N型MOS晶体管721的阈值电压设置成高于内部元件的N型MOS晶体管701的阈值电压。
用于ESD保护的N型MOS晶体管721与形成例如逻辑电路等内部电路、包括内部元件的N型MOS晶体管701在内的MOS晶体管不同，并且需要一次始终流过因静电引起的大量电流，因而将晶体管宽度(W)设置为大至数百微米。在这里，由于用于ESD保护的N型MOS晶体管721的阈值电压设置成高于内部元件的N型MOS晶体管701的阈值电压，所以可使待机期间的截止状态泄漏电流很小，并且可减小具有安装于其上的大W的用于ESD保护的N型MOS晶体管721的整个IC的待机期间的电流消耗。
在这里，用于ESD保护的N型MOS晶体管721的沟道区621的P型杂质由P型硅衬底101的P型杂质(或者在形成P型阱区并在其中形成用于ESD保护的N型MOS晶体管721时的P型阱区(未示出)的P型杂质)、用于调整内部元件的N型MOS晶体管701的沟道区601的浓度的P型杂质以及用于调整在内部电路区域中形成的其它MOS晶体管(例如P型MOS晶体管、耗尽(depletion)N型晶体管或者具有不同阈值的N型或P型MOS晶体管)的沟道浓度的P型杂质形成。换言之，与内部元件的N型MOS晶体管的沟道区601相比，在用于ESD保护的N型MOS晶体管721的沟道区621中引入(introduce)更大量的P型杂质。
这使得能够将用于ESD保护的N型MOS晶体管721的阈值电压设置成高于内部元件的N型MOS晶体管701的阈值电压，因而使用于ESD保护的N型MOS晶体管721的亚阈值电流很小，并且可使泄漏电流很小。
这样，可获得具有用于ESD保护的N型MOS晶体管的半导体器件，它使截止状态泄漏电流很小，同时符合要求地执行ESD保护功能，而无需增加工序和占用面积。
根据这个实施例，利用MOS晶体管的沟道区的浓度的差异来改变阈值电压，该实施例可结合第一实施例和第二实施例来实现。在以下描述的第四实施例和第五实施例中，也利用MOS晶体管的沟道区的浓度的差异来改变阈值电压。
(第四实施例)
图4是示意截面图，示出根据本发明的第四实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管。
用于ESD保护的N型MOS晶体管721的沟道区621的P型杂质的浓度设置成高于内部元件的N型MOS晶体管701的沟道区601的P型杂质的浓度，由此将用于ESD保护的N型MOS晶体管721的阈值电压设置成高于内部元件的N型MOS晶体管701的阈值电压。另外，用于ESD保护的N型MOS晶体管721和内部元件的N型MOS晶体管701的栅电极由P型多晶硅形成，而内部元件的P型MOS晶体管711的栅电极由N型多晶硅形成。这与图2所示的同极栅晶体管的情况相反。其目的在于，通过远离硅衬底表面的侧面形成N型MOS晶体管的沟道和P型MOS晶体管的沟道这两者，避免硅表面的结晶性(crystallinity)的不便(inconvenience)，并在引起较少缺陷的内部区域中形成沟道，来改进晶体管的驱动力(电流驱动能力)。
根据本发明，内部元件的N型MOS晶体管的P型栅电极502和用于ESD保护的N型MOS晶体管的P型栅电极522由相同的P型多晶硅膜形成。
这使得能够获得具有高电流驱动能力的半导体器件，它使第三实施例中所述的截止状态泄漏电流很小，同时符合要求地执行用于ESD保护的N型MOS晶体管721所需的防止静电的功能，而无需增加工序和占用面积。
对于其它构件，相似的标号用来表示图1所示的相似或相同构件，而省略对它们的描述。(第五实施例)
图5是示意截面图，示出根据本发明的第五实施例的半导体器件的用于ESD保护的N型MOS晶体管、内部元件的N型MOS晶体管和内部元件的P型MOS晶体管。
用于ESD保护的N型MOS晶体管721的沟道区621的P型杂质的浓度设置成高于内部元件的N型MOS晶体管701的沟道区601的P型杂质的浓度，由此将用于ESD保护的N型MOS晶体管721的阈值电压设置成高于内部元件的N型MOS晶体管701的阈值电压。另外，用于ESD保护的N型MOS晶体管721和内部元件的MOS晶体管701、711的栅电极由P型多晶硅形成。其目的在于，通过远离硅衬底表面的侧面形成N型MOS晶体管的沟道，避免硅表面的结晶性的不便，并在引起较少缺陷的内部区域中形成沟道，来改进晶体管的驱动力(电流驱动能力)。另外，在硅衬底表面的侧面上形成P型MOS晶体管的沟道，因而可使泄漏电流很小。
根据本发明，内部元件的N型MOS晶体管的P型栅电极502、内部元件的P型MOS晶体管的P型栅电极512和用于ESD保护的N型MOS晶体管的P型栅电极522由相同的P型多晶硅膜形成。
这使得能够获得一种半导体器件，它使第一实施例中所述的截止状态泄漏电流很小，同时符合要求地执行用于ESD保护的N型MOS晶体管721所需的防止静电的功能，向内部元件的N型MOS晶体管提供高电流驱动能力，并使内部元件的P型MOS晶体管711的泄漏电流很小，而无需增加工序和占用面积。
对于其它构件，相似的标号用来表示图1所示的相似或相同的构件，而省略对它们的描述。

Claims (6)

1.一种半导体器件，包括：
设置在内部电路区域中的内部元件的至少一个N型MOS晶体管；以及
设置在外部连接端子与内部电路区域之间的用于ESD保护的N型MOS晶体管，用于ESD保护的所述N型MOS晶体管用于防止所述内部元件的N型MOS晶体管和其它内部元件因ESD引起的击穿，
其中，用于ESD保护的所述N型MOS晶体管的阈值电压设置成高于所述内部元件的所述N型MOS晶体管的阈值电压。
2.如权利要求1所述的半导体器件，其中，用于ESD保护的所述N型MOS晶体管的栅电极由P型多晶硅形成。
3.如权利要求2所述的半导体器件，其中：
所述内部电路区域包括所述内部元件的N型MOS晶体管和内部元件的P型MOS晶体管；以及
所述内部元件的所述N型MOS晶体管的栅电极和所述内部元件的所述P型MOS晶体管的栅电极由N型多晶硅形成。
4.如权利要求2所述的半导体器件，其中：
所述内部电路区域包括所述内部元件的N型MOS晶体管和内部元件的P型MOS晶体管；以及
所述内部元件的所述N型MOS晶体管的栅电极由N型多晶硅形成，而所述内部元件的所述P型MOS晶体管的栅电极由P型多晶硅形成。
5.如权利要求1所述的半导体器件，其中，用于ESD保护的所述N型MOS晶体管的沟道区中的P型杂质的浓度设置成高于所述内部元件的所述N型MOS晶体管的沟道区中的P型杂质的浓度。
6.如权利要求5所述的半导体器件，其中，除了P型衬底的杂质和P型阱区的杂质这两者其中之一之外，用于ESD保护的所述N型MOS晶体管的所述沟道区中的所述P型杂质还由用于调整在所述内部电路区域中形成的其它MOS晶体管的沟道浓度的P型杂质以及用于调整所述内部元件的所述N型MOS晶体管的沟道浓度的P型杂质形成。
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