CN102148246B

CN102148246B - 静电放电保护电路

Info

Publication number: CN102148246B
Application number: CN201010111174.7A
Authority: CN
Inventors: 黎坡
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2015-07-22
Anticipated expiration: 2030-02-10
Also published as: CN102148246A

Abstract

一种静电放电保护电路，用于对芯片管脚进行静电放电保护，包括：NMOS晶体管，其栅电极和源极接地，漏极连接所述芯片管脚，所述NMOS晶体管为本征NMOS晶体管，且其栅电极的掺杂类型为P型离子。本发明的ESD保护电路中所述本征NMOS晶体管内部寄生的NPN三极管较容易导通，避免了静电电压对器件造成的损坏。

Description

静电放电保护电路

技术领域

本发明涉及静电放电保护电路。

背景技术

集成电路工艺技术水平已经进入深亚微米阶段，随着器件的特征尺寸(CD，critical dimension)的不断减小，静电放电(ESD，Electrostatic Discharge)现象越来越容易损坏集成电路内部的器件。据统计，将近40％的集成电路失效问题是由静电放电引起的。因此，对集成电路进行ESD保护设计也变得尤为重要。

现有技术中的ESD保护电路主要是由MOS晶体管构成的，使用最广泛的有栅电极接地NMOS晶体管(GGNMOS，Gate-grounded NMOS)、栅电极接电源PMOS晶体管(GDPMOS，Gate-VDD PMOS)和可控硅(SCR，silicon-controlled rectifier)等。由于GGNMOS与CMOS工艺有很好的兼容性，因此得到了广泛的应用。

图1示出了现有技术中一种ESD保护电路的结构示意图。如图1所示，该ESD保护电路用于对芯片管脚102进行静电放电保护，包括NMOS晶体管101，其栅电极和源极接地，漏极连接所述芯片管脚102。

图2示出了图1所示的ESD保护电路的等效电路图。同时结合图1，图1中的NMOS晶体管101包括源极1012，栅电极1011，漏极1013和衬底1014，其内部包括一寄生的NPN三极管103和一寄生的衬底电阻104。当芯片管脚102输入正向的ESD脉冲时，一静电电压加在漏结(漏极1013和衬底1014之间)上，使得漏结反偏，如果所述静电电压过高，则使得漏结被击穿。由于衬底电阻104的存在，衬底1014的电压升高，当衬底1014的电压足够高时，使得源结(衬底1014和源极1012之间)正偏且导通，从而将漏结击穿形成的电流通过源极1012流入电源地，此时所述寄生的NPN三极管103开启，正向导通从而泄放ESD电流。

图1所示的ESD保护电路中，由于NMOS晶体管101的栅电极接地，因此，为了避免其为“常通”(already on)状态而影响芯片管脚102的正常输入输出，现有技术中的GGNMOS结构往往采用增强型NMOS，其阈值电压为正电压，因此栅电极接地后NMOS晶体管101为关断状态。在实际应用中，为了提高阈值电压，现有技术的ESD保护电路中的NMOS晶体管的衬底掺杂浓度很高，通常是经过离子注入形成P型阱区(P-well)后再在P型阱区中形成NMOS晶体管。结合图2，由于衬底1014的掺杂浓度很高，因而寄生的衬底电阻104的电阻值较小，使得所述寄生的NPN三极管103不容易导通，导致芯片管脚102及其内部器件容易受到静电放电的影响，造成损伤。

更多关于ESD保护电路的说明，请参考申请号为200710172933.9的中国专利申请。

发明内容

本发明解决的问题是提供一种静电放电保护电路，其较容易导通泄放静电电流，避免器件受到损伤。

为解决上述问题，本发明提供了一种ESD保护电路，用于对芯片管脚进行静电放电保护，包括：

NMOS晶体管，其栅电极和源极接地，漏极连接所述芯片管脚，

所述NMOS晶体管为本征NMOS晶体管(native NMOS)，且其栅电极的掺杂类型为P型离子。

可选的，所述本征NMOS晶体管包括：衬底，依次形成于所述衬底上的栅介质层和栅电极，以及直接形成于所述栅介质层和栅电极两侧的衬底内的源极和漏极。

可选的，所述本征NMOS晶体管的栅电极的掺杂浓度范围为1E19/cm³至10E19/cm³。

可选的，所述本征NMOS晶体管的衬底掺杂浓度范围为1E16/cm³至10E16/cm³。

可选的，所述本征NMOS晶体管的源极和漏极的掺杂浓度范围为1E19/cm³至10E19/cm³。

可选的，所述P型离子为硼(B)离子或铟(In)离子。

与现有技术相比，上述技术方案具有以下优点：本技术方案采用本征NMOS晶体管来构成ESD保护电路，其衬底掺杂浓度较低，使其内部寄生的三极管较容易导通，避免静电电压对器件的损伤。且其栅电极的掺杂类型为P型，阈值电压较高，栅电极接地后为关断状态，不会影响器件的正常输入输出。

附图说明

图1是现有技术的一种ESD保护电路的结构示意图；

图2是图1所示的ESD保护电路的等效内部结构示意图；

图3是本发明实施例的ESD保护电路的结构示意图；

图4是图3所示的ESD保护电路的等效内部结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

现有技术采用增强型NMOS来构成GGNMOS结构的ESD保护电路，其中增强型NMOS晶体管的衬底掺杂浓度较高，寄生的衬底电阻较小，从而使寄生的NPN三极管不容易导通，使得器件容易受到静电电压的影响而失效。

本发明的ESD保护电路采用本征NMOS晶体管来成GGNMOS结构，由于本征NMOS晶体管是直接形成于硅衬底中的，并非形成于P型阱区中，因此其衬底掺杂浓度较低，使得寄生的衬底电阻较大，使其内部寄生的NPN三极管基区的电压较高，因此其发射结更容易正偏导通，从而使晶体管内部寄生的NPN三极管更容易导通来泄放静电电流，避免器件损伤。

另外，现有技术中的本征NMOS晶体管通常为耗尽型器件，其阈值电压通常接近0，直接将其应用于GGNMOS结构会导致ESD电路为常通状态，使得芯片管脚接地，影响其正常的输入输出。本发明技术方案采用的本征NMOS晶体管的栅电极的掺杂类型为P型，使得栅电极与衬底之间的功函数差(work function difference)较大，增大了阈值电压，等效为增强型器件。因此，本发明ESD保护电路在保证“常断”状态的同时增大了NMOS晶体管的衬底电阻，更容易导通来泄放静电电流，避免了器件损伤。

图3为本发明实施例的ESD保护电路的结构示意图，用于对芯片管脚202进行静电保护，包括：本征NMOS晶体管201，其栅电极和源极接地，漏极连接所述芯片管脚202，其中，所述本征NMOS晶体管201的栅电极为P型掺杂。

图4为本发明实施例的ESD保护电路的等效内部结构示意图，结合图3，所述本征NMOS晶体管201包括：衬底2014、依次形成于衬底2014上的栅介质层(图中未示出)和栅电极2011、以及直接形成于所述栅介质层和栅电极2011两侧的衬底内的源极2012和漏极2013。其中，所述栅电极2011、源极2012和衬底2014接地，漏极2013连接芯片管脚202。

需要说明的是，所述源极2012和漏极2014直接形成于衬底2014内，指的是本征MOS晶体管的源极103a和漏极104a、源极/漏极之间的沟道均直接形成在半导体衬底内，半导体衬底内没有形成掺杂阱，其与常规形成于掺杂的阱区中的MOS晶体管的源极和漏极不同。由于所述本征NMOS晶体管201为本征MOS晶体管，是直接形成于半导体衬底内的，与常规的MOS晶体管不同，其半导体衬底中并未形成有掺杂的阱区(well)，因此所述本征NMOS晶体管201的衬底2014的掺杂浓度较低。本实施例中，所述衬底2014为P型掺杂，掺杂浓度范围为1E16/cm³至10E16/cm³，本实施例中优选为5E16/cm³。

所述源极2012和漏极2013的掺杂类型为N型，本实施例中其掺杂浓度范围为1E19/cm³至10E19/cm³，本实施例中优选为5E19/cm³。

所述栅电极2011的材料为多晶硅，掺杂类型为P型，如B离子或In离子，本实施例中其掺杂浓度范围为1E19/cm³至10E19/cm³，本实施例中优选为5E19/cm³。

所述本征NMOS晶体管201的形成方法与常规的MOS晶体管略有不同，主要包括；在半导体衬底上依次形成栅介质层和栅电极；对所述栅电极和栅介质层两侧的半导体衬底进行N型离子注入，形成N型掺杂的源极和漏极；对所述栅电极进行P型离子注入，形成P型掺杂的栅电极。其中，所述源极和漏极是直接形成于半导体衬底中的，并未在半导体衬底内形成掺杂的阱区。另外，所述NMOS晶体管201还可以包括形成于源极和漏极中的LDD结构，以及形成于栅电极和栅介质层两层的半导体衬底上的侧墙。

现有技术的本征NMOS晶体管的多晶硅栅电极通常为N型掺杂或非掺杂的，其栅电极与衬底之间的功函数差较小，因此阈值电压较低，接近于0，为常通状态，并不能用于GGNMOS结构的ESD保护电路中。而本实施例中采用的本征NMOS晶体管的栅电极2011的掺杂类型P型，增大了栅电极2011与衬底2014之间的功函数差，从而增大了其阈值电压，使其阈值电压大于0，接地后所述本征NMOS晶体管为关断状态，因此不会对芯片管脚202的输入输出造成影响。

与现有技术类似的，所述本征NMOS晶体管201中也存在寄生的NPN三极管203，其基极为所述本征NMOS晶体管201的衬底2014，发射极为所述本征NMOS晶体管201的源极2012，集电极为所述本征NMOS晶体管201的漏极2013。另外，所述NMOS晶体管201中还有寄生的衬底电阻204。

当所述芯片管脚202输入正向的静电脉冲时，一静电电压加在漏结(漏极2013和衬底2014之间)上，使得漏结反偏，如果所述静电电压足够高，则使得漏结被击穿，击穿电流通过衬底2014内的寄生的衬底电阻204流入电源地。本实施例的技术方案中，由于采用本征NMOS晶体管201，其衬底2014的掺杂浓度较低，因而所述衬底电阻204的电阻值较大，当所述击穿电流流过衬底电阻204时，在所述衬底电阻204两端形成的压差较大，所述寄生的NPN三极管203的基极电压较大，从而使得所述源结(衬底2014和源极2011之间)容易正偏导通，使得整个NPN三极管203导通，将静电电流泄放至电源地，保护芯片管脚202及与其连接的内部器件免受静电电压的损伤。

从另一个角度来看，由于所述本征NMOS晶体管201是直接形成于半导体衬底中的，并没有形成掺杂的阱区，所述衬底2014的掺杂浓度较小，因而相当于所述寄生的NPN三极管203的基极的掺杂浓度较小，使得所述寄生的NPN三极管203的电流增益系数(β)较大，使其在输入静电电压时更容易导通，避免了芯片内部的器件受到损伤。

综上，上述实施例的技术方案中，采用本征NMOS晶体管构成GGNMOS结构的ESD保护电路，由于其衬底掺杂浓度，增大了寄生的衬底电阻，使得所述本征NMOS晶体管内部寄生的NPN三极管容易导通释放静电电流。同时，本技术方案采用的本征NMOS晶体管的栅电极的掺杂类型为P型，使得本征NMOS晶体管的阈值电压较大，其栅电极接地后为断开状态，并不会对芯片管脚的输入输出功能造成影响。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种静电放电保护电路，用于对芯片管脚进行静电放电保护，包括：

NMOS晶体管，其栅电极和源极接地，漏极连接所述芯片管脚，

其特征在于，

所述NMOS晶体管为本征NMOS晶体管，所述本征NMOS晶体管包括：衬底，依次形成于所述衬底上的栅介质层和栅电极，以及直接形成于所述栅介质层和栅电极两侧的衬底内的源极和漏极；

所述源极和漏极直接形成于所述栅介质层和栅电极两侧的衬底内指的是，本征晶体管的源极和漏极、源极/漏极之间的沟道均直接形成在衬底内，衬底内没有形成掺杂阱；

所述本征NMOS晶体管的栅电极为P型掺杂。

2.根据权利要求1所述的静电放电保护电路，其特征在于，所述本征NMOS晶体管的栅电极的掺杂浓度范围为1E19/cm³至10E19/cm³。

3.根据权利要求1所述的静电放电保护电路，其特征在于，所述本征NMOS晶体管的衬底掺杂浓度范围为1E16/cm³至10E16/cm³。

4.根据权利要求1所述的静电放电保护电路，其特征在于，所述本征NMOS晶体管的源极和漏极的掺杂浓度范围为1E19/cm³至10E19/cm³。

5.根据权利要求1所述的静电放电保护电路，其特征在于，所述P型离子为B离子或In离子。