CN101211910A - 用于保护半导体集成电路的器件 - Google Patents
用于保护半导体集成电路的器件 Download PDFInfo
- Publication number
- CN101211910A CN101211910A CNA2007101947954A CN200710194795A CN101211910A CN 101211910 A CN101211910 A CN 101211910A CN A2007101947954 A CNA2007101947954 A CN A2007101947954A CN 200710194795 A CN200710194795 A CN 200710194795A CN 101211910 A CN101211910 A CN 101211910A
- Authority
- CN
- China
- Prior art keywords
- pad
- high voltage
- transistor
- voltage transistor
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 13
- 230000015556 catabolic process Effects 0.000 claims abstract description 12
- 230000001681 protective effect Effects 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 14
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000005405 multipole Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 208000033065 inborn errors of immunity Diseases 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 208000028529 primary immunodeficiency disease Diseases 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明的实施方式涉及一种用于保护半导体IC器件使之不静电放电的器件。根据本发明的实施方式，该器件具有快的反映速度和抗ESD的稳定运行，并且可以有效地保护半导体IC的内部电路防止低于结击穿电压的ESD电压。根据本发明的实施方式，用于保护该半导体IC的器件可以包含焊盘、电连接到该焊盘的内部电路、以及保护电路，其当由于静电放电引起的过电压施于所述焊盘时，在所述焊盘和所述内部电路之间形成放电路径并断开所述焊盘和内部电路。
Description
本发明要求享有2006年12月29日提交的韩国专利申请No.10-2006-0137353的权益，在此引入其全部内容作为参考。
技术领域
本发明涉及一种半导体器件，并且更尤其涉及一种用于保护半导体集成电路(IC)器件使之不静电放电(ESD)的器件。
背景技术
互补型金属氧化物半导体(CMOS)IC器件可以使用厚度较小的栅氧化物薄膜。因此，CMOS IC器件易于静电放电(ESD)。
当静电电荷在具有不同静电势的两个物体之间传送时，ESD可以发生。
由于ESD导致大量能量可以在约150ns或更短的时间内瞬间释放，所以可能会损坏CMOS IC器件。尤其是，ESD可以是与纳米级IC器件可靠性相关的重要因素。
由于ESD，可能发生硅的热击穿，由于瞬时高电流金属接触点可能融化，或者由于高电压和过大应力，可能发生栅氧化膜的绝缘击穿，从而导致IC芯片失效。
在人体模型ESD应力(stress)中，商用IC产品的EDS标准可以是2kV，以及在机械模型(MM)ESD应力中，ESD标准可以是200V。
为了避免这样的ESD应力，ESD保护电路可以安装在芯片上。因此，可以避免ESD应力以及可以保护IC芯片。
图1是示出相关技术的ESD保护器件的电流图。如图1所示，接地栅NMOS(GGNMOS)可用作ESD保护电路。
ESD保护电路可以具有很大的尺寸。然而，如果保护电路的尺寸大，则寄生元件可以在输入终端增加。
参见图1，相关技术ESD保护电路12可以在焊盘(pad)10和内部电路16之间连接。
内部电路16可以通过在VDD和VSS之间的输入缓冲器14连接到焊盘10。输入缓冲器14可以包含以逆变结构中在VDD和VSS之间连接的PMOS晶体管P1和NMOS晶体管N1。
相关技术ESD保护电路12可以包括多个(8到10个)GGNMOS M11、M12、M13、M14、M15、M16、M17和M18，其可以在焊盘10和接地VSS之间平行排列。GGNMOS的栅极和源极可以通过衬底(或阱)连接到VSS并且其漏极可以连接到焊盘10。
因此，GGNMOS可以具有包含其中可以连接源极、衬底以及漏极的npn双极型晶体管的结构。因为npn双极型晶体管可以是块器件，与MOSFET可以是表面器件不同，在ON状态下将消耗大量电流。
当IC芯片正常运行时，即当通过焊盘10施加额定电压时，GGNMOS可能截止。因此，栅极电压Vgs可能是0并且电流可能不在GGNMOS的漏极和源极之间流动。
当在IC芯片中发生ESD时，可以经由焊盘10向GGNMOS的漏极施加高电场，并且在反向偏压漏极/衬底结中可以发生碰撞电离或雪崩。穿过衬底电阻器的电压可以增加npn双极型晶体管的基极一发射极电压。因此，npn双极型二极管可以开启。
当ESD电压具有正(+)极性时，包含在GGNMOS中的寄生npn双极型晶体管可以形成放电路径。寄生npn双极型二极管可以电断开输入缓冲器14和焊盘10来保护半导体IC芯片的内部电路16使之不受ESD电压影响。
相反，当ESD电压具有负(-)极性时，包含在GGNMOS中的正向连接pn二极管(p型衬底和n+漏极)可以形成放电路径来保护内部电路16。
然而，只有当所有的8到10个GGNMOS都工作时，才可以插入相关技术ESD保护电路。然而，由于布图或其他因素并且在低免疫性等级下可能发生失效，所以不是所有的GGNMOS都工作。
在相关技术ESD保护电路中，在GGNMOS使用横向寄生双极型操作时，由于高电压，在达到结击穿电压以前IC芯片的内部电路可以被冲击。
发明内容
本发明的实施方式涉及一种半导体器件，以及尤其涉及一种用于保护半导体集成电路(IC)器件使之不静电放电(ESD)的器件。
本发明的实施方式涉及一种保护半导体IC具有快的反映速度且稳定运行防止ESD的器件。
本发明的实施方式涉及一种用于保护半导体IC的器件，该器件可以有效保护半导体IC芯片的内部电路防止ESD电压低于结击穿电压。
本发明的实施方式涉及一种用于保护半导体IC的器件，该器件可以有效且稳定的运行，同时在半导体IC芯片上占有较小面积。
根据本发明的实施方式，用于保护半导体器件的器件可以包含焊盘、电连接到该焊盘的内部电路以及保护电路，当由于静电放电而使过电压施加到焊盘时，该保护电路在焊盘和内部电路之间形成放电路径并且断开焊盘和内部电路。
根据本发明的实施方式，该保护电路可以包括在焊盘和内部电路之间以多级形态平行连接的多个接地栅NMOS(GGNMOS)，以及在焊盘和多个GGNMOS之间连接的高压晶体管。
根据本发明的实施方式，该保护电路可以包括以多级形态在焊盘和内部电路之间平行连接的多个接地栅极NMOS(GGNMOS)、在焊盘和多个GGNMOS之间连接的高压晶体管以及在多个GGNMOS的栅极和地之间连接的电阻器。
根据本发明的实施方式，该保护电路可以包括含有npn双极型晶体管和pnp双极型晶体管的硅可控整流器(SCR)以及连接在该SCR的阱和焊盘之间的高压晶体管。
附图说明
图1示出了相关技术ESD保护电路的电路图；
图2示出了根据实施方式的保护电路的电路图；
图3示出了根据实施方式的保护电路的电路图；
图4示出了根据实施方式的保护电路的电路图。
具体实施方式
图2示出了根据本发明实施方式的保护电路的电路图。
参见图2，根据本发明的实施方式，可以保护半导体IC器件的ESD保护器件20可以连接在焊盘10和输入缓冲器14之间。
该半导体IC芯片的内部电路16可以通过输入缓冲器14和ESD保护器件20电连接到焊盘10。
焊盘10可以作为通道并且可以将半导体IC芯片电连接到外部器件。
在图2中，尽管焊盘10可以是输入焊盘，根据本发明的实施方式，焊盘10可以是输出焊盘或功率焊盘(power pad)。
输入缓冲器14可以包括以逆变结构在VDD和VSS之间连接的PMOS晶体管P1和NMOS晶体管N1。然而，在本发明的实施方式中，输入缓冲器14的结构并不限于此例。
根据本发明的实施方式ESD保护器件可以包含可以在焊盘10和接地VSS之间平行连接的多个GGNMOS M11、M12、...以及M1n。根据本发明的实施方式，GGNMOS的栅极和源极可以通过衬底(或阱)平行连接到VSS并且GGNMOS的漏极可以连接到焊盘10。例如，8到10个GGNMOS可以平行连接。多个GGNMOS的漏极通常可以连接到焊盘10，并且其平行排列的栅极和源极通常通过衬底(或阱)连接到VSS。
在实施方式中，根据本发明实施方式的ESD保护器件20可以包括在焊盘10和GGNMOS的阱之间连接的高压晶体管D1。在实施方式中，在其中GGNMOS可以多极形态从焊盘10排列的ESD保护器件20中，高压晶体管D1也可以设置在焊盘10的侧部。高压晶体管D1可以设置在焊盘10和以多级形态排列的GGNMOS之间。
高压晶体管D1的栅极和漏极可以平行连接到焊盘10，并且高压晶体管D1的源极可以连接到GGNMOS的P型衬底(即，P型阱)。
在根据本发明实施方式的ESD保护器件20中，在每一个GGNMOS的连接结构中，每一个GGNMOS的栅极和源极都平行连接到VSS，并且每一个GGNMOS的漏极可以连接到焊盘10，不同于相关技术ESD保护器件。
每一个GGNMOS的阱和高压晶体管D1的源极通常可以连接到VSS。即，每一个GGNMOS的P型衬底(即，P型阱)可以连接到VSS，高压晶体管D1的源极可以连接到P型衬底(即，P型阱)，以及每一个GGNMOS的栅极和源极可以平行连接。
在实施方式中，高压晶体管D1的阈值电压可以等于或大于在内部电路16中使用的晶体管的工作电压的两倍，并且小于结击穿电压。
当IC芯片正常工作时，即，当施加到焊盘10的信号是额定电压时，低于阈值电压的电压可以施加到高压晶体管D1，从而该高压晶体管截止。因此，施于焊盘10的信号可以通过输入缓冲器14发送到内部电路16。
相反，如果ESD发生并且将远大于额定电压的过电压施加到焊盘10，放电路径可以根据本发明的实施方式的ESD保护器件20形成，并且焊盘10和输入缓冲器14断开。即当ESD发生时，高压晶体管D1导通并且通过高压晶体管D1流动的电流从高压晶体管D1的源极流到GGNMOS的P型阱。根据本发明的实施方式，流入P型阱的电流通过接地VSS流出。由于P型阱的阻抗，通过地流出的电流可以产生电势差。
由于所产生的电势差，P型阱的电势增加。由于增加的电势，在P型阱和GGNMOS的漏极之间的绝缘击穿值可以减小。因此，根据本发明实施方式的ESD保护器件20能够在比含有GGNMOS的相关技术ESD保护器件的电压低的电压下快速并稳定地运行。
图3示出了根据本发明实施方式的保护电路的电路图。
在图3中所示的电路图类似于在图2中示出的电路，其中包含多个GGNMOS和高压晶体管D1。
然而，图3中的电路，在高压晶体管D1和GGNMOS的连接结构方面不同。即，高压晶体管D1的源极和GGNMOS的栅极可通过电阻器Rp连接到VSS。
在实施方式中，高压晶体管D1可以设置在焊盘10和以多极形态排列的GGNMOS之间。
高压晶体管D1的栅极和漏极可以平行连接到焊盘10，并且高压晶体管D1的源极和GGNMOS的栅极可以通过电阻器Rp连接到VSS。GGNMOS的源极可以通过阱连接到VSS，并且GGNMOS的漏极可以连接到焊盘10。因此，GGNMOS的漏极通常可以连接到焊盘10并且GGNMOS的源极通常可以通过衬底(或阱)连接到VSS。
根据本发明实施方式的保护器件30也可以包含电阻器Rp。可以利用Rp控制GGNMOS的栅极电压。
由于可以利用Rp控制GGNMOS的栅极电压，有可能防止在ESD保护电路中由于高压晶体管D1的使用而导致面积增加。
根据本发明的实施方式，电阻器Rp可以由多晶硅形成。电阻器Rp可以解决在导通高压晶体管D1时产生的应力。因此，该电路可以使用小面积执行并且可以抑制由于受热对电路带来的损坏。
当IC芯片正常运行时，即，当施于焊盘10的信号是额定电压时，低于阈值电压的电压可以施于高压晶体管D1，从而该高压晶体管截止。因此，施于焊盘10的信号可以通过输入缓冲器14发送到内部电路16。
相反，如果ESD发生并且将远大于额定电压的过电压施于焊盘10，根据本发明实施方式，放电路径可以通过ESD保护器件20形成，并且可以断开焊盘10和输入缓冲器14。即，如果ESD发生，高压晶体管可以导通并且流过高压晶体管D1的电流可以通过高压晶体管D1的源极、GGNMOS的栅极和电阻器Rp流入VSS。根据本发明的实施方式，与通过电阻器Rp的电势差相对应的电压可以施于所有GGNMOS的栅极。因此，该GGNMOS在低静电压下运行。
图4示出了根据本发明实施方式的保护电路的电路图。
在图4中示出的电路可以不同于没有使用GGNMOS的图2和图3中的电路。根据本发明实施方式的保护器件40使用可控硅整流器(SCR)代替GGNMOS。
由于SCR可以使用闩锁现象，仅通过一个SCR就可以解决极大的静电应力。由于SCR的容量，可以使用比8到10个GGNMOS保护器件电路的面积小的面积插入该电路。
然而，如果使用SCR，SCR运行所需的触发电压(也称作开关电压)可以很高。例如，在非常大规模的集成IC器件中，触发电压可以为约22V，其可以高于输入终端的栅氧化薄膜的绝缘击穿电压。因此，在SCR解决静电应力之前，IC芯片的内部电路可以击穿。
由于这些问题，已经开发了用于减少SCR触发电压的结构和技术。用于减少触发电压的结构，例如可以使用改进的横向SCR(MLSCR)或低电压触发SCR(LVTSCR)，或使用用于增加辅助触发电路(例如，栅耦合型技术、高温触发技术、GGNMOS触发方法、衬底触发方法以及双重触发方法等)的SCR的导通速度的技术。
然而，SCR并未广泛用于ESD保护器件。
然而，在实施方式中，为了减小SCR的触发电压，可以在LVTSCR的P型阱和焊盘10之间插入高压晶体管D1。
参见图4，根据本发明实施方式保护器件40可以在焊盘10和输入缓冲器14之间连接。保护器件40可以包括SCR 45和高压晶体管D1。
SCR 45可以具有2-终端/4-层pnpn(即，P+/N-阱/P-阱/N+)结构，其包含水平的npn晶体管和垂直的pnp双极型晶体管。在实施方式中，包含在SCR45中的npn或pnp晶体管不限于双极型晶体管。然而，为了便于描述，在此将以双极型晶体管为例来描述。
SCR 45的触发电压可以通过N-阱/P-阱的雪崩击穿电压来确定。
如果大于雪崩击穿电压的电压施于SCR 45阳极，并且SCR 45的阴极可以连接到接地VSS，则可以由雪崩现象产生空穴/电子流。
所产生的空穴流可以流到经由P-阱连接到接地VSS的P+区，并且所产生的电子流可以流到经由N-阱连接到SCR 45的阳极的N+区。
如果穿过P-阱电阻器(Rp-阱)或N-阱电阻器(Rn-阱)的电势差大于双极型晶体管的阈值电压(例如，0.7V)，则npn双极型晶体管或pnp双极型晶体管可以导通。因此，空穴流或电子流可以进一步加强npn双极型晶体管或pnp双极型晶体管的偏置。从而，可以发起SCR 45的闩锁操作。
当触发SCR 45来开始闩锁操作时，尽管雪崩击穿不重复，用于保持npn双极型晶体管和pnp双极型晶体管的导通状态的保持电流可以通过正反馈再生机制产生。
在实施方式中，如果静电应力出现在IC芯片中并且大于额定电压的过电压施于焊盘10，则高压晶体管D1可以导通并且流过高压晶体管D1的电流可以通过P-阱流到VSS。因此，由于P-阱的阻抗可以产生电势差。所产生的电势差可以驱动npn双极型晶体管。所驱动的npn双极型晶体管允许在较低的触发电压下驱动pnp双极型晶体管，该pnp双极型晶体管可以由从焊盘10施加到pnp双极型晶体管阳极的静电应力驱动。即，与仅使用SCR的情况相比，pnp双极型晶体管可以在较低触发电压下驱动。
根据本发明的实施方式，当静电应力通过焊盘施加时，用于形成放电路径的装置(GGNMOS或SCR)的工作电压或触发电压可以减少。因此，可以增加ESD保护器件抵抗静电应力的反应速度。从而，静电应力可以在较短时间内移除。
根据本发明的实施方式，由于静电应力有可能有效防止半导体芯片的故障。
根据本发明的实施方式，由于形成放电路径的所有元件的操作可以可靠地进行，从而可能更加稳定地执行ESD保护器件。另外，可能提供能够执行有效操作同时占用较小面积的ESD保护器件。
对于本领域的技术人员来说，在所公开的实施方式中进行各自改进和变型是显而易见的。因此，所公开的本发明实施方式意欲覆盖落入在本发明的所附权利要求书范围内的改进和变型。应该理解，当提到一个层位于另一个层或衬底“之上”或“上方”时，该层可以直接位于另一层或衬底的正上方，或者也可以存在插入层。
Claims (23)
1.一种器件，包括：
焊盘；
电连接到所述焊盘的内部电路；以及
保护电路，其在所述焊盘和所述内部电路之间耦合并配置以形成放电路径，以及当过电压施于所述焊盘时，断开所述焊盘和所述内部电路。
2.根据权利要求1所述的器件，其特征在于，当额定电压施于所述焊盘时，所述保护电路配置用于电连接所述焊盘和所述内部电路。
3.根据权利要求1所述的器件，其特征在于，当额定电压施加到所述焊盘时，所述保护电路断开以将所施加的额定电压发送到所述内部电路，并且当高于所述额定电压的所述过电压施加到所述焊盘时，所述保护电路导通以形成所述放电路径。
4.根据权利要求1所述的器件，其特征在于，所述保护电路包含：
多个接地栅NMOS，其以多级形态在所述焊盘和所述内部电路之间平行连接；以及
在所述焊盘和所述多个接地栅NMOS之间连接的高压晶体管。
5.根据权利要求4所述的器件，其特征在于，所述高压晶体管的栅极和漏极平行连接到所述焊盘，并且所述高压晶体管的源极接地。
6.根据权利要求4所述的器件，其特征在于，所述多个接地栅NMOS的漏极通常连接到所述焊盘，并且所述多个接地栅NMOS的栅极和源极通常平行接地。
7.根据权利要求4所述的器件，其特征在于，所述高压晶体管的源极和所述多个接地栅NMOS的栅极和源极通过所述接地栅NMOS的阱接地。
8.根据权利要求4所述的器件，其特征在于，所述高压晶体管的阈值电压等于或大于所述内部电路工作电压的两倍并小于结击穿电压。
9.根据权利要求4所述的器件，其特征在于，当额定电压施加到所述焊盘时，将低于所述高压晶体管的阈值电压的电压施加到所述高压晶体管，所述高压晶体管截止，并且将所施加的额定电压发送到所述内部电路，以及其中当高于所述额定电压的过电压施加到所述焊盘时，所述高压晶体管导通以形成接地的所述放电路径。
10.根据权利要求9所述的器件，其特征在于，当由于电流流过导通的高压晶体管使得穿过所述接地栅NMOS的阱的电势差增加时，所增加的电势差减小所述保护电路的工作电压。
11.根据权利要求4所述的器件，其特征在于，所述保护电路包含在所述多个接地栅NMOS栅极和地之间连接的电阻器。
12.根据权利要求11所述的器件，其特征在于，所述多个接地栅NMOS的电阻器和栅极通常连接到所述高压晶体管的源极。
13.根据权利要求1所述的器件，其特征在于，所述保护电路包含：
多个接地栅NMOS，其以多级形态中在所述焊盘和所述内部电路之间平行连接；
高压晶体管，其在所述焊盘和所述多个接地栅NMOS之间连接；以及
电阻器，其在所述多个接地栅NMOS和地之间连接。
14.根据权利要求13所述的器件，其特征在于，所述电阻器包含多晶硅。
15.根据权利要求13所述的器件，其特征在于，所述高压晶体管的栅极和漏极平行连接到所述焊盘，并且所述高压晶体管的源极和所述多个接地栅NMOS的栅极通常连接到所述电阻器。
16.根据权利要求13所述的器件，其特征在于，所述多个接地栅NMOS的漏极通常连接到所述焊盘，所述多个接地栅NMOS的栅极通常连接到所述电阻器，以及所述多个接地栅NMOS的源极通常接地。
17.根据权利要求13所述的器件，其特征在于，所述高压晶体管的源极和所述多个接地栅NMOS的栅极通过所述电阻器接地，并且所述多个接地栅NMOS的源极通常接地。
18.根据权利要求13所述的器件，其特征在于，当高于额定电压的过电压施加到所述焊盘时，所述高压晶体管导通，由于电流流过导通的所述高压晶体管，相应于穿过所述电阻器电势差的电压施加到所述多个接地栅NMOS的栅极，并且所述接地栅NMOS的工作电压减小。
19.根据权利要求1所述的器件，其特征在于，所述保护电路包含：
包含npn双极型晶体管和pnp双极型晶体管的硅可控整流器；以及
在所述硅可控整流器的阱和所述焊盘之间连接的高压晶体管。
20.根据权利要求19所述的器件，其特征在于，所述硅可控整流器包含2-终端/含有所述npn双极型晶体管和所述pnp双极型晶体管的4-层pnpn结构。
21.根据权利要求19所述的器件，其特征在于，所述高压晶体管在所述npn双极型晶体管的P-阱和所述焊盘之间。
22.根据权利要求19所述的器件，其特征在于，当高于所述额定电压的过电压施加到所述焊盘时，所述高压晶体管导通，并且由于电流流过所述导通的所述高压晶体管，穿过所述npn双极型晶体管的P-阱的电势差驱动所述npn双极型晶体管。
23.根据权利要求22所述的器件，其特征在于，当驱动所述npn双极型晶体管时，所述pnp双极型晶体管在较低的触发电压下驱动。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137353 | 2006-12-29 | ||
| KR1020060137353A KR100831269B1 (ko) | 2006-12-29 | 2006-12-29 | 반도체 집적회로 소자를 정전기 방전으로부터 보호하는장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101211910A true CN101211910A (zh) | 2008-07-02 |
Family
ID=39582621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007101947954A Pending CN101211910A (zh) | 2006-12-29 | 2007-12-06 | 用于保护半导体集成电路的器件 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7869175B2 (zh) |
| KR (1) | KR100831269B1 (zh) |
| CN (1) | CN101211910A (zh) |
| TW (1) | TWI370535B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104578036A (zh) * | 2015-01-27 | 2015-04-29 | 京东方科技集团股份有限公司 | 一种静电保护电路、静电保护系统及显示器件 |
| CN106783839A (zh) * | 2015-11-19 | 2017-05-31 | 意法半导体有限公司 | 具体用于防止过电压的电子设备 |
| CN110008490A (zh) * | 2015-03-17 | 2019-07-12 | 英飞凌科技奥地利有限公司 | 用于双重区域分割的系统和方法 |
| CN110416209A (zh) * | 2019-07-29 | 2019-11-05 | 成都芯图科技有限责任公司 | 一种具有新型反馈结构的半导体功率晶体管及集成电路与封装结构 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8693148B2 (en) | 2009-01-08 | 2014-04-08 | Micron Technology, Inc. | Over-limit electrical condition protection circuits for integrated circuits |
| CN102148246B (zh) * | 2010-02-10 | 2015-07-22 | 上海华虹宏力半导体制造有限公司 | 静电放电保护电路 |
| US8611058B2 (en) | 2011-08-23 | 2013-12-17 | Micron Technology, Inc. | Combination ESD protection circuits and methods |
| US8724268B2 (en) | 2011-08-30 | 2014-05-13 | Micron Technology, Inc. | Over-limit electrical condition protection circuits and methods |
| US8848326B2 (en) * | 2012-03-09 | 2014-09-30 | Globalfoundries Singapore Pte. Ltd. | Cross-domain ESD protection scheme |
| JP2017212295A (ja) | 2016-05-24 | 2017-11-30 | 東芝メモリ株式会社 | 半導体装置 |
| US9882003B1 (en) | 2016-07-11 | 2018-01-30 | Tower Semiconductor Ltd. | Device and system of a silicon controlled rectifier (SCR) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW247368B (en) * | 1993-09-29 | 1995-05-11 | Seiko Epuson Co | Current regulating semiconductor integrate circuit device and fabrication method of the same |
| US6016002A (en) | 1996-12-20 | 2000-01-18 | Texas Instruments Incorporated | Stacked silicon-controlled rectifier having a low voltage trigger and adjustable holding voltage for ESD protection |
| TW454328B (en) * | 1998-10-22 | 2001-09-11 | Winbond Electronics Corp | ESD protection circuit triggered by diodes |
| KR20020055936A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 정전기 방전 보호 회로 |
| US7170726B2 (en) * | 2003-01-16 | 2007-01-30 | Silicon Integrated Systems Corp. | Uniform turn-on design on multiple-finger MOSFET for ESD protection application |
| US7224560B2 (en) * | 2003-02-13 | 2007-05-29 | Medtronic, Inc. | Destructive electrical transient protection |
| US7342281B2 (en) | 2004-12-14 | 2008-03-11 | Electronics And Telecommunications Research Institute | Electrostatic discharge protection circuit using triple welled silicon controlled rectifier |
| KR100664377B1 (ko) * | 2004-12-30 | 2007-01-02 | 동부일렉트로닉스 주식회사 | 반도체-제어 정류기 정전 방전 보호회로 |
-
2006
- 2006-12-29 KR KR1020060137353A patent/KR100831269B1/ko active IP Right Grant
-
2007
- 2007-10-11 US US11/870,902 patent/US7869175B2/en active Active
- 2007-10-17 TW TW096138908A patent/TWI370535B/zh not_active IP Right Cessation
- 2007-12-06 CN CNA2007101947954A patent/CN101211910A/zh active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104578036A (zh) * | 2015-01-27 | 2015-04-29 | 京东方科技集团股份有限公司 | 一种静电保护电路、静电保护系统及显示器件 |
| CN104578036B (zh) * | 2015-01-27 | 2018-05-01 | 京东方科技集团股份有限公司 | 一种静电保护电路、静电保护系统及显示器件 |
| CN110008490A (zh) * | 2015-03-17 | 2019-07-12 | 英飞凌科技奥地利有限公司 | 用于双重区域分割的系统和方法 |
| CN110008490B (zh) * | 2015-03-17 | 2022-11-25 | 英飞凌科技奥地利有限公司 | 用于双重区域分割的系统和方法 |
| CN106783839A (zh) * | 2015-11-19 | 2017-05-31 | 意法半导体有限公司 | 具体用于防止过电压的电子设备 |
| CN106783839B (zh) * | 2015-11-19 | 2019-12-13 | 意法半导体有限公司 | 具体用于防止过电压的电子设备 |
| CN110416209A (zh) * | 2019-07-29 | 2019-11-05 | 成都芯图科技有限责任公司 | 一种具有新型反馈结构的半导体功率晶体管及集成电路与封装结构 |
| CN110416209B (zh) * | 2019-07-29 | 2021-09-28 | 成都芯图科技有限责任公司 | 一种具有反馈结构的半导体功率晶体管及集成电路与封装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7869175B2 (en) | 2011-01-11 |
| TWI370535B (en) | 2012-08-11 |
| TW200828557A (en) | 2008-07-01 |
| US20080157204A1 (en) | 2008-07-03 |
| KR100831269B1 (ko) | 2008-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101211910A (zh) | 用于保护半导体集成电路的器件 | |
| TWI283921B (en) | ESD protection unit having low voltage triggered BJT | |
| CN101728820B (zh) | 用于触发双重scr esd保护的电源箝位电路和方法 | |
| KR100239424B1 (ko) | 정전기 보호회로 | |
| CN1829411B (zh) | 静电放电电路 | |
| US6479872B1 (en) | Dynamic substrate-coupled electrostatic discharging protection circuit | |
| EP3116026B1 (en) | Silicon controlled rectifier | |
| CN104578027A (zh) | 高压可承受电源钳位 | |
| CN102034858A (zh) | 一种用于射频集成电路静电放电防护的双向可控硅 | |
| US9029910B2 (en) | Programmable SCR for ESD protection | |
| CN101290933A (zh) | 静电放电保护装置 | |
| JP2006319330A (ja) | 静電気放電保護装置 | |
| CN102544115B (zh) | 一种低触发电压高镇流电阻的scr esd保护器件 | |
| CN104716132B (zh) | 一种低触发电压和高维持电压的硅控整流器及其电路 | |
| CN109698195B (zh) | 一种小回滞双向瞬态电压抑制器及其应用 | |
| CN112599522B (zh) | 一种快速开启均匀导通双向静电浪涌保护ic | |
| US9536869B2 (en) | Electrostatic discharge protection apparatus and method therefor | |
| US6466423B1 (en) | Electrostatic discharge protection device for mixed voltage application | |
| CN103633086A (zh) | 一种用于esd保护的低触发电压抗闩锁scr | |
| CN100525000C (zh) | 器件充电模式静电放电保护结构 | |
| KR100504203B1 (ko) | 반도체장치의 보호소자 | |
| CN102938403B (zh) | 一种用于esd保护的低压触发scr器件 | |
| CN107579065A (zh) | 一种高维持电压可控硅静电防护器件 | |
| CN111725206B (zh) | Pmos触发的scr器件、scr器件的制造方法及scr静电保护电路 | |
| TW201327767A (zh) | 具有元件充電模式靜電放電防護之積體電路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20080702 |