JP2017212295A - 半導体装置 - Google Patents

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Abstract

【課題】ＥＳＤ耐圧を向上させる。
【解決手段】実施形態に係る半導体装置は、端子１０に接続される第１及び第２配線２２と、接地電圧配線２０に接続される第３及び第４配線と、第１配線２２及び第３配線２１ａに接続された第１ＮＭＯＳトランジスタ１２と、第１配線２２及び第４配線２１ｂに接続された第２ＮＭＯＳトランジスタ１２と、第２配線２２及び第４配線２１ｂに接続された第３ＮＭＯＳトランジスタ１２とを含む。第１配線２２から、第１ＮＭＯＳトランジスタ１２及び第３配線２１ａを介して、接地電圧配線２０に至る第１電流経路の抵抗値は、第１配線２２から、第２ＮＭＯＳトランジスタ１２及び第４配線２１ｂを介して、接地電圧配線２０に至る第２電流経路の抵抗値よりも高い。
【選択図】図３

Description

実施形態は、半導体装置に関する。
半導体装置では、静電気放電（ＥＳＤ：electro static discharge）により発生した高電圧パルス（サージ）から内部回路を保護するために、ＥＳＤ保護回路が組み込まれている。
特開２００２−１１０９０９号公報 特開２００７−１９４１３号公報
ＥＳＤ耐圧を向上できる半導体装置を提供する。
実施形態に係る半導体装置は、外部機器と接続される端子に接続される第１及び第２配線と、接地電圧配線に接続される第３及び第４配線と、第１配線にソース及びドレインの一方が接続され、第３配線にソース及びドレインの他方が接続され、接地電圧配線にゲートが接続された第１ＮＭＯＳトランジスタと、第１配線にソース及びドレインの一方が接続され、第４配線にソース及びドレインの他方が接続され、接地電圧配線にゲートが接続された第２ＮＭＯＳトランジスタと、第２配線にソース及びドレインの一方が接続され、第４配線に前記ソース及びドレインの他方が接続され、接地電圧配線にゲートが接続された第３ＮＭＯＳトランジスタとを含む。端子から接地電圧配線にＥＳＤによる放電電流が流れる際、第１配線から、第１ＮＭＯＳトランジスタ及び第３配線を介して、接地電圧配線に至る第１電流経路の抵抗値は、第１配線から、第２ＮＭＯＳトランジスタ及び第４配線を介して、接地電圧配線に至る第２電流経路の抵抗値よりも高い。
図１は、第１実施形態に係る半導体装置が備えるＥＳＤ保護回路の回路図である。 図２は、第１実施形態に係る半導体装置が備える電極パッドとＶＳＳ配線のレイアウト図である。 図３は、図２における領域ＡＲ１のレイアウト図である。 図４は、図３におけるＦ３ａ−Ｆ３ｂ線に沿った断面図である。 図５は、第２実施形態に係る半導体装置が備える電極パッドとＶＳＳ配線のレイアウト図である。 図６は、図５における領域ＡＲ２のレイアウト図である。 図７は、図６におけるＦ６ａ−Ｆ６ｂ線に沿った断面図である。 図８は、第３実施形態に係る半導体装置が備える電極パッドとＶＳＳ配線のレイアウト図である。 図９は、図８における領域ＡＲ３のレイアウト図である。 図１０は、図９におけるＦ９ａ−Ｆ９ｂ線に沿った断面図である。 図１１は、第４実施形態に係る半導体装置が備えるＯＤＴ回路、ＯＣＤ回路、及びＥＳＤ保護回路の回路図である。 図１２は、第４実施形態に係る半導体装置が備える電極パッド、ＶＳＳ配線、及びＶＣＣ２配線のレイアウト図である。 図１３は、図１２における領域ＡＲ４のレイアウト図である。 図１４は、図１２における領域ＡＲ５のレイアウト図である。 図１５は、図１３におけるＦ１３ａ−Ｆ１３ｂ線と図１４におけるＦ１４ａ−Ｆ１４ｂ線とに沿った断面図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体装置について説明する。
１．１ 半導体装置が備えるＥＳＤ保護回路の構成について
まず、半導体装置が備えるＥＳＤ保護回路の構成について説明する。図１は、本実施形態に係る半導体装置が備えるＥＳＤ保護回路の回路図である。
図１に示すように、半導体装置１は、電極パッド１０、ＥＳＤ保護回路１１、及び入力バッファ１６を備える。なお、図１は、例として１つの電極パッド１０とこれに接続されるＥＳＤ保護回路１１及び入力バッファ１６を示しているが、他の電極パッド１０も同様の構成をしている。
電極パッド１０は、例えば外部機器と電気的に接続される入力端子である。半導体装置１は、電極パッド１０を介して、各種入力信号の取り込みを行う。なお、電極パッド１０の個数及び配置は任意である。
入力バッファ１６は、例えば外部機器からの入力信号を、内部回路（不図示）で処理するための適正な電圧レベル、クロック等に変換して、半導体装置１の内部回路に転送する。入力バッファ１６の入力端子は、ＥＳＤ保護回路１１を介して電極パッド１０に接続され、出力端子は、図示せぬ内部回路（例えば制御回路等）に接続される。
ＥＳＤ保護回路１１は、ＥＳＤによる高電圧パルス（サージ）が内部回路に印加されるのを抑制する。具体的には、ＥＳＤ保護回路１１は、接地電圧配線（以下、「ＶＳＳ配線」と呼ぶ）、及び図示せぬ接地電圧端子（以下、「ＶＳＳパッド」と呼ぶ）を介して、半導体装置１の外部にサージを放出（放電）する。ＥＳＤ保護回路１１は、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１２及び１３、並びに抵抗素子１４及び１５を備える。以下、ＮＭＯＳトランジスタ１２を、「第１トランジスタ１２」と呼び、ＮＭＯＳトランジスタ１３を「第２トランジスタ１３」と呼ぶ。
第１トランジスタ１２は、主にＨＢＭ（human body model）によるサージ（以下、「ＨＢＭサージ」と呼ぶ）を半導体装置１の外部に放電し、内部回路にＨＢＭサージが印加されるのを抑制する。ＨＢＭは、ＥＳＤを発生させる静電気帯電物体が、半導体装置１あるいは半導体装置１に接続された外部機器を操作する人体である場合のＥＳＤのモデルである。第１トランジスタ１２のソースまたはドレインのいずれか一方は、電極パッド１０に接続され、ソースまたはドレインのいずれか他方は、ＶＳＳ配線に接続される（接地される）。ＶＳＳ配線は、ＶＳＳパッドに接続される。第１トランジスタ１２のゲートは、抵抗素子１４を介して、ＶＳＳ配線に接続される（接地される）。また、第１トランジスタ１２のバックゲートは、ＶＳＳ配線に接続される（接地される）。すなわち第１トランジスタ１２は、ＧＧＮＭＯＳ（gate grounded NMOS）トランジスタである。なお、第１トランジスタ１２の個数は、１個に限定されず、複数の第１トランジスタ１２が並列に接続されても良い。
第２トランジスタ１３は、主にＣＤＭ（charged device model）によるサージ（以下、「ＣＤＭサージ」と呼ぶ）を半導体装置１の外部に放電し、内部回路にＣＤＭサージが印加されるのを抑制する。ＣＤＭは、半導体装置１が直接または間接的に静電気帯電し、外部機器に放電にする場合のＥＳＤモデルである。抵抗素子１５と第２トランジスタ１３の組み合わせにより、ＣＤＭサージ対策のＥＳＤ保護回路が構成される。
第２トランジスタ１３のソースまたはドレインのいずれか一方は、抵抗素子１５を介して電極パッド１０に接続される。第２トランジスタ１３のソースまたはドレインのいずれか他方、ゲート、及びバックゲートは、ＶＳＳ配線に接続される（接地される）。すなわち第２トランジスタ１３は、第１トランジスタ１２と同様にＧＧＮＭＯＳ（gate grounded NMOS）トランジスタである。なお、第２トランジスタ１３の個数は、１個に限定されず、複数の第２トランジスタ１３が並列に接続されても良い。更に、第２トランジスタ１３は、廃されても良い。
１．２ 第１トランジスタのレイアウトについて
次に、第１トランジスタ１２のレイアウトについて、図２及び図３を用いて説明する。以下の説明では、第１トランジスタ１２のドレインが電極パッド１０に接続され、ソースがＶＳＳ配線２０に接続されている場合について説明するが、第１トランジスタ１２のソースとドレインとを入れ替えても良い。
図２は、本実施形態に係る半導体装置が備える電極パッド１０及びＶＳＳ配線２０のレイアウト図である。図３は、図２における領域ＡＲ１を拡大したレイアウト図である。
図２に示すように、電極パッド１０とＶＳＳ配線２０とは、半導体基板に平行な第１方向Ｄ１に沿った１辺が隣接するように配置されている。電極パッド１０は、ＶＳＳ配線２０と隣接する１辺に、６本のドレイン配線２２が接続されている。ドレイン配線２２は、電極パッド１０と第１トランジスタ１２のドレインとを接続する。６本のドレイン配線２２は、第１方向Ｄ１に並んで配置され、それぞれが半導体基板に平行で、且つ第１方向Ｄ１に垂直な第２方向Ｄ２に伸びる。６本のドレイン配線２２は、第１方向Ｄ１に沿ってほぼ等間隔に配置される。６本のドレイン配線２２の配線長は、ほとんど同じである。
ＶＳＳ配線２０は、電極パッド１０と隣接する１辺に、７本のソース配線２１（２１ａ及び２１ｂ）が接続されている。ソース配線２１（２１ａ及び２１ｂ）は、ＶＳＳ配線２０と第１トランジスタ１２のソースとを接続する。７本のソース配線２１（２１ａ及び２１ｂ）は、第１方向Ｄ１に並んで配置され、それぞれが第２方向Ｄ２に伸びる。ソース配線２１（２１ａ及び２１ｂ）は、第１方向Ｄ１に沿って、ドレイン配線２２と交互に配置される。より具体的には、２本のソース配線２１（２１ａ及び２１ｂ）の間に、１本のドレイン配線２２が配置される。よって、ソース配線２１（２１ａ及び２１ｂ）の本数は、ドレイン配線２２の本数よりも１本多い。なお、ソース配線２１（２１ａ及び２１ｂ）及びドレイン配線２２の本数は、それぞれ任意である。但し、ソース配線２１（２１ａ及び２１ｂ）の本数は、ドレイン配線の本数よりも１本多い。
以下、第１方向Ｄ１において両端に配置されるソース配線と、他のソース配線とを区別する場合、両端に位置するソース配線を２１ａとし、他のソース配線を２１ｂとする。本実施形態においては、７本のソース配線２１（２１ａ及び２１ｂ）は、第１方向Ｄ１に沿ってほぼ等間隔に配置され、ドレイン配線２２との配線間隔もそれぞれほぼ等間隔となるように配置される。また、ソース配線２１ａの配線長は、ソース配線２１ｂの配線長よりも長い。
図２の例では、第１方向Ｄ１に沿って、ソース配線２１（２１ａ及び２１ｂ）とドレイン配線２２とが交互に配置される領域に１２個の第１トランジスタ１２が設けられている。より具体的には、第１方向Ｄ１において、ソース配線２１（２１ａ及び２１ｂ）とドレイン配線２２との間には、第１トランジスタ１２のゲート（不図示）が設けられている。そして、第１トランジスタ１２のドレインは、ドレイン配線２２に接続され、ソースは、ソース配線２１（２１ａ及び２１ｂ）に接続される。
以下、第１方向Ｄ１に沿って、ソース配線２１ａ及び２本のソース配線２１ｂと、これらの間に配置された２本のドレイン配線２２とを含む領域をＡＲ１とする。
次に、ソース配線２１（２１ａ及び２１ｂ）、ドレイン配線２２、及び第１トランジスタ１２のレイアウトの詳細について、図３を用いて説明する。
図３に示すように、ソース配線２１（２１ａ及び２１ｂ）とドレイン配線２２との間には、第２方向Ｄ２に伸びるゲート配線２３が設けられている。ゲート配線２３は、抵抗素子１４を介して、第１トランジスタ１２のゲートとＶＳＳ配線２０とを接続する。第１方向Ｄ１に沿って、ソース配線２１（２１ａ及び２１ｂ）及びドレイン配線２２が複数配置されている領域においては、第１方向Ｄ１に沿って、半導体基板上に複数の第１トランジスタ１２が設けられている。以下、半導体基板の表面近傍において、素子分離領域に囲まれ、複数の第１トランジスタが設けられている領域を活性化領域Ａ１と呼ぶ。第１トランジスタ１２のソースは、半導体基板に垂直な第３方向Ｄ３に伸びるコンタクトプラグ１１２ｓを介して、ソース配線２１（２１ａ及び２１ｂ）に接続される。同様に、第１トランジスタ１２のドレインは、第３方向Ｄ３に伸びるコンタクトプラグ１１２ｄを介して、ドレイン配線２２に接続され、ゲートは、第３方向Ｄ３に伸びるコンタクトプラグ１１２ｇを介して、ゲート配線２３にそれぞれ接続される。以下、コンタクトプラグ１１２ｓ、１１２ｄ、及び１１２ｇを特に区別しない場合には、コンタクトプラグ１１２と表記する。
より具体的には、第１トランジスタ１２は、隣接する第１トランジスタ１２とソース領域あるいはドレイン領域を共有するように配置されている。よって、１つのドレイン配線２２には、隣接する２つの第１トランジスタ１２のドレインが接続される。同様に１つのソース配線２１ｂには、隣接する２つの第１トランジスタ１２のソースが接続される。これに対し、ソース配線２１ａは第１方向Ｄ１において端部に位置しているため、ソース配線２１ａには１つの第１トランジスタ１２のソースが接続される。また、１２個の第１トランジスタ１２のゲートは、ゲート配線２３に共通に接続される。
本実施形態においては、ソース配線２１ａに接続されるコンタクトプラグ１１２ｓの個数は、ソース配線２１ｂに接続されるコンタクトプラグ１１２ｓの個数と、同じである。すなわち、ソース配線２１ａに接続される複数のコンタクトプラグ１１２ｓによる合成抵抗値は、ソース配線２１ｂに接続される複数のコンタクトプラグ１１２ｓによる合成抵抗値と、ほとんど同じである。図３の例では、ソース配線２１ａは、第２方向Ｄ２に沿って２列に配置された１２個のコンタクトプラグ１１２ｓを介して、１つ第１トランジスタ１２のソースに接続される。ソース配線２１ｂは、第２方向Ｄ２に沿って２列に配置された１２個のコンタクトプラグ１１２ｓを介して、２つの第１トランジスタ１２が共有するソースに接続される。
ドレイン配線２２は、第２方向Ｄ２に沿って２列に配置された１２個のコンタクトプラグ１１２ｄを介して、２つの第１トランジスタ１２が共有するソースに接続される。また、ゲート配線２３は、第２方向Ｄ２に沿って１列に配置された６個のコンタクトプラグ１１２ｇを介して、１つの第１トランジスタ１２のゲートに接続される。なお、ソース配線２１（２１ａ及び２１ｂ）、ドレイン配線２２、及びゲート配線２３にそれぞれ接続されるコンタクトプラグ１１２ｄ及び１１２ｇの個数は任意である。例えば、ソース配線２１（２１ａ及び２１ｂ）に接続されるコンタクトプラグ１１２ｓの個数と、ドレイン配線２２に接続されるコンタクトプラグ１１２ｄの個数は、異なっていても良い。また、例えば、ソース配線２１（２１ａ及び２１ｂ）、ドレイン配線２２、及びゲート配線２３にそれぞれ接続されるコンタクトプラグ１１２ｓ、１１２ｄ、及び１１２ｇの個数は、同じでも良い。
また、本実施形態におけるソース配線２１ａは、ソース配線２１ｂよりも長い。より具体的には、ソース配線２１ａにおいて、ソース配線２１ａとＶＳＳ配線２０との接続位置（ソース配線２１ａの端部）から、ソース配線２１ａと第１トランジスタ１２のソース（コンタクトプラグ１１２ｓ）との接続位置までの配線長をＬ１とする。同様に、ソース配線２１ｂにおける配線長をＬ２とする。すると、配線長Ｌ１とＬ２とは、Ｌ１≒２（Ｌ２）の関係となる。すなわち、ソース配線２１ａの配線長Ｌ１は、ソース配線２１ｂの配線長Ｌ２のほぼ２倍となる。
１．３ 第１トランジスタの断面構成について
次に、第１トランジスタ１２の断面構成について説明する。
図４は、図３におけるＦ３ａ−Ｆ３ｂ線に沿った断面図である。なお、図４において、層間絶縁膜は省略されている。
図４に示すように、Ｐ型半導体基板１００の表面領域には、第１方向Ｄ１に沿って、第２方向Ｄ２に伸びる複数のＮ＋拡散層１０１（１０１ｄ及び１０１ｓ）が設けられている。Ｎ＋拡散層１０１（１０１ｄ及び１０１ｓ）は、第１トランジスタ１２のソースあるいはドレインとして機能する。以下、Ｎ＋拡散層１０１（１０１ｄ及び１０１ｓ）を区別する場合には、第１トランジスタ１２のソースとして機能するＮ＋拡散層を１０１ｓとし、ドレインとして機能するＮ＋拡散層を１０１ｄとする。なお、Ｐ型半導体基板１００の表面領域にＰ型ウェルが設けられて、Ｐ型ウェル内にＮ＋拡散層１０１（１０１ｄ及び１０１ｓ）が設けられても良い。あるいは、Ｐ型半導体基板１００の表面領域にＮ型ウェルが設けられ、Ｎ型ウェルの表面領域にＰ型ウェルが設けられても良い。
半導体基板１００上には、第１方向Ｄ１に沿って、第２方向Ｄ２に伸びる複数のゲート絶縁膜１１０及びその上面にゲート電極１１１が設けられている。ゲート絶縁膜１１０及びその上面のゲート電極１１１は、第１トランジスタ１２のゲートとして機能する。そして、Ｎ＋拡散層１０１ｓは、コンタクトプラグ１１２ｓを介して、配線層１１３ｓに電気的に接続される。同様に、Ｎ＋拡散層１０１ｄは、コンタクトプラグ１１２ｄを介して、配線層１１３ｄに電気的に接続される。また、ゲート電極１１１は、コンタクトプラグ１１２ｇを介して、配線層１１３ｇに電気的に接続される。ゲート電極１１１に接続される配線層１１３ｇは、例えばゲート配線２３として機能する。以下、配線層１１３ｓ、１１３ｄ、及び１１３ｇを特に区別しない場合は、配線層１１３と表記する。コンタクトプラグ１１２は、例えば、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、あるいは、半導体等の導電性の材料を用いて形成される。配線層１１３は、例えばＷ、Ｃｕ、あるいはＡｌ等を用いて形成される。
配線層１１３ｓは、コンタクトプラグ１１４ｓを介して配線層１１５ｓに電気的に接続される。同様に、配線層１１３ｄは、コンタクトプラグ１１４ｄを介して配線層１１５ｄに電気的に接続される。配線層１１５ｓは、例えばソース配線２１ａ及び２１ｂとして機能し、配線層１１５ｄは、例えばドレイン配線２２として機能する。以下、コンタクトプラグ１１４ｓ及び１１４ｄを特に区別しない場合は、コンタクトプラグ１１４と表記し、配線層１１５ｓ及び１１５ｄを特に区別しない場合は、配線層１１５と表記する。コンタクトプラグ１１４及び配線層１１５は、例えばＷ、Ｃｕ、あるいはＡｌ等を用いて形成される。本実施形態においては、ソース配線２１ａとして機能する配線層１１５ｓの配線幅及び配線高さは、ソース配線２１ｂとして機能する配線層１１５ｓの配線幅及び配線高さと、ほとんど同じである。
本実施形態においては、各第１トランジスタ１２のソースからソース配線２１（２１ａ及び２１ｂ）までの抵抗値が、ほとんど同じである。より具体的には、コンタクトプラグ１１２ｓと同様に、ソース配線２１ａに接続されるコンタクトプラグ１１４ｓの個数は、２１ｂに接続されるコンタクトプラグ１１４ｓの個数と、同じである。すなわち、ソース配線２１ａに接続される複数のコンタクトプラグ１１４ｓによる合成抵抗値は、ソース配線２１ｂに接続される複数のコンタクトプラグ１１４ｓによる合成抵抗値と、ほとんど同じである。よって、第１トランジスタ１２のソースとコンタクトプラグ１１２ｓとの接続位置から、ソース配線２１ａとコンタクトプラグ１１４ｓとの接続位置までの電流経路における抵抗値は、第１トランジスタ１２のソースとコンタクトプラグ１１２ｓとの接続位置から、ソース配線２１ｂとコンタクトプラグ１１４ｓとの接続位置までの電流経路における抵抗値と、ほとんど同じである。
また、本実施形態においては、各第１トランジスタ１２のオン抵抗が、ほとんど同じである。より具体的には、ソース配線２１ａに接続される第１トランジスタ１２のオン抵抗は、ソース配線２１ｂに接続される第１トランジスタ１２のオン抵抗と、ほとんど同じである。すなわち、各第１トランジスタ１２のゲートサイズ（ゲート幅、ゲート長）は、ほとんど同じである。また、各第１トランジスタ１２のＮ＋拡散層１０１ｓにおけるゲート端からコンタクトプラグ１１２ｓまでの距離は、ほとんど同じである。同様に、各第１トランジスタ１２のＮ＋拡散層１０１ｄにおけるゲート端からコンタクトプラグ１１２ｄまでの距離は、ほとんど同じである。
なお、１つのＮ＋拡散層１０１（１０１ｄ及び１０１ｓ）に接続されるコンタクトプラグ１１２（１１２ｄ及び１１２ｓ）の個数と、コンタクトプラグ１１４（１１４ｄ及び１１４ｓ）の個数とは、同じでも良く、異なっていても良い。また、コンタクトプラグ１１２（１１２ｄ及び１１２ｓ）とコンタクトプラグ１１４（１１４ｄ及び１１４ｓ）のコンタクトサイズ（プラグの直径）は、同じでも良く、異なっていても良い。
更に、図４の例では、ソース配線２１（２１ａ及び２１ｂ）及びドレイン配線２２と、ゲート配線２３とが異なる配線層に形成される場合について説明したが、同じ配線層に形成されても良い。更には、ソース配線２１（２１ａ及び２１ｂ）とドレイン配線２２とが、異なる配線層に形成されても良い。
更に、図４の例では、配線層１１５（１１５ｄ及び１１５ｓ）がソース配線２１（２１ａ及び２１ｂ）及びドレイン配線２２として機能する場合について説明したが、ソース配線２１（２１ａ及び２１ｂ）及びドレイン配線２２として機能する配線層は特に限定されない。例えば配線層１１３に、ソース配線２１（２１ａ及び２１ｂ）及びドレイン配線２２が設けられても良い。また、例えば配線層１１５の上層に配線層が設けられて、その配線層にソース配線２１（２１ａ及び２１ｂ）及びドレイン配線２２が設けられても良い。すなわち、ソース配線２１（２１ａ及び２１ｂ）及びドレイン配線２２と、Ｎ＋拡散層１０１（１０１ｄ及び１０１ｓ）との間に介在する配線層の数は特に限定されない。
１．４ ＨＢＭサージによる放電電流の電流経路について
次に、図３に戻り、ＨＢＭサージによる放電電流の電流経路について説明する。
図３に示すように、ドレイン配線２２から第１トランジスタ１２を介してソース配線２１ａに流れる放電電流をＩ１とし、ソース配線２１ｂに流れる放電電流をＩ２とする。すると、ソース配線２１ａには１つの第１トランジスタ１２が接続されているため、ソース配線２１ａからＶＳＳ配線２０に、電流Ｉ１が流れる。これに対し、ソース配線２１ｂには２つの第１トランジスタ１２が接続されているため、ソース配線２１ｂからＶＳＳ配線２０に、電流Ｉ２のほぼ２倍の電流が流れる。
ソース配線２１ａ及び２１ｂにおいて、配線長Ｌ１及びＬ２における配線抵抗値をそれぞれＲ１及びＲ２とする。すると、Ｌ１≒２（Ｌ２）の関係にあるので、配線抵抗値Ｒ１及びＲ２は、Ｒ１≒２（Ｒ２）の関係となる。
また、ソース配線２１ａ及び２１ｂにおいて、放電電流が流れることによる電位の上昇をΔＶ１及びΔＶ２とすると、それぞれ以下のとおりに表せる。
ΔＶ１＝（Ｉ１）・（Ｒ１）≒（Ｉ１）・２（Ｒ２）
ΔＶ２＝２（Ｉ２）・（Ｒ２）
ここで、ソース配線２１ａ及び２１ｂはＶＳＳ配線２０に共通に接続されているので、ΔＶ１＝ΔＶ２となる。従って、Ｉ１≒Ｉ２となる。すなわち、各第１トランジスタ１２には、ほとんど同じ電流値の放電電流が流れる。このとき、ソース配線２１ｂには、ソース配線２１ａのほぼ２倍の電流が流れる。
１．５ 本実施形態に係る効果について
本実施形態に係る構成であれば、ＥＳＤ耐性を向上できる半導体装置を提供できる。本効果につき、以下説明する。
ＧＧＮＭＯＳトランジスタをＥＳＤ保護素子として用いる場合、サージ（放電電流）によりＧＧＮＭＯＳトランジスタが破壊されるのを抑制するため、複数のＧＧＮＭＯＳトランジスタを並列に接続して１つのＧＧＮＭＯＳトランジスタに掛かる負荷（電流）を低減する場合が多い。このような場合、放電電流が全てのＧＧＮＭＯＳトランジスタに均一に流れるようにＧＧＮＭＯＳトランジスタをレイアウトし、１つのＧＧＮＭＯＳトランジスタに電荷（電流）が集中しないようにする必要がある。
そこで、本実施形態に係る構成では、電極パッド１０とＶＳＳ配線２０との間に、電極パッド１０とＶＳＳ配線２０とが互いに向かい合う方向（第１方向Ｄ１）に沿って、複数の第１トランジスタ１２（ＧＧＮＭＯＳトランジスタ）が設けられている。第１トランジスタ１２は、隣接する第１トランジスタ１２とソースあるいはドレインを共有するように配置されている。ＶＳＳ配線２０と第１トランジスタ１２のソースとを接続するソース配線２１（２１ａ及び２１ｂ）と、電極パッド１０と第１トランジスタ１２のドレインとを接続するドレイン配線２２とは、２つのソース配線２１（２１ａ及び２１ｂ）の間に１つのドレイン配線２２が位置するように、第１方向Ｄ１に沿って交互に配置されている。そして、第１方向Ｄ１において、両端に位置するソース配線２１ａには、１つの第１トランジスタ１２のソースが接続され、他のソース配線２１ｂには、２つの第１トランジスタ１２のソースが接続される。
この際、ソース配線２１ａに接続される第１トランジスタ１２、並びに複数のコンタクトプラグ１１２ｓ及び１１４ｓの配置は、ソース配線２１ｂに接続される第１トランジスタ１２、並びに複数のコンタクトプラグ１１２ｓ及び１１４ｓの配置とほとんど同じになるようにレイアウトされている。更に、ソース配線２１ａの配線長Ｌ１、より具体的には、ソース配線２１ａにおける、ソース配線２１ａとＶＳＳ配線２０との接続位置から、ソース配線２１ａと第１トランジスタ１２のソースとの接続位置までの配線長Ｌ１が、ソース配線２１ｂにおける配線長Ｌ２のほぼ２倍となるようにレイアウトされている。
これにより、ＨＢＭサージによる放電電流が電極パッド１０からＶＳＳ配線２０に流れる場合において、ドレイン配線２２から、第１トランジスタ１２及びソース配線２１ａを介してＶＳＳ配線２０に至る電流経路の抵抗値は、ドレイン配線２２から、第１トランジスタ１２及びソース配線２１ｂを介してＶＳＳ配線２０に至る電流経路の抵抗値よりも高くなる。より具体的には、ドレイン配線２２から第１トランジスタ１２を介してソース配線２１ａに至る電流経路の抵抗値は、ドレイン配線２２から第１トランジスタ１２を介してソース配線２１ｂに至る電流経路の抵抗値と、ほとんど同じである。そして、ソース配線２１ａの配線長Ｌ１における配線抵抗値Ｒ１は、ソース配線２１ｂの配線長Ｌ２における配線抵抗値Ｒ２のほぼ２倍の抵抗値となる。
この結果、ソース配線２１ａにおける放電電流による電位上昇と、ソース配線２１ｂにおける放電電流による電位上昇とがほぼ同じになるように、ソース配線２１ａを流れる放電電流の電流値は、ソース配線２１ｂを流れる放電電流の電流値のほぼ１／２となる。すなわち、ソース配線２１ａに接続されている１つの第１トランジスタ１２に流れる放電電流Ｉ１と、ソース配線２１ｂに接続されている２つの第１トランジスタ１２にそれぞれ流れる放電電流Ｉ２とは、ほとんど同じ電流値となる。よって、全ての第１トランジスタ１２に流れる電流値は、ほぼ等しくなり、１つの第１トランジスタ１２に電荷（電流）が集中して、第１トランジスタが破壊されるのを抑制することができる。従って、半導体装置のＥＳＤ耐性を向上させることができる。
更には、ＥＳＤ耐性が向上することにより、並列に接続される第１トランジスタ１２の個数を削減することができる。これによりチップ面積を縮小することができる。
なお、本実施形態において、配線長Ｌ１及びＬ２が異なる場合について説明したが、これに限定されない。配線抵抗値Ｒ１が配線抵抗値Ｒ２のほぼ２倍であれば良い。例えば、配線長Ｌ１及びＬ２をほとんど同じ長さとし、ソース配線２１ｂの配線幅（あるいは配線高さ）をソース配線２１ａの配線幅（あるいは配線高さ）のほぼ２倍としても良い。
２．第２実施形態
次に、第２実施形態に係る半導体装置について説明する。第２実施形態は、第１トランジスタ１２のＮ＋拡散層１０１ｓにおいて、第１トランジスタ１２のゲートからソース配線２１ａに接続されるコンタクトプラグ１１２ｓまでの距離と、第１トランジスタ１２のゲートからソース配線２１ｂに接続されるコンタクトプラグ１１２ｓまでの距離とが異なる。すなわち、第１トランジスタ１２のソースにおける抵抗値が異なる場合について説明する。以下、第１実施形態と異なる点についてのみ説明する。
２．１ 第１トランジスタのレイアウトについて
まず、第１トランジスタ１２のレイアウトについて、図５及び図６を用いて説明する。 図５は、本実施形態に係る半導体装置が備える電極パッド１０と、ＶＳＳ配線２０のレイアウト図である。図６は、図５における領域ＡＲ２を拡大したレイアウト図である。
図５に示すように、本実施形態では、ソース配線２１ａ及びソース配線２１ｂの配線長は、ほとんど同じ長さである。また、第１方向Ｄ１におけるソース配線２１ａとドレイン配線２２との配線間隔は、ソース配線２１ｂとドレイン配線２２との配線間隔よりも広い。以下、図５において、第１方向Ｄ１に沿って、ソース配線２１ａ及び２本のソース配線２１ｂと、これらの間に配置された２本のドレイン配線２２とを含む領域をＡＲ２とする。
次に、領域ＡＲ２のレイアウトの詳細について、図６を用いて説明する。
図６に示すように、本実施形態におけるソース配線２１ａとゲート配線２３との間の距離は、ソース配線２１ｂとゲート配線２３との間の距離よりも長い。より具体的には、第１トランジスタ１２のＮ＋拡散層１０１ｓにおいて、第１トランジスタ１２のゲート端から、ソース配線２１ａに接続されるコンタクトプラグ１１２ｓまでの距離（以下、「拡散層距離」と呼ぶ）をＬ３とし、ソース配線２１ｂに接続されるコンタクトプラグ１１２ｓまでの拡散層距離をＬ４とする。すると、拡散層距離Ｌ３及びＬ４は、Ｌ３≒２（Ｌ４）の関係となるようにレイアウトされている。すなわち、ソース配線２１ａに接続されるソースの拡散層距離Ｌ３は、ソース配線２１ｂに接続されるソースの拡散層距離Ｌ４のほぼ２倍である。
また、各第１トランジスタ１２のＮ＋拡散層１０１ｄにおけるゲート端からコンタクトプラグ１１２ｄまでの距離は、ほとんど同じである。
２．２ 第１トランジスタの断面構成について
次に、第１トランジスタ１２の断面構成について説明する。
図７は、図６におけるＦ６ａ−Ｆ６ｂ線に沿った断面図である。なお、図７において、層間絶縁膜は省略されている。
図７に示すように、Ｎ＋拡散層１０１ｓにおける拡散層距離Ｌ３の拡散層抵抗値（以下「ソース抵抗値」と呼ぶ）をＲ３とし、拡散層距離Ｌ４のソース抵抗値をＲ４とする。すると、拡散層距離Ｌ３とＬ４とはＬ３≒２（Ｌ４）に関係にあるので、ソース抵抗値Ｒ３とＲ４とは、Ｒ３≒２（Ｒ４）の関係にある。すなわち、ソース抵抗値Ｒ３は、ソース抵抗値Ｒ４のほぼ２倍である。
なお、本実施形態においては、第１実施形態と同様に、ソース配線２１ａ及び２１ｂに接続されるコンタクトプラグ１１２ｓあるいはコンタクトプラグ１１４ｓの数は、それぞれ同じである。
２．３ ＨＢＭサージによる放電電流の電流経路について
次に、図６に戻り、ＨＢＭサージによる放電電流の電流経路について説明する。
図６に示すように、ソース配線２１ａに接続される第１トランジスタ１２のソースにおける電位の上昇をΔＶ３とし、ソース配線２１ｂに接続される第１トランジスタ１２のソースにおける電位の上昇をΔＶ４とすると、それぞれ以下のとおりに表せる。
ΔＶ３＝（Ｉ１）・（Ｒ３）≒（Ｉ１）・２（Ｒ４）
ΔＶ４＝２（Ｉ２）・（Ｒ４）
本実施形態では、第１トランジスタ１２のソースからソース配線２１ａを介してＶＳＳ配線２０に至る電流経路の抵抗値と、第１トランジスタ１２のソースからソース配線２１ｂを介してＶＳＳ配線２０に至る電流経路の抵抗値とは、ほとんど同じである。すなわち、ソース配線２１ａとソース配線２１ｂの配線抵抗値がほとんど同じであり、ソース配線２１ａに接続される複数のコンタクトプラグ１１２ｓによる合成抵抗値及び複数のコンタクトプラグ１１４ｓによる合成抵抗値が、ソース配線２１ｂに接続される複数のコンタクトプラグ１１２ｓによる合成抵抗値及び複数のコンタクトプラグ１１４ｓによる合成抵抗値とほとんど同じである。このような場合、ΔＶ３＝ΔＶ４となる。従って、Ｉ１≒Ｉ２となる。すなわち、各第１トランジスタ１２には、ほとんど同じ電流値の放電電流が流れる。
２．４ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
なお、本実施形態において、ソース抵抗値Ｒ３がソース抵抗値Ｒ４のほぼ２倍である場合について説明したが、これに限定されない。ソース配線２１ａに接続される第１トランジスタ１２のオン抵抗が、ソース配線２１ｂに接続される第１トランジスタ１２のオン抵抗のほぼ２倍であれば良い。例えば、ソース配線２１ａに接続される第１トランジスタ１２とソース配線２１ｂに接続される第１トランジスタ１２とでは、Ｎ＋拡散層１０１ｄにおいて第１トランジスタ１２のゲート端からドレイン配線２２までの距離が異なっていても良い。すなわちソース配線２１ａに接続される第１トランジスタ１２のドレインの抵抗値と、ソース配線２１ｂに接続される第１トランジスタ１２のドレインの抵抗値とが異なっていても良い。
３．第３実施形態
次に、第３実施形態に係る半導体装置について説明する。第３実施形態は、ソース配線２１ａに接続されるコンタクトプラグ１１２ｓの個数と、ソース配線２１ｂに接続されるコンタクトプラグ１１２ｓの個数とが異なる。すなわち、ソース配線２１ａに接続される複数のコンタクトプラグ１１２ｓによる合成抵抗値と、ソース配線２１ｂに接続される複数のコンタクトプラグ１１２ｓによる合成抵抗値とが異なる場合について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ 第１トランジスタのレイアウトについて
まず、第１トランジスタ１２のレイアウトについて、図８及び図９を用いて説明する。
図８は、本実施形態に係る半導体装置が備える電極パッド１０と、ＶＳＳ配線２０のレイアウト図である。図９は、図８における領域ＡＲ３を拡大したレイアウト図である。
図８に示すように、本実施形態では、ソース配線２１ａ及びソース配線２１ｂの配線長は、ほとんど同じである。また、第１方向Ｄ１におけるソース配線２１ａとドレイン配線２２との配線間隔は、ソース配線２１ｂとドレイン配線２２との配線間隔と、ほとんど同じである。以下、図８において、第１方向Ｄ１に沿って、ソース配線２１ａ及び２本のソース配線２１ｂと、これらの間に配置された２本のドレイン配線２２とを含む領域をＡＲ３とする。
次に、領域ＡＲ３のレイアウトの詳細について、図９を用いて説明する。
図９に示すように、本実施形態においては、ソース配線２１ａに接続されるコンタクトプラグ１１２ｓの個数をＮ（Ｎは１以上の自然数）とし、ソース配線２１ｂに接続されるコンタクトプラグ１１２ｓの個数を２Ｎとする。すなわち、ソース配線２１ｂに接続されるコンタクトプラグ１１２ｓの個数を、ソース配線２１ａに接続されるコンタクトプラグ１１２ｓの個数の２倍にする。図９の例では、ソース配線２１ａは、第２方向Ｄ２に沿って１列に配置された６個（Ｎ＝６）のコンタクトプラグ１１２ｓを介して、第１トランジスタ１２のソースに接続されている。ソース配線２１ｂは、第２方向Ｄ２に沿って２列に配置された１２個（２Ｎ＝１２）のコンタクトプラグ１１２ｓを介して、第１トランジスタ１２のソースに接続されている。
３．２ 第１トランジスタの断面構成について
次に、第１トランジスタ１２の断面構成について説明する。
図１０は、図９におけるＦ９ａ−Ｆ９ｂ線に沿った断面図である。なお、図１０において、層間絶縁膜は省略されている。
図１０に示すように、ソース配線２１（２１ａ及び２１ｂ）に接続される配線層１１３ｓとＮ＋拡散層１０１ｓとを接続するコンタクトプラグ１１２ｓにおいて、コンタクトプラグ１１２ｓとＮ＋拡散層１０１ｓ界面との接触抵抗、及びコンタクトプラグ１１２ｓの抵抗を合わせた抵抗値をコンタクト抵抗値Ｒｃとする。すると、ソース配線２１ａに接続されるＮ個のコンタクトプラグ１１２ｓの合成抵抗値Ｒ５は、Ｒ５＝（Ｒｃ）／Ｎとなる。また、ソース配線２１ｂに接続される２Ｎ個のコンタクトプラグ１１２ｓの合成抵抗値Ｒ６は、Ｒ６＝（Ｒｃ）／２Ｎとなる。すなわち、合成抵抗値Ｒ５は、合成抵抗値Ｒ６のほぼ２倍である。
また、第１実施形態と同様に、各第１トランジスタ１２の拡散層距離は、ほとんど同じである。
３．３ ＨＢＭサージによる放電電流の電流経路について
次に、図９に戻り、ＨＢＭサージによる放電電流の電流経路について説明する。
図９に示すように、ソース配線２１ａに接続されるＮ個のコンタクトプラグ１１２ｓにおける電位の上昇をΔＶ５とし、ソース配線２１ｂに接続される２Ｎ個のコンタクトプラグ１１２ｓにおける電位の上昇をΔＶ６とすると、それぞれ以下のとおりに表せる。
ΔＶ５＝（Ｉ１）・（Ｒ５）＝（Ｉ１）・（Ｒｃ）／Ｎ
ΔＶ６＝２（Ｉ２）・（Ｒ６）＝（Ｉ２）・（Ｒｃ）／Ｎ
本実施形態では、ソース配線２１ａとソース配線２１ｂの配線抵抗値がほとんど同じであり、ソース配線２１ａに接続される第１トランジスタ１２の拡散層距離とソース配線２１ｂに接続される第１トランジスタの拡散層距離は、ほとんど同じである。このような場合、ΔＶ５＝ΔＶ６となる。従って、Ｉ１≒Ｉ２となる。すなわち、各第１トランジスタ１２には、ほとんど同じ電流値の放電電流が流れる。
３．４ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果を得ることができる。
なお、本実施形態においては、ソース配線２１ａ及び２１ｂに接続されるコンタクトプラグ１１２ｓの個数がそれぞれ異なる場合について説明したが、これに限定されない。ソース配線２１ａに接続される複数のコンタクトプラグ１１２ｓの合成抵抗値Ｒ５が、ソース配線２１ｂに接続される複数のコンタクトプラグ１１２ｓの合成抵抗値Ｒ６のほぼ２倍であれば良い。例えばソース配線２１ａ及び２１ｂに接続されるコンタクトプラグ１１２ｓの個数は同じで、ソース配線２１ａに接続されるコンタクトプラグ１１２ｓのコンタクト抵抗値Ｒｃ１と、ソース配線２１ｂに接続されるコンタクトプラグ１１２ｓのコンタクト抵抗値Ｒｃ２とが異なっていても良い。この場合、Ｒｃ１≒２（Ｒｃ２）の関係となるように、コンタクト抵抗値Ｒｃ１及びＲｃ２を設定する。より具体的には、例えば、ソース配線２１ａに接続されるコンタクトプラグ１１２ｓのコンタクトサイズを、ソース配線２１ｂに接続されるコンタクトプラグ１１２ｓのコンタクトサイズよりも小さくする。
更には、ソース配線２１ａ及び２１ｂに接続されるコンタクトプラグ１１２ｓの個数及びコンタクト抵抗値Ｒｃはほぼ同じとし、ソース配線２１ａに接続される複数のコンタクトプラグ１１４ｓの合成抵抗が、ソース配線２１ｂに接続される複数のコンタクトプラグ１１４ｓの合成抵抗値の２倍となるように、コンタクトプラグ１１４ｓを設けても良い。
４．第４実施形態
次に、第４実施形態に係る半導体装置について説明する。第４実施形態は、入出力端子におけるＥＳＤ保護回路のレイアウトについて説明する。以下、第１乃至第３実施形態と異なる点についてのみ説明する。
４．１ 半導体装置におけるＥＳＤ保護回路の構成について
まず、半導体装置におけるＥＳＤ保護回路の構成について説明する。図１１は、本実施形態に係る半導体装置が備えるＯＤＴ回路、ＯＣＤ回路、及びＥＳＤ保護回路の回路図である。
図１１に示すように、半導体装置１は、電極パッド３０、ＯＤＴ（on die termination）回路３１、ＯＣＤ（off chip driver）回路３２、プリドライバ回路４５、ＥＳＤ保護回路３３、及び入力バッファ１６を備える。なお、図１１は、例として１つの電極パッド３０とこれに接続される回路構成を示しているが、他の電極パッド３０も同様の構成をしている。
電極パッド３０は、例えば外部機器と電気的に接続される入出力端子である。半導体装置１は、電極パッド３０を介して、各種信号（例えばデータ、アドレス信号、コマンド等）の入出力を行う。なお、電極パッド３０の個数及び配置は任意である。
ＯＤＴ回路３１は、外部機器との信号の入出力において、外部機器との間で生じる信号の反射を終端させる回路である。ＯＤＴ回路３１は、電極パッド３０と入力バッファ１６の間に設けられる。ＯＤＴ回路３１は、ＮＭＯＳトランジスタ３５、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）３６、並びに抵抗素子４３及び４４を含む。
ＮＭＯＳトランジスタ３５は、ゲートに信号ＤＴ１が入力され、ソースまたはドレインのいずれか一方が抵抗素子４３の一端に接続され、ソースまたはドレインのいずれか他方がＶＳＳ配線に接続される（接地される）。ＮＭＯＳトランジスタ３５は、信号ＤＴ１に応じて、ＶＳＳ配線と抵抗素子４３とを接続するための第１スイッチ素子として機能する。
抵抗素子４３の他端は、電極パッド３０と入力バッファ１６とを接続する配線、及び抵抗素子４４の一端に接続される。
ＰＭＯＳトランジスタ３６は、ゲートに信号ＤＴ２が入力され、ソースまたはドレインのいずれか一方が電源電圧ＶＣＣ１の電源電圧配線に接続され（電源電圧ＶＣＣ１が印加され）、ソースまたがドレインのいずれか他方が抵抗素子４４の他端に接続される。電源電圧ＶＣＣ１の電源電圧配線は、電源電圧ＶＣＣ１用の電源端子に接続される。ＰＭＯＳトランジスタ３６は、信号ＤＴ２に応じて、電源電圧ＶＣＣ１が印加されている電圧配線（電源電圧配線）と抵抗素子４４とを接続するための第２スイッチ素子として機能する。
ＯＤＴ回路３１をオンにする場合、信号ＤＴ１を“Ｈ”レベルにし、信号ＤＴ２を“Ｌ”レベルにする。
ＯＣＤ回路３２は、信号を出力する際のドライバとして機能する。また、本実施形態におけるＯＣＤ回路３２は、主にＨＢＭサージに対するＥＳＤ保護回路としての機能を有する。ＯＣＤ回路３２は、ＮＭＯＳトランジスタ３７及びＰＭＯＳトランジスタ４０を含む。
ＮＭＯＳトランジスタ３７のソースまたはドレインのいずれか一方は、電極パッド３０と入力バッファ１６とを接続する配線に接続され、ソースまたはドレインのいずれか他方は、ＶＳＳ配線に接続される（接地される）。ＮＭＯＳトランジスタ３７のゲートは、プリドライバ回路４５に接続される。ＮＭＯＳトランジスタ３７は、プリドライバ回路４５からゲートに“Ｈ”レベルの信号が印加されるとオン状態となる。この場合、ＯＣＤ回路３２は、電極パッド３０に接地電圧ＶＳＳを印加する。
ＰＭＯＳトランジスタ４０のソースまたはドレインのいずれか一方は、電極パッド３０と入力バッファ１６とを接続する配線に接続され、ソースまたはドレインのいずれか他方は、ＶＣＣ２配線に接続される。ＰＭＯＳトランジスタ４０のゲートは、プリドライバ回路４５に接続される。ＰＭＯＳトランジスタ４０は、プリドライバ回路４５からゲートに“Ｌ”レベルの信号が印加されるとオン状態となる。この場合、ＯＣＤ回路３２は、電極パッド３０に電圧ＶＣＣ２を印加する。
ＯＣＤ回路３２のＮＭＯＳトランジスタ３７及びＰＭＯＳトランジスタ４０は、ＥＳＤ保護素子として機能する。具体的には、例えば、信号ＣＤ１が“Ｈ”レベルにある場合、ＮＭＯＳトランジスタ３７のゲートはＮＭＯＳトランジスタ３８を介してＶＳＳ配線に接続される。このため、ＮＭＯＳトランジスタ３７は、ＧＧＮＭＯＳトランジスタと同じ状態になる。従って、ＨＢＭサージはＮＭＯＳトランジスタ３７を介して放電される。また、ＨＢＭサージは、主にＮＭＯＳトランジスタ３７を介して放電されるが、一部は、ＰＭＯＳトランジスタ４０を介しても放電される。この場合、ＨＢＭサージは、ＰＭＯＳトランジスタ４０、ＶＣＣ２配線、及びＶＣＣ２配線（あるいはＶＣＣ２パッド）に接続された安定化容量（不図示）を介してＶＳＳ配線に放電される。
以下では、ＯＣＤ回路３２のＮＭＯＳトランジスタ３７を第３トランジスタ３７と呼び、ＰＭＯＳトランジスタ４０を第４トランジスタ４０と呼ぶ。
プリドライバ回路４５は、ＯＣＤ回路３２に必要な電圧を供給する。プリドライバ回路４５は、ＮＭＯＳトランジスタ３８及び３９、並びにＰＭＯＳトランジスタ４１及び４２を含む。
ＮＭＯＳトランジスタ３８のソースまたはドレインのいずれか一方は、ＮＭＯＳトランジスタ３７のゲート及びＰＭＯＳトランジスタ４１のソースまたはドレインのいずれか一方に接続される。ＮＭＯＳトランジスタ３８のソースまたはドレインのいずれか他方は、ＶＳＳ配線に接続され、ゲートには、信号ＣＤ１が入力される。
ＰＭＯＳトランジスタ４１のソースまたはドレインのいずれか他方は、電源電圧ＶＣＣ２の電源電圧配線（以下、「ＶＣＣ２配線」と呼ぶ）に接続され、すなわち電源電圧ＶＣＣ２が印加され、ゲートには、信号ＣＤ１が入力される。ＶＣＣ２配線は、電源電圧ＶＣＣ２用の電源端子（以下、「ＶＣＣ２パッド」と呼ぶ）に接続され、外部機器より電源電圧ＶＣＣ２を供給される。ＮＭＯＳトランジスタ３８及びＰＭＯＳトランジスタ４１は、ＯＣＤ回路３２における第１プリドライバ回路として機能する。信号ＣＤ１が“Ｌ”レベルの場合、ＰＭＯＳトランジスタ４１がオン状態となり、ＮＭＯＳトランジスタ３８がオフ状態となる。この結果、ＮＭＯＳトランジスタ３７のゲートには、“Ｈ”レベルが印加され、ＮＭＯＳトランジスタ３７はオン状態となる。
ＮＭＯＳトランジスタ３９のソースまたはドレインのいずれか一方は、ＰＭＯＳトランジスタ４０のゲート及びＰＭＯＳトランジスタ４２のソースまたはドレインのいずれか一方に接続される。ＮＭＯＳトランジスタ３９のソースまたはドレインのいずれか他方は、ＶＳＳ配線に接続され、ゲートには、信号ＣＤ２が入力される。
ＰＭＯＳトランジスタ４２のソースまたはドレインのいずれか他方は、ＶＣＣ２配線に接続され、ゲートには、信号ＣＤ２が入力される。ＮＭＯＳトランジスタ３９及びＰＭＯＳトランジスタ４２は、ＯＣＤ回路３２における第２プリドライバ回路として機能する。信号ＣＤ２が“Ｈ”レベルの場合、ＰＭＯＳトランジスタ４２がオフ状態となり、ＮＭＯＳトランジスタ３９がオン状態となる。この結果、ＰＭＯＳトランジスタ４０のゲートには、“Ｌ”レベルが印加され、ＰＭＯＳトランジスタ４０はオン状態となる。
電極パッド３０から外部機器に“Ｌ”レベルを出力する場合、信号ＣＤ１及び信号ＣＤ２を“Ｌ”レベルにし、“Ｈ”レベルを出力する場合、信号ＣＤ１及び信号ＣＤ２を“Ｈ”レベルにする。また、信号を出力しない場合は、信号ＣＤ１を“Ｈ”レベルにし、信号ＣＤ２を“Ｌ”レベルにする。
ＥＳＤ保護回路３３は、ＮＭＯＳトランジスタ１３及び抵抗素子１５を含む。ＥＳＤ保護回路３３は、主にＣＤＭサージ対策用のＥＳＤ保護回路として機能する。
４．２ 第３及び第４トランジスタのレイアウトについて
次に、第３トランジスタ３７及び第４トランジスタ４０のレイアウトについて、図１２乃至図１４を用いて説明する。以下の説明では、第３トランジスタ３７及び第４トランジスタ４０のドレインが電極パッド３０に接続され、第３トランジスタ３７のソースがＶＳＳ配線５０に接続され、第４トランジスタ４０のソースが、ＶＣＣ２配線５１に接続されている場合について説明する。なお、第３トランジスタ３７あるいは第４トランジスタ４０におけるソースとドレインとは入れ替えても良い。
図１２は、本実施形態に係る半導体装置が備える電極パッド３０、ＶＳＳ配線５０、及びＶＣＣ２配線５１のレイアウト図である。図１３及び図１４は、それぞれ図１２における領域ＡＲ４及び領域ＡＲ５を拡大したレイアウト図である。
図１２に示すように、電極パッド３０とＶＳＳ配線５０とは、第１方向Ｄ１に沿った１辺が隣接するように配置されている。同様に、ＶＣＣ２配線５１は、第１方向Ｄ１に沿って、電極パッド３０の他の１辺と隣接するように配置されている。すなわち、第２方向Ｄ２に沿って、ＶＳＳ配線５０とＶＣＣ２配線５１との間に電極パッド３０が配置されている。
本実施形態における電極パッド３０は、ＶＳＳ配線５０と隣接する１辺に６本の第１ドレイン配線５３が接続され、ＶＣＣ２配線５１と隣接する１辺に６本の第２ドレイン配線５６が接続されている。
第１ドレイン配線５３は、電極パッド３０と第３トランジスタ３７のドレインとを接続する。６本の第１ドレイン配線５３は、第１方向Ｄ１に並んで配置され、それぞれが第２方向Ｄ２に伸びる。６本の第１ドレイン配線５３は、第１方向Ｄ１に沿ってほぼ等間隔に配置される。６本の第１ドレイン配線５３の配線長は、ほとんど同じである。
第２ドレイン配線５６は、電極パッド３０と第４トランジスタ４０のドレインとを接続する。６本の第２ドレイン配線５６は、第１方向Ｄ１に並んで配置され、それぞれが第２方向Ｄ２に伸びる。６本の第２ドレイン配線５６は、第１方向Ｄ１に沿ってほぼ等間隔に配置される。６本の第２ドレイン配線５６の配線長は、ほとんど同じである。
ＶＳＳ配線５０は、第１実施形態と同様に、電極パッド３０と隣接する１辺に、７本の第１ソース配線５２（５２ａ及び５２ｂ）が接続されている。第１ソース配線５２（５２ａ及び５２ｂ）は、ＶＳＳ配線５０と第３トランジスタ３７のソースとを接続する。７本の第１ソース配線５２（５２ａ及び５２ｂ）は、第１方向Ｄ１に並んで配置され、それぞれが第２方向Ｄ２に伸びる。第１ドレイン配線５３と、第１ソース配線５２（５２ａ及び５２ｂ）とは、第１方向Ｄ１に沿って、交互に配置される。以下、第１方向Ｄ１において両端に配置される第１ソース配線と、他の第１ソース配線とを区別する場合、両端に位置する第１ソース配線を５２ａとし、他の第１ソース配線を５２ｂとする。本実施形態においては、第１実施形態と同様に、７本の第１ソース配線５２（５２ａ及び５２ｂ）は、第１方向Ｄ１に沿ってほぼ等間隔に配置され、第１ドレイン配線５３との配線間隔もそれぞれほぼ等間隔となるように配置される。また、第１ソース配線５２ａの配線長は、第１ソース配線５２ｂよりも長い。
ＶＣＣ２配線５１は、電極パッド３０と隣接する１辺に、７本の第２ソース配線５５（５５ａ及び５５ｂ）が接続されている。第２ソース配線５５（５５ａ及び５５ｂ）は、ＶＣＣ２配線５１と第４トランジスタ４０のソースとを接続する。７本の第２ソース配線５５（５５ａ及び５５ｂ）は、第１方向Ｄ１に並んで配置され、それぞれが第２方向Ｄ２に伸びる。第２ドレイン配線５６と、第２ソース配線５５（５５ａ及び５５ｂ）とは、第１方向Ｄ１に沿って、交互に配置される。以下、第１方向Ｄ１において両端に配置される第２ソース配線と、他の第２ソース配線を区別する場合、両端に位置する第２ソース配線を５５ａとし、他の第２ソース配線を５５ｂとする。本実施形態においては、７本の第２ソース配線５５（５５ａ及び５５ｂ）は、第１方向Ｄ１に沿ってほぼ等間隔に配置され、第２ドレイン配線５６との配線間隔もそれぞれほぼ等間隔となるように配置される。また、第２ソース配線５５ａの配線長は、第２ソース配線５５ｂよりも長い。
なお、第１ソース配線５２（５２ａ及び５２ｂ）、第２ソース配線５５（５５ａ及び５５ｂ）、第１ドレイン配線５３、及び第２ドレイン配線５６の本数は、それぞれ任意である。例えば第１ドレイン配線５３の本数と第２ドレイン配線５６の本数は異なっていても良い。但し、第１ソース配線５２（５２ａ及び５２ｂ）の本数は、第１ドレイン配線５３の本数よりも１本多く、第２ソース配線５５（５５ａ及び５５ｂ）の本数は、第２ドレイン配線５６の本数よりも１本多い。
図１２の例では、第１方向Ｄ１に沿って、第１ソース配線５２（５２ａ及び５２ｂ）と第１ドレイン配線５３とが交互に配置される領域に１２個の第３トランジスタ３７が設けられている。また、第２ソース配線５５（５５ａ及び５５ｂ）と第２ドレイン配線５６とが交互に配置される領域に１２個の第４トランジスタ４０が設けられている。
以下、第１方向Ｄ１に沿って、第１ソース配線５２ａ及び２本の第１ソース配線５２ｂと、これらの間に配置された２本の第１ドレイン配線５３を含む領域をＡＲ４とする。また、第２ソース配線５５ａ及び２本の第２ソース配線５５ｂと、これらの間に配置された２本の第２ドレイン配線５６を含む領域をＡＲ５とする。
次に、領域ＡＲ４のレイアウトの詳細について、図１３を用いて説明する。
図１３に示すように、本実施形態における第１ソース配線５２（５２ａ及び５２ｂ）、第１ドレイン配線５３、第１ゲート配線５４、及び第３トランジスタ３７の配置は、第１実施形態の図３と同様である。すなわち、ソース配線２１（２１ａ及び２１ｂ）を第１ソース配線５２（５２ａ及び５２ｂ）と置き換え、ドレイン配線２２を第１ドレイン配線５３と置き換え、ゲート配線２３を第１ゲート配線５４と置き換え、第１トランジスタ１２を第３トランジスタ３７と置き換えれば良い。第１ゲート配線５４は、第３トランジスタ３７のゲートとＮＭＯＳトランジスタ３８及びＰＭＯＳトランジスタ４１のドレインとを接続する。
第１実施形態と同様に、本実施形態における第１ソース配線５２ａは、第１ソース配線５２ｂよりも長い。より具体的には、第１ソース配線５２ａにおいて、第１ソース配線５２ａとＶＳＳ配線５０との接続位置（第１ソース配線５２ａの端部）から、第１ソース配線５２ａと第３トランジスタ３７のソース（コンタクトプラグ１１２ｓ）との接続位置までの配線長をＬ７とする。同様に、第１ソース配線５２ｂの配線長をＬ８とする。すると、配線長Ｌ７とＬ８とは、Ｌ７≒２（Ｌ８）の関係となるようにレイアウトされている。すなわち、第１ソース配線５２ａの配線長Ｌ７は、第１ソース配線５２ｂの配線長Ｌ８のほぼ２倍となる。
次に、領域ＡＲ５のレイアウトの詳細について、図１４を用いて説明する。
図１４に示すように、本実施形態における第２ソース配線５５（５５ａ及び５５ｂ）、第２ドレイン配線５６、第２ゲート配線５７、及び第４トランジスタ４０は、図１３における第１ソース配線５２（５２ａ及び５２ｂ）、第１ドレイン配線５３、第１ゲート配線５４、及び第３トランジスタ３７と第２方向Ｄ２において左右対称に配置されている。第２ゲート配線５７は、第４トランジスタ４０のゲートとＮＭＯＳトランジスタ３９及びＰＭＯＳトランジスタ４２のドレインとを接続する。第１方向Ｄ１に沿って、第２ソース配線５５（５５ａ及び５５ｂ）及び第２ドレイン配線５６が複数配置されている領域においては、第１方向Ｄ１に沿って、半導体基板上に複数の第４トランジスタ４０が設けられている。以下、半導体基板の表面近傍において、素子分離領域に囲まれ、複数の第４トランジスタが設けられている領域を活性化領域Ａ２と呼ぶ。
第１ソース配線５２（５２ａ及び５２ｂ）の場合と同様に、第２ソース配線５５ａは、第２ソース配線５５ｂよりも長い。より具体的には、第２ソース配線５５ａにおいて、第２ソース配線５５ａとＶＣＣ２配線５１との接続位置（第２ソース配線５５ａの端部）から、第２ソース配線５５ａと第４トランジスタ４０のソース（コンタクトプラグ１１２ｓ）との接続位置までの配線長をＬ９とする。同様に、第２ソース配線５５ｂの配線長をＬ１０とする。すると、配線長Ｌ９とＬ１０とは、Ｌ９≒２（Ｌ１０）の関係となるようにレイアウトされている。すなわち、第２ソース配線５５ａの配線長Ｌ９は、第２ソース配線５５ｂの配線長Ｌ１０のほぼ２倍となる。
４．３ 第３及び第４トランジスタの断面構成について
次に、第１トランジスタ１２の断面構成について説明する。
図１５は、図１３及び図１４におけるＦ１３ａ−Ｆ１３ｂ線及びＦ１４ａ−Ｆ１４ｂに沿った断面図である。なお、図１５において、層間絶縁膜は省略されている。また、図１５においては、説明を簡略化するために、Ｆ１３ａ−Ｆ１３ｂに沿った断面と、Ｆ１４ａ−Ｆ１４ｂに沿った断面を第１方向Ｄ１に沿って並べて示しているが、実際のレイアウトにおいては、第３トランジスタ３７及び第４トランジスタ４０は、第１方向Ｄ１に沿って配置されていなくても良い。
図１５に示すように、活性化領域Ａ１における第３トランジスタ３７の断面構成は、第１実施形態の図４と同様である。コンタクトプラグ１１２ｇを介して、ゲート電極１１１に接続される配線層１１３ｇは、例えば第１ゲート配線５４として機能する。コンタクトプラグ１１２ｓ、配線層１１３ｓ、及びコンタクトプラグ１１４ｓを介して、Ｎ＋拡散層１０１ｓに接続される配線層１１５ｓは、例えば第１ソース配線５２ａとして機能する。同様に、コンタクトプラグ１１２ｄ、配線層１１３ｄ、及びコンタクトプラグ１１４ｄを介して、Ｎ＋拡散層１０１ｄに接続される配線層１１５ｄは、例えば第１ドレイン配線５３として機能する。
活性化領域Ａ１において、半導体基板１００の表面領域には、Ｐ＋拡散層領域１０２ｐｗが設けられおり、コンタクトプラグ１１２ｐｗ、配線層１１３ｐｗ、及びコンタクトプラグ１１４ｐｗを介して配線層１１５ｐｗに接続されている。Ｐ＋拡散層領域１０２ｐｗに接続される配線層１１５ｐｗは、半導体基板１００（活性化領域Ａ１）に電位を与えるためのウェル配線として機能する。
また、活性化領域Ａ２には、Ｎ型ウェル１０３が設けられている。Ｎ型ウェル１０３の表面領域には、第４トランジスタ４０のソースとして機能する複数のＰ＋拡散層１０２ｓ、及びドレインとして機能する複数のＰ＋拡散層１０２ｄが設けられている。Ｎ型ウェル１０３上には、第１方向Ｄ１に沿って、第２方向Ｄ２に伸びる複数のゲート絶縁膜１１０及びその上面にゲート電極１１１が設けられている。ゲート絶縁膜１１０及びゲート電極１１１は、第４トランジスタ４０のゲートとして機能する。コンタクトプラグ１１２ｇを介して、ゲート電極１１１に接続される配線層１１３ｇは、例えば第２ゲート配線５７として機能する。コンタクトプラグ１１２ｓ、配線層１１３ｓ、及びコンタクトプラグ１１４ｓを介して、Ｐ＋拡散層１０２ｓに接続される配線層１１５ｓは、例えば第２ソース配線５５（５５ａ及び５５ｂ）として機能する。同様に、コンタクトプラグ１１２ｄ、配線層１１３ｄ、及びコンタクトプラグ１１４ｄを介して、Ｐ＋拡散層１０２ｄに接続される配線層１１５ｄは、例えば第２ドレイン配線５６として機能する。
Ｎ型ウェル１０３の表面領域には、Ｎ＋拡散層領域１０１ｎｗが設けられおり、コンタクトプラグ１１２ｎｗ、配線層１１３ｎｗ、及びコンタクトプラグ１１４ｎｗを介して配線層１１５ｎｗに接続されている。Ｎ＋拡散層領域１０１ｎｗに接続される配線層１１５ｎｗは、Ｎ型ウェル１０３に電位を与えるためのウェル配線として機能する。
本実施形態においては、第１実施形態と同様に、第１ソース配線５２ａに接続されるコンタクトプラグ１１２ｓ及びコンタクトプラグ１１４ｓの個数は、第１ソース配線５２ｂに接続されるコンタクトプラグ１１２ｓ及びコンタクトプラグ１１４ｓの個数と、同じである。また、第１ソース配線５２ａに接続されるコンタクトプラグ１１２ｓ及びコンタクトプラグ１１４ｓのコンタクトサイズは、第１ソース配線５２ｂに接続されるコンタクトプラグ１１２ｓ及びコンタクトプラグ１１４ｓのコンタクトサイズと、ほとんど同じである。すなわち、第１ソース配線５２ａに接続される複数のコンタクトプラグ１１２ｓ及び１１４ｓによる合成抵抗値は、第１ソース配線５２ｂに接続される複数のコンタクトプラグ１１２ｓ及び１１４ｓによる合成抵抗値と、ほとんど同じである。第２ソース配線５５ａ及び５５ｂにそれぞれ接続されるコンタクトプラグ１１２ｓ及び１１４ｓも同様である。
また、第１ソース配線５２ａに接続される第３トランジスタ３７のオン抵抗と５２ｂに接続される第３トランジスタ３７のオン抵抗とは、ほとんど同じである。第２ソース配線５５ａ及び５５ｂに接続される第４トランジスタ４０のオン抵抗も同様である。
また、第１ソース配線５２ａとして機能する配線層１１５ｓの配線幅及び配線高さは、第１ソース配線５２ｂとして機能する配線層１１５ｓの配線幅及び配線高さと、ほとんど同じである。同様に、第２ソース配線５５ａと機能する配線層１１５ｓの配線幅及び配線高さは、第２ソース配線５５ｂとして機能する配線層１１５ｓの配線幅及び配線高さと、ほとんど同じである。
なお、第３トランジスタ３７と第４トランジスタ４０の個数は異なっていても良い。また、第３トランジスタ３７と第４トランジスタ４０のオン抵抗は異なっていても良い。更に第３トランジスタ３７のソースと第１ソース配線５２（５２ａ及び５２ｂ）との間のソース抵抗値は、第４トランジスタ４０のソースと第２ソース配線５５（５５ａ及び５５ｂ）との間のソース抵抗値と異なっていても良い。また、第１ソース配線５２（５２ａ及び５２ｂ）の配線幅及び配線高さと第２ソース配線５５（５５ａ及び５５ｂ）の配線幅及び配線高さとは、異なっていても良い。
更に、第１ソース配線５２（５２ａ及び５２ｂ）、第１ドレイン配線５３、第１ゲート配線５４、第２ソース配線５５（５５ａ及び５５ｂ）、第２ドレイン配線５６、及び第２ゲート配線５７は、それぞれ異なる配線層に形成されても良い。
４．４ ＨＢＭサージによる放電電流の電流経路について
次に、図１３及び図１４に戻り、ＨＢＭサージによる放電電流の電流経路について説明する。
まず、主となる放電電流の電流経路となる、第３トランジスタ３７を放電電流が流れる場合について説明する。
図１３に示すように、第１ドレイン配線５３から第３トランジスタ３７を介して第１ソース配線５２ａに流れる放電電流をＩ３とし、第１ソース配線５２ｂに流れる放電電流をＩ４とする。すると、第１実施形態の図３と同様に、第１ソース配線５２ａには１つの第３トランジスタ３７が接続されているため、第１ソース配線５２ａに、電流Ｉ３が流れる。これに対し、第１ソース配線５２ｂには２つの第３トランジスタ３７が接続されているため、第１ソース配線５２ｂに、電流Ｉ４のほぼ２倍の電流が流れる。
第１ソース配線５２ａ及び５２ｂにおいて、配線長Ｌ７及びＬ８における配線抵抗値をそれぞれＲ７及びＲ８とする。すると、Ｌ７≒２（Ｌ８）の関係にあるので、配線抵抗値Ｒ７及びＲ８は、Ｒ７≒２（Ｒ８）の関係となる。
また、第１ソース配線５２ａ及び５２ｂにおいて、放電電流が流れることによる電位の上昇をΔＶ７及びΔＶ８とすると、それぞれ以下のとおりに表せる。
ΔＶ７＝（Ｉ３）・（Ｒ７）≒（Ｉ３）・２（Ｒ８）
ΔＶ８＝２（Ｉ４）・（Ｒ８）
ここで、ΔＶ７＝ΔＶ８となるため、Ｉ３≒Ｉ４となる。すなわち、各第３トランジスタ３７には、ほとんど同じ電流値の放電電流が流れる。このとき、第１ソース配線５２ｂには、第１ソース配線５２ａのほぼ２倍の電流が流れる
次に、第４トランジスタ４０を放電電流が流れる場合について説明する。
図１４に示すように、第２ドレイン配線５６から第４トランジスタ４０を介して第２ソース配線５５ａに流れる放電電流をＩ５とし、第２ソース配線５５ｂに流れる放電電流をＩ６とする。すると、第３トランジスタ３７の場合と同様に、第２ソース配線５５ａには１つの第４トランジスタ４０が接続されているため、第２ソース配線５５ａに電流Ｉ５が流れる。これに対し、第２ソース配線５５ｂには２つの第４トランジスタ４０が接続されているため、第２ソース配線５５ｂに、電流Ｉ６のほぼ２倍の電流が流れる。
第２ソース配線５５ａ及び５５ｂにおいて、配線長Ｌ９及びＬ１０における配線抵抗値をそれぞれＲ９及びＲ１０とする。すると、Ｌ９≒２（Ｌ１０）の関係にあるので、配線抵抗値Ｒ９及びＲ１０は、Ｒ９≒２（Ｒ１０）の関係となる。
また、第２ソース配線５５ａ及び５５ｂにおいて、放電電流が流れることによる電位の上昇をΔＶ９及びΔＶ１０とすると、それぞれ以下のとおりに表せる。
ΔＶ９＝（Ｉ５）・（Ｒ９）≒（Ｉ５）・２（Ｒ１０）
ΔＶ１０＝２（Ｉ６）・（Ｒ１０）
ここで、ΔＶ９＝ΔＶ１０となるため、Ｉ５≒Ｉ６となる。すなわち、各第４トランジスタ４０には、ほとんど同じ電流値の放電電流が流れる。このとき、第２ソース配線５５ｂには、第２ソース配線５５ａのほぼ２倍の電流が流れる
４．５ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
なお、本実施形態においては、第１ソース配線５２ａの配線長と第１ソース配線５２ｂの配線長とが異なり、第２ソース配線５５ａの配線長と第２ソース配線５５ｂの配線長とが異なる場合について説明したが、これに限定されない。例えば第４実施形態と、第２あるいは第３実施形態とを組み合わせても良い。より具体的には、第１ソース配線５２ａの配線長と第１ソース配線５２ｂの配線長とを同じとし、第２ソース配線５５ａの配線長と第２ソース配線５５ｂの配線長とを同じとする。そして、第１ソース配線５２ａに接続される第３トランジスタ３７の拡散層距離を、第１ソース配線５２ｂに接続される第３トランジスタ３７の拡散層距離のほぼ２倍とする。同様に、第２ソース配線５５ａに接続される第４トランジスタ４０の拡散層距離を、第２ソース配線５５ｂに接続される第４トランジスタ４０の拡散層距離のほぼ２倍とする。また、例えば、第１ソース配線５２ａに接続される第１コンタクトプラグ１１２ｓの個数をＮとし、第１ソース配線５２ｂに接続される第１コンタクトプラグ１１２ｓの個数を２Ｎとする。同様に、第２ソース配線５５ａに接続される第１コンタクトプラグ１１２ｓの個数をＮとし、第１ソース配線５５ｂに接続される第１コンタクトプラグ１１２ｓの個数を２Ｎとする。
５．変形例等
上記実施形態に係る半導体装置は、外部機器と接続される端子(10@図3)に接続される第１及び第２配線(22@図3)と、接地電圧配線(20@図3)に接続される第３及び第４配線(21a, 21b@図3)と、第１配線にソース及びドレインの一方が接続され、第３配線にソース及びドレインの他方が接続され、接地電圧配線にゲートが接続された第１ＮＭＯＳトランジスタ(12@図3)と、第１配線にソース及びドレインの一方が接続され、第４配線にソース及びドレインの他方が接続され、接地電圧配線にゲートが接続された第２ＮＭＯＳトランジスタ(12@図3)と、第２配線にソース及びドレインの一方が接続され、第４配線に前記ソース及びドレインの他方が接続され、接地電圧配線にゲートが接続された第３ＮＭＯＳトランジスタ(12@図3)とを含む。端子から接地電圧配線にＥＳＤによる放電電流が流れる際、第１配線から、第１ＮＭＯＳトランジスタ及び第３配線を介して、接地電圧配線に至る第１電流経路の抵抗値は、第１配線から、第２ＮＭＯＳトランジスタ及び第４配線を介して、接地電圧配線に至る第２電流経路の抵抗値よりも高い。
上記実施形態を適用することにより、ＥＳＤ耐圧を向上できる半導体装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記第１乃至第４実施形態は、可能な限り組み合わせることができる。例えば、半導体装置の入力端子に第１実施形態を適用し、入出力端子に第４実施形態を適用しても良い。
なお、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体装置、１０、３０…電極パッド、１１、３３…ＥＳＤ保護回路、１２、１３、３５、３７、３８、３９…ＮＭＯＳトランジスタ、１４、１５、４３、４４…抵抗素子、１６…入力バッファ、２０、５０…接地電圧配線、２１ａ、２１ｂ、５２ａ、５２ｂ、５５ａ、５５ｂ…ソース配線、２２、５３、５６…ドレイン配線、２３、５４、５７…ゲート配線、３１…ＯＤＴ回路、３２…ＯＣＤ回路、３６、４０、４１、４２…ＰＭＯＳトランジスタ、５１…電源電圧配線、１００…半導体基板、１０１ｄ、１０１ｎｗ、１０１ｓ…Ｎ＋拡散層、１０２ｄ、１０２ｐｗ、１０２ｓ…Ｐ＋拡散層、１０３…Ｎ型ウェル、１１０…ゲート絶縁膜、１１１…ゲート電極、１１２ｄ、１１２ｇ、１１２ｎｗ、１１２ｐｗ、１１２ｓ、１１４ｄ、１１４ｎｗ、１１４ｐｗ、１１４ｓ…コンタクトプラグ、１１３ｄ、１１３ｇ、１１３ｎｗ、１１３ｐｗ、１１３ｓ、１１５ｄ、１１５ｎｗ、１１５ｐｗ、１１５ｓ…配線層。

Claims (5)

  1. 外部機器と接続される端子に接続される第１及び第２配線と、
    接地電圧配線に接続される第３及び第４配線と、
    前記第１配線にソース及びドレインの一方が接続され、前記第３配線に前記ソース及びドレインの他方が接続され、前記接地電圧配線にゲートが接続された第１ＮＭＯＳトランジスタと、
    前記第１配線にソース及びドレインの一方が接続され、前記第４配線に前記ソース及びドレインの他方が接続され、前記接地電圧配線にゲートが接続された第２ＮＭＯＳトランジスタと、
    前記第２配線にソース及びドレインの一方が接続され、前記第４配線に前記ソース及びドレインの他方が接続され、前記接地電圧配線にゲートが接続された第３ＮＭＯＳトランジスタと
    を備え、
    前記端子から前記接地電圧配線にＥＳＤによる放電電流が流れる際、前記第１配線から、前記第１ＮＭＯＳトランジスタ及び前記第３配線を介して、前記接地電圧配線に至る第１電流経路の抵抗値は、前記第１配線から、前記第２ＮＭＯＳトランジスタ及び前記第４配線を介して、前記接地電圧配線に至る第２電流経路の抵抗値よりも高い
    ことを特徴とする半導体装置。
  2. 前記第３配線における、前記第３配線と前記第１ＮＭＯＳトランジスタの前記ソース及びドレインの前記他方との接続位置から、前記第３配線と前記接地電圧配線との接続位置までの配線長を第１配線長とし、
    前記第４配線における、前記第４配線と前記第２ＮＭＯＳトランジスタの前記ソース及びドレインの前記他方との接続位置から、前記第４配線と前記接地電圧配線との接続位置までの配線長を第２配線長とした場合、
    前記第１配線長は、前記第２配線長の概略２倍である
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記第３配線と、前記第１ＮＭＯＳトランジスタの前記ソース及びドレインの前記他方とを接続する第１プラグと、
    前記第４配線と、前記第２ＮＭＯＳトランジスタの前記ソース及びドレインの前記他方とを接続する第２プラグと
    を更に備え、
    前記第１ＮＭＯＳトランジスタの前記ソース及びドレインの前記他方における、前記第１ＮＭＯＳトランジスタの前記ゲートから前記第１プラグまでの距離を第１距離とし、
    前記第２ＮＭＯＳトランジスタの前記ソース及びドレインの前記他方における、前記第２ＮＭＯＳトランジスタの前記ゲートから前記第２プラグまでの距離を第２距離とした場合、
    前記第１距離は、前記第２距離の概略２倍である
    ことを特徴とする請求項１記載の半導体装置。
  4. 前記第３配線と、前記第１ＮＭＯＳトランジスタの前記ソース及びドレインの前記他方とを接続する複数の第１プラグと、
    前記第４配線と、前記第２ＮＭＯＳトランジスタの前記ソース及びドレインの前記他方とを接続する複数の第２プラグと
    を更に備え、
    前記複数の第２プラグの個数は、前記複数の第１プラグの個数の概略２倍である
    ことを特徴とする請求項１記載の半導体装置。
  5. 前記端子から前記接地電圧配線にＥＳＤによる放電電流が流れる際、前記第４配線に流れる電流値は、前記第３配線に流れる電流値の概略２倍である
    ことを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。
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JP2020043185A (ja) 2018-09-10 2020-03-19 キオクシア株式会社 半導体装置
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JP4080682B2 (ja) 2000-09-28 2008-04-23 株式会社東芝 半導体装置
TWI281740B (en) 2004-09-08 2007-05-21 Winbond Electronics Corp Electrostatic discharge protection circuit
JP2007019413A (ja) * 2005-07-11 2007-01-25 Toshiba Corp 保護回路用半導体装置
TWI324383B (en) * 2006-12-20 2010-05-01 Amazing Microelectronic Electrostatic discharge protection device and layout thereof
KR100831269B1 (ko) 2006-12-29 2008-05-22 동부일렉트로닉스 주식회사 반도체 집적회로 소자를 정전기 방전으로부터 보호하는장치
KR100824775B1 (ko) 2007-06-18 2008-04-24 삼성전자주식회사 정전 오버스트레스 보호용 트랜지스터 및 이를 포함하는정전 방전 보호회로
WO2010147032A1 (ja) * 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
US8284530B1 (en) * 2009-08-31 2012-10-09 Texas Instruments Incorporated Electrostatic discharge (ESD) protection circuit and related apparatus and method

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