JP2020043185A - 半導体装置 - Google Patents

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Masaru Suzuki
優 鈴木
祥子 菊地
Sachiko Kikuchi
祥子 菊地
芽里 稲葉
Meri Inaba
芽里 稲葉
村上　潤
Jun Murakami
潤 村上
重岡　隆
Takashi Shigeoka
隆 重岡
洋 稲垣
Hiroshi Inagaki
洋 稲垣
隆嗣 奥畠
Takashi Okuhata
隆嗣 奥畠
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Kioxia Corp
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Abstract

【課題】好適に動作する半導体装置を提供する。【解決手段】半導体装置は、複数の第１パッド電極ＰＩＯと、複数の第１パッド電極ＰＩＯにそれぞれ接続された複数の第１配線Ｗ１と、複数の第１配線Ｗ１に共通に接続された第１電極Ｅ１と、第２パッド電極ＰＶＳＳと、第１電極Ｅ１及び第２パッド電極ＰＶＳＳの間に直列に接続された抵抗部Ｒ１及び保護素子Ｄ１と、を備える。複数の第１配線Ｗ１のインピーダンスを略一致させることにより、抵抗部Ｒ１が断線した場合でも正常に動作する。【選択図】図４

Description

本実施形態は、半導体装置に関する。
高速に動作する半導体装置が望まれている。
特開２０１６−１７１２４３号公報
好適に動作する半導体装置を提供する。
一の実施形態に係る半導体装置は、複数の第１パッド電極と、複数の第１パッド電極にそれぞれ接続された複数の第１配線と、複数の第１配線に共通に接続された第１電極と、第２パッド電極と、第１電極及び第２パッド電極の間に直列に接続された抵抗部及び保護素子と、を備える。
第１の実施形態に係る半導体装置の模式的なブロック図である。 同半導体装置の模式的な側面図である。 同半導体装置の模式的な平面図である。 第１の実施形態に係る保護回路の模式的な回路図である。 比較例に係る保護回路の模式的な回路図である。 保護回路の信号を示す模式的な波形図である。 保護回路の信号を示す模式的な波形図である。 保護回路の信号を示す模式的な波形図である。 第１の構成例に係る半導体装置の模式的な断面図である。 同半導体装置の模式的な平面図である。 第２の構成例に係る半導体装置の模式的な断面図である。 同半導体装置の模式的な平面図である。 第３の構成例に係る半導体装置の模式的な断面図である。 同半導体装置の模式的な平面図である。 第４の構成例に係る半導体装置の模式的な断面図である。 同半導体装置の模式的な平面図である。 第５の構成例に係る半導体装置の模式的な断面図である。 同半導体装置の模式的な平面図である。 第６の構成例に係る半導体装置の模式的な断面図である。 同半導体装置の模式的な平面図である。 第７の構成例に係る半導体装置の模式的な平面図である。 第８の構成例に係る半導体装置の模式的な平面図である。 第２の実施形態に係る半導体装置の模式的な平面図である。 可変抵抗素子ＶＲの構成を示す模式的な図である。
次に、実施形態に係る半導体装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、基板の表面と交差する方向を第１方向とする場合、この第１方向に沿って基板から離れる向きを上と、基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第１方向と交差する方向を第２方向とした場合、第２方向と交差する面を側面等と呼ぶ。
［第１の実施形態］
［全体構成］
図１は、第１の実施形態に係る半導体装置の模式的な機能ブロック図である。説明の都合上、図１では一部の構成を省略する。
第１の実施形態に係る半導体装置は、複数のメモリチップＭＣと、これらメモリチップＭＣとデータ（ユーザデータ、アドレスデータ、コマンドデータ等）の送受信を行うプロセッサチップＰＣと、を備える。メモリチップＭＣは、それぞれ、複数のパッド電極Ｐを備える。メモリチップＭＣは、これら複数のパッド電極Ｐを介してプロセッサチップＰＣとのデータの送受信を行う。
メモリチップＭＣは、メモリセルアレイ１、及び、このメモリセルアレイ１を制御する周辺回路を備える。この周辺回路は、カラム制御回路２、ロウ制御回路３、電圧生成回路４、ステートマシン５、データ入出力バッファ６、及び、コマンド・インターフェイス７を備える。
メモリセルアレイ１は、ユーザデータを記録する複数のメモリセル、並びに、複数のメモリセルに接続されたビット線及びワード線を備える。
カラム制御回路２は、ビット線を介してユーザデータを読み出してデータレジスタに送信し、又は、データレジスタから受信したユーザデータに応じてビット線に電圧を転送する。
ロウ制御回路３は、アドレスレジスタから受信したアドレスデータに応じてワード線に所定の電圧を転送する。
電圧生成回路４は、パッド電極Ｐを介して供給された電圧を降圧又は昇圧して、カラム制御回路２及びロウ制御回路３に転送する。
ステートマシン５は、コマンドレジスタから受信したコマンドデータを順次デコードして、カラム制御回路２、ロウ制御回路３及び電圧生成回路４に内部制御信号を送信する。
データ入出力バッファ６は、複数のパッド電極Ｐを介して複数ビットのデータを並列に受信し、このデータをレジスタに転送する。また、データ入出力バッファ６は、複数のパッド電極Ｐを介してレジスタ内の複数ビットのデータを並列に出力し、プロセッサチップＰＣに送信する。
コマンド・インターフェイス７は、パッド電極Ｐを介して外部制御信号を受信し、この外部制御信号に応じてデータ入出力バッファ６を制御する。
図２は、本実施形態に係る半導体装置の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す通り、本実施形態に係る半導体装置は、実装基板ＭＳと、実装基板ＭＳに積層された複数のメモリチップＭＣと、メモリチップＭＣに積層されたプロセッサチップＰＣと、を備える。これらの構成は、上面に形成されたパッド電極Ｐが露出する様にＹ方向にずらして積層され、接着剤等を介してお互いに接続されている。
図３に示す通り、実装基板ＭＳ、複数のメモリチップＭＣ、及び、プロセッサチップＰＣは、それぞれ、複数のパッド電極Ｐを備えている。実装基板ＭＳ、複数のメモリチップＭＣ、及び、プロセッサチップＰＣに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
［保護回路］
メモリチップＭＣに蓄積された電荷量とテスト装置等に蓄積された電荷量との差が大きい場合、静電気放電（ESD: Electro-Static Discharge）が生じ、パッド電極Ｐに大電流が流れてしまう場合がある。静電気放電には、例えば、帯電デバイスモデル（CDM: Charged Device Model）、マシンモデル（MM: Machine Model）、人体モデル（HBM: Human Body Model）等が含まれる。
本実施形態に係る半導体装置は、この様な静電気放電によって半導体装置の内部回路（図１のメモリセルアレイ１等）が損傷しないよう、保護回路を備えている。
図４は、本実施形態に係る保護回路の構成を示す模式的な回路図である。図４においては、一部の構成を省略する。
本実施形態に係る保護回路は、複数のパッド電極ＰＩＯと、これら複数のパッド電極ＰＩＯにそれぞれ接続された複数の配線Ｗ１と、これら複数の配線Ｗ１に共通に接続された共通電極Ｅ１と、この共通電極Ｅ１に接続された抵抗部Ｒ１と、配線Ｗ２を介して抵抗部Ｒ１に接続された保護素子Ｄ１と、この保護素子Ｄ１に接続されたパッド電極ＰＶＳＳと、を備える。また、この保護回路は、複数のパッド電極ＰＩＯにそれぞれ接続された複数の配線Ｗ３と、これら複数の配線Ｗ３に共通に接続された共通電極Ｅ２と、この共通電極Ｅ２に接続された抵抗部Ｒ２と、配線Ｗ４を介して抵抗部Ｒ２に接続された保護素子Ｄ２と、この保護素子Ｄ２に接続されたパッド電極ＰＶＣＣＱと、を備える。
パッド電極ＰＩＯは、データの送受信に用いられるパッド電極Ｐである。パッド電極ＰＩＯは、それぞれ、データ入出力バッファ６内のインバータ６１に接続されている。パッド電極ＰＶＳＳ，ＰＶＣＣＱは、電圧の供給に用いられるパッド電極Ｐである。パッド電極ＰＶＳＳには電圧ＶＳＳ（例えば、０．０Ｖ程度）が供給される。パッド電極ＰＶＣＣＱには、電圧ＶＳＳよりも大きい電圧ＶＣＣＱ（例えば、１．８Ｖ程度）が供給される。
複数の配線Ｗ１のインピーダンスは、略一致する。また、複数の配線Ｗ２のインピーダンスも、略一致する。例えば、複数の配線Ｗ１のインピーダンスが有効数字２桁で一致している場合、これらインピーダンスは十分に略一致している。尚、図中のＲ０は、複数のパッド電極ＰＩＯに接続された各配線が内部抵抗を有することを模式的に示している。
保護素子Ｄ１，Ｄ２は、例えば、ダイオード等の非線形素子である。保護素子Ｄ１は、パッド電極ＰＶＳＳからパッド電極ＰＩＯに電流が流れる方向を整流方向としている。保護素子Ｄ２は、パッド電極ＰＩＯからパッド電極ＰＶＣＣＱに電流が流れる方向を整流方向としている。
次に、引き続き図４を参照して、保護回路の動作について説明する。
メモリチップＭＣによるデータの送受信に際して、複数のパッド電極ＰＩＯには、データ“０”に対応する電圧又はデータ“１”に対応する電圧が供給される。この電圧は、例えば、電圧ＶＳＳ以上、電圧ＶＣＣＱ以下の範囲内に設定される。これにより、データ入出力バッファ６内のインバータ６１が駆動され、データの入力が行われる。
尚、この際、保護素子Ｄ１，Ｄ２には基本的に逆方向電圧が印加される。従って、保護素子Ｄ１，Ｄ２に電流は流れない。また、配線Ｗ１，Ｗ３におけるインピーダンスは、パッド電極ＰＩＯとインバータ６１との間の配線のインピーダンスと比較して十分大きい。
上述の静電気放出が生じた場合、保護素子Ｄ１，Ｄ２に電流が流れる。また、この電流によって抵抗部Ｒ１，Ｒ２が断線する。これにより、共通電極Ｅ１，Ｅ２が保護素子Ｄ１，Ｄ２から電気的に切り離される。
［比較例］
図５は、比較例に係る保護回路の構成を示す模式的な回路図である。図５においては、一部の構成を省略する。
比較例に係る保護回路は、複数のパッド電極ＰＩＯと、これら複数のパッド電極ＰＩＯにそれぞれ接続された複数の抵抗部Ｒ１と、これら複数の抵抗部Ｒ１にそれぞれ接続された複数の保護素子Ｄ１と、これら複数の保護素子Ｄ１に接続された複数のパッド電極ＰＶＳＳと、を備える。また、この保護回路は、複数のパッド電極ＰＩＯにそれぞれ接続された複数の抵抗部Ｒ２と、これら複数の抵抗部Ｒ２にそれぞれ接続された複数の保護素子Ｄ２と、これら複数の保護素子Ｄ２にそれぞれ接続された複数のパッド電極ＰＶＣＣＱと、を備える。
この様な構造において上述の静電気放出が発生した場合、一又は複数の抵抗部Ｒ１，Ｒ２が断線し、これに対応するパッド電極ＰＩＯが保護素子Ｄ１，Ｄ２から電気的に切り離される。
［第１の実施形態の効果］
図６〜図８は、複数のパッド電極ＰＩＯの信号波形を示す模式的な波形図である。横軸は時間ｔを示しており、縦軸は電圧Ｖの大きさを示している。尚、図６〜図８には、複数のパッド電極ＰＩＯ全てに“０”又は“１”のデータが入力された例を示している。
図６は、第１の実施形態又は比較例に係る半導体装置において、抵抗部Ｒ１，Ｒ２が断線していない場合の信号波形を示している。図６に示す通り、タイミングｔ１においてパッド電極ＰＩＯに信号を入力すると、複数のパッド電極ＰＩＯの電圧のピークが現れるタイミングが、タイミングｔ２〜ｔ３で示す期間Ｔ１と一致する。この期間Ｔ１においてデータ入出力バッファ６によるデータの取得が行われる。
図７は、比較例に係る半導体装置において、複数の抵抗部Ｒ１，Ｒ２のいずれかが断線した場合の信号波形を示している。信号ｓ１，ｓ２は、断線していない抵抗部Ｒ１，Ｒ２に接続されたパッド電極ＰＩＯの信号である。信号ｓ３は、断線した抵抗部Ｒ１，Ｒ２に接続されたパッド電極ＰＩＯの信号である。
図示の例において、信号ｓ１，ｓ２は期間Ｔ１の間に最大値となる。従って、信号ｓ１，ｓ２に対応するデータは正常に取得される。
一方、信号ｓ３に対応するパッド電極ＰＩＯは保護素子Ｄ１，Ｄ２から電気的に切り離されているため、信号ｓ１，ｓ２に対応するパッド電極よりも保護素子Ｄ１，Ｄ２分の静電容量が少なくなる（図５参照）。従って、信号ｓ３がピークとなるタイミングと、信号ｓ１，ｓ２がピークとなる期間Ｔ１と、が一致しない場合がある。この様な場合、信号ｓ３に対応するデータは正常に取得されない場合がある。
図８は、第１の実施形態に係る保護回路において、抵抗部Ｒ１，Ｒ２のいずれかが断線した場合の信号波形を示している。
第１の実施形態に係る保護回路においては、抵抗部Ｒ１，Ｒ２が断線すると、共通電極Ｅ１，Ｅ２が保護素子Ｄ１，Ｄ２から電気的に切り離される（図４参照）。ここで、共通電極Ｅ１，Ｅ２は、複数のパッド電極ＰＩＯに共通に接続されている。従って、共通電極Ｅ１，Ｅ２が保護素子Ｄ１，Ｄ２から電気的に切り離された場合、これら複数のパッド電極ＰＩＯの静電容量は、略一様に変化する。従って、データ取得開始のタイミングｔ２´及びデータ取得終了のタイミングｔ３´を調整して期間Ｔ１の間にデータを取得すれば、全ての信号のデータを正常に取得することが可能である。これにより、好適に動作する半導体装置を提供可能である。
［構成例］
本実施形態に係る半導体装置は、種々の態様によって実現可能である。以下、図９〜図２２を参照して、本実施形態に係る半導体装置の構成例について説明する。
［第１の構成例］
図９は、第１の構成例を説明するための模式的な断面図である。尚、図９は説明のための模式的な図面であり、実際の構造とは一致しない。図９においては、一部の構成を省略する。
第１の構成例に係る半導体装置は、半導体基板１００と、半導体基板１００上に設けられたメモリセルアレイ１と、半導体基板１００の上方に配設された配線層１１０，１２０，１３０，１４０と、を備える。
メモリセルアレイ１は、Ｚ方向に配設された複数のワード線ＷＬと、複数のワード線ＷＬを貫通してＺ方向に延伸する複数のメモリ構造ＭＰと、メモリ構造ＭＰの上方に設けられたビット線ＢＬと、メモリ構造ＭＰ及びビット線ＢＬを電気的に接続するコンタクト部材Ｃ１，Ｃ２と、を備える。ワード線ＷＬは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜である。メモリ構造ＭＰは、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン及び多結晶シリコン（Ｓｉ）の積層膜を含む略円柱状の構造である。
半導体基板１００は、アクティブ領域１０１と、酸化シリコン（ＳｉＯ２）等の絶縁領域１０２と、を備える。アクティブ領域１０１は、リン（Ｐ）やホウ素（Ｂ）等の不純物を含む領域であり、Ｎ型半導体又はＰ型半導体として機能する。また、半導体基板１００上には、ゲート絶縁膜１０３及びゲート電極１０４が設けられている。ゲート絶縁膜１０３は、酸化シリコン等の絶縁膜である。ゲート電極１０４は、例えば、リン（Ｐ）等の不純物を含む多結晶シリコン、窒化チタン（ＴｉＮ）、及び、タングステン（Ｗ）等の積層膜を含む。
半導体基板１００上には、アクティブ領域１０１、ゲート絶縁膜１０３及びゲート電極１０４を含む電界効果型のトランジスタ等、複数の素子が設けられる。これらの素子は、周辺回路として機能するＣＭＯＳ（Complimentary MOS）回路の一部として機能する。尚、図９には、保護素子Ｄ１を例示している。保護素子Ｄ１は、アクティブ領域１０１の一部、ゲート絶縁膜１０３及びゲート電極１０４、を備える電界効果型のトランジスタである。このトランジスタは、ゲート電極１０４及びドレイン領域が電気的に接続されており、２端子の非線形素子として機能する。
配線層１１０，１２０，１３０，１４０は、それぞれ、複数の配線部材１１１，１２１，１３１，１４１を含む。また、これら配線部材１１１，１２１，１３１，１４１の下面には、Ｚ方向に延伸するコンタクト部材１１２，１２２，１３２，１４２が接続されている。コンタクト部材１１２の下端は、アクティブ領域１０１又はゲート電極１０４に接続されている。コンタクト部材１２２，１３２，１４２の下端は、配線部材１１１，１２１，１３１の上面に接続されている。尚、配線層１１０，１２０内の各構成は、例えば、窒化チタン及びタングステンの積層膜等を含む。また、配線層１３０内の各構成は、例えば、窒化チタン及び銅（Ｃｕ）の積層膜等を含む。また、配線層１３０内の各構成は、例えば、窒化チタン及びアルミニウム（Ａｌ）の積層膜等を含む。
尚、図示の例において、配線層１４０内の配線部材１４１ａは、パッド電極ＰＩＯ、配線Ｗ１、共通電極Ｅ１、抵抗部Ｒ１、及び、配線Ｗ２の一部として機能する。また、配線部材１４１ａは、複数の配線部材１１１，１２１，１３１、及び、複数のコンタクト部材１１２，１２２，１３２，１４２を介して保護素子Ｄ１のソース領域（アクティブ領域１０１）に接続されている。配線部材１４１ａとアクティブ領域１０１との間に設けられたこれらの構成は、配線Ｗ２の一部として機能する。
図１０は、半導体装置の構成例を示す模式的な平面図である。図示の例において、配線層１４０は、上述の配線部材１４１ａと、パッド電極ＰＶＳＳとして機能する配線部材１４１ｂと、パッド電極ＰＶＣＣＱとして機能する配線部材１４１ｃと、を備える。
配線部材１４１ａは、複数のパッド電極ＰＩＯ、これら複数のパッド電極ＰＩＯに接続された複数の配線Ｗ１、これら複数の配線Ｗ１に共通に接続された共通電極Ｅ１、この共通電極Ｅ１に接続された抵抗部Ｒ１、及び、この抵抗部Ｒ１に接続された配線Ｗ２の一部として機能する。また、配線部材１４１ａは、複数のパッド電極ＰＩＯに接続された複数の配線Ｗ３、これら複数の配線Ｗ３に共通に接続された共通電極Ｅ２、この共通電極Ｅ２に接続された抵抗部Ｒ２、及び、この抵抗部Ｒ２に接続された配線Ｗ４の一部として機能する。
尚、以下の説明においては、配線部材やコンタクト部材のうち、配線Ｗ１等として機能する部分の事を、単に「配線Ｗ１」等と呼ぶ場合がある。
配線Ｗ１の配線幅及び配線長は、全て略一致する。即ち、複数のパッド電極ＰＩＯのうち、共通電極Ｅ１から最も離れたものに接続された配線Ｗ１１は、Ｙ方向に延伸する直線部分Ｗ１１Ｙを１つ、Ｘ方向に延伸する直線部分Ｗ１１Ｘを１つ、延伸方向の異なる直線部分Ｗ１１Ｙ，Ｗ１１Ｘを接続する接続部分Ｗ１１Ｃを１つ含んでいる。一方、複数のパッド電極ＰＩＯのうち、共通電極Ｅ１に最も近いものに接続された配線Ｗ１２は、直線部分Ｗ１２Ｙを３つ、直線部分Ｗ１２Ｘを３つ、接続部分Ｗ１２Ｃを５つ含んでいる。ここで、例えば配線Ｗ１１の配線長を第１配線長とし、配線Ｗ１２の配線長を第２配線長とした場合、第１配線長及び第２配線長は略一致する。尚、第１配線長は、例えば、配線Ｗ１１に含まれる直線部分Ｗ１１ＹのＹ方向の長さと、直線部分Ｗ１１ＸのＸ方向の長さと、の和である。また、第２配線長は、例えば、配線Ｗ１２に含まれる３つの直線部分Ｗ１２ＹそれぞれのＹ方向の長さと、３つの直線部分Ｗ１２ＸそれぞれのＸ方向の長さと、の総和である。また、例えば、直線部分の長さの合計が有効数字２桁で一致している場合、これらの配線長は十分に略一致している。複数の配線Ｗ３は、複数の配線Ｗ１とほぼ同様に構成されている。これにより、高速信号伝送における配線Ｗ１による特性インピーダンスを全てのパッド電極ＰＩＯについて一致させることが出来る。
抵抗部Ｒ１は、共通電極Ｅ１に接続された第１部分Ｒ１１、第１部分Ｒ１１に接続された第２部分Ｒ１２、及び、第２部分Ｒ１２に接続された第３部分Ｒ１３を備える。第２部分Ｒ１２の配線幅は、第１部分Ｒ１１の配線幅及び第３部分Ｒ１３の配線幅よりも小さい。尚、第３部分Ｒ１３は配線Ｗ２を介して保護素子Ｄ１に接続されている。抵抗部Ｒ２は、抵抗部Ｒ１とほぼ同様に構成されており、配線Ｗ４を介して保護素子Ｄ２に接続されている。
ここで、第１の構成例においては、複数のパッド電極ＰＩＯ、パッド電極ＰＶＳＳ、及び、パッド電極ＰＶＣＣＱがＸ方向に一列に並んでいる。ここで、図２を参照して説明した通り、複数のメモリチップＭＣは、上面に形成されたパッド電極Ｐが露出する様にＹ方向にずらして積層されている。従って、複数のパッド電極ＰＩＯ、パッド電極ＰＶＳＳ、及び、パッド電極ＰＶＣＣＱが一列に並んでいる場合、複数のメモリチップＭＣをＹ方向に大きくずらすことなく積層させることが可能である。
［その他の構成例］
第１の構成例はあくまでも例示であり、具体的な構成は適宜変更可能である。
例えば、第１の構成例においては、配線層１４０内の配線部材１４１ａのみが配線Ｗ１，Ｗ３として機能していた。しかしながら、その他の配線層１１０，１２０，１３０内の構成が配線Ｗ１，Ｗ３の一部として機能しても良い。
例えば、図１１及び図１２には、配線層１３０内の配線部材１３１ｄ、配線層１４０内の配線部材１４１ｄ、及び、これらに接続された複数のコンタクト部材が配線Ｗ１，Ｗ３として機能する例を示している。また、図１３及び図１４には、配線層１２０内の配線部材１２１ｅ、配線層１３０内の配線部材１３１ｅ、配線層１４０内の配線部材１４１ｄ、及び、これらに接続された複数のコンタクト部材が配線Ｗ１，Ｗ３として機能する例を示している。また、図１５及び図１６には、配線層１１０内の配線部材１１１ｆ、配線層１２０内の配線部材１２１ｆ、配線層１３０内の配線部材１３１ｅ、配線層１４０内の配線部材１４１ｄ、及び、これらに接続された複数のコンタクト部材が配線Ｗ１，Ｗ３として機能する例を示している。
また、以上の構成例においては、配線Ｗ１，Ｗ３が略同一の構造を備えており、同一の配線層に含まれる配線部材等によって構成されていた。しかしながら、配線Ｗ１，Ｗ３として機能する配線部材等は、異なる配線層に含まれる配線部材等によって構成しても良い。
例えば、図１７及び図１８には、配線層１４０内の配線部材１４１ｇがパッド電極ＰＩＯ、配線Ｗ３、共通電極Ｅ２、抵抗部Ｒ２、及び、配線Ｗ４の一部として機能し、配線層１３０内の配線部材１３１ｇが配線Ｗ１、共通電極Ｅ１、抵抗部Ｒ１、及び、配線Ｗ２の一部として機能する例を示している。尚、配線部材１４１ｇと配線部材１３１ｇとはＸＹ平面において略同一の形状を有する。この様な構成によれば、パッド電極ＰＩＯ，ＰＶＳＳ，ＰＶＣＣＱをメモリチップＭＣのＹ方向の端部に近付けることが可能である。従って、メモリチップＭＣをＹ方向に大きくずらすことなく積層させることが可能である（図２参照）。また、保護回路の面積を削減可能である。
また、以上の構成例においては、配線層１１０，１２０，１３０，１４０内の配線部材が抵抗部Ｒ１，Ｒ２として機能していたが、配線部材でなくコンタクト部材が抵抗部Ｒ１，Ｒ２として機能しても良い。
例えば、図１９には、コンタクト部材１３２ａが抵抗部Ｒ１として機能する例を示している。図１９の例においては、配線部材１４１ｈが、複数のコンタクト部材１４２ａを介して配線部材１３１ｈに接続されている。配線部材１４１ｈの一部、複数のコンタクト部材１４２ａ及び配線部材１３１ｈは、共通電極Ｅ１の一部として機能する。また、図１９の例においては、配線部材１３１ｈが、１つのコンタクト部材１３２ａを介して配線部材１２１ｈに接続されている。コンタクト部材１３２ａは、抵抗部Ｒ１として機能する。また、図１９の例においては、配線部材１２１ｈが複数のコンタクト部材１２２ａを介して配線部材１１１ｈに接続され、配線部材１１１ｈが複数のコンタクト部材１１２ａを介して保護素子Ｄ１（アクティブ領域１０１）に接続されている。これらの配線部材１２１ｈ，１１１ｈ及びコンタクト部材１２２ａ，１１２ａは、配線Ｗ２として機能する。この様な構成によれば、図２０に例示する様に、配線部材１４１ｈに抵抗部Ｒ１，Ｒ２及び配線Ｗ２，Ｗ４を設ける必要が無いため、保護回路の面積を削減可能である。
また、以上の構成例においては、配線層１４０内の、パッド電極ＰＩＯとして機能する部分がＸ方向に一列に並んでいた。しかしながら、パッド電極として機能する部分は、二列又はそれ以上の複数列に並んでいても良いし、それ以外のパターンで並んでいても良い。
例えば、図２１には、複数のパッド電極ＰＩＯが円ｃ１に沿って等間隔に並ぶ例を示している。円ｃ１の中心位置には共通電極Ｅ１が配置され、これらを接続する配線Ｗ１は放射状に延伸している。尚、図中の点ｐ１は、各パッド電極ＰＩＯの中心点を示している。
また、以上の構成例においては、配線Ｗ１，Ｗ２として機能する配線部材の配線幅及び配線長が略同一であり、これによって配線Ｗ１，Ｗ２のインピーダンスが略同一となっていた。しかしながら、例えば配線Ｗ１，Ｗ２として機能する配線部材の配線幅及び配線長の比を略同一とし、これによって配線Ｗ１，Ｗ２のインピーダンスを略同一としても良い。
例えば、図２２には、共通電極Ｅ１，Ｅ２から遠いパッド電極ＰＩＯに接続された配線Ｗ１程大きい配線幅を有する例を示している。
［第２の実施形態］
次に、図２３及び図２４を参照して、第２の実施形態に係る半導体装置について説明する。
第２の実施形態に係る半導体装置は、基本的には第１の実施形態に係る半導体装置と同様に構成されている。ただし、第２の実施形態においては、複数のパッド電極ＰＩＯと共通電極Ｅ１，Ｅ２との間に、可変抵抗素子ＶＲが設けられている。
即ち、第１の実施形態においては、配線層１１０，１２０，１３０，１４０内の構成の配線抵抗等を利用して、配線Ｗ１，Ｗ２のインピーダンスを略同一としていた。しかしながら、第２の実施形態においては、可変抵抗素子ＶＲのインピーダンスを調整することにより、パッド電極ＰＩＯと共通電極Ｅ１，Ｅ２の間のインピーダンスを略同一としている。
図２４は、可変抵抗素子ＶＲの構成例を示す模式的な図である。可変抵抗素子ＶＲは、入力端子ｎ１と、入力端子ｎ１に接続された配線部材１５０と、配線部材１５０に接続された複数のトランジスタＴｒ１〜Ｔｒ５と、複数のトランジスタＴｒ１〜Ｔｒ５に共通に接続された出力端子ｎ２と、を備える。
配線部材１５０は、Ｙ方向に配設されＸ方向に延伸する複数の直線部分１５１と、これらに接続された接続部分１５２と、を備える。複数の直線部分１５１は、複数の接続部分１５２を介して直列に接続されている。尚、配線部材１５０は、配線層１１０，１２０，１３０，１４０内に設けられた配線部材のうちの一つであっても良い。また、複数のゲート電極１０４のうちの一部を配線部材１５０として利用しても良い。
トランジスタＴｒ１は、１つの直線部分１５１を介して入力端子ｎ１に接続される。トランジスタＴｒ２は、２つの直線部分１５１を介して入力端子ｎ１に接続される。以下同様に、トランジスタＴｒ３〜Ｔｒ５は、３〜５個の直線部分１５１を介して入力端子ｎ１に接続される。
［その他の実施形態］
第１及び第２の実施形態は例として示したものであり、具体的な構成等は適宜変更可能である。
例えば、第１の実施形態においては、図１等に例示した通り、半導体装置の内部回路として、メモリセルアレイ１を例示した。しかしながら、内部回路は、例えば演算処理回路等、メモリセルアレイ以外の構成であっても良い。また、メモリセルアレイの構成も適宜変更可能である。例えば、第１の実施形態に係るメモリセルアレイ１は、三次元型のＮＡＮＤフラッシュメモリを備えていた。しかしながら、メモリセルアレイは、例えは、二次元型のＮＡＮＤフラッシュメモリを備えていても良いし、ＮＯＲフラッシュメモリを備えていても良い。また、メモリセルアレイは、ＤＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＲＡＭ等、フラッシュメモリ以外のメモリを備えていても良い。
また、第１の実施形態においては、図２及び図３に例示した通り、各チップ間の接続をボンディングワイヤＢによって行っていた。しかしながら、各チップ間の接続は、例えば、所謂シリコン貫通電極（TSV: Through Silicon Via）等によって行っても良い。
また、第１の実施形態においては、図４に例示した通り、共通電極Ｅ１と配線Ｗ２の間に抵抗部Ｒ１が設けられ、配線Ｗ２とパッド電極ＰＶＳＳとの間に保護素子Ｄ１が設けられていた。また、共通電極Ｅ２と配線Ｗ４の間に抵抗部Ｒ２が設けられ、配線Ｗ４とパッド電極ＰＶＣＣＱとの間に保護素子Ｄ２が設けられていた。しかしながら、共通電極Ｅ１と配線Ｗ２の間に保護素子Ｄ１が設けられ、配線Ｗ２とパッド電極ＰＶＳＳとの間に抵抗部Ｒ１が設けられても良い。同様に、共通電極Ｅ２と配線Ｗ４の間に保護素子Ｄ２が設けられ、配線Ｗ４とパッド電極ＰＶＣＣＱとの間に抵抗部Ｒ２が設けられても良い。
ＰＩＯ，ＰＶＳＳ，ＰＶＣＣＱ…パッド電極、Ｗ１，Ｗ２…配線、Ｅ１，Ｅ２…共通電極、Ｒ１，Ｒ２…抵抗部、Ｄ１，Ｄ２…保護素子。

Claims (5)

  1. 複数の第１パッド電極と、
    前記複数の第１パッド電極にそれぞれ接続された複数の第１配線と、
    前記複数の第１配線に共通に接続された第１電極と、
    第２パッド電極と、
    前記第１電極及び前記第２パッド電極の間に直列に接続された抵抗部及び保護素子と
    を備える半導体装置。
  2. 前記複数の第１配線のインピーダンスは、略一致する
    請求項１記載の半導体装置。
  3. 前記複数の第１配線の配線長は、略一致する
    請求項１又は２記載の半導体装置。
  4. 一又は複数の配線層を備え、
    前記一又は複数の配線層は、前記複数の第１パッド電極、前記複数の第１配線、前記第１電極、前記抵抗部、及び、前記第２パッド電極として機能する配線部材及びコンタクト部材の少なくともいずれかを含む
    請求項１〜３のいずれか１項記載の半導体装置。
  5. 前記複数の第１パッド電極を介して複数ビットのデータを並列に出力する
    請求項１〜４のいずれか１項記載の半導体装置。
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