JPH04318392A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04318392A JPH04318392A JP3084970A JP8497091A JPH04318392A JP H04318392 A JPH04318392 A JP H04318392A JP 3084970 A JP3084970 A JP 3084970A JP 8497091 A JP8497091 A JP 8497091A JP H04318392 A JPH04318392 A JP H04318392A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置技
術に関し、特に、半導体チップの少なくとも一部にＤＲ
ＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）回路領域を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
術に関し、特に、半導体チップの少なくとも一部にＤＲ
ＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）回路領域を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】ＤＲＡＭのワード線は、メモリセルを構
成するトランスファーＭＯＳトランジスタのゲート電極
を兼ねるので、製造上の容易性等の観点から所定の不純
物の導入されたポリシリコンによって構成されていた。
成するトランスファーＭＯＳトランジスタのゲート電極
を兼ねるので、製造上の容易性等の観点から所定の不純
物の導入されたポリシリコンによって構成されていた。
【０００３】しかし、ポリシリコンは、比較的電気抵抗
が高いので、ワード線をポリシリコンのみで構成したの
では信号遅延が生じ、ＤＲＡＭのアクセスタイムの短縮
を阻害する問題があった。
が高いので、ワード線をポリシリコンのみで構成したの
では信号遅延が生じ、ＤＲＡＭのアクセスタイムの短縮
を阻害する問題があった。
【０００４】そこで、そのような問題を回避する観点か
ら、近年は、ポリシリコンからなるワード線に、アルミ
ニウム（Ａｌ）等のような電気抵抗の低い材料からなる
シャント配線を設け、電気信号の遅延時間を短縮する技
術が採用されている。
ら、近年は、ポリシリコンからなるワード線に、アルミ
ニウム（Ａｌ）等のような電気抵抗の低い材料からなる
シャント配線を設け、電気信号の遅延時間を短縮する技
術が採用されている。
【０００５】従来、シャント配線は、メモリマットの端
から端に延在するワード線に沿ってその上層に敷設され
、所定位置でスルーホールを通じてワード線と電気的に
接続されていた。
から端に延在するワード線に沿ってその上層に敷設され
、所定位置でスルーホールを通じてワード線と電気的に
接続されていた。
【０００６】なお、高抵抗配線に低抵抗シャント配線を
設ける技術については、例えば特公昭５７−４６６５８
号公報に記載があり、半導体基板上に形成されたアドレ
スデコーダ回路のポリシリコンからなる出力配線に、Ａ
ｌからなるシャント配線を設ける技術等について説明さ
れている。
設ける技術については、例えば特公昭５７−４６６５８
号公報に記載があり、半導体基板上に形成されたアドレ
スデコーダ回路のポリシリコンからなる出力配線に、Ａ
ｌからなるシャント配線を設ける技術等について説明さ
れている。
【０００７】
【発明が解決しようとする課題】ところが、ポリシリコ
ンからなるワード線にシャント配線を設ける上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
ンからなるワード線にシャント配線を設ける上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
【０００８】近年、半導体集積回路装置においては、高
機能・大容量化を実現する観点から素子の微細化ととも
に、素子を結線する配線の微細化や高密度化が進められ
ている。このため、上記したシャント配線も微細化や高
密度化が進められている。
機能・大容量化を実現する観点から素子の微細化ととも
に、素子を結線する配線の微細化や高密度化が進められ
ている。このため、上記したシャント配線も微細化や高
密度化が進められている。
【０００９】ところが、シャント配線の微細化や高密度
化に伴って、下地段差に起因するシャント配線の断線、
シャント配線とワード線とを接続するスルーホールにお
ける導通不良およびシャント配線間の短絡等、半導体集
積回路装置の信頼性および歩留りを低下させる問題が顕
著となっている。
化に伴って、下地段差に起因するシャント配線の断線、
シャント配線とワード線とを接続するスルーホールにお
ける導通不良およびシャント配線間の短絡等、半導体集
積回路装置の信頼性および歩留りを低下させる問題が顕
著となっている。
【００１０】また、シャント配線の微細化や高密度化に
伴う配線抵抗や配線容量の増大によって、シャント配線
に流れる信号に遅延が生じ、シャント配線としての役目
を果たせない問題が生じている。
伴う配線抵抗や配線容量の増大によって、シャント配線
に流れる信号に遅延が生じ、シャント配線としての役目
を果たせない問題が生じている。
【００１１】さらに、シャント配線によって、それと同
一の配線層に形成された他の信号配線のレイアウトルー
ルも厳しくなり、その配線に流れる信号にも遅延が生じ
、半導体集積回路装置全体の動作速度が低下するおそれ
がある。
一の配線層に形成された他の信号配線のレイアウトルー
ルも厳しくなり、その配線に流れる信号にも遅延が生じ
、半導体集積回路装置全体の動作速度が低下するおそれ
がある。
【００１２】本発明は上記課題に着目してなされたもの
であり、その目的は、ＤＲＡＭ回路領域を有する半導体
集積回路装置の信頼性および歩留りを低下させることな
く、ワード線の高速駆動を実現することのできる技術を
提供することにある。
であり、その目的は、ＤＲＡＭ回路領域を有する半導体
集積回路装置の信頼性および歩留りを低下させることな
く、ワード線の高速駆動を実現することのできる技術を
提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１５】すなわち、請求項１記載の発明は、半導体
チップの少なくとも一部にＤＲＡＭのメモリセル領域を
有する半導体集積回路装置であって、前記メモリセル領
域を分割してなる複数の微小メモリセル領域毎に、それ
を挟んで互いに対向するようにワード線ドライバ回路領
域を配置し、各々のワード線ドライバ回路領域内のワー
ド線ドライバ回路から前記微小メモリセル領域に低抵抗
ポリシリコン層を有するワード線を延在させた半導体集
積回路装置構造とするものである。
チップの少なくとも一部にＤＲＡＭのメモリセル領域を
有する半導体集積回路装置であって、前記メモリセル領
域を分割してなる複数の微小メモリセル領域毎に、それ
を挟んで互いに対向するようにワード線ドライバ回路領
域を配置し、各々のワード線ドライバ回路領域内のワー
ド線ドライバ回路から前記微小メモリセル領域に低抵抗
ポリシリコン層を有するワード線を延在させた半導体集
積回路装置構造とするものである。
【００１６】請求項２記載の発明は、請求項１記載のワ
ード線ドライバ回路領域の所定列を選択する第一の選択
線と、前記ワード線ドライバ回路領域の所定行を選択す
る第二の選択線とを設けた半導体集積回路装置構造とす
るものである。
ード線ドライバ回路領域の所定列を選択する第一の選択
線と、前記ワード線ドライバ回路領域の所定行を選択す
る第二の選択線とを設けた半導体集積回路装置構造とす
るものである。
【００１７】請求項３記載の発明は、請求項１または２
記載のワード線のうちの非選択ワード線およびスタンバ
イ時の全ワード線を接地レベルにするためのワード線ク
リア回路を、前記ワード線ドライバ回路領域毎に配置し
た半導体集積回路装置構造とするものである。
記載のワード線のうちの非選択ワード線およびスタンバ
イ時の全ワード線を接地レベルにするためのワード線ク
リア回路を、前記ワード線ドライバ回路領域毎に配置し
た半導体集積回路装置構造とするものである。
【００１８】請求項４記載の発明は、半導体チップの少
なくとも一部にＤＲＡＭのメモリセル領域を有する半導
体集積回路装置であって、前記メモリセル領域を分割し
てなる複数の微小メモリセル領域毎に、それを挟んで互
いに対向するようにワード線ドライバ回路領域を配置し
、各々のワード線ドライバ回路領域内のワード線ドライ
バ回路の出力に接続された各々のシャント用金属配線を
、それぞれ交差しない位置まで延在させ、かつ、前記微
小メモリセル領域に配置された低抵抗ポリシリコン層を
有するワード線と所定の位置で電気的に接続した半導体
集積回路装置構造とするものである。
なくとも一部にＤＲＡＭのメモリセル領域を有する半導
体集積回路装置であって、前記メモリセル領域を分割し
てなる複数の微小メモリセル領域毎に、それを挟んで互
いに対向するようにワード線ドライバ回路領域を配置し
、各々のワード線ドライバ回路領域内のワード線ドライ
バ回路の出力に接続された各々のシャント用金属配線を
、それぞれ交差しない位置まで延在させ、かつ、前記微
小メモリセル領域に配置された低抵抗ポリシリコン層を
有するワード線と所定の位置で電気的に接続した半導体
集積回路装置構造とするものである。
【００１９】
【作用】上記した請求項１記載の発明によれば、ワード
線ドライバ回路を分散配置し、各ワード線ドライバ回路
によってワード線を駆動することにより、駆動されるワ
ード線の長さを従来よりも短くすることができるので、
シャント配線を設けなくともワード線における信号遅延
を抑制することが可能となる。
線ドライバ回路を分散配置し、各ワード線ドライバ回路
によってワード線を駆動することにより、駆動されるワ
ード線の長さを従来よりも短くすることができるので、
シャント配線を設けなくともワード線における信号遅延
を抑制することが可能となる。
【００２０】また、シャント配線を設けないことにより
、他の配線のレイアウトルールを緩和することができる
ので、その配線の抵抗や容量を低減することができ、そ
の配線における信号遅延を抑制することが可能となる。
、他の配線のレイアウトルールを緩和することができる
ので、その配線の抵抗や容量を低減することができ、そ
の配線における信号遅延を抑制することが可能となる。
【００２１】上記した請求項２記載の発明によれば、第
一の選択線によって選択されたワード線ドライバ回路領
域列と、第二の選択線によって選択されたワード線ドラ
イバ回路領域行との交点における一つのワード線を駆動
させることにより、例えばワード線を分割して立ち上げ
たり、不良の発生したワード線を全体回路から分離した
りすることが可能となる。
一の選択線によって選択されたワード線ドライバ回路領
域列と、第二の選択線によって選択されたワード線ドラ
イバ回路領域行との交点における一つのワード線を駆動
させることにより、例えばワード線を分割して立ち上げ
たり、不良の発生したワード線を全体回路から分離した
りすることが可能となる。
【００２２】上記した請求項３記載の発明によれば、ワ
ード線クリア回路をワード線ドライバ回路とともに分散
的に配置したことにより、個々のワード線毎に、ワード
線ＷＬのリセット時間の遅延を抑制でき、かつ、高速駆
動時におけるカップリングの発生を抑制することが可能
となる。
ード線クリア回路をワード線ドライバ回路とともに分散
的に配置したことにより、個々のワード線毎に、ワード
線ＷＬのリセット時間の遅延を抑制でき、かつ、高速駆
動時におけるカップリングの発生を抑制することが可能
となる。
【００２３】上記した請求項４記載の発明によれば、互
いに対向するワード線ドライバ回路に接続されたシャン
ト配線を、それぞれが交差しない位置まで延在させるこ
とにより、シャント配線のレイアウトルールを緩和させ
ることができるので、シャント配線や他の配線の断面積
や間隔に余裕を持たせることができる。このため、シャ
ント配線や他の配線の信頼性を確保できる上、信号遅延
も抑制できる。
いに対向するワード線ドライバ回路に接続されたシャン
ト配線を、それぞれが交差しない位置まで延在させるこ
とにより、シャント配線のレイアウトルールを緩和させ
ることができるので、シャント配線や他の配線の断面積
や間隔に余裕を持たせることができる。このため、シャ
ント配線や他の配線の信頼性を確保できる上、信号遅延
も抑制できる。
【００２４】
【実施例】図１は本発明の一実施例である半導体集積回
路装置の要部平面図、図２はその半導体集積回路装置の
微小メモリセル領域を説明するための要部拡大平面図、
図３はその微小メモリセル領域の接続状態を説明するた
めの説明図、図４はその半導体集積回路装置の要部を示
す回路図、図５および図６はその半導体集積回路装置の
ワード線ドライバ回路の回路図、図７はその半導体集積
回路装置のロウデコーダ回路の回路図である。
路装置の要部平面図、図２はその半導体集積回路装置の
微小メモリセル領域を説明するための要部拡大平面図、
図３はその微小メモリセル領域の接続状態を説明するた
めの説明図、図４はその半導体集積回路装置の要部を示
す回路図、図５および図６はその半導体集積回路装置の
ワード線ドライバ回路の回路図、図７はその半導体集積
回路装置のロウデコーダ回路の回路図である。
【００２５】本実施例の半導体集積回路装置は、例えば
シリコン（Ｓｉ）単結晶からなる半導体チップにＤＲＡ
Ｍ回路領域を有している。
シリコン（Ｓｉ）単結晶からなる半導体チップにＤＲＡ
Ｍ回路領域を有している。
【００２６】図１に、そのＤＲＡＭ回路領域におけるメ
モリマット（メモリセル領域）１の一部を示す。
モリマット（メモリセル領域）１の一部を示す。
【００２７】メモリマット１には、複数のワード線ドラ
イバ回路領域ＷＤ１，ＷＤ２が、規則的、かつ、分散的
に配置されている。
イバ回路領域ＷＤ１，ＷＤ２が、規則的、かつ、分散的
に配置されている。
【００２８】ワード線ドライバ回路領域ＷＤ１，ＷＤ２
は、微小メモリセル領域２を隔てて互いに対向するよう
にメモリマット１に配置されている。
は、微小メモリセル領域２を隔てて互いに対向するよう
にメモリマット１に配置されている。
【００２９】一つの微小メモリセル領域２には、例えば
四本のワード線ＷＬが櫛歯状に配置されており、そのう
ち二本のワード線ＷＬがワード線ドライバ回路ＷＤ１か
ら延在され、他の二本のワード線ＷＬがワード線ドライ
バ回路ＷＤ２から延在されている。
四本のワード線ＷＬが櫛歯状に配置されており、そのう
ち二本のワード線ＷＬがワード線ドライバ回路ＷＤ１か
ら延在され、他の二本のワード線ＷＬがワード線ドライ
バ回路ＷＤ２から延在されている。
【００３０】ワード線ＷＬは、例えば低抵抗ポリＳｉか
らなり、各々のワード線ＷＬに、後述するメモリセルが
所定個ずつ電気的に接続されている。
らなり、各々のワード線ＷＬに、後述するメモリセルが
所定個ずつ電気的に接続されている。
【００３１】ところで、本実施例においては、ワード線
ドライバ回路ＷＤ１，ＷＤ２を分散的に配置したことに
よって、駆動されるワード線ＷＬの長さを従来よりも短
くすることができ、ワード線ＷＬにおける信号遅延を抑
制できるので、シャント配線を設けていない。
ドライバ回路ＷＤ１，ＷＤ２を分散的に配置したことに
よって、駆動されるワード線ＷＬの長さを従来よりも短
くすることができ、ワード線ＷＬにおける信号遅延を抑
制できるので、シャント配線を設けていない。
【００３２】図１のメモリマット１の下部には、ロウデ
コーダ回路領域ＸＤＥＣが配置されている。ロウデコー
ダ回路領域ＸＤＥＣには、後述するロウデコーダ回路が
形成されている。ロウデコーダ回路は、メモリマット１
内の所定のワード線ドライバ回路領域ＷＤ１，ＷＤ２を
選択し、その領域内のロウデコーダ回路を駆動するため
の回路である。
コーダ回路領域ＸＤＥＣが配置されている。ロウデコー
ダ回路領域ＸＤＥＣには、後述するロウデコーダ回路が
形成されている。ロウデコーダ回路は、メモリマット１
内の所定のワード線ドライバ回路領域ＷＤ１，ＷＤ２を
選択し、その領域内のロウデコーダ回路を駆動するため
の回路である。
【００３３】図２に、図１に示したメモリマット１の拡
大平面図を示す。図２は、例えば図１に示したメモリマ
ット１の左上端の微小メモリセル領域２を示している。
大平面図を示す。図２は、例えば図１に示したメモリマ
ット１の左上端の微小メモリセル領域２を示している。
【００３４】ワード線ドライバ回路領域ＷＤ１には、例
えば二個のワード線ドライバ回路３ａ，３ｂが、ワード
線ＷＬの延在方向に並設されている。
えば二個のワード線ドライバ回路３ａ，３ｂが、ワード
線ＷＬの延在方向に並設されている。
【００３５】ワード線ドライバ回路３ａ，３ｂをワード
線ＷＬの延在方向に並設させた理由は、メモリマット１
（図１参照）の面積の縮小を図るためである。
線ＷＬの延在方向に並設させた理由は、メモリマット１
（図１参照）の面積の縮小を図るためである。
【００３６】ワード線ドライバ回路３ａ，３ｂには、各
々一本ずつワード線ＷＬ１，ＷＬ３が電気的に接続され
ている。
々一本ずつワード線ＷＬ１，ＷＬ３が電気的に接続され
ている。
【００３７】そのうち、ワード線ＷＬ３は、ワード線ド
ライバ回路３ａ上を横切って微小メモリセル領域２に延
在されている。
ライバ回路３ａ上を横切って微小メモリセル領域２に延
在されている。
【００３８】また、ワード線ドライバ回路領域ＷＤ２に
は、例えば二個のワード線ドライバ回路３ｃ，３ｄが、
ワード線ＷＬの延在方向に並設されている。
は、例えば二個のワード線ドライバ回路３ｃ，３ｄが、
ワード線ＷＬの延在方向に並設されている。
【００３９】ワード線ドライバ回路３ｃ，３ｄには、各
々一本ずつワード線ＷＬ０，ＷＬ２が電気的に接続され
ている。
々一本ずつワード線ＷＬ０，ＷＬ２が電気的に接続され
ている。
【００４０】そのうち、ワード線ＷＬ２は、ドライバ回
路３ｃ上を横切って微小メモリセル領域２に延在されて
いる。
路３ｃ上を横切って微小メモリセル領域２に延在されて
いる。
【００４１】しかも、ワード線ドライバ回路３ｃ，３ｄ
の各々には、その下方に位置するワード線ドライバ回路
領域ＷＤ１（図１参照）との間の微小メモリセル領域２
に延在するワード線ＷＬ０，ＷＬ２も電気的に接続され
ている。
の各々には、その下方に位置するワード線ドライバ回路
領域ＷＤ１（図１参照）との間の微小メモリセル領域２
に延在するワード線ＷＬ０，ＷＬ２も電気的に接続され
ている。
【００４２】すなわち、微小メモリセル領域２に挟まれ
るワード線ドライバ回路領域ＷＤ１，ＷＤ２のワード線
ドライバ回路３は、それを挟む上下の微小メモリセル領
域２に延在する二本のワード線ＷＬを駆動できるように
なっている。
るワード線ドライバ回路領域ＷＤ１，ＷＤ２のワード線
ドライバ回路３は、それを挟む上下の微小メモリセル領
域２に延在する二本のワード線ＷＬを駆動できるように
なっている。
【００４３】このように一つのワード線ドライバ回路３
で、その上下の微小メモリセル領域２に延在する二本の
ワード線ＷＬを駆動させた理由は、仮に、一つのワード
線ドライバ回路３で一つのワード線ＷＬを駆動させるよ
うにすると、もう一つのワード線ＷＬを駆動させるため
にワード線ドライバ回路３を新たに設けなければならな
いので、ワード線ドライバ回路領域ＷＤ１，ＷＤ２の行
数が増え、メモリマット１の面積が増大してしまうから
である。
で、その上下の微小メモリセル領域２に延在する二本の
ワード線ＷＬを駆動させた理由は、仮に、一つのワード
線ドライバ回路３で一つのワード線ＷＬを駆動させるよ
うにすると、もう一つのワード線ＷＬを駆動させるため
にワード線ドライバ回路３を新たに設けなければならな
いので、ワード線ドライバ回路領域ＷＤ１，ＷＤ２の行
数が増え、メモリマット１の面積が増大してしまうから
である。
【００４４】次に、図３に、ワード線ドライバ回路３と
、ロウ選択線ＸＤＬおよびワード線選択線ＸＯＮとの接
続状態を示す。
、ロウ選択線ＸＤＬおよびワード線選択線ＸＯＮとの接
続状態を示す。
【００４５】ロウ選択線（第一の選択線）ＸＤＬは、例
えばＡｌまたはＡｌ合金からなり、四本のワード線ＷＬ
に一本の割合で配置されている。
えばＡｌまたはＡｌ合金からなり、四本のワード線ＷＬ
に一本の割合で配置されている。
【００４６】すなわち、ロウ選択線ＸＤＬは、図３の横
方向に配置されたワード線ドライバ回路列Ｙ毎に一本ず
つ配置されている。
方向に配置されたワード線ドライバ回路列Ｙ毎に一本ず
つ配置されている。
【００４７】各ロウ選択線ＸＤＬは、ワード線ＷＬと平
行に延在し、図３の縦方向に位置する各ワード線ドライ
バ回路３と電気的に接続されているとともに、その終端
においてロウデコーダ回路４と電気的に接続されている
。
行に延在し、図３の縦方向に位置する各ワード線ドライ
バ回路３と電気的に接続されているとともに、その終端
においてロウデコーダ回路４と電気的に接続されている
。
【００４８】すなわち、ロウ選択線ＸＤＬには、所定の
ワード線ドライバ回路領域列Ｙを選択し、その列内のワ
ード線ドライバ回路３を駆動するための信号が伝送され
るようになっている。
ワード線ドライバ回路領域列Ｙを選択し、その列内のワ
ード線ドライバ回路３を駆動するための信号が伝送され
るようになっている。
【００４９】ワード線選択線（第二の選択線）ＸＯＮは
、例えばＡｌまたはＡｌ合金からなり、ロウ選択線ＸＤ
Ｌと直交する方向に延在されている。
、例えばＡｌまたはＡｌ合金からなり、ロウ選択線ＸＤ
Ｌと直交する方向に延在されている。
【００５０】ワード線選択線ＸＯＮは、図３の縦方向に
配置されたワード線ドライバ回路領域行Ｘ毎に配置され
ている。
配置されたワード線ドライバ回路領域行Ｘ毎に配置され
ている。
【００５１】一つのワード線ドライバ回路領域行Ｘには
、例えば二本のワード線選択線ＸＯＮが配置され、その
それぞれがワード線ドライバ回路領域ＷＤ１，ＷＤ２内
の異なるワード線ドライバ回路３と電気的に接続されて
いる。
、例えば二本のワード線選択線ＸＯＮが配置され、その
それぞれがワード線ドライバ回路領域ＷＤ１，ＷＤ２内
の異なるワード線ドライバ回路３と電気的に接続されて
いる。
【００５２】ワード線選択線ＸＯＮには、図３の縦方向
に配置された所定のワード線ドライバ回路領域行Ｘを選
択し、その行内のワード線ドライバ回路３を駆動するた
めの信号が伝送されるようになっている。
に配置された所定のワード線ドライバ回路領域行Ｘを選
択し、その行内のワード線ドライバ回路３を駆動するた
めの信号が伝送されるようになっている。
【００５３】なお、ワード線選択線ＸＯＮは、例えばロ
ウの下位アドレスの状態を受け“Ｌｏｗ”状態となる。
ウの下位アドレスの状態を受け“Ｌｏｗ”状態となる。
【００５４】本実施例においては、上記したロウ選択線
ＸＤＬによって選択したワード線ドライバ回路領域列Ｙ
と、ワード線選択線ＸＯＮによって選択したワード線ド
ライバ回路領域行Ｘとの交点における一つのワード線ド
ライバ回路３が駆動され、一つのワード線ＷＬが駆動さ
れるようになっている。
ＸＤＬによって選択したワード線ドライバ回路領域列Ｙ
と、ワード線選択線ＸＯＮによって選択したワード線ド
ライバ回路領域行Ｘとの交点における一つのワード線ド
ライバ回路３が駆動され、一つのワード線ＷＬが駆動さ
れるようになっている。
【００５５】このため、本実施例によれば、例えばワー
ド線ＷＬを分割して立ち上げたり、不良の発生したワー
ド線ＷＬを全体回路から分離したりすることが可能とな
っている。
ド線ＷＬを分割して立ち上げたり、不良の発生したワー
ド線ＷＬを全体回路から分離したりすることが可能とな
っている。
【００５６】また、本実施例においては、シャント配線
を設けていないので、ロウ選択線ＸＤＬやワード線選択
線ＸＯＮ等のような他の配線のレイアウトルールを緩和
することができ、その配線の断面積や配線間隔に余裕を
持たせることができる。
を設けていないので、ロウ選択線ＸＤＬやワード線選択
線ＸＯＮ等のような他の配線のレイアウトルールを緩和
することができ、その配線の断面積や配線間隔に余裕を
持たせることができる。
【００５７】このため、第一に、ロウ選択線ＸＤＬやワ
ード線選択線ＸＯＮ等のような配線の断線、短絡、スル
ーホール内における導通不良を低減でき、半導体集積回
路装置の信頼性および歩留りを向上させることが可能と
なっている。
ード線選択線ＸＯＮ等のような配線の断線、短絡、スル
ーホール内における導通不良を低減でき、半導体集積回
路装置の信頼性および歩留りを向上させることが可能と
なっている。
【００５８】また、第二に、ロウ選択線ＸＤＬやワード
線選択線ＸＯＮ等のような配線に伝送される信号の速度
を向上させることができ、半導体集積回路装置の動作速
度を向上させることが可能となっている。
線選択線ＸＯＮ等のような配線に伝送される信号の速度
を向上させることができ、半導体集積回路装置の動作速
度を向上させることが可能となっている。
【００５９】なお、図３の電源配線ＶＣＬは、例えば半
導体集積回路装置の電源電圧よりも降圧された電圧を供
給するための配線であり、例えば該装置の電源電圧を５
Ｖとすると、電源配線ＶＣＬには、３．３Ｖ程度の電圧
が設定されている。
導体集積回路装置の電源電圧よりも降圧された電圧を供
給するための配線であり、例えば該装置の電源電圧を５
Ｖとすると、電源配線ＶＣＬには、３．３Ｖ程度の電圧
が設定されている。
【００６０】次に、本実施例の半導体集積回路装置の要
部の回路構成を図４〜図７により説明する。なお、図４
〜図６のＸＯＮ０バー、ＸＯＮ１バー、ＸＯＮ２バー、
ＸＯＮ３バーは、ワード線選択信号を示している。
部の回路構成を図４〜図７により説明する。なお、図４
〜図６のＸＯＮ０バー、ＸＯＮ１バー、ＸＯＮ２バー、
ＸＯＮ３バーは、ワード線選択信号を示している。
【００６１】図４〜図６に示す各ワード線ドライバ回路
領域ＷＤ１，ＷＤ２のワード線ドライバ回路３は全て同
一構成となっている。
領域ＷＤ１，ＷＤ２のワード線ドライバ回路３は全て同
一構成となっている。
【００６２】ワード線ドライバ回路３は、図５および図
６に示すように、ｎチャネルＭＯＳトランジスタＱ１と
、ドライバ回路５と、プリチャージ回路６とから構成さ
れている。
６に示すように、ｎチャネルＭＯＳトランジスタＱ１と
、ドライバ回路５と、プリチャージ回路６とから構成さ
れている。
【００６３】ｎチャネルＭＯＳトランジスタＱ１のゲー
ト電極は、ロウ選択線ＸＤＬと電気的に接続されている
。また、ｎチャネルＭＯＳトランジスタＱ１の一方の電
極はワード線選択線ＸＯＮと電気的に接続され、他方の
電極は、ドライバ回路５の入力およびプリチャージ回路
６の出力と電気的に接続されている。
ト電極は、ロウ選択線ＸＤＬと電気的に接続されている
。また、ｎチャネルＭＯＳトランジスタＱ１の一方の電
極はワード線選択線ＸＯＮと電気的に接続され、他方の
電極は、ドライバ回路５の入力およびプリチャージ回路
６の出力と電気的に接続されている。
【００６４】ドライバ回路５は、ｎチャネルＭＯＳトラ
ンジスタＱ２およびｐチャネルＭＯＳトランジスタＱ３
からなり、その出力は、ワード線ＷＬと電気的に接続さ
れている。
ンジスタＱ２およびｐチャネルＭＯＳトランジスタＱ３
からなり、その出力は、ワード線ＷＬと電気的に接続さ
れている。
【００６５】また、ドライバ回路５のｎチャネルＭＯＳ
トランジスタＱ２は、ワード線クリア回路の機能も兼ね
ている。ワード線クリア回路は、ワード線ＷＬのうちの
非選択ワード線ＷＬおよびスタンバイ時の全ワード線Ｗ
Ｌを接地レベルにする回路である。本実施例においては
、そのワード線ドライバ回路により、ワード線ＷＬの抵
抗によるワード線ＷＬのリセット時間の遅延を短縮でき
、かつ、高速駆動時におけるカップリングの発生を抑制
することが可能となっている。
トランジスタＱ２は、ワード線クリア回路の機能も兼ね
ている。ワード線クリア回路は、ワード線ＷＬのうちの
非選択ワード線ＷＬおよびスタンバイ時の全ワード線Ｗ
Ｌを接地レベルにする回路である。本実施例においては
、そのワード線ドライバ回路により、ワード線ＷＬの抵
抗によるワード線ＷＬのリセット時間の遅延を短縮でき
、かつ、高速駆動時におけるカップリングの発生を抑制
することが可能となっている。
【００６６】プリチャージ回路６は、ｐチャネルＭＯＳ
トランジスタＱ４，Ｑ５からなり、ドライバ回路５のプ
リチャージ状態を保障するための回路である。ＷＰＨは
、ドライバプリチャージ信号を示している。
トランジスタＱ４，Ｑ５からなり、ドライバ回路５のプ
リチャージ状態を保障するための回路である。ＷＰＨは
、ドライバプリチャージ信号を示している。
【００６７】以上のようなワード線ドライバ回路３は、
ロウ選択線ＸＤＬが“Ｈｉｇｈ”状態、ワード線選択線
ＸＯＮが“Ｌｏｗ”状態の時に、ｎチャネルＭＯＳトラ
ンジスタＱ１がオンし、駆動されるようになっている。
ロウ選択線ＸＤＬが“Ｈｉｇｈ”状態、ワード線選択線
ＸＯＮが“Ｌｏｗ”状態の時に、ｎチャネルＭＯＳトラ
ンジスタＱ１がオンし、駆動されるようになっている。
【００６８】なお、図４〜図６の電源配線ＶＣＨは、半
導体集積回路装置の電源電圧よりも昇圧された電圧を供
給するための配線であり、例えば後述するメモリセルの
トランスファＭＯＳトランジスタのしきい値電圧Ｖｔｈ
と、データ線の“Ｈｉｇｈ”側の振幅とを加算した電圧
値以上に設定されている。これにより、メモリセルのフ
ルライトが可能となっている。ＶＳＳは、接地用配線を
示している。
導体集積回路装置の電源電圧よりも昇圧された電圧を供
給するための配線であり、例えば後述するメモリセルの
トランスファＭＯＳトランジスタのしきい値電圧Ｖｔｈ
と、データ線の“Ｈｉｇｈ”側の振幅とを加算した電圧
値以上に設定されている。これにより、メモリセルのフ
ルライトが可能となっている。ＶＳＳは、接地用配線を
示している。
【００６９】図４に示す微小メモリセル領域２には、上
記したワード線ＷＬと、それに対して直交する方向に延
在するデータ線ＤＬとが配置されている。
記したワード線ＷＬと、それに対して直交する方向に延
在するデータ線ＤＬとが配置されている。
【００７０】データ線ＤＬは、例えばＡｌまたはＡｌ合
金からなり、その終端には、図４に示すように、センス
アンプ回路やＩ／Ｏスイッチ回路等のようなデータ線関
連の周辺回路７が電気的に接続されている。
金からなり、その終端には、図４に示すように、センス
アンプ回路やＩ／Ｏスイッチ回路等のようなデータ線関
連の周辺回路７が電気的に接続されている。
【００７１】ワード線ＷＬと、データ線ＤＬとの交点に
は、メモリセル８が配置されている。メモリセル８は、
トランスファＭＯＳトランジスタＱ６と、キャパシタＣ
とから構成されている。トランスファＭＯＳトランジス
タＱ６のゲート電極は、ワード線ＷＬと電気的に接続さ
れている。また、トランスファＭＯＳトランジスタＱ６
の一方の電極は、データ線ＤＬと電気的に接続され、他
方の電極はキャパシタＣと電気的に接続されている。
は、メモリセル８が配置されている。メモリセル８は、
トランスファＭＯＳトランジスタＱ６と、キャパシタＣ
とから構成されている。トランスファＭＯＳトランジス
タＱ６のゲート電極は、ワード線ＷＬと電気的に接続さ
れている。また、トランスファＭＯＳトランジスタＱ６
の一方の電極は、データ線ＤＬと電気的に接続され、他
方の電極はキャパシタＣと電気的に接続されている。
【００７２】ロウデコーダ回路４は、図７に示すように
、メイン回路４ａと、ｎチャネルＭＯＳトランジスタＱ
７，Ｑ８とから構成されている。
、メイン回路４ａと、ｎチャネルＭＯＳトランジスタＱ
７，Ｑ８とから構成されている。
【００７３】メイン回路４ａは、インバータ回路ＩＶと
、ロウデコーダプリチャージ回路９とから構成されてい
る。ロウデコーダプリチャージ回路９は、ｐチャネルＭ
ＯＳトランジスタＱ９，Ｑ１０から構成されている。
、ロウデコーダプリチャージ回路９とから構成されてい
る。ロウデコーダプリチャージ回路９は、ｐチャネルＭ
ＯＳトランジスタＱ９，Ｑ１０から構成されている。
【００７４】このようなロウデコーダ回路４は、ロウデ
コーダオンタイミングでＸＤＧバー信号が“Ｌｏｗ”と
なり、かつ、アドレス信号の入力によってＡＸＮＬ信号
が“Ｈｉｇｈ”となると、ロウ選択線ＸＤＬを“Ｈｉｇ
ｈ”状態とするようになっている。
コーダオンタイミングでＸＤＧバー信号が“Ｌｏｗ”と
なり、かつ、アドレス信号の入力によってＡＸＮＬ信号
が“Ｈｉｇｈ”となると、ロウ選択線ＸＤＬを“Ｈｉｇ
ｈ”状態とするようになっている。
【００７５】また、ロウデコーダ回路４は、ＲＡＳプリ
チャージの時にロウデコーダプリチャージ信号ＸＤＰが
“Ｌｏｗ”となると、インバータＩＶの入力に“Ｈｉｇ
ｈ”信号を伝送し、全てのロウ選択線ＸＤＬを“Ｌｏｗ
”状態とするようになっている。
チャージの時にロウデコーダプリチャージ信号ＸＤＰが
“Ｌｏｗ”となると、インバータＩＶの入力に“Ｈｉｇ
ｈ”信号を伝送し、全てのロウ選択線ＸＤＬを“Ｌｏｗ
”状態とするようになっている。
【００７６】以上、本実施例によれば、以下の効果を得
ることが可能となる。
ることが可能となる。
【００７７】（１）．ワード線ドライバ回路３を分散的
に配置し、各ワード線ドライバ回路３によってワード線
ＷＬを駆動することにより、駆動されるワード線ＷＬの
長さを従来よりも短くすることができるので、シャント
配線を設けなくともワード線ＷＬにおける信号遅延を抑
制することが可能となる。この結果、ＤＲＡＭ回路領域
を有する半導体集積回路装置の信頼性および歩留りを低
下させることなく、ワード線の高速駆動を実現すること
が可能となる。
に配置し、各ワード線ドライバ回路３によってワード線
ＷＬを駆動することにより、駆動されるワード線ＷＬの
長さを従来よりも短くすることができるので、シャント
配線を設けなくともワード線ＷＬにおける信号遅延を抑
制することが可能となる。この結果、ＤＲＡＭ回路領域
を有する半導体集積回路装置の信頼性および歩留りを低
下させることなく、ワード線の高速駆動を実現すること
が可能となる。
【００７８】（２）．シャント配線を設けないことによ
り、ロウ選択線ＷＤＬやワード線選択線ＸＯＮ等、電気
信号を伝送する他の配線のレイアウトルールを緩和する
ことができるので、それらの配線の配線抵抗や配線容量
を低減することができ、それらの配線を高速駆動するこ
とが可能となる。
り、ロウ選択線ＷＤＬやワード線選択線ＸＯＮ等、電気
信号を伝送する他の配線のレイアウトルールを緩和する
ことができるので、それらの配線の配線抵抗や配線容量
を低減することができ、それらの配線を高速駆動するこ
とが可能となる。
【００７９】（３）．上記（１），（２） により、Ｄ
ＲＡＭ回路領域を有する半導体集積回路装置の信頼性お
よび歩留りを低下させることなく、その半導体集積回路
装置全体の動作速度を向上させることが可能となる。
ＲＡＭ回路領域を有する半導体集積回路装置の信頼性お
よび歩留りを低下させることなく、その半導体集積回路
装置全体の動作速度を向上させることが可能となる。
【００８０】（４）．ロウ選択線ＸＤＬと、ワード線選
択線ＸＯＮとによって、一つのワード線ＷＬを駆動させ
ることにより、例えばワード線ＷＬを分割して立ち上げ
たり、不良の発生したワード線ＷＬを全体回路から分離
したりすることが可能となる。
択線ＸＯＮとによって、一つのワード線ＷＬを駆動させ
ることにより、例えばワード線ＷＬを分割して立ち上げ
たり、不良の発生したワード線ＷＬを全体回路から分離
したりすることが可能となる。
【００８１】（５）．ワード線クリア回路であるｎチャ
ネルＭＯＳトランジスタＱ２を、ワード線ドライバ回路
３とともに分散的に配置したことにより、個々のワード
線ＷＬ毎に、ワード線ＷＬのリセット時間の遅延を短縮
でき、かつ、高速駆動時におけるカップリングの発生を
抑制することが可能となる。したがって、ＤＲＡＭ回路
領域を有する半導体集積回路装置の動作信頼性を低下さ
せることなく、その動作速度を向上させることが可能と
なる。
ネルＭＯＳトランジスタＱ２を、ワード線ドライバ回路
３とともに分散的に配置したことにより、個々のワード
線ＷＬ毎に、ワード線ＷＬのリセット時間の遅延を短縮
でき、かつ、高速駆動時におけるカップリングの発生を
抑制することが可能となる。したがって、ＤＲＡＭ回路
領域を有する半導体集積回路装置の動作信頼性を低下さ
せることなく、その動作速度を向上させることが可能と
なる。
【００８２】（６）．微小メモリセル領域２，２に挟ま
れたワード線ドライバ領域ＷＤ１，ＷＤ２においては、
一つのワード線ドライバ回路３でそれを挟む上下の微小
メモリセル領域２に延在する二本のワード線ＷＬを駆動
させるようにしたことにより、ワード線ドライバ回路領
域ＷＤ１，ＷＤ２の行数を低減することができ、メモリ
マット１の面積を縮小することが可能となる。
れたワード線ドライバ領域ＷＤ１，ＷＤ２においては、
一つのワード線ドライバ回路３でそれを挟む上下の微小
メモリセル領域２に延在する二本のワード線ＷＬを駆動
させるようにしたことにより、ワード線ドライバ回路領
域ＷＤ１，ＷＤ２の行数を低減することができ、メモリ
マット１の面積を縮小することが可能となる。
【００８３】次に、本発明の他の実施例を説明する。
【００８４】図８は本発明の他の実施例である半導体集
積回路装置の要部平面図である。
積回路装置の要部平面図である。
【００８５】本実施例においては、図８に示すように、
微小メモリセル領域２と微小メモリセル領域２との間に
、例えば二行のワード線ドライバ領域ＷＤ１，ＷＤ２を
配置し、その各々における一つのワード線ドライバ回路
（図８には図示せず）で、一つのワード線ＷＬを駆動さ
せるようになっている。なお、ワード線ドライバ回路領
域ＷＤ１，ＷＤ２には、前記実施例と同様に、例えば二
個のワード線ドライバ回路がワード線ＷＬの延在方向に
並設されている。
微小メモリセル領域２と微小メモリセル領域２との間に
、例えば二行のワード線ドライバ領域ＷＤ１，ＷＤ２を
配置し、その各々における一つのワード線ドライバ回路
（図８には図示せず）で、一つのワード線ＷＬを駆動さ
せるようになっている。なお、ワード線ドライバ回路領
域ＷＤ１，ＷＤ２には、前記実施例と同様に、例えば二
個のワード線ドライバ回路がワード線ＷＬの延在方向に
並設されている。
【００８６】このようにすると、ワード線ドライバ回路
領域ＷＤ１，ＷＤ２の行数が増えるので、メモリマット
１の面積は増大するが、微小メモリセル領域２に挟まれ
たワード線ドライバ回路から延在するワード線ＷＬが、
ワード線ドライバ回路上を横切る割合を減らすことがで
きるので、ワード線ドライバ回路の配置領域やワード線
ＷＬのレイアウトルールを緩和することができる。
領域ＷＤ１，ＷＤ２の行数が増えるので、メモリマット
１の面積は増大するが、微小メモリセル領域２に挟まれ
たワード線ドライバ回路から延在するワード線ＷＬが、
ワード線ドライバ回路上を横切る割合を減らすことがで
きるので、ワード線ドライバ回路の配置領域やワード線
ＷＬのレイアウトルールを緩和することができる。
【００８７】以上、本実施例によれば、前記実施例で得
られた（１） 〜（５） の効果の他に、次の効果を得
ることが可能となる。
られた（１） 〜（５） の効果の他に、次の効果を得
ることが可能となる。
【００８８】すなわち、微小メモリセル領域２と微小メ
モリセル領域２との間に、例えば二行のワード線ドライ
バ領域ＷＤ１，ＷＤ２を配置し、その各々における一つ
のワード線ドライバ回路で、一つのワード線ＷＬを駆動
させるようにしたことにより、そのワード線ＷＬが、ワ
ード線ドライバ回路上を横切ることを減らすことができ
るので、ワード線ドライバ回路の配置領域やワード線Ｗ
Ｌのレイアウトルールを緩和することができ、ＤＲＡＭ
回路領域を有する半導体集積回路装置の信頼性および歩
留りを向上させることが可能となる。
モリセル領域２との間に、例えば二行のワード線ドライ
バ領域ＷＤ１，ＷＤ２を配置し、その各々における一つ
のワード線ドライバ回路で、一つのワード線ＷＬを駆動
させるようにしたことにより、そのワード線ＷＬが、ワ
ード線ドライバ回路上を横切ることを減らすことができ
るので、ワード線ドライバ回路の配置領域やワード線Ｗ
Ｌのレイアウトルールを緩和することができ、ＤＲＡＭ
回路領域を有する半導体集積回路装置の信頼性および歩
留りを向上させることが可能となる。
【００８９】次に、本発明の他の実施例を説明する。
【００９０】図９は本発明の他の実施例である半導体集
積回路装置の要部平面図である。
積回路装置の要部平面図である。
【００９１】本実施例においては、図９に示すように、
ワード線ＷＬに、ＡｌまたはＡｌ合金からなるシャント
配線１０（シャント用金属配線）が設けられている。し
たがって、前記各実施例よりもワード線ＷＬを高速駆動
することが可能となっている。
ワード線ＷＬに、ＡｌまたはＡｌ合金からなるシャント
配線１０（シャント用金属配線）が設けられている。し
たがって、前記各実施例よりもワード線ＷＬを高速駆動
することが可能となっている。
【００９２】シャント配線１０は、ワード線ドライバ回
路３の出力から微小メモリセル領域２に延在されている
。
路３の出力から微小メモリセル領域２に延在されている
。
【００９３】ただし、互いに対向して配置されたワード
線ドライバ回路３，３に接続されたシャント配線１０，
１０は、それぞれが交差しない位置まで延在されており
、その端部でスルーホール１１を通じてワード線ＷＬと
電気的に接続されている。
線ドライバ回路３，３に接続されたシャント配線１０，
１０は、それぞれが交差しない位置まで延在されており
、その端部でスルーホール１１を通じてワード線ＷＬと
電気的に接続されている。
【００９４】なお、シャント配線１０と、ワード線ＷＬ
との接続箇所は、一箇所に限定されなるものではない。
との接続箇所は、一箇所に限定されなるものではない。
【００９５】ところで、従来は、例えば四本のワード線
を設けた場合、その四本全部にシャント配線を設けるの
で、四本のシャント配線を設けるためのレイアウトピッ
チが必要となる。このため、シャント配線や他の配線の
レイアウトルールが厳しくなり、歩留り低下や信号遅延
が生じていた。
を設けた場合、その四本全部にシャント配線を設けるの
で、四本のシャント配線を設けるためのレイアウトピッ
チが必要となる。このため、シャント配線や他の配線の
レイアウトルールが厳しくなり、歩留り低下や信号遅延
が生じていた。
【００９６】しかし、本実施例の場合、図９に示すよう
に、例えば四本のワード線ＷＬに対して実質的に二本分
のシャント配線１０を設けるためのレイアウトピッチで
済むので、シャント配線１０や他の配線のレイアウトル
ールを緩和でき、それら配線の断面積や間隔に余裕を持
たせることができる。
に、例えば四本のワード線ＷＬに対して実質的に二本分
のシャント配線１０を設けるためのレイアウトピッチで
済むので、シャント配線１０や他の配線のレイアウトル
ールを緩和でき、それら配線の断面積や間隔に余裕を持
たせることができる。
【００９７】したがって、本実施例によれば、ＤＲＡＭ
回路領域を有する半導体集積回路装置の信頼性および歩
留りを低下させることなく、ワード線ＷＬおよび他の配
線を高速駆動させることができ、その半導体集積回路装
置全体の動作速度を向上させることが可能となる。
回路領域を有する半導体集積回路装置の信頼性および歩
留りを低下させることなく、ワード線ＷＬおよび他の配
線を高速駆動させることができ、その半導体集積回路装
置全体の動作速度を向上させることが可能となる。
【００９８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００９９】例えば前記各実施例においては、一つの微
小メモリセル領域に四本のワード線を配置した場合につ
いて説明したが、これに限定されるものではなく種々変
更可能である。
小メモリセル領域に四本のワード線を配置した場合につ
いて説明したが、これに限定されるものではなく種々変
更可能である。
【０１００】また、前記実施例においては、ワード線を
低抵抗ポリシリコンによって構成した場合について説明
したが、これに限定されるものではなく、種々変更可能
であり、例えば低抵抗ポリＳｉ上にシリサイド層を積層
した構造としても良いし、低抵抗ポリＳｉ上に単体の高
融点金属を積層した構造としても良い。
低抵抗ポリシリコンによって構成した場合について説明
したが、これに限定されるものではなく、種々変更可能
であり、例えば低抵抗ポリＳｉ上にシリサイド層を積層
した構造としても良いし、低抵抗ポリＳｉ上に単体の高
融点金属を積層した構造としても良い。
【０１０１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
チップにＤＲＡＭ回路領域のみを有する半導体集積回路
装置に適用した場合について説明したが、これに限定さ
れず種々適用可能であり、例えば半導体チップにＤＲＡ
Ｍ回路領域と所定の論理回路領域とを有する複合ゲート
アレイ等のような他の半導体集積回路装置に適用するこ
とも可能である。
なされた発明をその背景となった利用分野である半導体
チップにＤＲＡＭ回路領域のみを有する半導体集積回路
装置に適用した場合について説明したが、これに限定さ
れず種々適用可能であり、例えば半導体チップにＤＲＡ
Ｍ回路領域と所定の論理回路領域とを有する複合ゲート
アレイ等のような他の半導体集積回路装置に適用するこ
とも可能である。
【０１０２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【０１０３】（１）．すなわち、請求項１記載の発明に
よれば、ワード線ドライバ回路を分散配置し、各ワード
線ドライバ回路によってワード線を駆動することにより
、駆動されるワード線の長さを従来よりも短くすること
ができるので、シャント配線を設けなくともワード線に
おける信号遅延を抑制することが可能となる。
よれば、ワード線ドライバ回路を分散配置し、各ワード
線ドライバ回路によってワード線を駆動することにより
、駆動されるワード線の長さを従来よりも短くすること
ができるので、シャント配線を設けなくともワード線に
おける信号遅延を抑制することが可能となる。
【０１０４】また、シャント配線を設けないことにより
、他の配線のレイアウトルールを緩和することができる
ので、その配線の配線抵抗や配線容量を低減することが
でき、その配線における信号遅延を抑制することが可能
となる。
、他の配線のレイアウトルールを緩和することができる
ので、その配線の配線抵抗や配線容量を低減することが
でき、その配線における信号遅延を抑制することが可能
となる。
【０１０５】これらの結果、半導体チップにＤＲＡＭ回
路領域を有する半導体集積回路装置の信頼性および歩留
りを低下させることなく、ワード線および他の配線を高
速駆動させることができ、その半導体集積回路装置全体
の動作速度を向上させることが可能となる。
路領域を有する半導体集積回路装置の信頼性および歩留
りを低下させることなく、ワード線および他の配線を高
速駆動させることができ、その半導体集積回路装置全体
の動作速度を向上させることが可能となる。
【０１０６】（２）．請求項２記載の発明によれば、第
一の選択線によって選択されたワード線ドライバ回路領
域列と、第二の選択線によって選択されたワード線ドラ
イバ回路領域行との交点における一つのワード線を駆動
させることにより、例えばワード線を分割して立ち上げ
たり、不良の発生したワード線を全体回路から分離した
りすることが可能となる。
一の選択線によって選択されたワード線ドライバ回路領
域列と、第二の選択線によって選択されたワード線ドラ
イバ回路領域行との交点における一つのワード線を駆動
させることにより、例えばワード線を分割して立ち上げ
たり、不良の発生したワード線を全体回路から分離した
りすることが可能となる。
【０１０７】（３）．請求項３記載の発明によれば、ワ
ード線クリア回路を、ワード線ドライバ回路とともに分
散的に配置したことにより、個々のワード線ＷＬ毎に、
ワード線ＷＬのリセット時間の遅延を抑制でき、かつ、
高速駆動時におけるカップリングの発生を抑制すること
が可能となる。したがって、ＤＲＡＭ回路領域を有する
半導体集積回路装置の動作信頼性を低下させることなく
、動作速度を向上させることが可能となる。
ード線クリア回路を、ワード線ドライバ回路とともに分
散的に配置したことにより、個々のワード線ＷＬ毎に、
ワード線ＷＬのリセット時間の遅延を抑制でき、かつ、
高速駆動時におけるカップリングの発生を抑制すること
が可能となる。したがって、ＤＲＡＭ回路領域を有する
半導体集積回路装置の動作信頼性を低下させることなく
、動作速度を向上させることが可能となる。
【０１０８】（４）．請求項４記載の発明によれば、互
いに対向するワード線ドライバ回路に接続されたシャン
ト配線を、それぞれが交差しない位置まで延在させるこ
とにより、シャント配線のレイアウトルールを緩和させ
ることができるので、シャント配線および他の配線の断
面積や間隔に余裕を持たせることができる。このため、
シャント配線および他の配線の信頼性を確保できる上、
信号遅延も抑制できる。この結果、半導体チップにＤＲ
ＡＭ回路領域を有する半導体集積回路装置の信頼性およ
び歩留りを低下させることなく、ワード線および他の配
線を高速駆動させることができ、その半導体集積回路装
置全体の動作速度を向上させることが可能となる。
いに対向するワード線ドライバ回路に接続されたシャン
ト配線を、それぞれが交差しない位置まで延在させるこ
とにより、シャント配線のレイアウトルールを緩和させ
ることができるので、シャント配線および他の配線の断
面積や間隔に余裕を持たせることができる。このため、
シャント配線および他の配線の信頼性を確保できる上、
信号遅延も抑制できる。この結果、半導体チップにＤＲ
ＡＭ回路領域を有する半導体集積回路装置の信頼性およ
び歩留りを低下させることなく、ワード線および他の配
線を高速駆動させることができ、その半導体集積回路装
置全体の動作速度を向上させることが可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
要部平面図である。
要部平面図である。
【図２】その半導体集積回路装置の微小メモリセル領域
を説明するための要部拡大平面図である。
を説明するための要部拡大平面図である。
【図３】その微小メモリセル領域の接続状態を説明する
ための説明図である。
ための説明図である。
【図４】その半導体集積回路装置の要部を示す回路図で
ある。
ある。
【図５】その半導体集積回路装置のワード線ドライバ回
路の回路図である。
路の回路図である。
【図６】その半導体集積回路装置のワード線ドライバ回
路の回路図である。
路の回路図である。
【図７】その半導体集積回路装置のロウデコーダ回路の
回路図である。
回路図である。
【図８】本発明の他の実施例である半導体集積回路装置
の要部平面図である。
の要部平面図である。
【図９】本発明の他の実施例である半導体集積回路装置
の要部平面図である。
の要部平面図である。
１ メモリマット（メモリセル領域）２ 微小メモ
リセル領域 ３ ワード線ドライバ回路 ３ａ ワード線ドライバ回路 ３ｂ ワード線ドライバ回路 ３ｃ ワード線ドライバ回路 ３ｄ ワード線ドライバ回路 ４ ロウデコーダ回路 ４ａ メイン回路 ５ ドライバ回路 ６ プリチャージ回路 ７ 周辺回路 ８ メモリセル ９ ロウデコーダプリチャージ回路 １０ シャント配線（シャント用金属配線）１１
スルーホール ＷＤ１ ワード線ドライバ回路領域 ＷＤ２ ワード線ドライバ回路領域 Ｘ ワード線ドライバ回路領域行 Ｙ ワード線ドライバ回路領域列 ＷＬ ワード線 ＷＬ０ ワード線 ＷＬ１ ワード線 ＷＬ２ ワード線 ＷＬ３ ワード線 ＸＤＥＣ ロウデコーダ回路領域 ＶＣＨ 電源配線 ＶＣＬ 電源配線 ＶＳＳ 接地用配線 ＤＬ データ線 Ｃ キャパシタ ＸＤＬ ロウ選択線（第一の選択線）ＸＯＮ ワー
ド線選択線（第二の選択線）ＸＯＮ０バー ワード線
選択信号 ＸＯＮ１バー ワード線選択信号 ＸＯＮ２バー ワード線選択信号 ＸＯＮ３バー ワード線選択信号 ＷＰＨ ドライバプリチャージ信号 ＸＤＰ ロウデコーダプリチャージ信号ＡＮＸＬ
信号 ＸＤＧバー 信号
リセル領域 ３ ワード線ドライバ回路 ３ａ ワード線ドライバ回路 ３ｂ ワード線ドライバ回路 ３ｃ ワード線ドライバ回路 ３ｄ ワード線ドライバ回路 ４ ロウデコーダ回路 ４ａ メイン回路 ５ ドライバ回路 ６ プリチャージ回路 ７ 周辺回路 ８ メモリセル ９ ロウデコーダプリチャージ回路 １０ シャント配線（シャント用金属配線）１１
スルーホール ＷＤ１ ワード線ドライバ回路領域 ＷＤ２ ワード線ドライバ回路領域 Ｘ ワード線ドライバ回路領域行 Ｙ ワード線ドライバ回路領域列 ＷＬ ワード線 ＷＬ０ ワード線 ＷＬ１ ワード線 ＷＬ２ ワード線 ＷＬ３ ワード線 ＸＤＥＣ ロウデコーダ回路領域 ＶＣＨ 電源配線 ＶＣＬ 電源配線 ＶＳＳ 接地用配線 ＤＬ データ線 Ｃ キャパシタ ＸＤＬ ロウ選択線（第一の選択線）ＸＯＮ ワー
ド線選択線（第二の選択線）ＸＯＮ０バー ワード線
選択信号 ＸＯＮ１バー ワード線選択信号 ＸＯＮ２バー ワード線選択信号 ＸＯＮ３バー ワード線選択信号 ＷＰＨ ドライバプリチャージ信号 ＸＤＰ ロウデコーダプリチャージ信号ＡＮＸＬ
信号 ＸＤＧバー 信号
Claims (4)
- 【請求項１】 半導体チップの少なくとも一部にＤＲ
ＡＭのメモリセル領域を有する半導体集積回路装置であ
って、前記メモリセル領域を分割してなる複数の微小メ
モリセル領域毎に、それを挟んで互いに対向するように
ワード線ドライバ回路領域を配置し、各々のワード線ド
ライバ回路領域内のワード線ドライバ回路から前記微小
メモリセル領域に低抵抗ポリシリコン層を有するワード
線を延在させたことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ワード線ドライバ回路領域の所定
列を選択する第一の選択線と、前記ワード線ドライバ回
路領域の所定行を選択する第二の選択線とを設けたこと
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記ワード線のうちの非選択ワード線
およびスタンバイ時の全ワード線を接地レベルにするた
めのワード線クリア回路を、前記ワード線ドライバ回路
領域毎に配置したことを特徴とする請求項１または２記
載の半導体集積回路装置。 - 【請求項４】 半導体チップの少なくとも一部にＤＲ
ＡＭのメモリセル領域を有する半導体集積回路装置であ
って、前記メモリセル領域を分割してなる複数の微小メ
モリセル領域毎に、それを挟んで互いに対向するように
ワード線ドライバ回路領域を配置し、各々のワード線ド
ライバ回路領域内のワード線ドライバ回路の出力に接続
された各々のシャント用金属配線を、それぞれ交差しな
い位置まで延在させ、かつ、前記微小メモリセル領域に
配置された低抵抗ポリシリコン層を有するワード線と所
定の位置で電気的に接続したことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084970A JPH04318392A (ja) | 1991-04-17 | 1991-04-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084970A JPH04318392A (ja) | 1991-04-17 | 1991-04-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318392A true JPH04318392A (ja) | 1992-11-09 |
Family
ID=13845488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084970A Pending JPH04318392A (ja) | 1991-04-17 | 1991-04-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318392A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994017554A1 (en) * | 1993-01-29 | 1994-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| JPH07130168A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| JPH07130173A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| US6278628B1 (en) | 1999-03-29 | 2001-08-21 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2006324343A (ja) * | 2005-05-17 | 2006-11-30 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| US7567481B2 (en) | 2006-01-20 | 2009-07-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device adapted to communicate decoding signals in a word line direction |
-
1991
- 1991-04-17 JP JP3084970A patent/JPH04318392A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300622B1 (ko) * | 1993-01-29 | 2001-11-22 | 사와무라 시코 | 반도체 기억장치 |
| US5875148A (en) * | 1993-01-29 | 1999-02-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory |
| WO1994017554A1 (en) * | 1993-01-29 | 1994-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| JPH07130168A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| JPH07130173A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| US6426889B2 (en) | 1999-03-29 | 2002-07-30 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6278628B1 (en) | 1999-03-29 | 2001-08-21 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6625051B2 (en) | 1999-03-29 | 2003-09-23 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US7030438B2 (en) | 1999-03-29 | 2006-04-18 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US7289346B2 (en) | 1999-03-29 | 2007-10-30 | Elpida Memory, Inc. | Semiconductor integrated circuit |
| US7821804B2 (en) | 1999-03-29 | 2010-10-26 | Elpida Memory, Inc. | Semiconductor integrated circuit |
| JP2006324343A (ja) * | 2005-05-17 | 2006-11-30 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| US7880214B2 (en) | 2005-05-17 | 2011-02-01 | Renesas Electronics Corporation | Nonvolatile semiconductor device |
| US7567481B2 (en) | 2006-01-20 | 2009-07-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device adapted to communicate decoding signals in a word line direction |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011009 |