KR100186300B1 - 계층적 워드라인 구조를 갖는 반도체 메모리 소자 - Google Patents

계층적 워드라인 구조를 갖는 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 그 구성은 복수의 메모리 어레이 블럭과, 상기 각 메모리 어레이 블럭은, 적어도 하나의 메인워드라인과, 복수의 서브워드라인과, 복수의 워드스트랩라인과, 복수의 코딩라인과, 상기 메인워드라인에 연결된 입력단과 상기, 서브워드라인과 워드스트랩라인의 일단에 공통연결된 출력단 및 상기 코딩라인에 연결된 전원단을 각각 구비하는 복수의 서브워드라인 드라이버와, 행어드레스에 응답하여 상기 메인워드라인을 구동하는 행디코더를 포함하고 있으며, 그리고 상기 서브워드라인은 분절되어 있고, 상기 분절된 서브워드라인에는 상기 워드스트랩라인의 다른 일단이 연결되며, 상기 워드스트랩라인과 서브워드라인은 X축 방향으로 인접하는 상기 서브워드라인 드라이버들 사이에서 좌우측 교행으로 상기 서브워드라인 드라이버의 출력단에 공통연결되어 있는 것을 특징으로 하며, 이와 같은 본 발명의 구조는 상기 워드라인의 구조를 서브 워드라인 드라이버와 워드 스트랩(word strap)을 사용하여 계층구조화 시킴으로서, 반도체 소자의 칩 크기를 현저히 감소시키고, 공정 마진을 확보하며 또한, 데이터 액세스 시간을 빠르게 하는 효과가 있다.

Description

계층적 워드라인 구조를 갖는 반도체 메모리 소자
제1도는 주지의 워드스트랩 방식으로 구성된 종래의 반도체 메모리 소자에서 워드라인의 배선방법을 나타내는 도면.
제2도는 주지의 계층적인 듀얼 워드라인 구조를 채용한 종래의 반도체 메모리 소자에서 워드라인의 배선방법을 나타내는 도면.
제3도는 본 발명의 제1실시례에 따른 반도체 메모리 소자를 나타내는 블럭도,
제4도의 (a)(b)는 제3도에 도시된 서브워드 드라이버를 설명하는 회로도로서, (a)는 NMOS 서브워드 드라이버를 나타내고, (b)는 CMOS 서브워드 드라이버를 나타내는 회로도.
제5도는 본 발명의 제2실시례에 따른 반도체 메모리 소자를 나타내는 블럭도.
제6도는 본 발명의 제3실시례에 따른 반도체 메모리 소자를 나타내는 블럭도.
제7도는 본 발명의 제4실시례에 따른 반도체 메모리 소자를 나타내는 블럭도.
제8도는 본 발명의 제5실시례에 따른 반도체 메모리 소자를 나타내는 블럭도.
제9도는 본 발명의 제6실시례에 따른 반도체 메모리 소자를 나타내는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 행디코더 20 : 서브워드라인 드라이버
30 : 센스엠프 40 : 서브워드 드라이버 디코더
100 : 메모리어레이블럭 MWL : 메인워드라인
SWL : 서브워드라인 WSL : 워드스트랩라인
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 메인 워드라인(main-word line)과 서브 워드라인(sub-word line)을 포함하여 듀얼 워드라인(dual word line)구조로 형성된 반도체 소자에서, 그 워드라인의 구조를 서브 워드라인 드라이버와 워드 스트랩(word strap)을 사용하여 계층구조화 시킴으로서, 반도체 소자의 칩 크기를 현저히 감소시키고, 공정 마진을 확보하며 또한, 데이터 액세스 시간을 빠르게 하는데 적합한 계층적 워드라인 구조를 갖는 반도체 메모리 소자에 관한 것이다.
일반적으로 주지된 바와 같이, 반도체 메모리 소자는 복수개의 워드라인(Word Line : WL)을 가지고 있으며, 그 워드라인은 비교적 저항이 큰 폴리실리콘(polysilicon) 또는 폴리사이드(polycide)를 재료로 하여 형성된다. 대부분의 워드라인은 폭이 좁고 길이가 길어 저항이 매우 크므로, 데이타를 읽거나 기입할 때 행디코더(row decodeer)에서의 셀 구동전압이 행디코더로 부터 멀리 떨어진 메모리 셀에 전달될 때에는 워드라인의 커패시턴스(C)와 저항(R)의 곱에 비례한 지연 즉, RC지연이 발생되어 반도체 메모리 소자의 스피드(speed) 특성을 저하시키게 된다.
따라서, 저항이 작은 금속선(Main Word Line : MWL)을 셀트랜지스터의 게이트를 형성하는 서브워드라인(Sub Word Line : SWL)과 평행하게 달리면서 일정한 간격마다 전기적 콘택(contact)에 의해 서브워드라인과 연결되도록 함으로서 메모리 소자의 스피드 특성을 개선하였다. 이와 같은 기술을 워드션트(word shunt) 또는 워드스트랩(word strap)이라 하며, 이 기술을 사용할 때는 메인워드라인의 수가 워드라인의 수와 같아야 한다.
제1도는 주지의 워드스트랩 방식으로 구성된 종래의 반도체 메모리소자에서 워드라인의 배선방법을 나타내는 도면으로, 이에 도시된 바와같이, 행디코더(10)과 연결됨과 더불어 복수의 행(rows)으로 배열된 메인워드라인(MWL1~MWLn)이 있고, 각 메인워드라인(MWL) 아래에서 메인워드라인(MWL)과 평행하게 달리면서 일정간격으로 분절된 서브워드라인(SWL)이 메인워드라인(MWL)과 전기적으로 콘택되어 있다.
이러한 구조를 갖는 메모리 소자의 동작은 다음과 같다.
먼저, 행어드레스정보(row address information)(AI)에 의해 y축 방향으로 배열된 행디코더(10) 중의 하나가 인에이블(enable) 되면, 해당되는 메인워드라인(MWL)이 하이 액티브(high active)되어 그 메인워드라인(MWL)과 전기적으로 (콘택)연결되 있는 서브워드라인(SWL)을 하이 액티브시키고, 이에 따라 해당 서브워드라인(SWL)에 연결된 메모리 셀(도시 생략)의 데이터를 읽거나 외부 데이터를 셀에 기입하게 되는 것이다.
그러나, 이와 같이 워드스트랩 방식으로 구성된 종래의 반도체 메모리 소자는, 워드라인의 RC지연을 개선하기 위하여 사용되는 메인워드라인(MWL)의 수가 워드라인의 수와 같아야 하는데, 셀의 밀도가 증가함에따라 워드라인의 간격(pitch)이 감소함으로서 워드스트랩 방식에서 사용되는 금속선 즉, 메인워드라인(MWL)간의 간격 또한 감소하게 된다. 따라서, 256M DRAM 이상의 메모리 소자를 제조하는 공정에서는 메인워드라인(MWL)간의 간격이 0.6㎛ 정도로 매우 작아져서 전기적 콘택을 위한 금속공정(예컨데 워드스트랩 공정)의 난이도가 매우 높아지기 때문에 반도체 수율이 급격하게 떨어지는 문제점이 있있다.
따라서, 이러한 문제점을 해결하기 위하여 256M DRAM 이상에서는 계층적인 듀얼 워드라인 구조의 메모리 소자가 제안되었으며, 이와 같은 메모리 소자의 구조는 미국특허 NO.5,416,748호(명칭: SEMICONDUCTOR MEMORY DEVICE HAVING DUAL WORD LINE STRUCTURE)에 잘 나타나 있다.
제2도는 주지의 계층적인 듀얼 워드라인 구조를 채용한 종래의 반도체 메모리 소자에서 워드라인의 배선방법을 나타내는 도면으로, 이에 도시된 바와 같이, 그 메모리 소자는 금속재질로 된 복수개의 메인워드라인(MWL1~MWLn)과 폴리실리콘(polysilicon) 또는 폴리사이드(polycide)같은 물질로 된 복수개의 서브워드라인(SWL)을 가지고서 그 서브워드라인(SWL)에 연결된 셀 트랜지스터들(도시되지 않았음)의 게이트를 형성한다. 상기 메인워드라인(MWL1∼MWLn)들은 동일 열(column)내에 복수로 배치된 행디코더(Row decoder)(10)에 복수의 행으로 연결되어 있고, 인접한 두개의 메인워드라인(예컨데, MWL1과 MWL2) 사이에 N행 M열로 배치된 서브워드라인드라이버(Sub-Word line Driver : SWD)(20)들이 제공되며, 각각의 서브워드라인 드라이버(20)는 해당 메인워드라인(MWL)에 동시에 공통연결되어 있다. 또한, 상기 각 서브워드라인(SWL)은 해당 서브워드라인 드라이버(20)에 연결되어 있고, 동일 열내에 배치된 서브워드라인 드라이버(20)는 해당하는 코딩라인(Coding Line : CL)에 따라 각각 한개씩 주기적으로 반복 연결되어 있다.
상기한 바와 같이. 메인워드라인(MWL)과 서브워드라인(SWL)으로 워드라인을 구성하는 계층적 워드라인 구조는, 제1도를 참조로 설명한 바 있는 워드스트랩 기술 대신에 서브워드라인 드라이버(20)를 사용하여 서브워드라인(SWL)을 구동시키도록 하는 것으로, 그 동작에 대한 설명은 다음과 같다.
먼저, 외부 입력신호인 '하이(high)'행어드레스정보(AI)에 의해 동일 열내에 Y축 방향으로 배열된 행디코더(10)중의 하나가 인에이블되어, 그 행디코더(10)에 연결된 메인워드라인(MWL)을 인에이블시킨다. 이어, X축 방향으로의 외부 입력신호인 '로우(low)'행어드레스정보(도시생략)에 의해 코딩라인(CL)중의 하나가 인에이블된다. 따라서, 상기 행디코더(10)에 의해 인에이블된 메인워드라인(MWL)과 코딩라인의(CL)을 통한 코딩신호에 의해 해당되는 특정 서브워드라인 드라이버(20)를 인에이블시키고, 그 서브워드라인 드라이버(20)에 연결된 서브워드라인(SWL)을 하이 액티브시켜서 메모리 셀의 데이터를 읽어내거나 외부 데이터를 셀에 기입하게 되는것이다.
이와 같이 계층적인 듀얼 워드라인 구조를 채용한 종래의 반도체 메모리 소자는, 워드스트랩 기술 대신에 사용되는 서브워드라인 드라이버(20)로 인해 메인워드라인(MWL)으로 사용되는 금속선간의 간격이 충분이 확보되기 때문에 금속공정이 쉬워져서 반도체 메모리의 수율을 높일 수있다.
그러나, 그 서브워드라인 드라이버의 레이아웃 면적이 크기 때문에 메모리 칩이 커지는 단점이 있으며, 만일 칩의 크기를 키우지 않고 메모리 소자를 제조하고자 할 때에는 메모리 칩의 다른 부분을 축소하여야 하기 때문에 수율을 저하시키는 요인이 된다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 그 목적은 워드라인의 구조를 서브워드라인 드라이버와 워드 스트랩(word strap)을 동시에 사용하여 계층구조화 시킴으로서, 반도체 소자의 칩 크기를 현저히 감소시키고, 공정 마진을 확보하며 또한, 데이터 액세스 시간을 빠르게 하는데 적합한 계층적 워드라인 구조를 갖는 반도체 소자를 제공하고자 하는 것이다.
이와 같은 목적을 달성하기 위하여 본 발명에 따른 계층적 워드라인 구조를 갖는 반도체 소자는, 복수개의 메인워드라인과 복수개의 서브워드라인 및 저항이 매우작은 복수개의 워드스트랩라인을 가지고서, 그 서브워드라인에 연결된 셀 트랜지스터들의 게이트를 형성한다. 상기 메인워드라인들은 행어드레스정보 신호에 응답하는 행디코더에 복수의 행으로 연결되어 있고, 인접한 두개의 메인워드라인 사이에 복수의 행열로 배치된 서브워드라인 드라이버들이 제공되며, 동일 열내에 배치된 상기 서브워드라인 드라이버는 해당하는 코딩라인에 따라 각각 한개씩 주기적으로 반복연결되어 있다. 상기 서브워드라인 드라이버는 메인워드라인과 연결되는 입력단과 상기 서브워드라인과 워드스트랩라인의 일단에 공통연결된 출력단 및 상기 코딩라인에 연결되는 전원단을 구비하고 있다. 또한, 상기 서브워드라인은 분절되어 있고, 그 분절된 서브워드라인에 상기 워드스트랩라인의 다른 일단이 연결되며, 상기 워드스트랩라인과 서브워드라인은 X축 방향으로 서로 인접한 상기 서브워드라인 드라이버 사이에서 좌우측 교행으로 상기 서브워드라인 드라이버의 출력단에 공통연결되어 있는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
제3도는 본 발명의 제1실시례에 따른 반도체 메모리 소자를 나타내는 것으로, 워드라인을 계층구조화한 DRAM 구조를 나타내는 것이다.
제3도에 도시된 바와 같이 본 발명에 따른 반도체 소자는 복수의 메모리 어레이 블럭(100-1∼100-j)을 포함하고 있으며, 각 메모리 어레이블럭은 동일한 구조로 구성되어 있는 것으로, 이하 제3도에 도시된 참조부호 100-1의 메모리 어레이 블럭을 참조하여 본 발명을 상세히 설명하기로 한다.
상기 메모리 어레이 블럭(100-1)은 행디코더(10)와 연결되어 복수의 행으로 배열된 메인워드라인(MWL1~MWLn)과, 복수의 서브워드라인(SWL), 복수의 워드스트랩라인(WSL), 및 복수의 코딩라인(CL)을 포함하며, 그 행디코더(10)는 행어드레스정보신호(AI1)를 받아 메인워드라인(MWL)중의 하나를 '하이'레벨로 인에이블(구동)시킨다. 인접한 두 메인워드라인(예컨데, MWL1과 MWL2) 사이에는 복수의 행렬로 배치된 서브워드라인 드라이버(20)가 제공되고, 상기 각 서브워드라인 드라이버(20)는 상기 메인워드라인(MWL)중의 해당하는 하나와 연결된 입력단(Input Node : IN)과, 서브워드라인(SWL)과 워드스트랩라인(WSL)에 공통연결된 출력단(Output Node : ON), 및 코딩라인(CL)에 연결된 전원단(Power Node : PN)을 가지고 있다.
제4도의 (a)(b)를 보면, 상기 서브워드라인 드라이버(20)는 NMOS 및/또는 PMOS 트랜지스터로 구성되어 메인워드라인(MWL), 서브워드라인(SWL)과 워드스트랩라인(WSL), 및 코딩라인(CL)과 각각 연결되는 입출력단(IN)(ON)과 전원단(PN)이 잘 나타나 있으며, 이와 같은 서브워드라인 드라이버(20)의 구성은 널리 알려진 주지의 사실로서, 본 발명에 따라서는 상기 출력단(ON)에 서브워드라인(SWL)과 워드스트랩라인(WSL)이 공통연결되어 있는 것이 종래와 다른 특징이다.
일반적으로, 상기 메인워드라인(MWL)과 워드스트랩라인(WSL)은 알루미늄(Al)이나 텅스텐과 같이 저항이 작은 금속물질로 형성되고, 서브워드라인(SWL)은 셀 트랜지스터의 게이트를 형성하여야 하기 때문에 폴리실리콘(polysilicon)이나 폴리사이드(Polycide)같은 물질을 사용하며 이는 비교적 저항이 큰 물질이다.
다시 참조도면 제3도에서, 상기 메모리 어레이 블럭(100-1)은 상기 서브워드라인(SWL)과 교차하는 복수의 비트라인쌍(BL,BL-)을 포함하고 있고, 1개의 트랜지스터와 1개의 커패시터로 이루어진 복수의 메모리 셀(memory Cell : MC)이 상기 서브워드라인(SWL)과 비트라인쌍(BL,BL-)의 교차위치에 위치되며, 각각의 비트라인쌍(BL, BL-)이 센스엠프(Sense Amplifiers)(30)중 하나에 연결되어 있으며, 이와 같은 방식도 주지의 사실임을 당업자라면 알 수 있을 것이다.
그리고, 본 발명에 따른 상기 메모리 어레이 블럭(100-1)에서, 상기 각 서브워드라인(SWL)은 분절되어서, 서브워드라인 드라이버(20) 가까이에 있는 분절 서브워드라인(SWL-1)은 그 서브워드라인 드라이버(20)의 출력단(ON)에 저항이 작은 물질로된 워드스트랩라인(WSL)의 일단과 공통연결되고, 멀리있는 나머지 분절 서브워드라인(SWL-2)은 그 워드스트랩라인(WSL)의 다른 일단과 연결되어 서브워드라인 드라이버(20)의 인에이블신호를 상기 워드스트랩라인(WSL) 통하여 전달받도록 하였다. 그 결과로 서브워드라인 드라이버(20)가 구동시키는 메모리 셀의 수가 제2도에 도시된 종래의 계층적 워드라인 구조보다 2배가 되도록 함으로서 서브워드라인 드라이버(20)의 수를 반으로 줄일 수 있다. 여기서 상기 서브워드라인(SWL)의 분절지점은 X축 방향으로 인접한 상기 서브워드라인 드라이버(20) 사이의 대략 중간위치로 함이 바람직하고, 상기 워드스트랩라인(WSL)은 상기 서브워드라인(SWL)과 평행하게 달리면서 그 서브워드라인(SWL)의 분절위치까지만 형성되어 분절 서브워드라인(SWL-2)과 콘택시켜 전기적으로 연결되도록 한다.
복수의 행으로 배열된 상기 각 서브워드라인(SWL)에 형성된 분절지점(Segment Point : SP)은 Y축 방향에서 지그재그식으로 서로 엇배치되도록 하여서 상기 워드스트랩라인(WSL)과 분절 서브워드라인(SWL-2)을 워드스트랩 방식으로 콘택시켰을때 그 콘택금속(Contact Metal : CM)이 서로 겹치지 않도록 하였다.
또한, 상기 워드스트랩라인과 서브워드라인(SWL)은 X축 방향으로 인접하는 상기 서브워드라인 드라이버(20) 사이에서 1라인씩 교행으로 상기 좌,우측 서브워드라인 드라이버(20)의 출력단(ON)에 공통연결되도록 하고, 여기서 워드스트랩라인(WSL)은 상기한 바와 같이 서브워드라인(SWL)의 분절위치까기만 형성되어 나머지 분절 서브워드라인(SWL-2)과 전기적으로 콘택된다. 따라서, 복수의 행으로 배열된 인접 워드스트랩라인(WSL)간의 간격을 서브워드라인(SWL) 간격의 2배 이상으로 확보할 수 있다.
이어, 제3도를 참조하여 본 발명의 동작을 설명하면 다음과 같다.
먼저, 각 메모리 어레이 블럭(100-1∼100-j)에 있는 행디코더(10)가 제1어드레스정보(AI1)에 응답하여 메인워드라인(MWL)중의 하나를 선택구동시키고 또한, 모든 서브워드 드라이버 디코더(Sub-Word Driver Decoder :SDD)(40)는 제2어드레스정보(AI2)에 응답하여 코딩라인(CL)중의 하나를 액티브'하이'레벨로 구동시킨다.
즉, 행디코더(10)는 '하이'행어드레스를 받아 메인워드라인(MWL)중의 하나를 구동시키고, '로우'행어드레스에 의해 선택된 코딩라인(CL)의 코딩신호는 인에이블된 메인워드라인(MWL)과 만나는 부분에서의 해당 서브워드라인 드라이버(20)를 구동시킨다.
따라서, 선택 구동된 서브워드라인 드라이버(20)의 출력단(ON)에 공통연결되어 있는 서브워드라인(SWL)과 워드스트랩라인(WSL)은 '하이'액티브 상태가 된다. 이때, 그 서브워드라인 드라이버(20)에 직접연결된 서브워드라인(SWL-1)은 직접 '하이'액티브 레벨이 되고, 분절된 서브워드라인(SWL-2)은 워드스트랩라인(WSL)을 통해 '하이'액티브 레벨로 된다. 그 '하이'액티브 레벨로 된 서브워드라인(SWL)에 의해 메모리셀의 데이타가 읽혀지거나 외부데이타가 메모리 셀에 기입되는데, 여기서 상기 워드스트랩라인(WSL)은 상기 서브워드라인(SWL)과 비교하여 저항이 매우 작은 물질로 이루어지므로, 분절된 서브워드라인(SWL-2)에 위치되어 있는 메모리셀의 데이타 액세스시간을 빠르게 한다.
본 발명은 상기한 본 발명의 일실시예에 한정되지 않고, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다양한 변형이 가능한 바, 첨부도면 제5도 내지 제9도는 본 발명의 변형예를 나타내는 것이다.
제5도는 본 발명의 제2실시예에 따른 반도체 메모리 소자를 나타내는 것으로, 이에 도시된 바와 같이, 제3도를 참조로 설명한 본 발명의 일실시예에서, 분절되어 있는 서브워드라인(SML-1,SWL-2)을 하나의 서브워드라인(SWL)으로 연결하고, 워드스트랩라인(WSL)이 그 서브워드라인(SWL)의 중간지점에서 콘택금속(CM)으로 연결된 구조이다.
제6도는 본 발명의 제3실시예에 따른 반도체 메모리 소자를 나타내는 것으로, 상기 제5도를 참조로 설명한 본 발명의 일실시예와 같은 구조에서, 서브워드라인(SWL)을 서브워드라인 드라이버(20)의 출력단(ON)에 연결하지 않고, 그 출력단(ON)에 일단이 연결되어 있고 다른 일단은 서브워드라인(SWL)의 중간지점에 연결되어 있는 워드스트랩라인(WSL)에 의해서만 상기 서브워드라인(SWL)이 구동되도록 된 구조이다. 이와 같은 구조는 서브워드라인 드라이버(20)와 서브워드라인(SWL)간의 연결을 위한 콘택의 수가 줄어드는 장점이 있다.
또한, 제7도는 본 발명의 제4실시예에 따른 반도체 메모리 소자를 나타내는 것으로, 이에 도시된 바와 같이, 제3도를 참조로 설명한 본 발명의 일실시예에서, 워드스트랩라인(WSL)과 서브워드라인(SWL)이 X축 방향으로 인접하는 상기 서브워드라인 드라이버(들)(20) 사이에서 1라인씩 좌우측 교행으로 상기 각 서브워드라인 드라이버(20)의 출력단(ON)에 공통연결되어 있는 것을, 2라인씩 한조가 되어 좌,우측 교행으로 각 서브워드라인 드라이버(20)의 출력단(ON)에 공통연결시킨 구조이다. 이와 같이 2라인씩 좌,우측 교행으로 각 서브워드라인 드라이버(20)의 출력단(ON)에 연결시키기 위해서, 예를들어 제7도에 도시된 바와 같이, 두개의 메인워드라인(MWL)사이에 서브워드라인 드라이버(20)들이 2행 M열로 배열되어 있을 시에 서브워드라인(SWL)과 워드스트랩라인(WSL)은 4행으로 배열되는데, X축 방향에서 인접하는 두열의 서브워드라인 드라이버(20)사이에서 좌측 열의 서브워드라인 드라이버(20)의 출력단(ON)에 공통연결된 서브워드라인(SWL)과 워드스트랩라인(WSL)의 제1행의 배선구조는 서브워드라인(SWL)위쪽에 워드스트랩라인(WSL)이 평행하게 달리도록 배선되어 그 워드스트랩라인(WSL)과 분절된 서브워드라인(SWL-2)이 콘택금속(CN)에 의해 콘택되고, 제2행의 서브워드라인(SWL)은 서브워드라인 드라이버(20)와 연결시킨 후 행으로 배열하여 상기 제1행의 서브워드라인(SWL)과 일정간격을 유지하면서 평행하게 배선되도록 하며, 상기 제2행의 서브워드라인(SWL)과 일단이 공통연결된 워드스트랩라인(WSL)은 그 서브워드라인(SWL)의 아래쪽에서 평행하게 달리도록 배선되어 분절된 제2행의 서브워드라인(SWL-2)의 일단에 콘택된다. 또한, 우측 열의 서브워드라인 드라이버(20)의 출력단(ON)에 공통연결된 서브워드라인(SWL)과 워드스트랩라인(WSL)의 제3행 및 4행의 배선구조는, 제3행의 서브워드라인(SWL)을 행으로 배열하여 상기 제2행의 서브워드라인(SWL)과 일정간격을 유지하면서 평행하게 배선되도록 하고, 상기 제3행의 서브워드라인(SWL)과 일단이 공통연결된 워드스트랩라인(WSL)은 그 서브워드라인(SWL)의 위쪽에서 평행하게 달리도록 배선되어 분절된 제3행의 서브워드라인(SWL)과 콘택된다. 제4행의 서브워드라인(SWL)은 상기 제3행의 서브워드라인(SWL)과 일정간격을 유지하면서 직선의 행으로 평행하게 배선되고, 상기 제4행의 서브워드라인(SWL)과 일단이 공통연결된 워드스트랩라인(WSL)은 그 서브워드라인(SWL)의 위쪽에서 평행하게 달리도록 배선되어 분절된 제4행의 서브워드라인(SWL-2)과 콘택된다. 상기와 같은 1행에서 4행까지의 서브워드라인(SWL)과 워드스트랩라인(WSL)의 배선구조를 동일하게 반복배선하면, 복수의 행으로 배열된 인접 워드스트랩라인(WSL)간의 간격을 제3도의 실시예에서와 같이 서브워드라인(SWL) 간격의 2배 이상으로 확보할 수 있다.
제8도는 본 발명의 제5실시예에 따른 반도체 메모리 소자를 나타내는 것으로, 이에 도시된 바와 같이, 제7도를 참조로 설명한 본 발명의 일실시례시, 분절되어 있는 서브워드라인(SWL-1,SWL-2)을 하나의 서브워드라인(SWL)으로 연결하고, 워드스트랩라인(WSL)이 그 서브워드라인(SWL)의 중간지점에서 콘택금속(CM)으로 연결된 구조이다.
제9도는 본 발명의 제6실시예에 따른 반도체 메모리 소자를 나타내는 것으로, 상기 제8도를 참조로 설명한 본 발명의 일실시례에서, 서브워드라인(SWL)을 서브워드라인 드라이버(20)의 출력단(ON)에 연결하지 않고, 그 출력단(ON)에 연결되어 있는 워드스트랩라인(WSL)에 의해서만 그 서브워드라인(SWL)이 구동되도록 된 구조이다. 이와 같은 구조는 제6도에 도시된 본 발명의 제3실시예와 같이 서브워드라인 드라이버(20)와 서브워드라인(SWL)간의 연결을 위한 콘택의 수가 줄어드는 장점이 있고, 제7도 및 제8도에 도시된 바와 같이, 워드스트랩라인(WSL)간의 간격을 충분히 확보하면서 서브워드라인 드라이버(20)의 출력단(ON)에 서브워드라인(SWL)을 연결시키기 위하여, 제2행과 제3행의 서브워드라인(SWL)의 일단을 소정길이 만큼 수직상향 및 하향시킨후 행으로 배열해야 되는 불편함을 해소한다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 메모리 소자는, 워드라인을 서브워드라인 드라이버와 워드스트랩(word strap)을 사용하여 계층구조화 시킴으로서, 메인워드라인으로 사용되는 금속라인의 간격(pitch)을 충분히 확보함과 더불어 워드스트랩라인으로 사용되는 금속라인의 간격 또한 서브워드라인 간격의 2배 이상으로 확보할 수 있다. 따라서, 반도체 메모리 소자의 제작시 금속공정이 쉬워져서 수율이 향상되며, 특히 256M DRAM급 이상의 반도체공정시 사용되는 금속층의 수가 3개 이상이 되기 때문에 본 발명의 적용효과가 뛰어나다.
또한, 계층적 워드라인을 구성함에 있어 2개의 서브워드라인 드라이버 사이에 워드스트랩라인을 사용하여, 레이아웃 면적을 많이 차지하는 서브워드라인 드라이버의 수를 감소시키므로 반도체 메모리의 칩의 크기를 현저히 감소시킨다. 예를들어, 워드스트랩라인의 레이아웃 면적은 NMOS 서브워드라인 드라이버 레이아웃 면적의 약 1/5 수준이며, CMOS 서브워드라인 드라이버 레이아웃 면적의 약 1/8 수준이다. 따라서, 본 발명을 NMOS 서브워드라인 드라이버와 함께 사용하면 워드라인을 구동하기 위해 필요한 레이아웃 면적을 종래의 NMOS 서브워드라인 드라이버만을 사용하는 계층적인 워드라인의 구조보다 약 40%의 면적 감소 효과가 있고, CMOS 서브워드라인 드라이버와 함께 사용하면 약 43.8%의 면적감소 효과가 있다. 만일 칩의 크기를 기존과 같이 유지하면서 본 발명을 적용시키면, 메모리 셀 공정시 256M DRAM을 기준으로 워드라인 방향에서의 공정 마진(margin)을 10% 이상 확보할 수 있기 때문에 반도체 셀 공정이 매우 용이하게 되어 반도체 메모리 소자의 수율을 현저히 높일 수 있는 효과가 있다.

Claims (12)

  1. 복수의 메모리 어레이 블럭과; 상기 각 메모리 어레이 블럭은, 행디코더와 연결됨과 더불어 복수의 행으로 배열된 메인워드라인과, 출력단과, 전원단, 및 상기 메인워드라인중의 해당하는 하나와 연결된 입력단을 구비하고서, 상기 인접하는 두 메인워드라인 사이에 복수의 행렬로 배열된 서브워드라인 드라이버와, 동일 열내에 배열된 상기 각 서브워드라인 드라이버의 전원단에 연결되고, 복수의 열로 배열되는 코딩라인과, 상기 각 서브워드라인 드라이버의 출력단에 일단이 연결되고, 복수의 행으로 배열되는 서브워드라인과, 상기 각 서브워드라인 드라이버의 출력단에 일단이 상기 서브워드라인과 공통연결되고, 상기 서브워드라인과 평행하게 배열되어 있는 워드스트랩라인을 포함하고 있으며, 그리고 상기 각 서브워드라인은 분절되어 있고, 상기 분절된 서브워드라인에는 상기 워드스트랩라인의 다른 일단이 연결되며, 상기 워드스트랩라인과 서브워드라인은 X축 방향으로 인접하는 상기 서브워드라인 드라이버들의 두열 사이에서 좌우측 교행으로 상기 각 서브워드라인 드라이버의 출력단에 공통연결되어 있는 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 워드스트랩라인은 상기 서브워드라인과 평행하게 달리면서 그 서브워드라인의 분절지점 까지만 형성되어 있는 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 서브워드라인의 분절기점은 X축 방향으로 인접한 상기 서브워드라인 드라이버 사이의 중간위치인 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  4. 제3항에 있어서, 복수의 행으로 배열된 상기 각 서브워드라인간의 분절지점은 Y축 방향에서 서로 엇배치되어 있는 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 워드스트랩라인은 저항이 작은 금속재료로 형성된 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  6. 제5항에 있어서, 상기 금속재료는 알루미늄(Al)과 텅스텐(Tungsten) 중 어느 하나인 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  7. 제1항에 있어서, 상기 분절되어 있는 서브워드라인이 한개의 일체형 서브워드라인으로 구성된 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  8. 제1항에 있어서, 상기 분절되어 있는 서브워드라인을 한개의 일체형 서브워드라인으로 구성함과 더불어 상기 서브워드라인 드라이버의 출력단에는 상기 워드스트랩라인만이 연결된 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  9. 제1항에 있어서, 상기 워드스트랩라인과 서브워드라인은 X축 방향으로 인접하는 상기 서브워드라인 드라이버들의 두열 사이에서 2라인씩 좌우측 교행으로 상기 각 서브워드라인 드라이버의 출력단에 공통연결되어 있으며, 상기 서브워드라인은 분절되어 있는 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  10. 제9항에 있어서, 상기 분절되어 있는 서브워드라인이 한개의 일체형 서브워드라인으로 구성된 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  11. 제9항에 있어서, 상기 분절되어 있는 서브워드라인을 한개의 일제형 서브워드라인으로 구성함과 더불어 상기 서브워드라인 드라이버의 출력단에는 상기 워드스트랩라인만이 연결된 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
  12. 제1항에 있어서, 상기 서브워드라인 드라이버는 PMOS 및/또는 NMOS로 구성되고, 상기 서브워드라인 드라이버의 입력단과 전원단을 통해 상기 메인워드라인으로부터의 인에이블 신호와 코딩라인을 통한 코딩신호를 받아 선택되고 액티브되어 상기 서브워드라인과 워드스트랩라인을 구동시키는 것을 특징으로 하는 계층적 워드라인 구조를 갖는 반도체 메모리 소자.
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