KR100368590B1 - 비등분할 메모리 블록을 가진 반도체 메모리 장치 - Google Patents

비등분할 메모리 블록을 가진 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 비등분할 메모리 블록을 가진 반도체 메모리 장치에 관한 것로서, 특히 워드라인 방향으로 배열된 복수의 메모리 블록들을 포함하는 셀어레이와, 상기 셀어레이에 인접하여 배치된 로우 디코더를 구비한 반도체 메모리 장치에서, 상기 복수의 메모리 블록들은 상기 로우 디코더로부터 멀어질수록 동일 워드라인에 연결되어 동시에 인에이블되는 셀 수가 감소되도록 상기 셀어레이를 비등분할 한다.
따라서, 본 발명에서는 로우 디코더에 가장 근접된 메모리 블록과, 가장 멀리 떨어진 메모리 블록 사이의 상기 셀 수의 차이를 로우 디코더로부터 배치된 메모리블록들의 거리에 따른 신호전파시간의 차를 최소화하도록 셀 어레이를 비등분할 함으로써 동작속도를 개선할 수 있다.

Description

비등분할 메모리 블록을 가진 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH NON EQUAL DIVISION MEMORY BLOCK}
본 발명은 비등분할 메모리 블록을 가진 반도체 메모리 장치에 관한 것으로서, 특히 셀 어레이를 비등분할 하는 메모리 블록으로 구성함으로써 로우 디코더로부터 배치된 거리에 따른 신호전파지연시간을 최소화하여 동작속도를 개선할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 DRAM(DYNAMIC RANDOM ACCESS MEMORY)는 동작속도 및 소모전력과 함께 칩 사이즈의 축소에 따른 코스트 절감이 매우 중요하다.
DRAM은 로우 어드레스와 컬럼 어드레스를 각각 동일한 패키지의 핀들을 통하여 클럭 동기되어 순차적으로 입력한다. 입력된 로우 어드레스는 로우 디코더를 통하여 선택된 하나의 워드라인에 연결된 다수의 메모리 셀들을 동시에 활성화시킨다. 그러나, 하나의 워드라인에 연결된 다수의 메모리 셀들이 워드라인 방향으로 배열됨으로써 워드라인의 라인저항으로 인하여 로우 디코더로부터 멀어질수록 활성화되는 시점이 지연되게 된다. 따라서, 워드라인 인에이블 타임은 로우 디코더로부터 가장 멀리 떨어진 셀이 활성화되는 타이밍에 의해 결정되게 된다. 그러므로, 이와 같은 워드라인 활성화 타임은 로우 억세스 타임(tRAC)에 영향을 주게 되어 장치의 동작속도를 떨어뜨리게 된다.
더구나, 고집적화에 의해 메모리 셀이 더욱 미세화 되어감에 따라 워드라인이 셀에 직접 연결되는 부분은 금속재질로 구성할 수 없게 되므로 폴리 실리콘으로 구성하게 되는 바, 금속에 비해 저항이 큰 폴리 실리콘을 사용하게 됨으로써 DRAM의 활성화 타임의 많은 부분을 차지하는 워드라인 인에이블 타임과 전하분배타임을 단축할 수 없는 중요한 원인이 되고 있다.
또한, 통상적으로 메모리 셀 어레이를 복수의 서브 셀 어레이로 분할하고 있는 바, 칩 사이즈를 줄이기 위하여 서브 셀 어레이 수와 서브 워드라인 구동기의 수를 줄이게 되면 각 워드라인에 연결되는 셀의 수가 증가하게 되므로 워드라인 활성화 타임은 더욱 증가하게 된다.
따라서, DRAM의 억세스 타임에 큰 영향을 주는 타이밍 파라미터인 로우 억세스 타임과 로우 프리차지 타임(tRP)을 줄이기 위하여 워드라인 활성화 타임을 줄이는 것이 메모리 설계자들에게는 DRAM의 고속화에 매우 중요한 문제로 제기되고 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 로우 디코더로부터 멀어질수록 하나의 워드라인에 활성화되는 셀 수가 감소되도록 셀 어레이를 복수의 메모리 블록들로 비등분할 함으로써 최근접 메모리 블록과 가장 멀리 떨어진 메모리 블록 사이의 워드라인 활성화 타임의 차를 최소화하여 전체적인 워드라인 활성화 타임을 고속화시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.
도 1은 종래의 등분할 메모리 블록을 가진 반도체 메모리 장치를 나타낸 도면.
도 2는 도 1의 워드라인 동작 타이밍을 나타낸 타이밍도.
도 3은 본 발명에 의한 비등분할 메모리 블록을 가진 반도체 메모리 장치를 나타낸 도면.
도 4는 도 3의 워드라인 동작 타이밍을 나타낸 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
100 :
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 워드라인 방향으로 배열된 복수의 메모리 블록들을 포함하는 셀 어레이와, 상기 셀 어레이에 인접하여 배치된 로우 디코더를 구비한 반도체 메모리 장치에서, 상기 복수의 메모리 블록들은 상기 로우 디코더로부터 멀어질수록 동일 워드라인에 연결되어 동시에 인에이블되는 셀 수가 감소되도록 상기 셀 어레이를 비등분할 하는 것을 특징으로 한다.
여기서, 로우 디코더에 가장 근접된 메모리 블록과, 가장 멀리 떨어진 메모리 블록 사이의 상기 셀 수의 차이는 로우 디코더로부터 배치된 메모리블록들의 거리에 따른 신호전파시간의 차를 최소화하는 것으로 최적화시키는 것이 바람직하다.
또한, 본 발명의 장치는 로우 디코더와, 상기 로우 디코더에 인접한 셀 어레이와, 상기 로우 디코더로부터 워드라인 방향으로 배열되고 상기 셀 어레이를 비등분할한 복수의 메모리 블록들과, 상기 복수의 메모리 블록들의 블록쌍들 사이에 각각 배치된 복수의 서브 워드라인 구동기들을 구비하고,
상기 로우 디코더에 최근접한 메모리 블록과 가장 멀리 떨어진 메모리 블록사이의 워드라인 활성화 타임의 차가 최소가 되도록 상기 각 서브 워드라인 구동기에 의해 구동되는 워드라인에 연결되는 셀의 수가 로우 디코더로부터 멀어질수록 감소되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 종래의 등분할 메모리 블록을 가진 반도체 메모리 장치를 나타낸다.
256M DRAM은 4개의 64M 셀 어레이들을 포함한다. 각 64M 셀 어레이(10)는 16개의 등분할 메모리 블록들(BLK0~BLK15)과 17개의 서브 워드라인 구동기(SWD0~SWD16)를 포함한다. 하나의 로우 어드레스에 의해 구동되는 서브워드라인 구동기는 홀수번째의 8개(SWD1, SWD3, SWD5, SWD7, SWD9, SWD11, SWD13, SWD15) 또는 짝수번째의 9개(SWD0, SWD2, SWD4, SWD6, SWD8, SWD10, SWD12, SWD14, SWD16)이다.
각 메모리 블록은 16K 서브워드라인(SWL)들과 256개의 비트라인쌍(BL)들의 각 교차부분에 4M의 셀 트랜지스터들을 가진다. 즉, 하나의 서브워드라인(SWL)에는256개의 셀 트랜지스터들이 공통으로 연결되어 워드라인 선택시에 이들 256개의 셀 트랜지스터들이 동시에 워드라인 액티브된다. 서브워드라인(SWL)은 셀 트랜지스터의 게이트와 직접 연결되므로 폴리 실리콘 재질로 형성된다.
서브 워드라인 구동기들(SWD0~SWD7)은 한 쌍의 메모리 블록들 사이에 배치된다. 즉, 한 쌍의 메모리 블록들이 하나의 서브 워드라인 구동기를 공유하게 된다. 서브 워드라인 구동기들은 셀 트랜지스터들의 상층부에 형성된 16K 개의 금속 워드라인(WL)들과 연결된다. 서브 워드라인 구동기들(SWD0~SWD7)은 각각 대응되는 인에이블 구동기(PXID0~PXID7)들을 통하여 인에이블 제어된다. 따라서, 각 서브 워드라인 구동기는 인에이블 구동기를 통하여 인에이블되어 금속 워드라인(WL)을 통하여 전달된 워드라인 구동신호에 응답하여 대응되는 서브워드라인(SWL)을 활성화시킨다.
로우 디코더(RD)는 셀어레이(10)의 메모리 블록(BLK15)에 인접한 주변영역에 배치된다. 로우 디코더(RD)는 로우 어드레스를 디코딩하여 선택된 금속워드라인(WL)을 활성화시키는 1차신호(PNWEi)를 발생시킨다.
인에이블 제어기(PXI)는 제어라인(CL)을 통하여 인에이블 구동기들(PXID0~PXID7)에 인에이블신호를 제공하고 제어라인(CLB)을 통하여 인에이블 구동기들(PXIDB0~PXIDB8)에 인에이블신호를 제공한다.
이와 같이 등분할된 메모리 블록에서는 워드라인 활성화시에 로우 디코더(RD)로부터 배치된 거리 및 서브 워드라인 구동기로부터 배치된 거리가 다르다. 그러기 때문에 가장 멀리 배치된 셀 트랜지스터는 가장 가까이 배치된 셀 트랜지스터에 비해 가장 늦게 워드라인 활성화 되게 된다.
도 2는 도 1의 워드라인 동작 타이밍을 나타낸다.
로우 디코더(RD)에서 로우 어드레스의 디코딩에 의해 1차신호(PNWEi)를 선택하고, 인에이블 제어기(PXI)로부터 인에이블신호가 제어라인(CL 또는 CLB)을 통해 PXIDi 또는 PXIDBi에 전파된다.
최근접 서브 워드라인 구동기(SWD15 또는 SWD17))에 가장 먼저 전파되고 서브 워드라인 구동기(SWD1 또는 SWD0)에 가장 나중에 전파된다.
서브 워드라인 구동기(SWD15)에서는 서브워드라인(SWL)에 연결된 255개의 셀트랜지스터들 중 가장 가까이 배치된 셀 트랜지스터(CELL255)가 먼저 워드라인 활성화가 된다. 그리고, 가장 나중에 셀 트랜지스터(CELL0)가 활성화되게 된다.
서브 워드라인 구동기(SWD1)에서는 서브워드라인(SWL)에 연결된 255개의 셀트랜지스터들 중 가장 가까이 배치된 셀 트랜지스터(CELL255)가 먼저 워드라인 활성화가 된다. 그리고, 가장 나중에 셀 트랜지스터(CELL0)가 활성화되게 된다.
서브 워드라인(SWL)은 금속보다 저항이 큰 폴리 실리콘으로 형성되므로 신호전파가 지연되므로 SWD15의 CELL0 보다 SWD1의 CELL255가 먼저 활성화된다.
그러므로, 워드라인 활성화 타임은 SWD1의 CELL0가 활성화되는 시점으로 늘어지게 되므로 전체적인 tRAC 및 tRP가 길어지게 된다.
DRAM의 고집적화가 1G, 4G, 16G, ... 등으로 점점 증가되게 되면, 배치 거리상의 문제로 가장 빨리 워드라인 활성화되는 셀 트랜지스터와 가장 늦게 활성화되는 셀 트랜지스터 사이의 시간차는 더욱 커지게 될 것이다.
도 3은 본 발명에 의한 비등분할 메모리 블록을 가진 반도체 메모리 장치를 나타낸다. 도 3에서 본 발명의 실시예는 상술한 도 1의 구성과 동일한 부분은 동일 부호로 처리한다.
64M 셀 어레이(10)는 16개의 비등분할 메모리 블록들(BLK0~BLK15)과 17개의 서브 워드라인 구동기(SWD0~SWD16)를 포함한다.
메모리 블록들(BLK0~BLK15)은 로우 디코더(RD)로부터 멀어 질수록 서브 워드라인(SWL)에 연결된 셀 트랜지스터의 수가 감소된다.
즉, 도시한 바와 같이 BLK0~BLK2는 서브워드라인 당 224개의 셀 트랜지스터를 가진다. BLK3~BLK5는 서브워드라인 당 240개의 셀 트랜지스터를 가진다. BLK6~BLK9는 서브워드라인 당 256개의 셀 트랜지스터를 가진다. BLK10~BLK12는 서브워드라인 당 272개의 셀 트랜지스터를 가진다. BLK13~BLK15는 서브워드라인 당 288개의 셀 트랜지스터를 가진다. 메모리 블록들은 크게 5개 부분으로 구분되고 각 부분들은 서브 워드라인 당 16개의 셀 트랜지스터의 차를 가진다.
다시 말하면, 메모리 블록들이 모두 동일한 크기로 셀 어레이를 분할하는 것이 아니라 로우 디코더로부터 멀어질수록 서브 워드라인 당 셀 트랜지스터의 개수가 줄어들도록 서로 다른 크기로 셀 어레이를 분할하게 된다.
이와 같이 비등분할된 메모리 블록에서는 워드라인 활성화시에 로우 디코더(RD)로부터 배치된 거리가 달라 가장 멀리 배치된 셀 트랜지스터는 가장 가까이 배치된 셀 트랜지스터에 비해 가장 늦게 워드 라인 활성화되지만 이들간의 활성화되는 시간차를 단축시킬 수 있게 된다.
도 4는 도 3의 워드라인 동작 타이밍을 나타낸다.
먼저, 인에이블 제어기(PXI)로부터 인에이블신호가 제어라인(CL)을 타고 가장 가까이 배치된 PXID7에 먼저 전파되고 PXID0에는 가장 나중에 전파된다.
이어서, 로우 디코더(RD)에서 로우 어드레스의 디코딩에 의해 워드라인(WL)을 선택하면, 선택된 워드라인은 활성화된다. 워드라인 구동신호는 금속 워드라인(WL)을 타고 전파된다. 그러므로, 최근접 서브 워드라인 구동기(SWD15)에 가장 먼저 전파되고 서브 워드라인 구동기(SWD1)에 가장 나중에 전파된다.
서브 워드라인 구동기(SWD15)에서는 서브워드라인(SWL)에 연결된 288개의 셀트랜지스터들 중 가장 가까이 배치된 셀 트랜지스터(CELL287)가 먼저 워드라인 활성화가 된다. 그리고, 가장 나중에 셀 트랜지스터(CELL0)가 활성화되게 된다.
서브 워드라인 구동기(SWD1)에서는 서브워드라인(SWL)에 연결된 224개의 셀트랜지스터들 중 가장 가까이 배치된 셀 트랜지스터(CELL223)가 먼저 워드라인 활성화가 된다. 그리고, 가장 나중에 셀 트랜지스터(CELL0)가 활성화되게 된다.
즉, SWD15에 의해 구동되는 서브워드라인에는 288개의 셀 트랜지스터들이 연결되어 있고, SWD1의 서브워드라인에는 224개의 셀 트랜지스터가 연결되어 있으므로 64개의 셀 트랜지스터를 활성화시키기 위해 전파되는 시간차가 나게 된다.
따라서, 본 발명에서는 가장 먼저 활성화되는 시점과 가장 나중에 활성화되는 시점이 좁아지게 되고, 로우 디코더에 가까이 배치된 메모리 블록(BLK15)에 배치된 셀 트랜지스터가 가장 늦게 활성화되므로 종래 등분할 방식에 비하여 그만큼 전체적인 활성화 시점이 단축되게 되는 것이다.
이와 같은 워드라인 활성화 타임의 단축은 tRAC 및 tRP의 시간을 단축시킬 수 있게 되어 DRAM의 전체적인 동작을 고속화시킬 수 있게 된다.
이상, 설명한 바와 같이 본 발명에서는 로우 디코더로부터 멀리 떨어질수록 서브 워드라인 당 연결되는 셀 트랜지스터의 수를 줄이는 방식으로 셀어레이를 비등분할 하여 메모리 블록을 구성함으로써 전체적인 워드라인 활성화시간을 단축시키고 이에 DRAM의 동작을 고속화시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 워드라인 방향으로 배열된 복수의 메모리 블록들과 각 메모리블록들에 인접하여 배치된 복수의 서브 워드라인 구동기들을 포함하는 셀 어레이와, 상기 셀어레이에 인접하여 배치된 로우 디코더를 구비한 반도체 메모리 장치에서,
    상기 복수의 메모리 블록들은 상기 로우 디코더로부터 멀어질수록 워드라인에 연결되어 동시에 인에이블되는 셀 수가 감소되도록 상기 셀 어레이를 비등분할하는 것을 특징으로 하는 비등분할 메모리 블록구조를 가진 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 로우 디코더에 가장 근접된 메모리 블록과, 가장 멀리 떨어진 메모리 블록 사이의 상기 셀 수의 차이는 로우 디코더로부터 배치된 메모리블록들의 거리에 따른 신호전파시간의 차를 최소화하는 것임을 특징으로 하는 비등분할 메모리 블록구조를 가진 반도체 메모리 장치.
  3. 로우 디코더;
    상기 로우 디코더에 인접한 셀 어레이;
    상기 로우 디코더로부터 워드라인 방향으로 배열되고 상기 셀 어레이를 비등분할한 복수의 메모리 블록들; 및
    상기 복수의 메모리 블록들에 인접하여 각각 배치된 복수의 서브 워드라인 구동기들을 구비하고,
    상기 로우 디코더에 최근접한 메모리 블록과 가장 멀리 떨어진 메모리 블록사이의 워드라인 활성화 타임의 차가 최소가 되도록 상기 각 서브 워드라인 구동기에 의해 구동되는 서브 워드라인에 연결되는 셀의 수가 로우 디코더로부터 멀어질수록 감소되는 것을 특징으로 하는 비등분할 메모리 블록을 가진 반도체 메모리 장치.
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