JP2008146734A - 半導体記憶装置 - Google Patents
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Abstract
【課題】半導体記憶装置における動作速度を高速化する。
【解決手段】複数のメモリセルが行列状に配列された複数のサブアレイと、サブアレイ内において列方向に配列されている複数のメモリセルに接続されたローカルビット線と、複数のローカルビット線が接続されているグローバルビット線と、グローバルビット線に接続されたカラムデコーダとを備え、複数のサブアレイのうち、前記カラムデコーダより最も離れた領域に形成された最遠サブアレイにおいては、グローバルビット線が形成されていないことを特徴とする半導体記憶装置を提供することにより上記課題を解決する。
【選択図】図1
【解決手段】複数のメモリセルが行列状に配列された複数のサブアレイと、サブアレイ内において列方向に配列されている複数のメモリセルに接続されたローカルビット線と、複数のローカルビット線が接続されているグローバルビット線と、グローバルビット線に接続されたカラムデコーダとを備え、複数のサブアレイのうち、前記カラムデコーダより最も離れた領域に形成された最遠サブアレイにおいては、グローバルビット線が形成されていないことを特徴とする半導体記憶装置を提供することにより上記課題を解決する。
【選択図】図1
Description
本発明は、半導体記憶装置に関するものであり、特に、階層ビット線構成を採用する半導体記憶装置に関するものである。
近年、半導体記憶装置の大容量化のために、大容量のメモリセルアレイが1対のビット線に接続され、ビット線の寄生容量が増大し動作速度の低下を招いていた。
また、寄生容量の増大したビット線に接続されたメモリセルのデータを読み出す際には、ビット線の微小振幅の出力信号を感知する必要がある。このため、入力オフセットの小さいセンスアンプが必要となり、センスアンプの形成される領域の面積を広くする必要がある。
しかしながら、半導体記憶装置における進歩は、微細化、高集積化の流れにあり、半導体記憶装置内において、面積の大きなセンスアンプを形成することは、この進歩の流れに逆行するものである。
よって、動作速度の低下を防ぎ、可能な限り感知する振幅を大きくするために、1対のビット線ごとに列方向に接続されるメモリセルアレイを複数のセルアレイに分割する構成が提案されている。これにより、1対のビット線に接続されるメモリセルの個数を削減することができ、ビット線によりもたらされる容量を減らすことができる。この構成は、セルアレイごとにメモリセルと接続されるビット線をローカルビット線とし、複数のセルアレイに対応した共通のビット線をグローバルビット線とする階層ビット線とするものである。このような、構成の半導体記憶装置は、特許文献1、2に記載されている。
特開2005−166098号公報
特開2005−267686号公報
本発明は、階層ビット線構成を採用する半導体記憶装置において、グローバルビット線により生じる寄生容量を軽減し、高速動作可能な半導体記憶装置を提供するものである。
本発明の一態様に係る半導体記憶装置は、複数のメモリセルが行列状に配列された複数のサブアレイと、前記サブアレイ内において列方向に配列されている複数のメモリセルに接続されたローカルビット線と、複数の前記ローカルビット線が接続されているグローバルビット線と、前記グローバルビット線に接続されたカラムデコーダと、を備え、前記複数のサブアレイのうち、前記カラムデコーダより最も離れた領域に形成された最遠サブアレイにおいては、前記グローバルビット線が形成されていないことを特徴とする。
本発明によれば、階層ビット線構成を採用する半導体記憶装置において、グローバルビット線を短くすることができるため、寄生容量を軽減することができ、半導体記憶装置の動作を高速にすることができる。
〔第1の実施の形態〕
本発明における一実施の形態を以下に記載する。
本発明における一実施の形態を以下に記載する。
図1に、本実施の形態における半導体記憶装置の構成を示す。本実施の形態における半導体記憶装置は、SRAM(Static Random Access Memory)からなるものである。具体的には、各々のメモリセルは、2個のP型トランジスタと2個のN型トランジスタからなるフリップフロップ回路と、スイッチングのための2個のN型トランジスタから構成されている。
本実施の形態におけるメモリセルアレイは、複数のメモリセルをマトリックス状に配列したサブアレイを複数有している。具体的には、本実施の形態におけるメモリセルアレイは、サブアレイである第1セルアレイ11、第2セルアレイ12、第3セルアレイ13、第4セルアレイ14を有している。第1セルアレイ11と第2セルアレイ12の間には、第1ローカルセンスアンプ領域15が設けられており、第3セルアレイ13と第4セルアレイ14の間には、第2ローカルセンスアンプ領域16が設けられている。また、第1セルアレイ11、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14において行方向に配列された複数のメモリセルは不図示のワード線に接続されており、ワード線はロウデコーダ21に接続されている。一方、サブアレイである第1セルアレイ11、第2セルアレイ12、第3セルアレイ13、第4セルアレイ14において列方向に配列された複数のメモリセルはサブアレイごとにローカルビット線22に接続されている。列方向のメモリセルに接続されている複数のローカルビット線22は、第1ローカルセンスアンプ領域15に形成されたローカルセンスアンプ(S/A)23に接続されており、ローカルセンスアンプ23の出力は、グローバルビット線24を駆動するためのN型MOSトランジスタ25と接続されている。更には、グローバルビット線24は、カラムデコーダ26と接続されている。ロウデコーダ21及びカラムデコーダ26は、コントローラ27に接続され制御がなされる。
このような構成からなる階層ビット線構成では、グローバルビット線24に入力されたデータをローカルビット線22に伝達して各々のメモリセルに情報を書き込むことができる。また、各々のメモリセルに書き込まれている情報は、ローカルビット線22よりグローバルビット線24に伝達され読み出すことができる。
本実施の形態では、グローバルビット線24は、第1ローカルセンスアンプ領域15までしか形成されていないため、カラムデコーダ26から最も離れたサブアレイである第1セルアレイ11においては、グローバルビット線24が形成されていない。このためグローバルビット線24の形成される長さを短縮することができ、全体的にグローバルビット線24により形成される寄生容量を低下させることができる。このように寄生容量を減少させることにより、寄生容量により発生する動作時間遅延を短縮することができ、高速動作を可能とすることができるのである。尚、第1セルアレイ11においては、ローカルビット線22が形成されているため、第1セルアレイ11においてはグローバルビット線24を形成しなくても動作上支障はない。
また、本実施の形態では、特に、第1セルアレイにおいて高速動作が可能となる。即ち、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14においては、不図示のローカルビット線とグローバルビット線24により寄生容量が形成されるが、第1セルアレイ11においては、このような寄生容量は形成されない。従って、第1セルアレイ11と、第2セルアレイ12、第3セルアレイ13、第4セルアレイ14とは動作速度が異なる。
しかしながら、グローバルビット線24が第1セルアレイ11に形成されないため、グローバルビット線24により形成される寄生容量を減少させ高速動作をさせることができ、また、第1セルアレイ11において高速動作が可能であることから、全体的に高速化することができる。
尚、第1セルアレイ11における動作速度と、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14における動作速度の相違については、ローカルセンスアンプ23の動作のタイミング等を調節することにより調整することが可能である。
〔第2の実施の形態〕
第2の実施の形態は、第1の実施の形態における第1セルアレイ11におけるメモリセルにより形成される容量と、第1セルアレイ11以外のサブアレイ、即ち、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14におけるメモリセルにより形成される容量とを略同一にした構成の半導体記憶装置である。
第2の実施の形態は、第1の実施の形態における第1セルアレイ11におけるメモリセルにより形成される容量と、第1セルアレイ11以外のサブアレイ、即ち、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14におけるメモリセルにより形成される容量とを略同一にした構成の半導体記憶装置である。
図2に基づき本実施の形態を説明する。本実施の形態は、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14に形成されているグローバルビット線24と略同じ幅のダミー配線31を第1セルアレイ11に形成する。これにより、第1セルアレイ11においてローカルビット線22とダミー配線31により寄生容量が形成される。ダミー配線31は、第1セルアレイ11におけるメモリセルにより形成される容量と、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14におけるメモリセルにより形成される容量とが略同一となるように形成されている。尚、ダミー配線31以外の構成は、第1の実施の形態と同様である。
これにより、第1セルアレイ11におけるメモリセルの寄生容量に起因する時間遅延が、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14におけるメモリセルと略同一となるため、読み出しのタイミングの調整等を行なう必要がなくなり、制御のための回路構成が簡略化される。尚、ダミー配線31は、グローバルビット線24とは接続されていない。よって、グローバルビット線24により形成される寄生容量は、第1の実施の形態と同様であり、高速動作を行なうことが可能である。
〔第3の実施の形態〕
第3の実施の形態は、第2の実施の形態において形成したダミー配線31に代えて、メモリセルを駆動するための電源配線を形成した構成からなる。
第3の実施の形態は、第2の実施の形態において形成したダミー配線31に代えて、メモリセルを駆動するための電源配線を形成した構成からなる。
図3に基づき本実施の形態について説明する。本実施の形態では、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14に形成されているグローバルビット線24と、略同じ幅のメモリセルに電源を供給するための電源配線32を第1セルアレイ11に形成する。これにより、第1セルアレイ11においてローカルビット線22と電源配線32により寄生容量が形成される。電源配線32は、第1セルアレイ11におけるメモリセルにより形成される容量と、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14におけるメモリセルにより形成される容量とが略同一となるように形成されている。尚、電源配線32以外の構成は、第1の実施の形態と同様である。
これにより、第1セルアレイ11におけるメモリセルの寄生容量に起因する時間遅延が、第2セルアレイ12、第3セルアレイ13及び第4セルアレイ14におけるメモリセルと略同一となるため、読み出しのタイミングの調整等を行なう必要がなくなり、制御のための回路構成が簡略化される。また、電源配線32を第1メモリセルアレイ11内まで引き込むことができるため、メモリセルの駆動の際における電圧降下を防止することができる。尚、電源配線32は、グローバルビット線24とは接続されていない。よって、グローバルビット線24により形成される寄生容量は、第1の実施の形態と同様であるため、高速動作を行なうことが可能である。
〔第4の実施の形態〕
第4の実施の形態は、第1ローカルセンスアンプ領域15及び第2ローカルセンスアンプ領域16のセンスするタイミング、プリチャージのタイミング、ワード線の立下りのタイミングを定めるためのレプリカセルを設けた構成のものである。
第4の実施の形態は、第1ローカルセンスアンプ領域15及び第2ローカルセンスアンプ領域16のセンスするタイミング、プリチャージのタイミング、ワード線の立下りのタイミングを定めるためのレプリカセルを設けた構成のものである。
図4に基づき本実施の形態について説明する。本実施の形態では、レプリカセル41は、第1セルアレイ11内に設けられており、このレプリカセル41に必要な、レプリカローカルビット線42、ローカルセンスアンプ43、レプリカグローバルビット線44、N型MOSトランジスタ45が設けられている。
レプリカグローバルビット線44は、第1セルアレイ11においても形成されているため、通常のグローバルビット線24よりも長く形成されている。このため、レプリカグローバルビット線44は、通常のグローバルビット線24に形成される寄生容量よりも大きな寄生容量が形成され、動作速度が低下する。しかしながら、通常のグローバルビット線24における動作速度は低下しないため、全体として高速動作が可能となる。
図5は、本実施の形態において、第2の実施の形態、第3の実施の形態と同様に、ダミー配線又は電源配線となる金属配線46を設けた構成のものである。これにより、第1セルアレイ11におけるメモリセルアレイにより形成される寄生容量を略均一にすることができ、動作のタイミングを調整する必要がなくなり、駆動回路等が簡素化される。
以上、本発明における半導体記憶装置の実施の形態について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
11・・・第1セルアレイ、12・・・第2セルアレイ、13・・・第3セルアレイ、14・・・第4セルアレイ、15・・・第1ローカルセンスアンプ領域、16・・・第2ローカルセンスアンプ領域、21・・・ロウデコーダ、22・・・ローカルビット線、23・・・ローカルセンスアンプ、24・・・グローバルビット線、25・・・N型MOSトランジスタ、26・・・カラムデコーダ、27・・・コントローラ
Claims (5)
- 複数のメモリセルが行列状に配列された複数のサブアレイと、
前記サブアレイ内において列方向に配列されている複数のメモリセルに接続されたローカルビット線と、
複数の前記ローカルビット線が接続されているグローバルビット線と、
前記グローバルビット線に接続されたカラムデコーダと、
を備え、
前記複数のサブアレイのうち、前記カラムデコーダより最も離れた領域に形成された最遠サブアレイにおいては、前記グローバルビット線が形成されていないことを特徴とする半導体記憶装置。 - 前記複数のサブアレイ間に、1以上のローカルセンスアンプ領域が設けられており、
前記最遠サブアレイは、前記カラムデコーダより最も離れた位置に形成されたローカルセンスアンプ領域よりも離れた領域に形成されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記半導体記憶装置における前記最遠サブアレイ以外のサブアレイのメモリセルにより形成される容量と、前記最遠サブアレイのメモリセルにより形成される容量が略同一となるように、前記最遠サブアレイにおいて前記グローバルビット線と接続されていないダミー配線を形成したことを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記半導体記憶装置における前記最遠サブアレイ以外のサブアレイのメモリセルにより形成される容量と、前記最遠サブアレイのメモリセルにより形成される容量が略同一となるように、前記最遠サブアレイにおいて、メモリセルに電源を供給するための電源配線を形成したことを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記最遠サブアレイに形成されたレプリカセルと、前記レプリカセルに接続されたダミーローカルビット線と、複数のダミーローカルビット線を共有する前記最遠サブアレイを含むサブアレイに形成されているダミーグローバルビット線と、
を備えていることを特徴とする請求項1から4のいずれかに記載の半導体記憶装置。
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