JP2004079099A - 半導体メモリ - Google Patents
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Abstract
【課題】スタティックメモリセルに接続されるビット線のエレクトロマイグレーションによる不良を防止する。
【解決手段】第１アンプは、スタティックメモリセルに接続されている第１ローカルビット線の電圧を増幅する。第１アンプの出力に接続されている第１グローバルビット線をプリチャージするプリチャージ回路は、第１グローバルビット線の両端部からプリチャージ電流をそれぞれ供給する。プリチャージ電流が第１グローバルビット線の双方向に流れるため、電流が一方向に流れる場合に比べ、エレクトロマイグレーションの評価基準を緩くできる。このため、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。第１グローバルビット線の配線幅を細くできるため、レイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【選択図】 図１
【解決手段】第１アンプは、スタティックメモリセルに接続されている第１ローカルビット線の電圧を増幅する。第１アンプの出力に接続されている第１グローバルビット線をプリチャージするプリチャージ回路は、第１グローバルビット線の両端部からプリチャージ電流をそれぞれ供給する。プリチャージ電流が第１グローバルビット線の双方向に流れるため、電流が一方向に流れる場合に比べ、エレクトロマイグレーションの評価基準を緩くできる。このため、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。第１グローバルビット線の配線幅を細くできるため、レイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スタティックメモリセルを有する半導体メモリに関する。特に本発明は、階層ビット線構造を有する半導体メモリに関する。
【０００２】
【従来の技術】
半導体メモリの記憶容量は、トランジスタ構造の微細化に伴い大きくなってきている。一方、マイクロコンピュータ等のロジックＬＳＩの動作周波数は、トランジスタ構造の微細化に伴い向上してきている。このため、半導体メモリは、動作周波数を向上するために、アクセス時間の短縮を要求されている。ＤＲＡＭ等の半導体メモリでは、アクセス時間を短縮するために、ビット線を階層構造にしている。近時、スタティックメモリセルを有する半導体メモリ（以下、ＳＲＡＭと称する）においても、さらなる高速化の要求に対応するため、ビット線を階層構造にすることが検討されている。
【０００３】
特開平９−２４６４８２号公報には、ＤＲＡＭにおける階層ビット線構造の回路技術およびレイアウト技術が開示されている。
特開平５−１２８８５９号公報には、ＤＲＡＭにおいて、読み出し用のビット線と書き込み用のビット線とをそれぞれ独立に形成した階層ビット線構造が開示されている。読み出し用のグローバルビット線は、トランジスタのドレインに接続されている。このトランジスタのゲートは、ローカルビット線に接続されている。グローバルビット線は、電源電圧ＶＣＣを負荷回路で降圧した回路内部降圧電圧にプリチャージされる。メモリセルに接続されているローカルビット線をトランジスタのゲートに接続する方式は、一般にダイレクトセンス方式と称されている。
【０００４】
特開２００１−６７８７６号公報には、ＤＲＡＭにおいて、ローカルビット線とグローバルビット線とをＣＭＯＳ伝達ゲートを介して接続した階層ビット線構造が開示されている。グローバルビット線は、内部降圧電圧ＶＤＬにプリチャージされる。
ところで、ＤＲＡＭは、データに応じた電荷をメモリセルに保持することでデータを記憶する。メモリセルの蓄積電荷は、メモリセルのアクセス時に、ビット線に再分配される。センスアンプは、ビット線の微少な電圧変化を増幅する。ＤＲＡＭでは、ビット線のわずかな電圧変化をセンスアンプで検出するために、メモリセルのアクセス時にノイズの影響を受けやすい。このため、例えば、グローバルビット線のプリチャージ電圧を電源電圧より低い内部降圧電圧することで、ビット線への電源ノイズ等の影響を小さくしている。
【０００５】
ＳＲＡＭのメモリセルは、フリップフロップで構成されている。フリップフロップは、メモリセルに書き込まれたデータ（論理”１”または論理”０”）を、例えば、電源電圧または接地電圧として記憶する。フリップフロップは、メモリセルのアクセス時に、記憶している電源電圧または接地電圧を、ビット線に直接出力する。このため、ＳＲＡＭでは、ＤＲＡＭに比べ電源ノイズの影響を受けにくく、プリチャージ電圧を電源電圧にしても誤動作することはない。
【０００６】
【発明が解決しようとする課題】
特開平５−１２８８５９号公報に開示された階層ビット線構造（ダイレクトセンス方式）では、グローバルビット線には、負荷回路（プリチャージ回路）からメモリセルに向けて一方向にのみ電流が流れる。電流が一方向に流れる配線のエレクトロマイグレーションの評価基準は、電流が双方向に流れる配線の基準に比べ厳しい。換言すれば、電流が一方向に流れる配線の方が、電流が双方向に流れる配線よりエレクトロマイグレーションによる断線が起きやすい。
【０００７】
しかし、ＤＲＡＭでは、グローバルビット線に内部降圧電圧が供給される。このため、通常の配線幅であれば、エレクトロマイグレーションは問題にならない。一方、グローバルビット線が電源電圧にプリチャージされるＳＲＡＭでは、グローバルビット線を流れる電流は、ＤＲＡＭに比べて大きい。このため、ＳＲＡＭにダイレクトセンス方式の階層ビット線構造を採用する場合、すなわち、電流が一方向に流れるグローバルビット線を形成する場合、エレクトロマイグレーションによる断線を防止するために、グローバルビット線の配線幅を従来より広くする必要がある。
【０００８】
一般に、ＳＲＡＭのデータ端子は、８ビット、または、１６、３２、６４、７２、１４４、２８８ビット等の広いビット幅で構成されている。チップ内のグローバルビット線の本数は、データ端子のビット数に依存して多くなる。このため、グローバルビット線の配線幅を広くすると、チップサイズが増加し、チップコストが増加するという問題があった。
【０００９】
本発明の目的は、スタティックメモリセルに接続されるビット線のエレクトロマイグレーションによる不良を防止することにある。
本発明の別の目的は、スタティックメモリセルを有する半導体メモリのチップサイズを削減することにある。
【００１０】
【課題を解決するための手段】
請求項１の半導体メモリでは、各メモリブロックは、複数のスタティックメモリセル、第１ローカルビット線および第１アンプを有している。第１ローカルビット線は、これ等スタティックメモリセルに接続されている。第１アンプは、第１ローカルビット線の電圧を増幅する。第１グローバルビット線は、メモリブロックの第１アンプの出力に接続され、これ等第１アンプで増幅された読み出しデータを伝達する。第１グローバルビット線を第１電源電圧にプリチャージするプリチャージ回路は、第１グローバルビット線の両端部にそれぞれ接続されている。
【００１１】
第１グローバルビット線には、両端部のプリチャージ回路からプリチャージ電流がそれぞれ供給される。プリチャージ電流は、第１グローバルビット線の双方向に流れる。このため、電流が双方向に流れる場合のエレクトロマイグレーションの評価基準に従って第１グローバルビット線を設計できる。換言すれば、電流が一方向に流れる場合のエレクトロマイグレーションの評価基準（プリチャージ回路をグローバルビット線の一端に接続した場合）に比べ、緩い基準で設計できるため、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、上述と同様に緩い評価基準で設計できるため、第１グローバルビット線の配線幅を細くでき、レイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【００１２】
請求項２の半導体メモリでは、プリチャージ回路は、第１グローバルビット線を、半導体メモリの外部から供給される外部電源電圧にプリチャージする。第１電源電圧（プリチャージ電圧）を生成する回路を半導体メモリに形成する必要がなくなるため、半導体メモリのチップサイズを削減できる。
請求項３の半導体メモリでは、プリチャージ回路は、第１トランジスタを有している。第１トランジスタは、プリチャージ動作時に変化する制御信号をゲートで受け、ドレインが第１グローバルビット線に接続され、ソースが第１電源電圧を供給する第１電源線に接続されている。プリチャージ回路は、プリチャージ動作時に変化する制御信号に応じて第１グローバルビット線を第１電源線に接続する。プリチャージ回路をトランジスタにより構成することで、プリチャージ回路のレイアウトサイズを最小限にでき、半導体メモリのチップサイズを削減できる。
【００１３】
請求項４および請求項５の半導体メモリでは、第１アンプは、第２トランジスタを有している。第２トランジスタは、第１ローカルビット線の電圧をゲートで受け、ドレインがグローバルビット線に接続され、ソースが第２電源電圧を供給する第２電源線に接続されている。第１アンプは、第１ローカルビット線の電圧を増幅し、増幅した電圧を第１グローバルビット線に接続する。すなわち、第１アンプによりダイレクトセンス方式の読み出し回路が形成されている。
【００１４】
したがって、スタティックメモリセルを有し、ダイレクトセンス方式の階層ビット線構造を採用する半導体メモリにおいて、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、第１グローバルビット線のレイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【００１５】
請求項４において、例えば、グローバルビット線は、第１トランジスタを介して充電（プリチャージ）されて第１電源電圧に変化し、スタティックメモリセルの記憶値に応じて第２トランジスタを介して放電されて第２電源電圧に変化する。第１トランジスタと第２トランジスタとの極性を逆にすることで、グローバルビット線の電圧を第１電源電圧および第２電源電圧に確実に変化させることができ、スタティックメモリセルに記憶されているデータを高速に読み出すことができる。また、プリチャージ電圧と読み出し電圧の電圧差を大きくすることで、データの誤読み出しを防止できる。
【００１６】
請求項６の半導体メモリでは、スタティックメモリセルに接続されている第２ローカルビット線は、第１ローカルビット線に伝達されるデータと相補のデータを伝達する。すなわち、第１および第２ローカルビット線により相補のビット線が形成されており、スタティックメモリセルは、第１および第２ローカルビット線の両方に接続されている。このため、相補のローカルビット線の一方にグローバルビット線を接続するだけで、データを読み出すことができる。グローバルビット線をペアで構成する必要がないため、半導体メモリのチップサイズが増加することを防止できる。
【００１７】
請求項７の半導体メモリでは、第１グローバルビット線は、メモリブロックの配列方向に沿って配線されている。このため、第１グローバルビット線の配線長を最小限にでき、配線負荷を減らすことができる。この結果、プリチャージ動作および読み出し動作において、第１グローバルビット線の電圧の変化時間を短くでき、半導体メモリのアクセス時間を短縮できる。また、レイアウト設計が容易になる。
【００１８】
請求項８の半導体メモリでは、第２グローバルビット線は、スタティックメモリセルへの書き込みデータを転送する。第２アンプは、第２グローバルビット線の電圧を増幅し、増幅したデータを第１ローカルビット線に出力する。したがって、読み出し用のグローバルビット線と書き込み用のグローバルビット線が、独立に形成される半導体メモリにおいても、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、第１グローバルビット線のレイアウト領域を最小限にできる。
【００１９】
請求項９の半導体メモリでは、前記第１グローバルビット線は、前記第１ローカルビット線に平行に配線されている。このため、第１グローバルビット線の配線長を最小限にでき、配線負荷を減らすことができる。この結果、プリチャージ動作および読み出し動作において、第１グローバルビット線の電圧の変化時間を短くでき、半導体メモリのアクセス時間を短縮できる。また、レイアウト設計が容易になる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。頭に”／”が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、”チップセレクト信号”を”／ＣＳ信号”というように、信号名を略して表す場合がある。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。
【００２１】
ＳＲＡＭは、コマンドバッファ１０、アドレスバッファ１２、データ入出力バッファ１４、動作制御回路１６、アドレスデコーダ１８、２０およびメモリコア２２を有している。
コマンドバッファ１０は、外部からコマンド信号（チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ）を受信する。アドレスバッファ１２は、アドレス端子を介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。
【００２２】
データ入出力バッファ１４は、読み出し動作時にメモリコア２２からの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力し、書き込み動作時に書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。この例では、８個のデータ端子ＤＱ（ＤＱ０−７）が形成されている。
【００２３】
動作制御回路１６は、コマンドバッファ１０から供給されるコマンド信号を解読し、メモリコア２２を動作させるための制御信号を出力する。アドレスデコーダ１８は、ロウアドレス信号ＲＡＤをデコードし、デコード信号ＲＡＤ２として出力する。アドレスデコーダ２０は、コラムアドレス信号ＣＡＤをデコードし、デコード信号ＣＡＤ２として出力する。
【００２４】
メモリコア２２は、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣおよび入出力制御回路Ｉ／Ｏを有している。ワードデコーダＷＤＥＣは、アドレスデコーダ１８からのデコード信号ＲＡＤ２に応じて、後述するワード線ＷＬのいずれかを駆動（選択）する。コラムデコーダＣＤＥＣは、アドレスデコーダ２０からのデコード信号ＣＡＤ２に応じて後述するメモリセルＭＣのいずれかをデータバスＤＢに接続する。入出力制御回路Ｉ／Ｏは、コマンド信号に応じて動作し、データ信号をメモリセルアレイＡＲＹに出力し（書き込み動作）、あるいはデータ信号をデータ入出力バッファ１４に出力する（読み出し動作）。
【００２５】
図２は、図１に示したメモリセルアレイＡＲＹの詳細を示している。
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリブロックＢＬＫ（ＢＬＫ０−７）を有している。メモリブロックＢＬＫ０−７は、データ端子ＤＱ０−７にそれぞれ対応している。各メモリブロックＢＬＫは、複数のスタティックタイプのメモリセルＭＣ（スタティックメモリセル）を有している。メモリブロックＢＬＫ０−７の構造およびこれ等メモリブロックＢＬＫ０−７に接続される制御回路は、同じである。このため、以降、データ端子ＤＱ０に対応するメモリブロックＢＬＫ０について説明する。
【００２６】
メモリブロックＢＬＫ０は、図の縦方向に沿って一列に配置されている。メモリブロックＢＬＫ１−７も図の縦方向に沿って一列に配置されている。各メモリブロックＢＬＫ０のメモリセルＭＣは、相補のローカルビット線／ＬＢＬ０、ＬＢＬ０（／ＬＢＬ０：第１ローカルビット線、ＬＢＬ０：第２ローカルビット線）に接続されている。ローカルビット線／ＬＢＬ０、ＬＢＬ０は、アルミニウムまたは銅等の材料を使用して形成されている。メモリセルＭＣは、ワード線ＷＬ（ＷＬ０−５１１）にそれぞれ接続されている。
【００２７】
ローカルビット線／ＬＢＬ０は、ＣＭＯＳインバータを介してｎＭＯＳトランジスタ２４（第２トランジスタ）のゲートに接続されている。ｎＭＯＳトランジスタ２４は、ソースを接地電圧（第２電源電圧）が供給される接地線ＶＳＳ（第２電源線）に接続し、ドレインを読み出しデータが伝達されるグローバルビット線ＲＧＢＬ０に接続している。ローカルビット線／ＬＢＬ０と、グローバルビット線ＲＧＢＬ０と、ローカルビット線／ＬＢＬ０をゲートに接続しグローバルビット線ＲＧＢＬ０をドレインに接続したｎＭＯＳトランジスタ２４とにより、ダイレクトセンスアンプ方式の階層ビット線構造が形成されている。ｎＭＯＳトランジスタ２４は、ローカルビット線／ＬＢＬ０の電圧を増幅するセンスアンプ（第１アンプ）として機能する。
【００２８】
ローカルビット線ＬＢＬ０、／ＬＢＬ０は、ｎＭＯＳトランジスタ２６、２８のドレインにそれぞれ接続されている。ｎＭＯＳトランジスタ２６、２８のゲートは、書き込みデータが伝達されるグローバルビット線／ＷＧＢＬ０、ＷＧＢＬ０にそれぞれ接続されている。ｎＭＯＳトランジスタ２６、２８のソースは、接地線ＶＳＳに接続されている。
グローバルビット線ＲＧＢＬ０（第１グローバルビット線）は、メモリブロックＢＬＫ０の配列方向に沿って配線されている。また、グローバルビット線ＲＧＢＬ０は、ローカルビット線ＬＢＬ０、／ＬＢＬ０に平行に配線されている。グローバルビット線ＲＧＢＬ０は、アルミニウムまたは銅等の材料を使用して形成されている。メモリセルＭＣは、ワード線ＷＬ（ＷＬ０−５１１）にそれぞれ接続されている。グローバルビット線ＲＧＢＬ０における図の上下方向の両端部には、プリチャージ回路３０、３２がそれぞれ接続されている。各プリチャージ回路３０、３２は、ゲートでプリチャージ信号／ＰＲＥ（制御信号）を受け、ソースを外部電源電圧（第１電源電圧、外部電源電圧）が供給される外部電源線ＶＤＤ（第１電源線）に接続し、ドレインをグローバルビット線ＲＧＢＬ０に接続したｐＭＯＳトランジスタ３０ａ、３２ａ（第１トランジスタ）をそれぞれ有している。グローバルビット線ＲＧＢＬ０は、図１に示したコラムデコーダＣＤＥＣにより制御されるコラムスイッチＣＳＷおよびインバータを介して読み出しデータバスＤＯＵＴ０に接続されている。読み出しデータバスＤＯＵＴ０は、図１に示した入出力制御回路Ｉ／Ｏを介してデータバスＤＢに接続されている。
【００２９】
グローバルビット線ＷＧＢＬ０、／ＷＧＢＬ０（第２グローバルビット線）は、メモリブロックＢＬＫ０の配列方向に沿って配線されている。グローバルビット線ＷＧＢＬ０、／ＷＧＢＬ０は、アルミニウムまたは銅等の材料を使用して形成されている。グローバルビット線ＷＧＢＬ０、／ＷＧＢＬ０は、コラムスイッチＣＳＷおよびインバータを介して書き込みデータバス／ＤＩＮ０、ＤＩＮ０にそれぞれ接続されている。書き込みデータバス／ＤＩＮ０、ＤＩＮ０は、図１に示した入出力制御回路Ｉ／Ｏを介してデータバスＤＢに接続されている。
【００３０】
ローカルビット線／ＬＢＬ０と、グローバルビット線ＷＧＢＬ０と、グローバルビット線ＷＧＢＬ０をゲートに接続しローカルビット線／ＬＢＬ０をドレインに接続したｎＭＯＳトランジスタ２６とにより、ダイレクトセンスアンプ方式の階層ビット線構造が形成されている。同様に、ローカルビット線ＬＢＬ０と、グローバルビット線／ＷＧＢＬ０と、グローバルビット線／ＷＧＢＬ０をゲートに接続しローカルビット線／ＬＢＬ０をドレインに接続したｎＭＯＳトランジスタ２８とにより、ダイレクトセンスアンプ方式の階層ビット線構造が形成されている。ｎＭＯＳトランジスタ２６、２８は、グローバルビット線ＷＧＢＬ０、／ＷＧＢＬ０の電圧をそれぞれ増幅するセンスアンプ（第２アンプ）として機能する。
【００３１】
図３は、図２に示したメモリセルＭＣの詳細を示している。メモリセルＭＣは、２つの転送トランジスタＴＴ、２つの駆動トランジスタＤＴおよび２つの負荷トランジスタＬＴを有している。転送トランジスタＴＴおよび駆動トランジスタＤＴは、ｎＭＯＳトランジスタで構成され、負荷トランジスタＬＴは、ｐＭＯＳトランジスタで構成されている。
【００３２】
負荷トランジスタＬＴおよび駆動トランジスタＤＴにより、入力と出力とが互いに接続された２つのＣＭＯＳインバータが形成されている。負荷トランジスタＬＴのソースは、電源線ＶＤＤに接続されている。駆動トランジスタＤＴのソースは、接地線ＶＳＳに接続されている。転送トランジスタＴＴは、ＣＭＯＳインバータの入力をローカルビット線／ＬＢＬ、ＬＢＬ（／ＬＢＬ０、１、．．．、ＬＢＬ０、１、．．．）にそれぞれ接続している。転送トランジスタＴＴのゲートは、ワード線ＷＬ（ＷＬ０、１，．．．）に接続されている。すなわち、メモリセルＭＣは、一般の６トランジスタタイプのＳＲＡＭのメモリセルである。
【００３３】
上述したＳＲＡＭでは、図２に示したように、読み出し用のグローバルビット線ＲＧＢＬの両端にプリチャージ回路３０、３２がそれぞれ接続されている。このため、メモリセルＭＣからデータを読み出す読み出し動作およびグローバルビット線ＲＧＢＬに電源電圧ＶＤＤを供給するプリチャージ動作において、グローバルビット線ＲＧＢＬに流れる電流は、図に太い矢印で示したように双方向になる。したがって、グローバルビット線ＲＧＢＬに対するエレクトロマイグレーションの評価基準は、電流が双方向に流れる場合になる。エレクトロマイグレーション基準は、電流を一方向のみに流す場合に比べ緩くなるため、グローバルビット線ＲＧＢＬに流れる電流量を相対的に大きくできる。具体的には、電流を一方向のみに流す場合に比べ、最大電流を数倍にできる。電流が増えることで、プリチャージ動作期間が短くなるため、サイクル時間を短縮できる。電流量を増やす必要がない場合には、グローバルビット線ＲＧＢＬの配線幅を狭くできる。この結果、メモリセルアレイＡＲＹのレイアウトサイズを小さくできる。
【００３４】
図４は、第１の実施形態の発明との比較例を示している。
図４では、グローバルビット線ＲＧＢＬにおけるコラムスイッチＣＳＷ側の一端にプリチャージ回路３２のみが接続されている。この場合、読み出し動作およびプリチャージ動作において、グローバルビット線ＲＧＢＬに流れる電流は、常に太線で示した矢印の方向になる。このため、グローバルビット線ＲＧＢＬに対するエレクトロマイグレーションの評価基準は、第１の実施形態（図２）に比べ厳しくなる。この結果、図４では、グローバルビット線ＲＧＢＬの配線幅を広げなくてはならず、メモリセルアレイＡＲＹのレイアウトサイズが大きくなる。ＳＲＡＭ等の半導体メモリでは、メモリセルアレイＡＲＹは、チップ面積のほとんどを占めている。このため、メモリセルアレイＡＲＹの面積が大きくなると、チップサイズが増加し、チップコストが増大してしまう。換言すれば、第１の実施形態では、階層ビット線構造にダイレクトセンス方式を採用した場合にも、チップサイズが増加することを防止できる。
【００３５】
以上、本実施形態では、グローバルビット線ＲＧＢＬの両端部にプリチャージ回路３０、３２をそれぞれ形成した。このため、プリチャージ電流をグローバルビット線ＲＧＢＬに双方向に流すことができ、エレクトロマイグレーションの評価基準を緩くできる。特に、ダイレクトセンス方式の階層ビット線構造を採用するＳＲＡＭにおいて、グローバルビット線ＲＧＢＬのエレクトロマイグレーションによる不良を防止できる。
【００３６】
評価基準の緩和に伴いグローバルビット線ＲＧＢＬの配線幅を細くすることで、レイアウト領域を最小限にできる。この結果、ＳＲＡＭのチップサイズを削減でき、チップコストを削減できる。
グローバルビット線ＲＧＢＬにプリチャージする電圧を外部電源電圧ＶＤＤにしたので、プリチャージ電圧を生成する回路をＳＲＡＭに形成する必要がなくなる。したがって、ＳＲＡＭのチップサイズを削減できる。プリチャージ回路３０、３２を、ｐＭＯＳトランジスタ３０ａ、３２ａで構成したので、プリチャージ回路３０、３２のレイアウトサイズを最小限にでき、ＳＲＡＭのチップサイズを削減できる。
【００３７】
グローバルビット線ＲＧＢＬを、プリチャージ動作時にｐＭＯＳトランジスタ３０ａ、３２ａを介して充電し、読み出し動作時にｎＭＯＳトランジスタ２４を介して放電した。このため、グローバルビット線ＲＧＢＬを、電源電圧ＶＤＤおよび接地電圧ＶＳＳに確実に変化させることができ、メモリセルＭＣに記憶されているデータを高速に読み出すことができる。
【００３８】
相補のローカルビット線／ＬＢＬ、ＬＢＬが形成される場合にも、ローカルビット線／ＬＢＬのみにグローバルビット線ＲＧＢＬを接続することで、メモリセルＭＣのデータを読み出すことができる。グローバルビット線ＲＧＢＬをペアで構成する必要がないため、ＳＲＡＭのチップサイズが増加することを防止できる。
グローバルビット線ＲＧＢＬを、メモリブロックＢＬＫの配列方向に沿って配線した。また、グローバルビット線ＲＧＢＬを、ローカルビット線ＬＢＬ０、／ＬＢＬ０に平行に配線した。このため、グローバルビット線ＲＧＢＬの配線長を最小限にでき、配線負荷を減らすことができる。この結果、プリチャージ動作および読み出し動作において、グローバルビット線ＲＧＢＬの電圧の変化時間を短くでき、ＳＲＡＭのアクセス時間を短縮できる。また、レイアウト設計が容易になる。
【００３９】
読み出し用のグローバルビット線ＲＧＢＬと書き込み用のグローバルビット線ＷＧＢＬ、／ＷＧＢＬが、独立に形成されるＳＲＡＭにおいても、グローバルビット線ＲＧＢＬのエレクトロマイグレーションによる不良を防止できる。
図５は、本発明の半導体メモリの第２の実施形態におけるメモリセルアレイを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４０】
この実施形態では、ローカルビット線ＬＢＬ０に対応するグローバルビット線／ＲＧＢＬ０（第１グローバルビット線）が、メモリブロックＢＬＫ０の配列方向に沿って配線されている。また、グローバルビット線／ＲＧＢＬ０は、ローカルビット線ＬＢＬ０、／ＬＢＬ０に平行に配線されている。グローバルビット線／ＲＧＢＬ０における図の上下方向の両端部には、プリチャージ回路３０、３２がそれぞれ接続されている。グローバルビット線ＲＧＢＬ０は、アルミニウムまたは銅等の材料を使用して形成されている。図示しない他のメモリブロックＢＬＫ１−７についても、同様にグローバルビット線／ＲＧＢＬ１−７（図示せず）が配線されている。
【００４１】
ローカルビット線ＬＢＬ０は、ＣＭＯＳインバータを介してｎＭＯＳトランジスタ３４（第２トランジスタ）のゲートに接続されている。ｎＭＯＳトランジスタ３４は、ソースを接地線ＶＳＳ（第２電源線）に接続し、ドレインを読み出しデータが伝達されるグローバルビット線／ＲＧＢＬ０に接続している。ローカルビット線ＬＢＬ０と、グローバルビット線／ＲＧＢＬ０と、ローカルビット線ＬＢＬ０をゲートに接続しグローバルビット線／ＲＧＢＬ０をドレインに接続したｎＭＯＳトランジスタ３４とにより、ダイレクトセンスアンプ方式の階層ビット線構造が形成されている。ｎＭＯＳトランジスタ３４は、ローカルビット線ＬＢＬ０の電圧を増幅するセンスアンプ（第１アンプ）として機能する。
【００４２】
図５のその他の構成は、第１の実施形態（図２）と同じである。また、ＳＲＡＭ全体の構成は、第１の実施形態（図１）と同じである。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４３】
【発明の効果】
請求項１の半導体メモリでは、電流が双方向に流れる場合のエレクトロマイグレーションの評価基準に従って第１グローバルビット線を設計できる。緩い評価基準で設計できるため、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。第１グローバルビット線の配線幅を細くでき、レイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【００４４】
請求項２の半導体メモリでは、第１電源電圧（プリチャージ電圧）を生成する回路を半導体メモリに形成する必要がなくなるため、半導体メモリのチップサイズを削減できる。
請求項３の半導体メモリでは、プリチャージ回路のレイアウトサイズを最小限にでき、半導体メモリのチップサイズを削減できる。
【００４５】
請求項４および請求項５の半導体メモリでは、スタティックメモリセルを有し、ダイレクトセンス方式の階層ビット線構造を採用する半導体メモリにおいて、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、第１グローバルビット線のレイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【００４６】
請求項４においては、スタティックメモリセルに記憶されているデータを高速に読み出すことができる。また、プリチャージ電圧と読み出し電圧の電圧差を大きくすることで、データの誤読み出しを防止できる。
請求項６の半導体メモリでは、グローバルビット線をペアで構成する必要がないため、半導体メモリのチップサイズが増加することを防止できる。
【００４７】
請求項７および請求項９の半導体メモリでは、プリチャージ動作および読み出し動作において、第１グローバルビット線の電圧の変化時間を短くでき、半導体メモリのアクセス時間を短縮できる。また、レイアウト設計が容易になる。
請求項８の半導体メモリでは、読み出し用のグローバルビット線と書き込み用のグローバルビット線が、独立に形成される半導体メモリにおいても、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、第１グローバルビット線のレイアウト領域を最小限にできる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイの詳細を示すブロック図である。
【図３】図２に示したメモリセルの詳細を示す回路図である。
【図４】第１の実施形態の発明との比較例を示すブロック図である。
【図５】本発明の半導体メモリの第２の実施形態におけるメモリセルアレイを示すブロック図である。
【符号の説明】
１０ コマンドバッファ
１２ アドレスバッファ
１４ データ入出力バッファ
１６ 動作制御回路
１８、２０ アドレスデコーダ
２２ メモリコア
２４ ｎＭＯＳトランジスタ（第２トランジスタ、第１アンプ）
３４ ｎＭＯＳトランジスタ（第２トランジスタ、第１アンプ）
２６、２８ ｎＭＯＳトランジスタ（第２アンプ）
３０、３２ プリチャージ回路
３０ａ、３２ａ ｐＭＯＳトランジスタ（第１トランジスタ）
ＡＲＹ メモリセルアレイ
ＢＬＫ メモリブロック
ＤＢ データバス
ＣＤＥＣ コラムデコーダ
ＣＳＷ コラムスイッチ
ＤＱ データ端子
Ｉ／Ｏ 入出力制御回路
ＬＢＬ ローカルビット線（第２ローカルビット線）
／ＬＢＬ ローカルビット線（第１ローカルビット線）
ＭＣ メモリセル
ＲＧＢＬ、／ＲＧＢＬ グローバルビット線（第１グローバルビット線）
ＶＤＤ 外部電源線（第１電源線）、外部電源電圧（第１電源電圧）
ＶＳＳ 接地線（第２電源線）
ＷＤＥＣ ワードデコーダ
ＷＧＢＬ、／ＷＧＢＬ グローバルビット線（第２グローバルビット線）
ＷＬ（ＷＬ０−５１１） ワード線
【発明の属する技術分野】
本発明は、スタティックメモリセルを有する半導体メモリに関する。特に本発明は、階層ビット線構造を有する半導体メモリに関する。
【０００２】
【従来の技術】
半導体メモリの記憶容量は、トランジスタ構造の微細化に伴い大きくなってきている。一方、マイクロコンピュータ等のロジックＬＳＩの動作周波数は、トランジスタ構造の微細化に伴い向上してきている。このため、半導体メモリは、動作周波数を向上するために、アクセス時間の短縮を要求されている。ＤＲＡＭ等の半導体メモリでは、アクセス時間を短縮するために、ビット線を階層構造にしている。近時、スタティックメモリセルを有する半導体メモリ（以下、ＳＲＡＭと称する）においても、さらなる高速化の要求に対応するため、ビット線を階層構造にすることが検討されている。
【０００３】
特開平９−２４６４８２号公報には、ＤＲＡＭにおける階層ビット線構造の回路技術およびレイアウト技術が開示されている。
特開平５−１２８８５９号公報には、ＤＲＡＭにおいて、読み出し用のビット線と書き込み用のビット線とをそれぞれ独立に形成した階層ビット線構造が開示されている。読み出し用のグローバルビット線は、トランジスタのドレインに接続されている。このトランジスタのゲートは、ローカルビット線に接続されている。グローバルビット線は、電源電圧ＶＣＣを負荷回路で降圧した回路内部降圧電圧にプリチャージされる。メモリセルに接続されているローカルビット線をトランジスタのゲートに接続する方式は、一般にダイレクトセンス方式と称されている。
【０００４】
特開２００１−６７８７６号公報には、ＤＲＡＭにおいて、ローカルビット線とグローバルビット線とをＣＭＯＳ伝達ゲートを介して接続した階層ビット線構造が開示されている。グローバルビット線は、内部降圧電圧ＶＤＬにプリチャージされる。
ところで、ＤＲＡＭは、データに応じた電荷をメモリセルに保持することでデータを記憶する。メモリセルの蓄積電荷は、メモリセルのアクセス時に、ビット線に再分配される。センスアンプは、ビット線の微少な電圧変化を増幅する。ＤＲＡＭでは、ビット線のわずかな電圧変化をセンスアンプで検出するために、メモリセルのアクセス時にノイズの影響を受けやすい。このため、例えば、グローバルビット線のプリチャージ電圧を電源電圧より低い内部降圧電圧することで、ビット線への電源ノイズ等の影響を小さくしている。
【０００５】
ＳＲＡＭのメモリセルは、フリップフロップで構成されている。フリップフロップは、メモリセルに書き込まれたデータ（論理”１”または論理”０”）を、例えば、電源電圧または接地電圧として記憶する。フリップフロップは、メモリセルのアクセス時に、記憶している電源電圧または接地電圧を、ビット線に直接出力する。このため、ＳＲＡＭでは、ＤＲＡＭに比べ電源ノイズの影響を受けにくく、プリチャージ電圧を電源電圧にしても誤動作することはない。
【０００６】
【発明が解決しようとする課題】
特開平５−１２８８５９号公報に開示された階層ビット線構造（ダイレクトセンス方式）では、グローバルビット線には、負荷回路（プリチャージ回路）からメモリセルに向けて一方向にのみ電流が流れる。電流が一方向に流れる配線のエレクトロマイグレーションの評価基準は、電流が双方向に流れる配線の基準に比べ厳しい。換言すれば、電流が一方向に流れる配線の方が、電流が双方向に流れる配線よりエレクトロマイグレーションによる断線が起きやすい。
【０００７】
しかし、ＤＲＡＭでは、グローバルビット線に内部降圧電圧が供給される。このため、通常の配線幅であれば、エレクトロマイグレーションは問題にならない。一方、グローバルビット線が電源電圧にプリチャージされるＳＲＡＭでは、グローバルビット線を流れる電流は、ＤＲＡＭに比べて大きい。このため、ＳＲＡＭにダイレクトセンス方式の階層ビット線構造を採用する場合、すなわち、電流が一方向に流れるグローバルビット線を形成する場合、エレクトロマイグレーションによる断線を防止するために、グローバルビット線の配線幅を従来より広くする必要がある。
【０００８】
一般に、ＳＲＡＭのデータ端子は、８ビット、または、１６、３２、６４、７２、１４４、２８８ビット等の広いビット幅で構成されている。チップ内のグローバルビット線の本数は、データ端子のビット数に依存して多くなる。このため、グローバルビット線の配線幅を広くすると、チップサイズが増加し、チップコストが増加するという問題があった。
【０００９】
本発明の目的は、スタティックメモリセルに接続されるビット線のエレクトロマイグレーションによる不良を防止することにある。
本発明の別の目的は、スタティックメモリセルを有する半導体メモリのチップサイズを削減することにある。
【００１０】
【課題を解決するための手段】
請求項１の半導体メモリでは、各メモリブロックは、複数のスタティックメモリセル、第１ローカルビット線および第１アンプを有している。第１ローカルビット線は、これ等スタティックメモリセルに接続されている。第１アンプは、第１ローカルビット線の電圧を増幅する。第１グローバルビット線は、メモリブロックの第１アンプの出力に接続され、これ等第１アンプで増幅された読み出しデータを伝達する。第１グローバルビット線を第１電源電圧にプリチャージするプリチャージ回路は、第１グローバルビット線の両端部にそれぞれ接続されている。
【００１１】
第１グローバルビット線には、両端部のプリチャージ回路からプリチャージ電流がそれぞれ供給される。プリチャージ電流は、第１グローバルビット線の双方向に流れる。このため、電流が双方向に流れる場合のエレクトロマイグレーションの評価基準に従って第１グローバルビット線を設計できる。換言すれば、電流が一方向に流れる場合のエレクトロマイグレーションの評価基準（プリチャージ回路をグローバルビット線の一端に接続した場合）に比べ、緩い基準で設計できるため、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、上述と同様に緩い評価基準で設計できるため、第１グローバルビット線の配線幅を細くでき、レイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【００１２】
請求項２の半導体メモリでは、プリチャージ回路は、第１グローバルビット線を、半導体メモリの外部から供給される外部電源電圧にプリチャージする。第１電源電圧（プリチャージ電圧）を生成する回路を半導体メモリに形成する必要がなくなるため、半導体メモリのチップサイズを削減できる。
請求項３の半導体メモリでは、プリチャージ回路は、第１トランジスタを有している。第１トランジスタは、プリチャージ動作時に変化する制御信号をゲートで受け、ドレインが第１グローバルビット線に接続され、ソースが第１電源電圧を供給する第１電源線に接続されている。プリチャージ回路は、プリチャージ動作時に変化する制御信号に応じて第１グローバルビット線を第１電源線に接続する。プリチャージ回路をトランジスタにより構成することで、プリチャージ回路のレイアウトサイズを最小限にでき、半導体メモリのチップサイズを削減できる。
【００１３】
請求項４および請求項５の半導体メモリでは、第１アンプは、第２トランジスタを有している。第２トランジスタは、第１ローカルビット線の電圧をゲートで受け、ドレインがグローバルビット線に接続され、ソースが第２電源電圧を供給する第２電源線に接続されている。第１アンプは、第１ローカルビット線の電圧を増幅し、増幅した電圧を第１グローバルビット線に接続する。すなわち、第１アンプによりダイレクトセンス方式の読み出し回路が形成されている。
【００１４】
したがって、スタティックメモリセルを有し、ダイレクトセンス方式の階層ビット線構造を採用する半導体メモリにおいて、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、第１グローバルビット線のレイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【００１５】
請求項４において、例えば、グローバルビット線は、第１トランジスタを介して充電（プリチャージ）されて第１電源電圧に変化し、スタティックメモリセルの記憶値に応じて第２トランジスタを介して放電されて第２電源電圧に変化する。第１トランジスタと第２トランジスタとの極性を逆にすることで、グローバルビット線の電圧を第１電源電圧および第２電源電圧に確実に変化させることができ、スタティックメモリセルに記憶されているデータを高速に読み出すことができる。また、プリチャージ電圧と読み出し電圧の電圧差を大きくすることで、データの誤読み出しを防止できる。
【００１６】
請求項６の半導体メモリでは、スタティックメモリセルに接続されている第２ローカルビット線は、第１ローカルビット線に伝達されるデータと相補のデータを伝達する。すなわち、第１および第２ローカルビット線により相補のビット線が形成されており、スタティックメモリセルは、第１および第２ローカルビット線の両方に接続されている。このため、相補のローカルビット線の一方にグローバルビット線を接続するだけで、データを読み出すことができる。グローバルビット線をペアで構成する必要がないため、半導体メモリのチップサイズが増加することを防止できる。
【００１７】
請求項７の半導体メモリでは、第１グローバルビット線は、メモリブロックの配列方向に沿って配線されている。このため、第１グローバルビット線の配線長を最小限にでき、配線負荷を減らすことができる。この結果、プリチャージ動作および読み出し動作において、第１グローバルビット線の電圧の変化時間を短くでき、半導体メモリのアクセス時間を短縮できる。また、レイアウト設計が容易になる。
【００１８】
請求項８の半導体メモリでは、第２グローバルビット線は、スタティックメモリセルへの書き込みデータを転送する。第２アンプは、第２グローバルビット線の電圧を増幅し、増幅したデータを第１ローカルビット線に出力する。したがって、読み出し用のグローバルビット線と書き込み用のグローバルビット線が、独立に形成される半導体メモリにおいても、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、第１グローバルビット線のレイアウト領域を最小限にできる。
【００１９】
請求項９の半導体メモリでは、前記第１グローバルビット線は、前記第１ローカルビット線に平行に配線されている。このため、第１グローバルビット線の配線長を最小限にでき、配線負荷を減らすことができる。この結果、プリチャージ動作および読み出し動作において、第１グローバルビット線の電圧の変化時間を短くでき、半導体メモリのアクセス時間を短縮できる。また、レイアウト設計が容易になる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。頭に”／”が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、”チップセレクト信号”を”／ＣＳ信号”というように、信号名を略して表す場合がある。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。
【００２１】
ＳＲＡＭは、コマンドバッファ１０、アドレスバッファ１２、データ入出力バッファ１４、動作制御回路１６、アドレスデコーダ１８、２０およびメモリコア２２を有している。
コマンドバッファ１０は、外部からコマンド信号（チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ）を受信する。アドレスバッファ１２は、アドレス端子を介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。
【００２２】
データ入出力バッファ１４は、読み出し動作時にメモリコア２２からの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力し、書き込み動作時に書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。この例では、８個のデータ端子ＤＱ（ＤＱ０−７）が形成されている。
【００２３】
動作制御回路１６は、コマンドバッファ１０から供給されるコマンド信号を解読し、メモリコア２２を動作させるための制御信号を出力する。アドレスデコーダ１８は、ロウアドレス信号ＲＡＤをデコードし、デコード信号ＲＡＤ２として出力する。アドレスデコーダ２０は、コラムアドレス信号ＣＡＤをデコードし、デコード信号ＣＡＤ２として出力する。
【００２４】
メモリコア２２は、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣおよび入出力制御回路Ｉ／Ｏを有している。ワードデコーダＷＤＥＣは、アドレスデコーダ１８からのデコード信号ＲＡＤ２に応じて、後述するワード線ＷＬのいずれかを駆動（選択）する。コラムデコーダＣＤＥＣは、アドレスデコーダ２０からのデコード信号ＣＡＤ２に応じて後述するメモリセルＭＣのいずれかをデータバスＤＢに接続する。入出力制御回路Ｉ／Ｏは、コマンド信号に応じて動作し、データ信号をメモリセルアレイＡＲＹに出力し（書き込み動作）、あるいはデータ信号をデータ入出力バッファ１４に出力する（読み出し動作）。
【００２５】
図２は、図１に示したメモリセルアレイＡＲＹの詳細を示している。
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリブロックＢＬＫ（ＢＬＫ０−７）を有している。メモリブロックＢＬＫ０−７は、データ端子ＤＱ０−７にそれぞれ対応している。各メモリブロックＢＬＫは、複数のスタティックタイプのメモリセルＭＣ（スタティックメモリセル）を有している。メモリブロックＢＬＫ０−７の構造およびこれ等メモリブロックＢＬＫ０−７に接続される制御回路は、同じである。このため、以降、データ端子ＤＱ０に対応するメモリブロックＢＬＫ０について説明する。
【００２６】
メモリブロックＢＬＫ０は、図の縦方向に沿って一列に配置されている。メモリブロックＢＬＫ１−７も図の縦方向に沿って一列に配置されている。各メモリブロックＢＬＫ０のメモリセルＭＣは、相補のローカルビット線／ＬＢＬ０、ＬＢＬ０（／ＬＢＬ０：第１ローカルビット線、ＬＢＬ０：第２ローカルビット線）に接続されている。ローカルビット線／ＬＢＬ０、ＬＢＬ０は、アルミニウムまたは銅等の材料を使用して形成されている。メモリセルＭＣは、ワード線ＷＬ（ＷＬ０−５１１）にそれぞれ接続されている。
【００２７】
ローカルビット線／ＬＢＬ０は、ＣＭＯＳインバータを介してｎＭＯＳトランジスタ２４（第２トランジスタ）のゲートに接続されている。ｎＭＯＳトランジスタ２４は、ソースを接地電圧（第２電源電圧）が供給される接地線ＶＳＳ（第２電源線）に接続し、ドレインを読み出しデータが伝達されるグローバルビット線ＲＧＢＬ０に接続している。ローカルビット線／ＬＢＬ０と、グローバルビット線ＲＧＢＬ０と、ローカルビット線／ＬＢＬ０をゲートに接続しグローバルビット線ＲＧＢＬ０をドレインに接続したｎＭＯＳトランジスタ２４とにより、ダイレクトセンスアンプ方式の階層ビット線構造が形成されている。ｎＭＯＳトランジスタ２４は、ローカルビット線／ＬＢＬ０の電圧を増幅するセンスアンプ（第１アンプ）として機能する。
【００２８】
ローカルビット線ＬＢＬ０、／ＬＢＬ０は、ｎＭＯＳトランジスタ２６、２８のドレインにそれぞれ接続されている。ｎＭＯＳトランジスタ２６、２８のゲートは、書き込みデータが伝達されるグローバルビット線／ＷＧＢＬ０、ＷＧＢＬ０にそれぞれ接続されている。ｎＭＯＳトランジスタ２６、２８のソースは、接地線ＶＳＳに接続されている。
グローバルビット線ＲＧＢＬ０（第１グローバルビット線）は、メモリブロックＢＬＫ０の配列方向に沿って配線されている。また、グローバルビット線ＲＧＢＬ０は、ローカルビット線ＬＢＬ０、／ＬＢＬ０に平行に配線されている。グローバルビット線ＲＧＢＬ０は、アルミニウムまたは銅等の材料を使用して形成されている。メモリセルＭＣは、ワード線ＷＬ（ＷＬ０−５１１）にそれぞれ接続されている。グローバルビット線ＲＧＢＬ０における図の上下方向の両端部には、プリチャージ回路３０、３２がそれぞれ接続されている。各プリチャージ回路３０、３２は、ゲートでプリチャージ信号／ＰＲＥ（制御信号）を受け、ソースを外部電源電圧（第１電源電圧、外部電源電圧）が供給される外部電源線ＶＤＤ（第１電源線）に接続し、ドレインをグローバルビット線ＲＧＢＬ０に接続したｐＭＯＳトランジスタ３０ａ、３２ａ（第１トランジスタ）をそれぞれ有している。グローバルビット線ＲＧＢＬ０は、図１に示したコラムデコーダＣＤＥＣにより制御されるコラムスイッチＣＳＷおよびインバータを介して読み出しデータバスＤＯＵＴ０に接続されている。読み出しデータバスＤＯＵＴ０は、図１に示した入出力制御回路Ｉ／Ｏを介してデータバスＤＢに接続されている。
【００２９】
グローバルビット線ＷＧＢＬ０、／ＷＧＢＬ０（第２グローバルビット線）は、メモリブロックＢＬＫ０の配列方向に沿って配線されている。グローバルビット線ＷＧＢＬ０、／ＷＧＢＬ０は、アルミニウムまたは銅等の材料を使用して形成されている。グローバルビット線ＷＧＢＬ０、／ＷＧＢＬ０は、コラムスイッチＣＳＷおよびインバータを介して書き込みデータバス／ＤＩＮ０、ＤＩＮ０にそれぞれ接続されている。書き込みデータバス／ＤＩＮ０、ＤＩＮ０は、図１に示した入出力制御回路Ｉ／Ｏを介してデータバスＤＢに接続されている。
【００３０】
ローカルビット線／ＬＢＬ０と、グローバルビット線ＷＧＢＬ０と、グローバルビット線ＷＧＢＬ０をゲートに接続しローカルビット線／ＬＢＬ０をドレインに接続したｎＭＯＳトランジスタ２６とにより、ダイレクトセンスアンプ方式の階層ビット線構造が形成されている。同様に、ローカルビット線ＬＢＬ０と、グローバルビット線／ＷＧＢＬ０と、グローバルビット線／ＷＧＢＬ０をゲートに接続しローカルビット線／ＬＢＬ０をドレインに接続したｎＭＯＳトランジスタ２８とにより、ダイレクトセンスアンプ方式の階層ビット線構造が形成されている。ｎＭＯＳトランジスタ２６、２８は、グローバルビット線ＷＧＢＬ０、／ＷＧＢＬ０の電圧をそれぞれ増幅するセンスアンプ（第２アンプ）として機能する。
【００３１】
図３は、図２に示したメモリセルＭＣの詳細を示している。メモリセルＭＣは、２つの転送トランジスタＴＴ、２つの駆動トランジスタＤＴおよび２つの負荷トランジスタＬＴを有している。転送トランジスタＴＴおよび駆動トランジスタＤＴは、ｎＭＯＳトランジスタで構成され、負荷トランジスタＬＴは、ｐＭＯＳトランジスタで構成されている。
【００３２】
負荷トランジスタＬＴおよび駆動トランジスタＤＴにより、入力と出力とが互いに接続された２つのＣＭＯＳインバータが形成されている。負荷トランジスタＬＴのソースは、電源線ＶＤＤに接続されている。駆動トランジスタＤＴのソースは、接地線ＶＳＳに接続されている。転送トランジスタＴＴは、ＣＭＯＳインバータの入力をローカルビット線／ＬＢＬ、ＬＢＬ（／ＬＢＬ０、１、．．．、ＬＢＬ０、１、．．．）にそれぞれ接続している。転送トランジスタＴＴのゲートは、ワード線ＷＬ（ＷＬ０、１，．．．）に接続されている。すなわち、メモリセルＭＣは、一般の６トランジスタタイプのＳＲＡＭのメモリセルである。
【００３３】
上述したＳＲＡＭでは、図２に示したように、読み出し用のグローバルビット線ＲＧＢＬの両端にプリチャージ回路３０、３２がそれぞれ接続されている。このため、メモリセルＭＣからデータを読み出す読み出し動作およびグローバルビット線ＲＧＢＬに電源電圧ＶＤＤを供給するプリチャージ動作において、グローバルビット線ＲＧＢＬに流れる電流は、図に太い矢印で示したように双方向になる。したがって、グローバルビット線ＲＧＢＬに対するエレクトロマイグレーションの評価基準は、電流が双方向に流れる場合になる。エレクトロマイグレーション基準は、電流を一方向のみに流す場合に比べ緩くなるため、グローバルビット線ＲＧＢＬに流れる電流量を相対的に大きくできる。具体的には、電流を一方向のみに流す場合に比べ、最大電流を数倍にできる。電流が増えることで、プリチャージ動作期間が短くなるため、サイクル時間を短縮できる。電流量を増やす必要がない場合には、グローバルビット線ＲＧＢＬの配線幅を狭くできる。この結果、メモリセルアレイＡＲＹのレイアウトサイズを小さくできる。
【００３４】
図４は、第１の実施形態の発明との比較例を示している。
図４では、グローバルビット線ＲＧＢＬにおけるコラムスイッチＣＳＷ側の一端にプリチャージ回路３２のみが接続されている。この場合、読み出し動作およびプリチャージ動作において、グローバルビット線ＲＧＢＬに流れる電流は、常に太線で示した矢印の方向になる。このため、グローバルビット線ＲＧＢＬに対するエレクトロマイグレーションの評価基準は、第１の実施形態（図２）に比べ厳しくなる。この結果、図４では、グローバルビット線ＲＧＢＬの配線幅を広げなくてはならず、メモリセルアレイＡＲＹのレイアウトサイズが大きくなる。ＳＲＡＭ等の半導体メモリでは、メモリセルアレイＡＲＹは、チップ面積のほとんどを占めている。このため、メモリセルアレイＡＲＹの面積が大きくなると、チップサイズが増加し、チップコストが増大してしまう。換言すれば、第１の実施形態では、階層ビット線構造にダイレクトセンス方式を採用した場合にも、チップサイズが増加することを防止できる。
【００３５】
以上、本実施形態では、グローバルビット線ＲＧＢＬの両端部にプリチャージ回路３０、３２をそれぞれ形成した。このため、プリチャージ電流をグローバルビット線ＲＧＢＬに双方向に流すことができ、エレクトロマイグレーションの評価基準を緩くできる。特に、ダイレクトセンス方式の階層ビット線構造を採用するＳＲＡＭにおいて、グローバルビット線ＲＧＢＬのエレクトロマイグレーションによる不良を防止できる。
【００３６】
評価基準の緩和に伴いグローバルビット線ＲＧＢＬの配線幅を細くすることで、レイアウト領域を最小限にできる。この結果、ＳＲＡＭのチップサイズを削減でき、チップコストを削減できる。
グローバルビット線ＲＧＢＬにプリチャージする電圧を外部電源電圧ＶＤＤにしたので、プリチャージ電圧を生成する回路をＳＲＡＭに形成する必要がなくなる。したがって、ＳＲＡＭのチップサイズを削減できる。プリチャージ回路３０、３２を、ｐＭＯＳトランジスタ３０ａ、３２ａで構成したので、プリチャージ回路３０、３２のレイアウトサイズを最小限にでき、ＳＲＡＭのチップサイズを削減できる。
【００３７】
グローバルビット線ＲＧＢＬを、プリチャージ動作時にｐＭＯＳトランジスタ３０ａ、３２ａを介して充電し、読み出し動作時にｎＭＯＳトランジスタ２４を介して放電した。このため、グローバルビット線ＲＧＢＬを、電源電圧ＶＤＤおよび接地電圧ＶＳＳに確実に変化させることができ、メモリセルＭＣに記憶されているデータを高速に読み出すことができる。
【００３８】
相補のローカルビット線／ＬＢＬ、ＬＢＬが形成される場合にも、ローカルビット線／ＬＢＬのみにグローバルビット線ＲＧＢＬを接続することで、メモリセルＭＣのデータを読み出すことができる。グローバルビット線ＲＧＢＬをペアで構成する必要がないため、ＳＲＡＭのチップサイズが増加することを防止できる。
グローバルビット線ＲＧＢＬを、メモリブロックＢＬＫの配列方向に沿って配線した。また、グローバルビット線ＲＧＢＬを、ローカルビット線ＬＢＬ０、／ＬＢＬ０に平行に配線した。このため、グローバルビット線ＲＧＢＬの配線長を最小限にでき、配線負荷を減らすことができる。この結果、プリチャージ動作および読み出し動作において、グローバルビット線ＲＧＢＬの電圧の変化時間を短くでき、ＳＲＡＭのアクセス時間を短縮できる。また、レイアウト設計が容易になる。
【００３９】
読み出し用のグローバルビット線ＲＧＢＬと書き込み用のグローバルビット線ＷＧＢＬ、／ＷＧＢＬが、独立に形成されるＳＲＡＭにおいても、グローバルビット線ＲＧＢＬのエレクトロマイグレーションによる不良を防止できる。
図５は、本発明の半導体メモリの第２の実施形態におけるメモリセルアレイを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４０】
この実施形態では、ローカルビット線ＬＢＬ０に対応するグローバルビット線／ＲＧＢＬ０（第１グローバルビット線）が、メモリブロックＢＬＫ０の配列方向に沿って配線されている。また、グローバルビット線／ＲＧＢＬ０は、ローカルビット線ＬＢＬ０、／ＬＢＬ０に平行に配線されている。グローバルビット線／ＲＧＢＬ０における図の上下方向の両端部には、プリチャージ回路３０、３２がそれぞれ接続されている。グローバルビット線ＲＧＢＬ０は、アルミニウムまたは銅等の材料を使用して形成されている。図示しない他のメモリブロックＢＬＫ１−７についても、同様にグローバルビット線／ＲＧＢＬ１−７（図示せず）が配線されている。
【００４１】
ローカルビット線ＬＢＬ０は、ＣＭＯＳインバータを介してｎＭＯＳトランジスタ３４（第２トランジスタ）のゲートに接続されている。ｎＭＯＳトランジスタ３４は、ソースを接地線ＶＳＳ（第２電源線）に接続し、ドレインを読み出しデータが伝達されるグローバルビット線／ＲＧＢＬ０に接続している。ローカルビット線ＬＢＬ０と、グローバルビット線／ＲＧＢＬ０と、ローカルビット線ＬＢＬ０をゲートに接続しグローバルビット線／ＲＧＢＬ０をドレインに接続したｎＭＯＳトランジスタ３４とにより、ダイレクトセンスアンプ方式の階層ビット線構造が形成されている。ｎＭＯＳトランジスタ３４は、ローカルビット線ＬＢＬ０の電圧を増幅するセンスアンプ（第１アンプ）として機能する。
【００４２】
図５のその他の構成は、第１の実施形態（図２）と同じである。また、ＳＲＡＭ全体の構成は、第１の実施形態（図１）と同じである。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４３】
【発明の効果】
請求項１の半導体メモリでは、電流が双方向に流れる場合のエレクトロマイグレーションの評価基準に従って第１グローバルビット線を設計できる。緩い評価基準で設計できるため、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。第１グローバルビット線の配線幅を細くでき、レイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【００４４】
請求項２の半導体メモリでは、第１電源電圧（プリチャージ電圧）を生成する回路を半導体メモリに形成する必要がなくなるため、半導体メモリのチップサイズを削減できる。
請求項３の半導体メモリでは、プリチャージ回路のレイアウトサイズを最小限にでき、半導体メモリのチップサイズを削減できる。
【００４５】
請求項４および請求項５の半導体メモリでは、スタティックメモリセルを有し、ダイレクトセンス方式の階層ビット線構造を採用する半導体メモリにおいて、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、第１グローバルビット線のレイアウト領域を最小限にできる。この結果、半導体メモリのチップサイズを削減でき、チップコストを削減できる。
【００４６】
請求項４においては、スタティックメモリセルに記憶されているデータを高速に読み出すことができる。また、プリチャージ電圧と読み出し電圧の電圧差を大きくすることで、データの誤読み出しを防止できる。
請求項６の半導体メモリでは、グローバルビット線をペアで構成する必要がないため、半導体メモリのチップサイズが増加することを防止できる。
【００４７】
請求項７および請求項９の半導体メモリでは、プリチャージ動作および読み出し動作において、第１グローバルビット線の電圧の変化時間を短くでき、半導体メモリのアクセス時間を短縮できる。また、レイアウト設計が容易になる。
請求項８の半導体メモリでは、読み出し用のグローバルビット線と書き込み用のグローバルビット線が、独立に形成される半導体メモリにおいても、第１グローバルビット線のエレクトロマイグレーションによる不良を防止できる。また、第１グローバルビット線のレイアウト領域を最小限にできる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイの詳細を示すブロック図である。
【図３】図２に示したメモリセルの詳細を示す回路図である。
【図４】第１の実施形態の発明との比較例を示すブロック図である。
【図５】本発明の半導体メモリの第２の実施形態におけるメモリセルアレイを示すブロック図である。
【符号の説明】
１０ コマンドバッファ
１２ アドレスバッファ
１４ データ入出力バッファ
１６ 動作制御回路
１８、２０ アドレスデコーダ
２２ メモリコア
２４ ｎＭＯＳトランジスタ（第２トランジスタ、第１アンプ）
３４ ｎＭＯＳトランジスタ（第２トランジスタ、第１アンプ）
２６、２８ ｎＭＯＳトランジスタ（第２アンプ）
３０、３２ プリチャージ回路
３０ａ、３２ａ ｐＭＯＳトランジスタ（第１トランジスタ）
ＡＲＹ メモリセルアレイ
ＢＬＫ メモリブロック
ＤＢ データバス
ＣＤＥＣ コラムデコーダ
ＣＳＷ コラムスイッチ
ＤＱ データ端子
Ｉ／Ｏ 入出力制御回路
ＬＢＬ ローカルビット線（第２ローカルビット線）
／ＬＢＬ ローカルビット線（第１ローカルビット線）
ＭＣ メモリセル
ＲＧＢＬ、／ＲＧＢＬ グローバルビット線（第１グローバルビット線）
ＶＤＤ 外部電源線（第１電源線）、外部電源電圧（第１電源電圧）
ＶＳＳ 接地線（第２電源線）
ＷＤＥＣ ワードデコーダ
ＷＧＢＬ、／ＷＧＢＬ グローバルビット線（第２グローバルビット線）
ＷＬ（ＷＬ０−５１１） ワード線
Claims (9)
- 複数のスタティックメモリセル、前記スタティックメモリセルに接続されている第１ローカルビット線、および前記第１ローカルビット線の電圧を増幅する第１アンプを有する複数のメモリブロックと、
前記メモリブロックの第１アンプの出力に接続され、これ等第１アンプで増幅された読み出しデータを伝達する第１グローバルビット線と、
前記第１グローバルビット線の両端部にそれぞれ接続され、前記第１グローバルビット線を第１電源電圧にプリチャージするプリチャージ回路とを備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記第１電源電圧は、半導体メモリの外部から供給される外部電源電圧であることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記プリチャージ回路は、プリチャージ動作時に変化する制御信号をゲートで受け、ドレインが前記第１グローバルビット線に接続され、ソースが第１電源電圧を供給する第１電源線に接続されている第１トランジスタを備えていることを特徴とする半導体メモリ。 - 請求項３記載の半導体メモリにおいて、
前記第１アンプは、前記第１ローカルビット線の電圧をゲートで受け、ドレインが前記グローバルビット線に接続され、ソースが第２電源電圧を供給する第２電源線に接続されている第２トランジスタを備え、
前記プリチャージ回路の第１トランジスタと、前記第１アンプの第２トランジスタとは、極性が逆であることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記第１アンプは、前記第１ローカルビット線の電圧をゲートで受け、ドレインが前記グローバルビット線に接続され、ソースが第２電源電圧を供給する第２電源線に接続されている第２トランジスタを備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記スタティックメモリセルに接続され、前記第１ローカルビット線に伝達されるデータと相補のデータを伝達する第２ローカルビット線を備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記第１グローバルビット線は、前記メモリブロックの配列方向に沿って配線されていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記スタティックメモリセルへの書き込みデータを転送する第２グローバルビット線と、
前記第２グローバルビット線の電圧を増幅し、増幅したデータを前記第１ローカルビット線に出力する第２アンプとを備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記第１グローバルビット線は、前記第１ローカルビット線に平行に配線されていることを特徴とする半導体メモリ。
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